JP2016063072A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】所定の電気的特性を安定して確保することができる半導体装置の製造方法を提供すること。【解決手段】まず、ｎ-型半導体基板のおもて面に、ｎ+型エミッタ領域６形成用の第１レジストマスク１１を形成する。第１レジストマスク１１は、ゲート電極５の表面にも残す。次に、第１レジストマスク１１を用いて第１イオン注入し、ｎ+型エミッタ領域６を形成する。このとき、第１イオン注入として、基板おもて面に垂直な注入角度での垂直イオン注入と、基板おもて面に垂直な方向に対して傾いた注入角度θでの斜めイオン注入１４とを行う。斜めイオン注入１４によって、ｎ+型エミッタ領域６のトレンチ短手方向の幅ｗ１を広げる。次に、第２レジストマスクを用いて第２イオン注入し、ｐ+型コンタクト領域を形成する。その後、熱処理により、ｎ+型エミッタ領域６およびｐ+型コンタクト領域を拡散および活性化させる。【選択図】図４

Description

この発明は、半導体装置の製造方法に関する。
従来、電気自動車（ＥＶ：Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）や電気ハイブリッド自動車（ＥＨＶ：Ｅｌｅｃｔｒｉｃ ａｎｄ Ｈｙｂｒｉｄ Ｖｅｈｉｃｌｅ）等に用いられるパワーデバイスとして、例えばトレンチゲート構造の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が公知である。トレンチゲート構造は、半導体基板の表面に形成された溝（トレンチ）内に酸化膜を介してゲート電極が埋め込まれている。トレンチゲート構造は、半導体基板の表面にゲート電極を備えたプレーナゲート構造よりも微細なセル構造にすることができる。次に、トレンチゲート構造の縦型ＩＧＢＴの製造方法について説明する。
図１８〜２０は、従来の半導体装置の製造途中の状態を示す断面図である。まず、図１８に示すように、ｎ-型ドリフト層１０１となるｎ-型半導体基板（シリコン（Ｓｉ）基板）のおもて面の表面層に、ｐ型ベース領域１０２を形成する。次に、基板おもて面からｐ型ベース領域１０２を貫通してｎ-型ドリフト層１０１に達するトレンチ１０３を形成する。次に、熱酸化処理およびドープドポリシリコン（ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉ）成長を順に行い、エッチバックによりトレンチ１０３の内部にゲート絶縁膜（ゲート酸化膜）１０４を介してゲート電極１０５を形成する。次に、後述するイオン注入のバッファ層となる厚さの薄い酸化膜（不図示）をｎ-型半導体基板のおもて面に形成する。
次に、フォトリソグラフィにより、ｎ-型半導体基板のおもて面に、ｐ+型コンタクト領域１０６の形成領域に対応する部分が開口したレジストマスク１１１を形成する。次に、レジストマスク１１１をマスクとして基板おもて面（主面）に垂直な注入角度でボロン（Ｂ）のイオン注入１１２を行い、ｐ型ベース領域１０２の、隣り合うトレンチ１０３間に挟まれた部分（以下、メサ部とする）の中央付近の表面層にｐ+型コンタクト領域１０６を選択的に形成する。次に、レジストマスク１１１を除去する。次に、図１９に示すように、フォトリソグラフィにより、ｎ-型半導体基板のおもて面に、ｎ+型エミッタ領域１０７の形成領域およびゲート電極１０５に対応する部分が開口したレジストマスク１１３を形成する。
次に、レジストマスク１１３およびゲート電極１０５をマスクとして基板おもて面に垂直な注入角度で砒素（Ａｓ）のイオン注入１１４を行い、ｐ型ベース領域１０２（メサ部）の、トレンチ１０３とｐ+型コンタクト領域１０６とに挟まれた部分の表面層にｎ+型エミッタ領域１０７を選択的に形成する。ｎ+型エミッタ領域１０７は、ゲート絶縁膜１０４の、トレンチ１０３の側壁に沿った部分に接するように形成される。次に、レジストマスク１１３を除去する。次に、図２０に示すように、熱処理により活性化および熱拡散を行い、ｐ+型コンタクト領域１０６およびｎ+型エミッタ領域１０７をそれぞれ所定の拡散深さにする。特に、ゲート電極１０５の上面がｎ+型エミッタ領域１０７の内部に位置する高さとなるように、ｎ+型エミッタ領域１０７を熱拡散させる。その後、一般的な方法により、図示省略する層間絶縁膜や、エミッタ電極、ｐ+型コレクタ層、コレクタ電極などを形成することで、トレンチゲート構造のＩＧＢＴが完成する。
トレンチゲート構造の別のＭＯＳ（金属−酸化膜−半導体）型半導体装置として、次の装置が提案されている。第１，２ソース領域およびソースコンタクト領域のうち、第１ソース領域がトレンチの周囲のゲート電極に最も近接しており、次に、第２ソース領域、ソースコンタクト領域の順にゲート電極から離隔している。第１ソース領域の深さは、第２ソース領域の深さよりも浅く形成されている。第１ソース領域は、拡散時間を短くすること、拡散温度を低くすること、あるいは、不純物注入量の調整により浅く形成されている（例えば、下記特許文献１（第００１８段落）参照。）。
トレンチゲート構造のＭＯＳ（金属−酸化膜−半導体）型半導体装置の別の製造方法として、次の方法が提案されている。ｐ型ウェル領域に選択的に砒素を注入する。その際、基板表面の垂直方向に対してトレンチの長手方向の一方の側に傾く斜め方向と他方の側に傾く斜め方向の二方向から、砒素を注入する。注入角度は、基板表面の垂直方向に対して１０度以上３０度以下の範囲の角度とする。次に、熱処理を行い、砒素を拡散および活性化させて、ｐ型ウェル領域の表面層にｎ+型ソース領域を選択的に形成する。その後、ｐ型ウェル領域の、ｎ+型ソース領域に挟まれた領域の表面層にｐ+型ウェルコンタクト領域を形成する（例えば、下記特許文献２（第００３０〜００３３段落、第６図）参照。）。
また、トレンチゲート構造のＭＯＳ型半導体装置の別の製造方法として、イオン注入によりそれぞれ異なるイオン注入を用いてｐ型コンタクト領域、ｎ型ソース領域およびｐ型カウンター領域（ｐ型コンタクト領域）を順に形成した後、これらの領域を一括して熱処理して拡散および活性化させる方法が提案されている（例えば、下記特許文献３（第０１５４〜０１５５段落、第１７図）参照。）。下記特許文献３では、レジストマスクとトレンチ内部のゲート電極とをマスクとして、ｎ型ソース領域を形成するための砒素のイオン注入を行っている。このようにゲート電極の表面（トレンチ上部）にレジストマスクで覆わずにｎ型ソース領域を形成するためのイオン注入を行うことで、ｎ型ソース領域がトレンチ側壁のゲート絶縁膜から離れて形成されることを防止している。
特開２００６−１２０８９４号公報 特開２００８−０３４６１５号公報 国際公開第２０１２／１２４７８４号
しかしながら、上記特許文献１〜３では、ソース領域とコンタクト領域とをそれぞれイオン注入によって形成するため、イオン注入用マスクを形成するためのフォトリソグラフィ工程を２回行うこととなる。また、上記特許文献１では、第１，２ソース領域を形成するために、それぞれ異なるイオン注入用マスクを形成することとなる。このため、フォトリソグラフィによるイオン注入用マスクのパターニングのアライメント（位置合わせ）が設計条件に基づく所定位置からずれた場合、次の問題が生じる虞がある。例えば、トレンチゲート構造のＩＧＢＴでは、ラッチアップの発生を防止するために、イオン注入の加速電圧等の調整により、ｐ+型コンタクト領域１０６の深さをｎ+型エミッタ領域１０７の深さよりも深くすることが一般的である。このため、ｐ+型コンタクト領域１０６の形成に用いるレジストマスク１１１のパターニングのアライメントがメサ部の中央からトレンチ１０３側にずれた場合、その後の熱処理によるｐ+型コンタクト領域１０６の横方向拡散（深さ方向と直交する方向への拡散）もトレンチ１０３側にずれる。この横方向拡散により、ｎ+型エミッタ領域１０７の直下（コレクタ側）のチャネル（ｎ型の反転層）が形成される部分（ｐ型ベース領域１０２の、ｎ+型エミッタ領域１０７とｎ-型ドリフト層１０１とに挟まれた部分）にまでｐ+型コンタクト領域１０６のｐ型不純物（ボロン）が拡散し、この部分におけるｐ型不純物濃度が高くなる。その結果、しきい値電圧Ｖｔｈが所定の値よりも高くなり、不良が発生するという問題がある。
また、上記特許文献１では、さらに、次の問題が生じる。図１７は、従来の半導体装置の製造途中の状態を示す断面図である。図１７には、基板おもて面に垂直な方向に対してトレンチ１０３が複数並ぶ方向側に傾いた斜め方向から砒素のイオン注入（以下、斜めイオン注入とする）１１６を行うことによりｎ+型エミッタ領域１０７を形成する場合を示す。図１７に示すように、ｎ+型エミッタ領域１０７を形成するための斜めイオン注入１１６は、レジストマスク１１５によってトレンチ１０３の上部（トレンチ１０３の内部に形成されたゲート電極１０５の表面）を覆わない状態で行う。このため、斜めイオン注入１１６によって注入されたｎ型不純物（砒素）が、トレンチ１０３の側壁のゲート酸化膜１０４の、レジストマスク１１５の下面からエッチバックされたゲート電極１０５の上面までの隙間に露出する部分１１８から、ゲート酸化膜１０４を通過して隣接する単位セルのメサ部にまで到達し（点線矢印で示す部分）、隣接する単位セルのメサ部の表面層に主動作に寄与しないｎ+型領域１１７が形成される虞がある。これにより、素子が誤動作したり、ｎ+型領域１１７の箇所でオフ時に電界が集中するなどにより素子耐圧の低下や破壊に至る虞がある。
この発明は、上述した従来技術による問題点を解消するため、所定の電気的特性を安定して確保することができる半導体装置の製造方法を提供することを目的とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面の表面層に第２導電型の第１半導体領域を形成する第１工程を行う。次に、深さ方向に前記第１半導体領域を貫通するトレンチを所定の間隔で複数形成する第２工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第３工程を行う。次に、前記半導体基板のおもて面に、前記第１半導体領域の、少なくとも前記トレンチ側の部分を選択的に露出した第１マスク膜を形成する第４工程を行う。次に、前記第１マスク膜をマスクとして第１導電型不純物を第１イオン注入し、前記ゲート絶縁膜の、前記トレンチの側壁に沿った部分に接するように第１導電型の第２半導体領域を形成する第５工程を行う。次に、前記第１マスク膜を除去する第６工程を行う。次に、前記半導体基板のおもて面に、前記第１半導体領域の、前記第２半導体領域よりも前記トレンチから離れた部分を選択的に露出した第２マスク膜を形成する第７工程を行う。次に、前記第２マスク膜をマスクとして、前記半導体基板のおもて面に垂直な注入角度で第２導電型不純物を第２イオン注入し、前記第２半導体領域に接するように、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域を形成する第８工程を行う。次に、前記第２マスク膜を除去する第９工程を行う。そして、前記第５工程では、前記第１マスク膜によって前記ゲート電極の表面を覆った状態で、前記第１イオン注入として、前記半導体基板のおもて面に垂直な方向に対して前記トレンチが複数並ぶ第１方向側に傾いた注入角度で前記第１導電型不純物の斜めイオン注入を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、前記第１イオン注入として、前記斜めイオン注入に加えて、前記半導体基板のおもて面に垂直な注入角度で前記第１導電型不純物のイオン注入を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、前記半導体基板のおもて面に垂直な方向に対して前記第１方向側に１０度以上４５度以下傾いた注入角度で前記斜めイオン注入を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、前記第１方向と直交する第２方向の幅を前記トレンチから離れた部分よりも前記トレンチ側の部分で広くしたＨ状の平面形状を有する前記第２半導体領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第９工程の後、熱処理により、前記第２半導体領域および前記第３半導体領域を拡散させて所定の拡散深さにする第１０工程をさらに含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１０工程の後、さらに、前記第２半導体領域および前記第３半導体領域に接する第１電極を形成する工程を行う。前記半導体基板の裏面の表面層に第２導電型の第４半導体領域を形成する工程を行う。前記第４半導体領域に接する第２電極を形成する工程を行うことを特徴とする。
上述した発明によれば、斜めイオン注入により第１半導体領域の、第１マスク膜に露出された部分から第１マスク膜の直下の部分にわたってｎ型不純物を注入することができるため、第３半導体領域の形成領域に張り出すように第２半導体領域を形成することができる。また、上述した発明によれば、第２半導体領域を形成するための第１イオン注入後に続けて第３半導体領域を形成するための第２イオン注入を行うため、第３半導体領域の形成領域の、トレンチ側の部分がアモルファス化された状態で第２イオン注入を行うことができる。したがって、第３半導体領域の形成に用いる第２マスク膜のパターニングのアライメントが所定位置からずれた場合であってもメサ部のトレンチ側の部分のｐ型不純物濃度が高くなることを抑制することができる。これにより、しきい値電圧が設計条件に基づく所定の値よりも高くなることを抑制することができる。
また、上述した発明によれば、第１マスク膜によってゲート電極表面（トレンチ上部）を覆った状態で第２半導体領域を形成するための斜めイオン注入を行うため、斜めイオン注入によって注入されたｎ型不純物は隣接する単位セルのメサ部に注入されない。したがって、隣接する単位セルのメサ部に主動作に寄与しないｎ+型領域が形成されることはないため、寄生トランジスタが形成されることを防止することができる。これにより、寄生トランジスタのラッチアップによる誤動作や破壊を防止することができる。
本発明にかかる半導体装置の製造方法によれば、設計条件に基づく所定の電気的特性を有する半導体装置を安定して作製（製造）することができるという効果を奏する。
実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 従来の半導体装置の製造途中の状態を示す断面図である。 従来の半導体装置の製造途中の状態を示す断面図である。 従来の半導体装置の製造途中の状態を示す断面図である。 従来の半導体装置の製造途中の状態を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の製造方法について、一般的なＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を備えたトレンチゲート構造の縦型ＩＧＢＴを例に説明する。図１，３，４，６〜８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図２，５は、実施の形態１にかかる半導体装置の製造途中の状態を示す平面図である。図２，５には、それぞれｎ+型エミッタ領域（第２半導体領域）６およびｐ+型コンタクト領域（第３半導体領域）７をそれぞれ形成するための第１，２レジストマスク１１，１５の平面パターンを示す。図３，４には、図２の切断線Ａ−Ａ’における断面構造を示す。図６には、図５の切断線Ｂ−Ｂ’における断面構造を示す。
まず、図１に示すように、ｎ-型ドリフト層１となるｎ-型半導体基板（例えばシリコン（Ｓｉ）基板（半導体ウエハ））のおもて面の表面層に、ｐ型ベース領域（第１半導体領域）２を形成する。ｎ-型半導体基板の、ｐ型ベース領域２および後述するｐ+型コレクタ層（不図示）以外の部分がｎ-型ドリフト層１となる。次に、基板おもて面からｐ型ベース領域２を貫通してｎ-型ドリフト層１に達するトレンチ３を形成する。以下、例えば、複数のトレンチ３を所定の間隔でストライプ状の平面パターンに配置した場合を例に説明する。ｐ型ベース領域２は、例えば、隣り合うトレンチ３間に挟まれた部分（メサ部）においてトレンチ３がストライプ状に延びる方向（図面の奥行き方向：以下、トレンチ長手方向（第２方向）とする）に所定の間隔を空けて、略矩形状の平面形状で複数配置されている。具体的には、ｐ型ベース領域２は、例えば市松模様状の平面パターンに配置される。
次に、ｎ-型半導体基板のおもて面（すなわちｐ型ベース領域２の表面）およびトレンチ３の内壁を熱酸化し、ｎ-型半導体基板のおもて面およびトレンチ３の内壁に沿ってゲート絶縁膜４を形成する。次に、トレンチ３の内部の、ゲート絶縁膜４の内側に埋め込むようにドープドポリシリコン層を成長させてエッチバックすることで、トレンチ３の内部にゲート絶縁膜４を介してゲート電極５を形成する。次に、ｎ-型半導体基板のおもて面を熱酸化し、ｎ-型半導体基板のおもて面（すなわちｐ型ベース領域２とゲート絶縁膜４との間）に、後述するイオン注入のバッファ層となる例えば５００Åの厚さのシリコン酸化膜（ＳｉＯ2膜：不図示）を形成する。
次に、図２，３に示すように、フォトリソグラフィにより、ｎ-型半導体基板のおもて面に、ｎ+型エミッタ領域６の形成領域に対応する部分が開口した第１レジストマスク（第１マスク膜）１１を形成する。このとき、ゲート電極５の表面にも第１レジストマスク１１を残す。すなわち、ｎ+型エミッタ領域６の形成領域に対応する部分以外のすべての部分が第１レジストマスク１１で覆われる。第１レジストマスク１１の開口部１２は、例えば、メサ部の中央付近の部分のトレンチ長手方向の幅をメサ部のトレンチ側の部分のトレンチ長手方向の幅よりも狭くした略Ｈ状にメサ部を露出する平面形状を有していてもよい。また、第１レジストマスク１１の開口部１２は、例えばトレンチ長手方向に所定の間隔を空けて複数配置されている。隣り合う単位セルのメサ部に配置された開口部１２同士は、トレンチ長手方向と直交する方向（すなわちトレンチ３が複数並ぶ方向（図面の横方向）：以下、トレンチ短手方向（第１方向）とする）にトレンチ３を挟んで対向しないように配置される。すなわち、第１レジストマスク１１の開口部１２は市松模様状の平面パターンに配置され、市松模様状の平面パターンに配置された各ｐ型ベース領域２がそれぞれ選択的に露出される。
次に、第１レジストマスク１１をマスクとして例えば砒素（Ａｓ）やリン（Ｐ）などのｎ型不純物を第１イオン注入し、ｐ型ベース領域２の表面層にｎ+型エミッタ領域６を選択的に形成する。ｎ+型エミッタ領域６は、ゲート絶縁膜４の、トレンチ３の側壁に沿った部分に接するように形成される。具体的には、この第１イオン注入として、まず、第１レジストマスク１１をマスクとして基板おもて面に垂直な注入角度でｎ型不純物をイオン注入（基板おもて面に垂直な方向に対して０度の注入角度でのイオン注入：以下、垂直イオン注入とする）１３する。このとき、ｎ+型エミッタ領域６の平面形状は、第１レジストマスク１１の開口部１２とほぼ同じ平面形状となる。また、ｎ+型エミッタ領域６のトレンチ短手方向の幅ｗ１は、第１レジストマスク１１の開口部１２のトレンチ短手方向の幅ｗ２とほぼ等しくなる。この垂直イオン注入１３の条件は、例えば、加速電圧を１００ｋｅＶ程度とし、注入量を３．０×１０15／ｃｍ2程度としてもよい。
さらに、図４に示すように、第１イオン注入として、垂直イオン注入１３と同一の第１レジストマスク１１をマスクとして、基板おもて面に垂直な方向に対してトレンチ短手方向側に傾いた注入角度θ（θ＞０）で斜め方向からｎ型不純物の斜めイオン注入１４を行う。斜めイオン注入１４は、基板おもて面に垂直な方向に対してトレンチ短手方向の一方の側に傾いた斜め方向と他方の側に傾いた斜め方向との二方向からｎ型不純物を注入する。この斜めイオン注入１４により、ｎ+型エミッタ領域６を所定の不純物濃度にするとともに、ｎ+型エミッタ領域６をメサ部の中央側に延ばすことができる。ｎ+型エミッタ領域６を形成するための第１イオン注入においては、垂直イオン注入１３と斜めイオン注入１４との順番を入れ替えてもよいし、垂直イオン注入１３を省略して斜めイオン注入１４のみとしてもよい。
具体的には、斜めイオン注入１４により、ｎ+型エミッタ領域６のトレンチ短手方向の幅ｗ１は、第１レジストマスク１１の開口部１２のトレンチ短手方向の幅ｗ２よりも広く、かつ基板おもて面から深くなるにつれて広くなる。ｎ+型エミッタ領域６の断面形状は、例えば、コレクタ側のトレンチ短手方向の幅（下底）をエミッタ側のトレンチ短手方向の幅（上底）よりも広くした略台形状となる。ｎ+型エミッタ領域６の平面形状は、第１レジストマスク１１の開口部１２の平面形状よりもトレンチ短手方向の幅ｗ１が広い略Ｈ状となる。斜めイオン注入１４の注入角度θは、例えば、基板おもて面に垂直な方向に対してトレンチ短手方向側に１０度以上４５度以下程度傾いた角度であることが好ましい。その理由は、以下の通りである。
斜めイオン注入１４の注入角度θが１０度より小さいと、ｎ+型エミッタ領域６がｐ+型コンタクト領域７に張り出さなくなる。そのため、後述するアライメントずれによるトレンチ３の側壁のｐ型不純物濃度の増加を抑制する効果が小さくなる。一方、斜めイオン注入１４の注入角度θが４５度より大きいと、レジストマスク１１の厚さにもよるが、斜めイオン注入１４のｎ型不純物がレジストマスク１１に吸収され、ｐ型ベース領域２の表面に到達しなくなる。また、斜めイオン注入１４の注入角度θが大きいことでｎ+型エミッタ領域６の張り出しが大きくなりすぎた場合、ｎ+型エミッタ領域６からｐ+型コンタクト領域７に至る正孔の経路が長すぎて、経路上の抵抗が高くなり、ラッチアップ抑制効果が小さくなるからである。例えば、斜めイオン注入１４の条件は、注入角度θを４５度程度とした場合、加速電圧を８０ｋｅＶ程度とし、注入量を３．０×１０15／ｃｍ2程度としてもよい。
次に、図５，６に示すように、第１レジストマスク１１を除去した後、フォトリソグラフィにより、ｎ-型半導体基板のおもて面に、ｐ+型コンタクト領域７の形成領域に対応する部分が開口した第２レジストマスク（第２マスク膜）１５を形成する。これにより、ｐ+型コンタクト領域７の形成領域に対応する部分以外のすべての部分が第２レジストマスク１５で覆われる。第２レジストマスク１５の開口部１６は、例えば、ｎ+型エミッタ領域６のトレンチ側の部分（Ｈ状の平面形状の縦棒に相当する部分）に挟まれた部分を含むメサ部の中央付近の部分を略矩形状に露出する平面形状を有する。また、第２レジストマスク１５の開口部１６は、ｎ+型エミッタ領域６の中央付近の部分（Ｈ状の平面形状の横棒に相当する部分）を挟み込むように配置されている。すなわち、第２レジストマスク１５の開口部１６にはｐ型ベース領域２が選択的に露出される。
次に、第２レジストマスク１５をマスクとして、基板おもて面に垂直な注入角度で例えばボロン（Ｂ）などのｐ型不純物の第２イオン注入（すなわちｐ型不純物の垂直イオン注入）１７を行う。この第２イオン注入１７により、ｐ型ベース領域２の表面層の、メサ部の中央付近の部分に、ｐ+型コンタクト領域７を選択的に形成する。すなわち、トレンチ長手方向に所定の間隔で、かつそれぞれ最も近くに配置されたｎ+型エミッタ領域６に接するように、複数のｐ+型コンタクト領域７が形成される。第２イオン注入１７は垂直イオン注入であるため、各ｐ+型コンタクト領域７の平面形状は、それぞれ第２レジストマスク１５の開口部１６とほぼ同じ平面形状となる。第２イオン注入１７の条件は、例えば、加速電圧を１００ｋｅＶ程度とし、注入量を３．０×１０15／ｃｍ2程度としてもよい。
次に、図７に示すように、第２レジストマスク１５を除去した後、例えば９００℃程度の温度で３０分間程度の熱処理により活性化および熱拡散を行い、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７をそれぞれ所定の拡散深さにする。特に、ゲート電極５の上面がｎ+型エミッタ領域６の内部に位置する高さとなるように、ｎ+型エミッタ領域６を熱拡散させる。このように、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７を一括して熱処理する、すなわち第１イオン注入（垂直イオン注入１３および斜めイオン注入１４）後に熱処理を行わずに続けて第２イオン注入１７する理由は、次の通りである。第１イオン注入によって、半導体部（ｐ型ベース領域２）の、ｎ型不純物が注入された部分がアモルファス化される。このアモルファス化された部分において、第２イオン注入１７によるｐ型不純物の半導体部中への注入深さを抑制することができるからである。ここまでの工程により、ｐ型ベース領域２、トレンチ３、ゲート絶縁膜４、ゲート電極５、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７からなるトレンチゲート構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が形成される。
次に、図８に示すように、ゲート絶縁膜４の、基板おもて面を覆う部分を除去する。次に、ｎ-型半導体基板のおもて面に、ゲート電極５を覆うように層間絶縁膜８を形成する。次に、層間絶縁膜８に、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７を露出するコンタクトホールを形成する。次に、ｎ-型半導体基板のおもて面に、コンタクトホールに埋め込むように、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７に接するエミッタ電極（第１電極）９を形成する。次に、保護膜（不図示）など残りのおもて面素子構造を形成する。次に、一般的な方法により、ｎ-型半導体基板の裏面に、図示省略するｐ+型コレクタ層（第４半導体領域）およびコレクタ電極（第２電極）を形成する。その後、半導体ウエハをチップ状に切断（ダイシング）することで、トレンチゲート構造の縦型ＩＧＢＴが完成する。
以上、説明したように、実施の形態１によれば、ｎ+型エミッタ領域を形成するための第１イオン注入として、基板おもて面に垂直な注入角度での垂直イオン注入と、基板おもて面に垂直な方向に対して傾いた注入角度での斜めイオン注入とを行うことで、深さ方向だけでなく、横方向（深さ方向と直交する方向）にもｎ型不純物を注入することができる。これにより、ｐ型ベース領域の、第１レジストマスクの開口部に露出された部分から第１レジストマスクの直下の部分にわたってｎ型不純物を注入することができるため、メサ部の中央側に延びるように、すなわちｐ+型コンタクト領域の形成領域に張り出すようにｎ+型エミッタ領域を形成することができる。これにより、ｐ+型コンタクト領域の形成に用いるイオン注入用マスクのパターニングのアライメント（位置合わせ）が設計条件に基づく所定位置からずれた場合（すなわちトレンチ側にずれた場合）であっても、メサ部のトレンチ側の部分のｐ型不純物濃度が高くなることを抑制することができる。したがって、ｎ+型エミッタ領域の直下（コレクタ側）のチャネル（ｎ型の反転層）が形成される部分（ｐ型ベース領域の、ｎ+型エミッタ領域とｎ-型ドリフト層とに挟まれた部分）のｐ型不純物濃度が高くなることを抑制することができる。これにより、しきい値電圧Ｖｔｈが設計条件に基づく所定の値よりも高くなることを抑制することができる。
また、実施の形態１によれば、ｎ+型エミッタ領域を形成するための第１イオン注入後、熱処理を行わずに続けてｐ+型コンタクト領域を形成するための第２イオン注入を行うため、ｐ+型コンタクト領域の形成領域の、ｎ+型エミッタ領域側（すなわちトレンチ側）の部分がアモルファス化された状態で第２イオン注入を行うことができる。これにより、ｐ+型コンタクト領域の形成に用いるイオン注入用マスクのパターニングのアライメントが設計条件に基づく所定位置からずれた場合であっても、アモルファス化された部分によって第２イオン注入によるｐ型不純物の注入深さが抑制される。したがって、ｎ+型エミッタ領域の直下のチャネルが形成される部分のｐ型不純物濃度が高くなることをさらに抑制することができる。また、実施の形態１によれば、ｎ+型エミッタ領域の、トレンチ側の部分のトレンチ長手方向の幅を広くすることにより、熱処理時に、ｎ+型エミッタ領域の直下のチャネルが形成される部分に回り込むようにｐ+型コンタクト領域が横方向拡散（深さ方向と直交する方向への拡散）することを抑制することができる。
また、実施の形態１によれば、イオン注入用マスクによってゲート電極表面（トレンチ上部）を覆った状態でｎ+型エミッタ領域を形成するための斜めイオン注入を行うため、斜めイオン注入によって注入されたｎ型不純物は隣接する単位セルのメサ部に注入されない。したがって、隣接する単位セルのメサ部にオン時の動作に寄与しないｎ+型領域が形成されることはないため、寄生トランジスタが形成されることを防止することができる。これにより、寄生トランジスタのラッチアップによる誤動作や破壊を防止することができる。また、ｎ+型領域の箇所の箇所でオフ時に電界が集中することがなく、素子の耐圧低下を防止することができる。このように、実施の形態１によれば、しきい値電圧Ｖｔｈが所定の値よりも高くなることを抑制して所定の値に維持したり、寄生トランジスタが形成されることを防止することができるため、設計条件に基づく所定の電気的特性を有する半導体装置を安定して作製（製造）することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図９，１１，１２，１４〜１６は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。図１０，１３は、実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。図１０，１３には、それぞれｎ+型エミッタ領域２６およびｐ+型コンタクト領域２７をそれぞれ形成するための第１，２レジストマスク３１，３５の平面パターンを示す。図１１，１２には、図１０の切断線Ｃ−Ｃ’における断面構造を示す。図１４には、図１３の切断線Ｄ−Ｄ’における断面構造を示す。
実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、トレンチ長手方向に平行なストライプ状の平面パターンにｐ型ベース領域２２を配置した点である。具体的には、ｐ型ベース領域２２は、例えば、トレンチ３によってトレンチ長手方向に平行なストライプ状の平面パターンに分割し、トレンチ３を挟んで第１ｐ型ベース領域２２ａと第２ｐ型ベース領域２２ｂとを交互に繰り返し配置した構成とする。第１ｐ型ベース領域２２ａは、ｎ+型エミッタ領域２６を設けることで、オン時にチャネル（ｎ型の反転層）が形成される領域である。第２ｐ型ベース領域２２ｂは、ｎ+型エミッタ領域２６を設けず、かつ層間絶縁膜８によってエミッタ電極９と電気的に絶縁されたフローティング領域である。
まず、図９に示すように、ｎ-型ドリフト層１となるｎ-型半導体基板のおもて面の表面層に、ｐ型ベース領域２２を形成する。次に、実施の形態１と同様に、基板おもて面からｐ型ベース領域２２を貫通してｎ-型ドリフト層１に達するトレンチ３をストライプ状の平面パターンで形成する。このとき、ｐ型ベース領域２２は、トレンチ３によってトレンチ長手方向に平行なストライプ状の平面パターンに分割される。次に、実施の形態１と同様に、ゲート絶縁膜４、ゲート電極５、および、後述するイオン注入のバッファ層となるシリコン酸化膜（不図示）を形成する。
次に、図１０，１１に示すように、フォトリソグラフィにより、ｎ-型半導体基板のおもて面に、ｎ+型エミッタ領域２６の形成領域に対応する部分が開口した第１レジストマスク３１を形成する。このとき、実施の形態１と同様に、ゲート電極５の表面にも第１レジストマスク３１を残し、ｎ+型エミッタ領域２６の形成領域に対応する部分以外のすべての部分を第１レジストマスク３１で覆う。第１レジストマスク３１の開口部３２は、第１ｐ型ベース領域２２ａのトレンチ３側の部分をトレンチ長手方向に延びる直線状に露出する。すなわち、第１レジストマスク３１には、トレンチ長手方向に延びるストライプ状の平面パターンで複数の開口部３２が形成される。第２ｐ型ベース領域２２ｂは、第１レジストマスク３１によって覆われた状態とする。
次に、図１１，１２に示すように、第１レジストマスク３１をマスクとして、実施の形態１と同様にｎ型不純物の第１イオン注入（垂直イオン注入１３および斜めイオン注入１４）を行う。すなわち、垂直イオン注入１３によって、第１レジストマスク３１の開口部３２とほぼ同じ平面形状で、トレンチ長手方向に延びる直線状のｎ+型エミッタ領域２６が形成される。そして、斜めイオン注入１４によって、ｎ+型エミッタ領域２６のトレンチ短手方向の幅ｗ１１が第１レジストマスク３１の開口部３２のトレンチ短手方向の幅ｗ１２よりも広くなる。
次に、図１３，１４に示すように、第１レジストマスク３１を除去した後、フォトリソグラフィにより、ｎ-型半導体基板のおもて面に、ｐ+型コンタクト領域２７の形成領域に対応する部分が開口した第２レジストマスク３５を形成する。このとき、実施の形態１と同様に、ｐ+型コンタクト領域２７の形成領域に対応する部分以外のすべての部分が第２レジストマスク３５で覆われる。第２レジストマスク３５の開口部３６は、例えば、第１ｐ型ベース領域２２ａの中央付近の部分をトレンチ長手方向に延びる直線状に露出する。すなわち、第２レジストマスク３５には、トレンチ長手方向に延びるストライプ状の平面パターンで複数の開口部３６が形成される。次に、第２レジストマスク３５をマスクとして、実施の形態１と同様にｐ型不純物の第２イオン注入（ｐ型不純物の垂直イオン注入）１７を行う。この第２イオン注入１７により、第１ｐ型ベース領域２２ａの表面層の中央付近の部分に、第２レジストマスク３５の開口部３６とほぼ同じ平面形状、トレンチ長手方向に延びる直線状のｐ+型コンタクト領域７が選択的に形成される。
次に、図１５に示すように、第２レジストマスク１５を除去した後、実施の形態１と同様にｎ+型エミッタ領域２６およびｐ+型コンタクト領域２７を一括して熱処理しそれぞれ所定の拡散深さにする。特に、ゲート電極５の上面がｎ+型エミッタ領域２６の内部に位置する高さとなるように、ｎ+型エミッタ領域２６を熱拡散させる。次に、図１６に示すように、ゲート絶縁膜４の、基板おもて面を覆う部分を除去した後、実施の形態１と同様に層間絶縁膜８およびエミッタ電極９を形成する。そして、実施の形態１と同様にその後の残りの工程を順次行うことで、トレンチゲート構造の縦型ＩＧＢＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えばイオン注入の条件等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、イオン注入用マスクとしてレジスト膜を用いた場合を例に説明しているが、これに限らず、基板表面を覆うことによって所定領域以外に不純物が注入されることを防止可能な例えば酸化膜などをイオン注入用マスクとして用いてもよい。また、上述した実施の形態では、ＩＧＢＴを例に説明しているが、例えば絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などＭＯＳゲート構造を備えたその他のＭＯＳ型半導体装置にも本発明を適用可能である。また、上述した実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置の製造方法は、ＥＶやＥＨＶ等に用いられるパワーデバイスなどに使用されるパワー半導体装置に有用である。
１ ｎ-型ドリフト層
２ ｐ型ベース領域
３ トレンチ
４ ゲート絶縁膜
５ ゲート電極
６ ｎ+型エミッタ領域
７ ｐ+型コンタクト領域
８ 層間絶縁膜
９ エミッタ電極
１１ 第１レジストマスク
１２ 第１レジストマスクの開口部
１３ 第１イオン注入（垂直イオン注入）
１４ 第１イオン注入（斜めイオン注入）
１５ 第２レジストマスク
１６ 第２レジストマスクの開口部
１７ 第２イオン注入
ｗ１ ｎ+型エミッタ領域のトレンチ短手方向の幅
ｗ２ 第１レジストマスクの開口部のトレンチ短手方向の幅
θ 斜めイオン注入の注入角度

Claims (6)

  1. 第１導電型の半導体基板のおもて面の表面層に第２導電型の第１半導体領域を形成する第１工程と、
    深さ方向に前記第１半導体領域を貫通するトレンチを所定の間隔で複数形成する第２工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第３工程と、
    前記半導体基板のおもて面に、前記第１半導体領域の、少なくとも前記トレンチ側の部分を選択的に露出した第１マスク膜を形成する第４工程と、
    前記第１マスク膜をマスクとして第１導電型不純物を第１イオン注入し、前記ゲート絶縁膜の、前記トレンチの側壁に沿った部分に接するように第１導電型の第２半導体領域を形成する第５工程と、
    前記第１マスク膜を除去する第６工程と、
    前記半導体基板のおもて面に、前記第１半導体領域の、前記第２半導体領域よりも前記トレンチから離れた部分を選択的に露出した第２マスク膜を形成する第７工程と、
    前記第２マスク膜をマスクとして、前記半導体基板のおもて面に垂直な注入角度で第２導電型不純物を第２イオン注入し、前記第２半導体領域に接するように、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域を形成する第８工程と、
    前記第２マスク膜を除去する第９工程と、
    を含み、
    前記第５工程では、前記第１マスク膜によって前記ゲート電極の表面を覆った状態で、前記第１イオン注入として、前記半導体基板のおもて面に垂直な方向に対して前記トレンチが複数並ぶ第１方向側に傾いた注入角度で前記第１導電型不純物の斜めイオン注入を行うことを特徴とする半導体装置の製造方法。
  2. 前記第５工程では、前記第１イオン注入として、前記斜めイオン注入に加えて、前記半導体基板のおもて面に垂直な注入角度で前記第１導電型不純物のイオン注入を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第５工程では、前記半導体基板のおもて面に垂直な方向に対して前記第１方向側に１０度以上４５度以下傾いた注入角度で前記斜めイオン注入を行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第５工程では、前記第１方向と直交する第２方向の幅を前記トレンチから離れた部分よりも前記トレンチ側の部分で広くしたＨ状の平面形状を有する前記第２半導体領域を形成することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
  5. 前記第９工程の後、熱処理により、前記第２半導体領域および前記第３半導体領域を拡散させて所定の拡散深さにする第１０工程をさらに含むことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
  6. 前記第１０工程の後、
    前記第２半導体領域および前記第３半導体領域に接する第１電極を形成する工程と、
    前記半導体基板の裏面の表面層に第２導電型の第４半導体領域を形成する工程と、
    前記第４半導体領域に接する第２電極を形成する工程と、をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
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