CN107342224B - Vdmos器件的制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 69
- 238000005530 etching Methods 0.000 claims abstract description 66
- 229920005591 polysilicon Polymers 0.000 claims abstract description 33
- 210000000746 body region Anatomy 0.000 claims abstract description 31
- 238000001259 photo etching Methods 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 23
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 claims abstract description 20
- 238000000151 deposition Methods 0.000 claims abstract description 13
- 229920006395 saturated elastomer Polymers 0.000 claims abstract description 11
- 239000012495 reaction gas Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 42
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 150000002500 ions Chemical class 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 3
- -1 boron ions Chemical class 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000000717 retained effect Effects 0.000 description 7
- 239000000243 solution Substances 0.000 description 7
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000009740 moulding (composite fabrication) Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
本发明提供了一种VDMOS器件的制作方法，该方法包括：在N型外延层上生长栅氧化层并在栅氧化层上淀积本征多晶硅层；对本征多晶硅层及栅氧化层进行光刻、刻蚀，保留左右两侧区域的栅氧化层和本征多晶硅层；制作VDMOS器件的体区；以三氯氧磷为反应气体，进行本征多晶硅掺杂，形成具有饱和N型多晶硅层的栅极，并在体区中形成源区；在形成源区后的图案上形成介质层，介质层为凹槽型；对凹槽型介质层进行光刻、刻蚀，刻蚀掉凹槽型介质层的底部，并刻蚀掉凹槽型介质层的底部下方的源区；在刻蚀掉凹槽型介质层的底部下方的源区后形成的图案上形成金属层，并制作金属引线，保证了VDMOS器件的高性能。
Description
技术领域
本发明实施例涉及半导体制作技术领域，尤其涉及一种VDMOS器件的制作方法。
背景技术
单垂直双扩散金属-氧化物半导体晶体管(简称：VDMOS)兼有双极晶体管和普通MOS器件的优点。无论开关应用还是线性应用，VDMOS都是理想的功率器件。VDMOS器件主要用于电机调速、逆变器、不间断电源、电子开关、高保真音响、汽车电器和电子镇流器等。VDMOS器件分为增强型VDMOS器件和耗尽型VDMOS器件。
图11为现有技术中VDMOS器件的剖面结构示意图，图12为现有技术中VDMOS器件的制作流程图，如图11和图12所示，现有的VDMOS器件的制作方法包括以下几个步骤。步骤1201，在N型外延层2上依次形成栅氧化层3和本征多晶硅层；步骤1202，在炉管中，以三氯氧磷为反应气体，对本征多晶硅层进行N型饱和掺杂，将本征多晶硅层掺杂成饱和N型多晶硅层；步骤1203，对饱和N型多晶硅层进行光刻、刻蚀，形成栅极6并进行体区5的注入和驱入；步骤1204，在栅氧化层3的两栅极6之间形成光刻胶，以光刻胶为阻挡做源区7的注入，注入后去除光刻胶，并进行源区7的驱入；步骤1205，沉积介质层8，进行接触孔刻蚀，沉积金属层9，并做出金属引线。
从现有技术中VDMOS器件的制作流程可看出，在步骤1202中进行多晶硅层的掺杂，及在步骤1204中进行源区的注入和驱入时，均混合了N型离子，但需要多个重复的制作环节，使制作工艺复杂，并增加了VDMOS器件的制作成本。
发明内容
本发明实施例提供一种VDMOS器件的制作方法，解决了现有技术中制作VDMOS器件时需要多个重复的制作环节，使制作工艺复杂，并增加了VDMOS器件的制作成本的问题。
本发明实施例提供一种VDMOS器件的制作方法，包括：
在N型外延层上生长栅氧化层并在所述栅氧化层上淀积本征多晶硅层；
对所述本征多晶硅层及所述栅氧化层进行光刻、刻蚀，保留左右两侧区域的栅氧化层和本征多晶硅层；
制作所述VDMOS器件的体区；
以三氯氧磷为反应气体，进行本征多晶硅掺杂，形成具有饱和N型多晶硅层的栅极，并在体区中形成源区；
在形成源区后的图案上形成介质层，所述介质层为凹槽型；
对凹槽型介质层进行光刻、刻蚀，刻蚀掉凹槽型介质层的底部，并刻蚀掉凹槽型介质层的底部下方的源区；
在刻蚀掉凹槽型介质层的底部下方的源区后形成的图案上形成金属层，并制作金属引线。
进一步地，如上所述的方法，所述对凹槽型介质层进行光刻、刻蚀，刻蚀掉凹槽型介质层的底部，并刻蚀掉凹槽型介质层的底部下方的源区具体包括：
对凹槽型介质层进行光刻、刻蚀，刻蚀掉凹槽型介质层的底部，并保留进行光刻、刻蚀后的介质层上方的光刻胶；
在所述光刻胶的阻挡下，对源区继续进行刻蚀，刻蚀掉凹槽型介质层的底部下方的源区。
进一步地，如上所述的方法，所述在N型外延层上生长栅氧化层并在所述栅氧化层上淀积本征多晶硅层，具体包括：
采用干法热氧化生长工艺，在所述N型外延层上生长栅氧化层；
采用化学气相淀积工艺，在所述栅氧化层上淀积本征多晶硅层。
进一步地，如上所述的方法，所述制作所述VDMOS器件的体区具体为：
对所述VDMOS器件进行P型离子注入和高温驱入，在所述N型外延层内形成体区。
进一步地，如上所述的方法，所述P型离子注入的离子为硼离子，剂量为1.0E13-1.0E15个/平方厘米，能量可以为60-120KEV。
进一步地，如上所述的方法，所述高温驱入的温度为900-1150摄氏度，所述高温驱入的时间为50-300分钟。
进一步地，如上所述的方法，所述栅氧化层的厚度为500-1500埃，所述本征多晶硅层的厚度为4000-8000埃。
进一步地，如上所述的方法，所述本征多晶硅层的厚度为6000埃。
本发明实施例提供一种VDMOS器件的制作方法，通过在N型外延层上生长栅氧化层并在栅氧化层上淀积本征多晶硅层；对本征多晶硅层及栅氧化层进行光刻、刻蚀，保留左右两侧区域的栅氧化层和本征多晶硅层；制作VDMOS器件的体区；以三氯氧磷为反应气体，进行本征多晶硅掺杂，形成具有饱和N型多晶硅层的栅极，并在体区中形成源区；在形成源区后的图案上形成介质层，介质层为凹槽型；对凹槽型介质层进行光刻、刻蚀，刻蚀掉凹槽型介质层的底部，并刻蚀掉凹槽型介质层的底部下方的源区；在刻蚀掉凹槽型介质层的底部下方的源区后形成的图案上形成金属层，并制作金属引线。由于进行本征多晶硅层的掺杂制作栅极时，连同进行了源区的注入，避免了再一次进行源区的光刻和注入过程，减少了VDMOS器件的重复的制作环节，降低了VDMOS器件的制作成本，并保证了VDMOS器件的高性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明VDMOS器件的制作方法实施例一的流程图；
图2为本发明执行实施例一的步骤101后的器件剖面结构示意图；
图3为本发明执行实施例一的步骤102后的器件剖面结构示意图；
图4为本发明执行实施例一的步骤103后的器件剖面结构示意图；
图5为本发明执行实施例一的步骤104后的器件剖面结构示意图；
图6为本发明执行实施例一的步骤105后的器件剖面结构示意图；
图7为本发明执行实施例一的步骤106后的器件剖面结构示意图；
图8为本发明执行实施例一的步骤107后的器件剖面结构示意图；
图9为本发明VDMOS器件的制作方法实施例二的流程图；
图10为本发明执行实施例二的步骤207后的器件剖面结构示意图；
图11为现有技术中VDMOS器件的剖面结构示意图；
图12为现有技术中VDMOS器件的制作流程图。
附图标记：
1-N型衬底 2-N型外延层 3-栅氧化层
4-本征多晶硅层 5-体区 6-栅极
7-源区 8-介质层 9-金属层
10-光刻胶
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明VDMOS器件的制作方法实施例一的流程图，如图1所示，本实施例提供的VDMOS器件的制作方法包括以下几个步骤。
步骤101，在N型外延层2上生长栅氧化层3并在栅氧化层3上淀积本征多晶硅层4。
具体地，本实施例中，图2为本发明执行实施例一的步骤101后的器件剖面结构示意图，如图2所示，在N型外延层2上生长栅氧化层3并在栅氧化层3上淀积本征多晶硅层4之前，在N型衬底1上外延生长N型外延层2。其中，N型衬底1为重掺杂N型衬底1，N型外延层2为轻掺杂N型外延层2。具体的N型衬底1的掺杂浓度以及N型外延层22的掺杂浓度与现有技术中的掺杂浓度相同，在此不再一一赘述。
本实施例中，在N型外延层2上可采用干法热氧化生长工艺生长栅氧化层3，也可采用其他工艺生长栅氧化层3，本实施中不做限定。在栅氧化层3上淀积本征多晶硅层4时，可采用化学气相淀积的工艺，也可采用其他工艺，本实施例中不做限定。
步骤102，对本征多晶硅层4及栅氧化层3进行光刻、刻蚀，保留左右两侧区域的栅氧化层3和本征多晶硅层4。
具体地，本实施例中，图3为本发明执行实施例一的步骤102后的器件剖面结构示意图，如图3所示，本实施例中，将本征多晶硅层4及栅氧化层3一并进行光刻、刻蚀，直到N型外延层2的上表面，刻蚀掉中间区域的本征多晶硅层4和栅氧化层3，保留左右两侧区域的栅氧化层3和本征多晶硅层4。其中，刻蚀掉的栅氧化层3和本征多晶硅层4后，剖面形成的刻蚀后的窗口呈矩形。
步骤103，制作VDMOS器件的体区5。
具体地，图4为本发明执行实施例一的步骤103后的器件剖面结构示意图，如图4所示，本实施例中，可对VDMOS器件进行P型离子注入和高温驱入工艺，在N型外延层2内形成体区5，该体区5的厚度小于N型外延层2的厚度，形成在步骤102对栅氧化层3和本征多晶硅层4进行光刻刻蚀后的窗口的下方，其中体区5的宽度大于对栅氧化层3和本征多晶硅层4进行光刻刻蚀后的窗口的宽度。
步骤104，以三氯氧磷为反应气体，进行本征多晶硅掺杂，形成具有饱和N型多晶硅层的栅极6，并在体区5中形成源区7。
具体地，图5为本发明执行实施例一的步骤104后的器件剖面结构示意图，如图5所示，本实施例中，将VDMOS器件放入炉管中，以三氯氧磷为反应气体，进行本征多晶硅掺杂，N型离子进入到本征多晶硅层4中，并从刻蚀后的窗口注入到体区5中，不仅形成了具有饱和N型多晶硅层的栅极6，而且在体区5中形成了源区7。
本实施例中，源区7的厚度小于体区5的厚度，源区7的宽度小于体区5的宽度。
步骤105，在形成源区7后的图案上形成介质层8，介质层8为凹槽型。
具体地，图6为本发明执行实施例一的步骤105后的器件剖面结构示意图，如图6所示，本实施例中，在形成源区7后的图案上形成介质层8，即在栅极6上方，对栅氧化层3和本征多晶硅层4进行光刻刻蚀后形成的窗口上方及侧面均形成介质层8，介质层8的剖面形状为凹槽型。
步骤106，对凹槽型介质层8进行光刻、刻蚀，刻蚀掉凹槽型介质层8的底部，并刻蚀掉凹槽型介质层8的底部下方的源区7。
具体地，图7为本发明执行实施例一的步骤106后的器件剖面结构示意图，如图7所示，本实施例中，对凹槽型介质层8进行光刻、刻蚀，保留栅极6上方，栅极6和栅氧化层3侧面的介质层8，刻蚀掉凹槽型介质层8的底部，并刻蚀掉凹槽型介质层8的底部下方的源区7，保留栅氧化层3下方及栅氧化层3侧面介质层8下方的源区7，即保留原有的源区7左右区域。
步骤107，在刻蚀掉凹槽型介质层8的底部下方的源区7后形成的图案上形成金属层9，并制作金属引线。
具体地，图8为本发明执行实施例一的步骤107后的器件剖面结构示意图，如图8所示，本实施例中，在在刻蚀掉凹槽型介质层8的底部下方的源区7后形成的图案上形成金属层9，即在介质层8的上方，介质层8的侧面，源区7的侧面及体区5的上表面均形成金属层9，并制作金属引线。
本实施例中，制作金属引线的操作与现有技术中的相同，在此不再一一赘述。
本实施例提供的VDMOS器件的制作方法，通过在N型外延层2上生长栅氧化层3并在栅氧化层3上淀积本征多晶硅层4；对本征多晶硅层4及栅氧化层3进行光刻、刻蚀，保留左右两侧区域的栅氧化层3和本征多晶硅层4；制作VDMOS器件的体区5；以三氯氧磷为反应气体，进行本征多晶硅掺杂，形成具有饱和N型多晶硅层的栅极6，并在体区5中形成源区7；在形成源区7后的图案上形成介质层8，介质层8为凹槽型；对凹槽型介质层8的进行光刻、刻蚀，刻蚀掉凹槽型介质层的底部，并刻蚀掉凹槽型介质层8的底部下方的源区7；在刻蚀掉凹槽型介质层8的底部下方的源区7后形成的图案上形成金属层9，并制作金属引线。由于进行本征多晶硅层4的掺杂制作栅极6时，连同进行了源区7的注入，避免了再一次进行源区7的光刻和注入过程，减少了VDMOS器件的重复的制作环节，降低了VDMOS器件的制作成本。并保证了VDMOS器件的高性能。
图2为本发明VDMOS器件的制作方法实施例二的流程图，如图2所示，本实施提供的VDMOS器件的制作方法相较于实施例一，为一更为优选的实施例，则本实施例提供的VDMOS器件的制作方法包括以下几个步骤。
步骤201，采用干法热氧化生长工艺，在N型外延层2上生长栅氧化层3。
进一步地，栅氧化层3的厚度为500-1500埃。
步骤202，采用化学气相淀积工艺，在栅氧化层3上淀积本征多晶硅层4。
进一步地，本征多晶硅层4的厚度为4000-8000埃，优选地，本征多晶硅层4的厚度为6000埃。
步骤203，对本征多晶硅层4及栅氧化层3进行光刻、刻蚀，保留左右两侧区域的栅氧化层3和本征多晶硅层4。
本实施例中，步骤203的实现方式和本发明实施例一中步骤102的实现方式相同，在此不再一一赘述。
步骤204，对VDMOS器件进行P型离子注入和高温驱入，在N型外延层2内的形成体区5。
进一步地，本实施例中，P型离子注入的离子为硼离子，剂量为1.0E13-1.0E15个/平方厘米，能量可以为60-120KEV。
进一步地，高温驱入的温度为900-1150摄氏度，高温驱入的时间为50-300分钟。
本实施例中，对VDMOS器件进行P型离子注入和高温驱入，在N型外延层2内的形成的体区5的厚度小于N型外延层2的厚度，器件剖面中体区5的宽度小于N型外延层2的宽度。
步骤205，以三氯氧磷为反应气体，进行本征多晶硅掺杂，形成具有饱和N型多晶硅层的栅极6，并在体区5中形成源区7。
步骤206，在形成源区7后的图案上形成介质层8，介质层8为凹槽型。
本实施例中，步骤205-步骤206的实现方式与本发明实施例一中的步骤104-步骤105的实现方式相同，在此不再一一赘述。
步骤207，对凹槽型介质层8进行光刻、刻蚀，刻蚀掉凹槽型介质层8的底部，并保留进行光刻、刻蚀后的介质层8上方的光刻胶10。
进一步地，图10为本发明执行实施例二的步骤207后的器件剖面结构示意图，如图10所示，本实施例中，对凹槽型介质层8进行光刻、刻蚀后，刻蚀掉凹槽型介质层8底部的介质层8，保留栅极6上方，栅极6和栅氧化层3侧面的介质层8，并保留进行光刻、刻蚀后的介质层8上方的光刻胶10，以便后续对源区7进行刻蚀。
步骤208，在光刻胶10的阻挡下，对源区7继续进行刻蚀，刻蚀掉凹槽型介质层8的底部下方的源区7。
进一步地，本实施例中，利用进行介质层8光刻时的光刻胶10，在光刻胶10的阻挡下，对源区7继续进行刻蚀，刻蚀掉凹槽型介质层8的底部下方的源区7，直到体区5的上表面，保留栅氧化层3下方及在栅氧化层3侧面介质层8下方的源区7，即保留原有源区7的左右区域。
步骤209，去除掉进行光刻、刻蚀后的介质层8上方的光刻胶10。
本实施例中，刻蚀掉凹槽型介质层8的底部下方的源区7后，去除掉进行光刻、刻蚀后的介质层8上方的光刻胶10，具体的去除工艺本实施例中不做限定。
步骤210，在刻蚀掉凹槽型介质层8的底部下方的源区7后形成的图案上形成金属层9，并制作金属引线。
本实施例中，步骤209的实现方式和本发明实施例一中的步骤107中的步骤的实现方式相同，在此不再一一赘述。
本实施例提供的VDMOS器件的制作方法，通过采用干法热氧化生长工艺，在N型外延层2上生长栅氧化层3，采用化学气相淀积工艺，在栅氧化层3上淀积本征多晶硅层4，对本征多晶硅层4及栅氧化层3进行光刻、刻蚀，保留左右两侧区域的栅氧化层3和本征多晶硅层4，对VDMOS器件进行P型离子注入和高温驱入，在N型外延层2内的形成体区5，以三氯氧磷为反应气体，进行本征多晶硅掺杂，形成具有饱和N型多晶硅层的栅极6，并在体区5中形成源区7，在形成源区7后的图案上形成介质层8，介质层8为凹槽型，对凹槽型介质层8进行光刻、刻蚀，刻蚀掉凹槽型介质层8的底部，并保留进行光刻、刻蚀后的介质层8上方的光刻胶10，在光刻胶10的阻挡下，对源区7继续进行刻蚀，刻蚀掉凹槽型介质层8的底部下方的源区7，去除掉进行光刻、刻蚀后的介质层8上方的光刻胶10，在刻蚀掉凹槽型介质层8的底部下方的源区7后形成的图案上形成金属层9，并制作金属引线，在进行介质层8和源区7刻蚀时，重复利用光刻胶10，进一步减少了VDMOS器件的重复的制作环节，降低了VDMOS器件的制作成本。并保证了VDMOS器件的高性能。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (7)
1.一种VDMOS器件的制作方法，其特征在于，包括：
在N型外延层上生长栅氧化层并在所述栅氧化层上淀积本征多晶硅层；
对所述本征多晶硅层及所述栅氧化层进行光刻、刻蚀，保留左右两侧区域的栅氧化层和本征多晶硅层；
制作所述VDMOS器件的体区；
以三氯氧磷为反应气体，进行本征多晶硅掺杂，形成具有饱和N型多晶硅层的栅极，并在所述体区中形成源区；
在形成源区后的图案上形成介质层，所述介质层为凹槽型；
对凹槽型介质层进行光刻、刻蚀，刻蚀掉凹槽型介质层的底部，并刻蚀掉凹槽型介质层的底部下方的源区；
在刻蚀掉凹槽型介质层的底部下方的源区后形成的图案上形成金属层，并制作金属引线；
其中，所述对凹槽型介质层进行光刻、刻蚀，刻蚀掉凹槽型介质层的底部，并刻蚀掉凹槽型介质层的底部下方的源区具体包括：
对凹槽型介质层进行光刻、刻蚀，刻蚀掉凹槽型介质层的底部，并保留进行光刻、刻蚀后的介质层上方的光刻胶；
在所述光刻胶的阻挡下，对源区继续进行刻蚀，刻蚀掉凹槽型介质层的底部下方的源区。
2.根据权利要求1所述的方法，其特征在于，所述在N型外延层上生长栅氧化层并在所述栅氧化层上淀积本征多晶硅层，具体包括：
采用干法热氧化生长工艺，在所述N型外延层上生长栅氧化层；
采用化学气相淀积工艺，在所述栅氧化层上淀积本征多晶硅层。
3.根据权利要求2所述的方法，其特征在于，所述制作所述VDMOS器件的体区具体为：
对所述VDMOS器件进行P型离子注入和高温驱入，在所述N型外延层内形成体区。
4.根据权利要求3所述的方法，其特征在于，所述P型离子注入的离子为硼离子，剂量为1.0E13-1.0E15个/平方厘米，能量可以为60-120KEV。
5.根据权利要求3或4所述的方法，其特征在于，所述高温驱入的温度为900-1150摄氏度，所述高温驱入的时间为50-300分钟。
6.根据权利要求2所述的方法，其特征在于，所述栅氧化层的厚度为500-1500埃，所述本征多晶硅层的厚度为4000-8000埃。
7.根据权利要求6所述的方法，其特征在于，所述本征多晶硅层的厚度为6000埃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610287331.7A CN107342224B (zh) | 2016-05-03 | 2016-05-03 | Vdmos器件的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610287331.7A CN107342224B (zh) | 2016-05-03 | 2016-05-03 | Vdmos器件的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107342224A CN107342224A (zh) | 2017-11-10 |
| CN107342224B true CN107342224B (zh) | 2020-10-16 |
Family
ID=60222096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610287331.7A Expired - Fee Related CN107342224B (zh) | 2016-05-03 | 2016-05-03 | Vdmos器件的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107342224B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108922852B (zh) * | 2018-08-31 | 2023-11-17 | 江苏丽隽功率半导体有限公司 | 一种外延复合栅结构功率器件及其制作方法 |
| CN113363156B (zh) * | 2021-05-31 | 2022-05-24 | 电子科技大学 | 一种用于优化vdmos加工工艺的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104766799A (zh) * | 2014-01-07 | 2015-07-08 | 北大方正集团有限公司 | 一种场效应晶体管的制备方法及相应场效应晶体管 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532082B1 (ko) * | 2001-12-28 | 2005-11-30 | 엘지.필립스 엘시디 주식회사 | 다결정 박막트랜지스터 및 그 제조방법 |
| JP2008130983A (ja) * | 2006-11-24 | 2008-06-05 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| CN104900526B (zh) * | 2014-03-07 | 2018-07-24 | 北大方正集团有限公司 | Vdmos的制造方法和vdmos |
-
2016
- 2016-05-03 CN CN201610287331.7A patent/CN107342224B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104766799A (zh) * | 2014-01-07 | 2015-07-08 | 北大方正集团有限公司 | 一种场效应晶体管的制备方法及相应场效应晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107342224A (zh) | 2017-11-10 |
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