KR100538603B1 - 전계-효과 반도체 소자의 제조 방법 - Google Patents
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Abstract
예를 들면 IGBT나 트랜치-게이트 형태의 MOSFET와 같은 반도체 소자의 제조공정으로, 다음 단계를 포함한다: 제 1 윈도우(51a)를 가진 제 1 마스크(51)를 반도체 보디(10)의 표면(10a)에 형성하고, 제 1 마스크(51)에 측벽 확산부(52b)를 제공함으로써 더 작은 윈도우(52a)를 가진 제 2 마스크(52)를 형성하는 단계를 포함한다. 제 2 영역(13)이 제 1 윈도우(51a)를 통해서 주입되는 도펀트(63)에 의해서 형성되되, 트렌치(20)는 보디 영역(15)을 통해서 드레인 영역(14)의 하부(15)로 연장되도록 더 작은 윈도우(52a)에서 에칭된다. 게이트(11)는 소자의 채널(12)이 수용되는 곳에 인접한 트렌치(20)에 제공된다. 제 2 마스크(52)를 제거한 후에, 소스 전극(23)이 제공되어 제 2 영역(13)과 보디(10)의 인접 영역(15)을 표면(10a)에서 접촉시킨다. 이 방법은 소스 영역(13) 및 인접 영역(15)의 도핑시에, 소스 영역(13) 및 인접 영역(15) 모두와 소스 전극(23)의 접촉 영역에서 양호한 재생가능성을 제공하면서 자기 정렬 마스킹 기술의 사용을 가능하게 한다.
Description
본 발명은, 예를 들면 절연-게이트 전계 효과 전력 트랜지스터(통상적으로 "MOSFET"로 불린다)나 절연-게이트 바이폴라 트랜지스터(통상 "IGBT"로 불린다)와 같은 트랜치-게이트 형 반도체 소자의 제조 방법에 관한 것이다. 본 발명은 또한 그러한 방법에 의해 제조된 반도체 소자에 관한 것이다.
이러한 트렌치 게이트 반도체 소자는 제 1 도전형의 소스 및 드레인 영역을 포함하는 것으로 알려져 있고, 이들 영역은 반대인 제 2 도전형의 채널 수용 영역에 의해 분리되어 있다. 미국 특허 US-A-5,378,655(당소 정리 번호:PHB 33836)에는, 소스 영역이 게이트를 포함한 트렌치('홈'이라고 함)와 자기 정렬되어 형성되는 제조 방법의 이점이 개시되어 있다. 자기 정렬은 제 1 마스크의 측벽 확장을 제공해서 제 1 마스크로부터 제 2 마스크를 형성함으로써 획득된다. 이런 측벽 확장은 자기 정렬 스페이서의 역할을 한다. 미국 특허 US-A-5,378,655는
(a) 게이트 및 채널이 형성될 보디의 제 2 도전형의 영역에서 윈도우를 가지는 소자 보디 상에 에칭액 마스크를 형성하는 단계와,
(b) 제 2 도전형의 영역을 지나서 드레인 영역의 하부로 확장하도록 윈도우에서 소자 보디로 트렌치를 에칭하는 단계와,
(c) 제 2 도전형의 영역이 채널 수용 영역을 제공하는 트렌치에 게이트를 제공하고, 트렌치 내의 게이트 상에 마스크("제 1" 마스크 - 이 제 1 마스크는 인접 보디의 표면으로 돌출 단차부를 형성함 - )를 제공하는 단계와(선택적으로는, 제 1 마스크 내의 윈도우에 1 도전형의 층을 형성함),
(d) 상기 단차부에서 제 1 마스크의 측벽 확장을 제공함으로써 더 작은 윈도우를 가진 제 2 마스크를 형성하는 단계와,
(e) 제 2 마스크의 윈도우의 영역에서 제 1 도전형 층을 에칭하거나 혹은 이들 측벽 확장부로부터 제 2 도전형의 영역으로 제 1 도전형의 도펀트를 주입함으로써 소스 영역을 형성하는 단계와,
(f) 소스 영역 및 제 2 도전형의 인접 표면 영역과 접촉하도록, 보디의 표면에 제 2 소스 전극을 제공하는 단계를 포함한다.
US-A-5,665,619호는 이 알려진 방법의 수정된 확산부를 개시하고 있으며, 여기서, 트렌치는 제 1 마스크에 상보형인 윈도우 패턴이고, 실리콘 질화물을 포함하는 에칭액 마스크를 사용해서 한정되고 실리콘 게이트 물질로 충진된다. 실리콘 질화물은 제 1 마스크의 상부를 게이트 물질로 산화하는 동안 보디의 하부를 산화에 대항해서 마스킹한다. 제 1 마스크(실리콘 산화물)와는 다른 에칭 가능 물질(실리콘 질화물)에 의해서, 후속하는 실리콘 질화물의 에칭 제거에 의해서 제 1 마스크(실리콘 산화물)를 원하는 돌출 단차부로 남길 수 있다. 그러나, 실리콘 질화물의 에지에서, 실리콘 보디 표면의 측부에 약간의 산화가 있을 수 있어서, 제 1 마스크의 단차형 에지인 이른바 "새 부리(bird-beak)" 형상이 나타날 수 있다. 측부 확장 및 이러한 새 부리의 단차 형상을 제어하는 것은 어려운 일이다. US-A-5,378,655호와 US-A-5,665,619호는 본 발명에 여기서 참고 문건으로 포함된다. US-A-5,378,655호와 US-A-5,665,619호에 개시된 바와 같은 기술을 사용하여, 개별적인 정렬이 필요한 포토리소그래피 마스킹 단계의 수가 감소될 수 있고, 컴팩트한 셀룰러 소자 구조가 형성될 수 있다.
채널 수용 보디 영역이 소스 및 드레인 영역과 같은 제 1 도전형인 트렌치 게이트 반도체 소자가 알려져 있다. 이 경우, 트렌치 게이트를 통해서 전하 캐리어를 축적함으로써 도전성 채널이 형성된다. 유사한 상황을 채널 수용 영역이 반대인 더 많은 일반적인 소자에서와 같이, 제 2 도전형의 영역의 도핑 및 트렌치의 에칭에 대해서 고려해 볼 수 있다.
본 발명의 목적은 소스 영역과 인접 영역의 도핑시에, 소스 영역과 인접 영역과의 소스 전극의 접촉 영역에서의 양호한 재생성(good reproduceability)을 가진 유연한 공정을 제공하면서, 가지 정렬 마스킹 기술을 사용을 가능하게 하도록, 트렌치 게이트 반도체 소자의 제조 공정을 수정하는 것이다.
이러한 그리고 여타의 본 발명에 따른 측면들은 첨부된 도식적인 도면을 참조하여 기술될 본 발명의 실시예에서 이제 설명될 것이다.
도 1 내지 9는 본 발명에 따른 방법의 한 실시예에 의한 트렌치-게이트 반도체 소자의 제조의 연속적인 단계에 있는 반도체 보디의 트랜지스터 셀 영역의 단면도이고,
도 10 내지 11은 역시 본 발명에 따른 수정된 제조 방법의 연속적인 단계에 있는 도 7 내지 9의 트랜지스터 셀 영역의 단면도이고,
도 12는 본 발명에 따른 수정된 제조 방법에 의해 역시 제조될 수 있는 축적-모드 소자의 트랜지스터 셀 영역의 단면도이다.
삭제
본 발명에 의하면, 반도체 표면의 제 1 마스크 내의 제 1 윈도우를 통해서 반도체 보디 영역으로 제 1 도전형의 도펀트를 주입함으로써 소스 영역을 형성하는 단계와, 제 1 마스크의 측벽 확장부를 이 제 1 윈도우에 제공해서 제 1 윈도우보다 작은 제 2 윈도우를 가진 제 2 마스크를 형성하는 단계와, 소스 영역을 통해서 이 제 2 윈도우에서 보디로 그리고 제 1 도전형의 하부 드레인 영역으로 트렌치를 에칭하는 단계와, 이 트렌치에 게이트를 제공하는 단계와, 소스 전극을 보디의 표면에 제공하는 단계를 포함한다.
따라서 청구항 1에 제시된 방법은 US-A-5,378,655호의 방법 단계들과는 상당히 다른 단계들 (a) 내지 (f)를 포함한다. 특히 제 1 마스크의 윈도우에 소스 영역 도펀트를 제공하기 전에 혹은 그 후에, 더 작은 제 2 마스크내의 윈도우에서 트렌치를 에칭한다. 보디 표면의 소스 영역의 나머지(접촉가능) 영역은 제 1 마스크의 측벽 확장부의 측방향 확장에 관한 것이다. 제 1 마스크 및 그 측부 확장부를 형성하는 데 사용되는 특별한 기술에는 상당한 유연성이 존재해서, 이 기술은 보디의 표면으로 잘 한정된 측방향 확장인 측벽 확장부를 제공하도록 선택된다. 반도체 표면의 소스 영역과 인접 영역 사이의 인터페이스 영역은 제 1 마스크의 제 1 윈도우에 의해 한정된다.
본 발명에 따른 다양한 바람직한 측면들이 청구항 2 내지 10에 제시된다.
마스크 정렬의 필요성을 감소시키기 위해서 제 1 마스크를 형성하는 데 상보형 마스킹 기술을 사용하고, 그 이전 공정 단계에서 상보형 윈도우 패턴의 이전의 마스크를 사용하는 것이 유익하다. 따라서, 예컨대 상보형 윈도우에 제 1 마스크를 형성하기 전에 이전의 마스크 내의 상보형 윈도우를 통해서 보디의 영역으로 반대인 제 2 도전형의 도펀트를 주입할 수 있다. 이러한 도핑 단계는 예컨대, 표면에서 소스 전극이 접촉하는 제 2 도전형의 국부 영역을 형성하는 데 사용될 수 있다. 이전 마스크의 윈도우를 통해서 형성되는 국부 영역은 소스 영역을 형성하기 전에 보디 깊이 확산될 수 있다. 이런 식으로, 깊은 반대 도전형 영역을 획득함으로써 (후속해서 형성되는)소스 영역의 도핑 프로파일에 악영향을 미치는 일없이 소자의 블로킹/브레이크다운 특성을 개선할 수 있다.
삭제
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모든 도면은 도식적인 것이며 실제 크기로 그려진 것이 아니라는 점이 주목되어야 한다. 도면의 부분에서 상대적인 크기나 비율이 설명의 명료성과 도면의 편의를 위해 크기를 과장하거나 줄여서 도시되었음을 주목하여야 한다. 동일한 도면부호는 일반적으로 제조 공정의 상이한 단계 및 수정되거나 상이한 실시예의 대응하는 혹은 유사한 부분을 지칭하는 데 사용된다.
도 9는 트렌치-게이트(11)를 가진 전력 반도체 소자의 예시적인 실시예를 도시한다. 이 소자의 트랜지스터 셀 영역에서, 각각 제 1 도전형(이 실시예에서 n-타입)인 소스 및 드레인 영역(13,14)이 반대의 제 2 도전형(즉, 이 실시예에서는 p-타입)의 채널-수용 영역(15a)에 의해 분리되어 있다. 게이트(11)는 영역(13, 15)를 통해 드레인 영역(14)의 하부로 연장하는 트렌치(20) 내에 존재한다. 소자의 온-상태에서 게이트(11)에 전압 신호를 인가하면 공지된 방식으로 영역(15a)에 도전 채널(12)을 야기하고 소스 및 드레인 영역(13,14) 사이의 도전 채널(12) 상의 전류의 흐름을 제어하도록 작용한다. 소스 영역(13)은 소스 전극(23)에 의해 소자 보디의 상부 주 표면(10a)에서 접속된다. 예시로서 도 9는 영역(14)이 고저항의 에피택셜 층에 의해 고 도전성의 기판 영역(14a)상에 형성된 드레인-드리프트(drain-drift) 영역일 수 있는 수직 소자 구조를 도시한다. 이 기판 영역(14a)은 수직 MOSFET을 제공하도록 영역(14a)과 동일한 도전형(이 예에서 n-타입)일 수도 있고 수직 IGBT를 제공하도록 반대 도전형(이 예에서 p-타입)일 수도 있다. 기판 영역(14a)은 소자 보디의 바닥 주 표면(10b)에서, MOSFET의 경우에는 드레인 전극으로 불리고 IGBT의 경우에는 애노드 전극으로 불리는 전극(24)에 의해 접속된다.
도 9의 소자는 도 4 내지 8을 참조로 다음 단계를 포함하는 방법에 의해 제조된다. 즉,
(a) 보디 영역에서 제 1 윈도우(51a)를 가진 제 1 마스크(51)를 반도체 보디(10: 전형적으로 실리콘인)의 표면(10a)에 형성하는 단계와,
(b) 이 영역에 제 1 도전형의 도펀트(63:본 실시예에서는 도너 도펀트)를 제 1 윈도우(51a)를 통해서 주입함으로써 소스 영역(13)을 형성하는 단계와,
(c) 제 1 윈도우(51a)에서 제 1 마스크(51) 상에 측벽 확장부(52b)를 제공함으로써 제 1 윈도우(51a)보다 더 작은 제 2 윈도우(52a)를 가진 제 2 마스크(52)를 보디(10) 상에 형성하는 단계와,
(d) 보디 영역(15)을 지나서 드레인 영역(14)의 하부로 연장하도록 제 2 윈도우(52a)에서 보디(10)에 트렌치(20)를 에칭하는 단계와,(e) 채널(12)이 제 2 도전형(본 실시예에서는 p형)의 보디 영역(15a)에 수용되는 위치에 인접해서 트렌치(20)에 게이트(11)를 제공하는 단계와, (f) 표면 전극(23)이 접촉하기 위해 표면(10a)에서 소스 영역(13) 및 인접 영역(15)을 노출시키도록 제 2 마스크(52)를 제거한 후에, 보디(10)의 표면(10a)에서 소스 전극(23)을 제공하는 단계를 포함한다.
또한, 본 실시예에서, 제 1 마스크(51)를 형성하는 데 상보형 마스킹 기술이 사용되어서 개별적인 마스크 정렬의 필요성을 감소시킨다. 따라서, 도 1 내지 도 4를 참조하면, 제 1 마스크(51)에 대해 상보형인 윈도우 패턴의 이전 마스크(53)가 단계 (a) 전에 보디(10)의 표면(10a)에 형성되고, 단계 (a)에서 제 1 마스크(51)가 이 상보형 윈도우(53a)에 형성되기 전에, 마스크(53)의 상보형 윈도우(53a)를 통해서 제 2 도전형의 도펀트(62:본 실시예에서는 억셉터 도펀트)가 보디(10) 영역에 주입된다. 게다가, 도 1 내지 도 9의 실시예는 도 1 내지 도 9에 도시된 셀 영역에서의 모든 후속하는 단계가 마스크(53)로부터 자기 정렬 방식으로 정의될 수 있도록 설계된다. 이 자기 정렬은 예컨대 5㎛ 미만의 셀 피치를 가진 트랜지스터 셀의 재생 가능 근접 스페이싱을 가능하게 하며, 여기서 5㎛(미만)의 스페이싱이란 이웃하는 트렌치(20)의 중심 사이가 5㎛ 미만이다. 도 1 내지 도 9의 방법이 매우 상이한 알려진 셀 형상에 대해 사용될 수 있기 때문에, 셀룰러 레이아웃 형상의 정면도는 도시되어 있지 않다. 예컨대, 셀은 US-A-5,378,655호의 도 14에 도시된 바와 같은 정사각 형상을 가질 수도 있고, 근접 패킹된 6면체 형상 또는 긴 스트라이프 형상을 가질 수도 있다. 각각의 경우에, 트렌치(20:게이트(11)와 함께)는 각각의 셀의 경계를 따라 확장한다. 도 9는 몇 개의 셀만을 도시하고 있지만, 소자는 전형적으로 전극(23, 24) 사이에 이러한 병렬 셀 수백 개를 포함한다. 소자의 실제 셀 영역은 알려진 다양한 주변 마무리 방안(도시 생략)에 의해 보디의 주변부를 따라서 경계지어 진다. 이러한 방안은 일반적으로 보디 표면(10a)의 주변 영역에서, 트랜지스터 셀 제조 단계 전에, 두꺼운 전계 산화층의 형성을 포함한다. 또한, 다양한 알려진 회로(게이트 제어 회로와 같은)가 보디(10) 영역에 실제 셀 영역과 주변 마무리 방안 사이에서, 소자와 함께 집적될 수 있다. 전형적으로 이들 회로 소자는 트랜지스터 셀에 사용되는 것과 같은 마스킹 및 도핑 단계 중 일부를 사용해서 회로 영역에서 자체 레이 아웃을 따라 제조될 수 있다. 트랜지스터 셀의 제조의 후속하는 스테이지가 도 1 내지 도 9를 참조하여 설명될 것이다.
도 1은 예를 들면 붕소인 억셉터 도펀트 이온(61)의 주입에 의해 저농도 도핑된 n-타입 영역(14)에 p-타입 영역(15)이 형성되는 단계를 설명한다. 이 주입은 두꺼운 필드-산화막(미도시)에서 윈도우에 의해 정의된 활성 셀 영역에서 수행된다. 이온(61)의 주입 전에 실리콘 이산화물의 박막(16)이 실리콘 보디 표면(10a) 위에 성장될 수 있다. 주입된 도펀트를 보디(10)의 영역(15)에 있어서 원하는 깊이로 후속적으로 확산시키기 위하여 가열 단계가 수행될 수 있다. 이 가열 단계는 도 2에 도시된 이온 주입 이후까지 연기될 수도 있다.
도 2에 도시된 바와 같이, 마스크(53)가 보디 표면(10a)에 제공된다. 마스크(53)는 실리콘 이산화물 물질을 증착시키고 후속해서 포토리소그래피 및 에칭 기술을 사용해서 형성될 수 있다. 이런식으로, 잘 한정된 윈도우 에지가 마스크(53)에 대해 형성될 수 있다. 산화물 마스크(53)는 예컨대 1㎛ 내지 1.5㎛의 범위에 있을 수 있다. 육각형상 소자가 제조되는 경우 마스크(53)는 육각형 그리드 형상이다. 윈도우(53a)의 폭은 예컨대 0.5㎛ 내지 1로 좁다.
도 2에 도시된 바와 같이 예를 들면 보론 이온(62)과 같은 2차 이온 주입이 이제 수행된다. 산화물 마스크(53)는 아래쪽의 실리콘 보디(10)를 이 주입에 대해 윈도우(53a)를 제외한 곳에서 마스크할 수 있을 정도로 충분히 두껍다. 주입된 도펀트는 국부적이고, 고농도 도핑된 p-타입 영역(15b)을 형성한다. 국부 영역(15b)은 표면(10a)으로부터 보디(10)에서 앞서 주입된 보디 영역(15) 보다 더 깊은 깊이로 형성될 수 있다. 따라서 이제 가열 단계가 수행되어 주입된 도펀트(62)(그리고 61)를 원하는 깊이로 어닐링시키고 확산시킨다.
이제 실리콘 질화물의 후막 층(51')이 예를 들면 공지의 플라즈마-증강된 화학 증착(PECVD) 기술을 사용하여 증착된다. 도 3에 도시된 바와 같이, 실리콘 질화물은 좁은 산화물 마스크(53)의 윈도우(53a)를 채우기에, 그리고 실질적으로 평탄한 상부 표면을 가지기에 충분한 두께로 증착된다. 이후에 실리콘 질화물층(51)은 공지의 평탄화 에칭 처리를 거쳐 층(51')을 다시 에칭하여 산화물 마스크(53)에 다시 재노광시키고 윈도우(53a)의 좁은 실리콘 질화물 기둥을 남긴다. 이러한 실리콘 질화물 기둥은 도 4의 다음 마스크(51)를 형성한다.
도 4의 구조는 실리콘 이산화물에 대한 공지의 선택적인 에칭 처리를 이용하여 산화물 마스크(53)를 에칭시킴으로써 얻어진다. 좁은 실리콘 질화물 기둥이 이제 보디 표면(10a)에 마스크(51)로서 남게 된다. 마스크(51)는 예를 들면 육변형 기하의 셀인 경우 육변형의 도트 패턴을 가지고 있다. 도너 이온(63)(예를 들면 인 또는 비소)의 주입이 이제 수행되어 윈도우(51a)에서 n-타입 영역을 형성한다. 실리콘 질화물 마스크(51)는 하부의 표면 영역을 이 도너 이온(63)의 주입에 대항하여 마스크할 수 있을 정도로 충분히 두꺼워야 한다. 이 도너 주입의 어닐링을 위한 가열 처리가 지금 혹은 나중에 수행될 수 있다. 도 4에서 볼 수 있듯이, n-타입 영역(13)은 깊은 p-타입 영역(15b)과 함께 상보형 방식으로 자기-정렬된다.
제 2의 실리콘 질화물층(52')이 이제 표면(10a)의 층 구조에 걸쳐 증착된다. 층(52')의 두께는 예를 들면 대략 1㎛ 혹은 그 이상이 될 수 있다. 윈도우(51a)가 마스크(51)가 형성하는 좁은 기둥보다 훨씬 넓기 때문에, 층(52')의 상부 표면은 평탄하지 않지만 표면(10a)에 마스크(51)를 형성하는 곧게 선 기둥에 의해 결정되는 형상을 가진다. 실리콘 질화물 층(52')은 최초 윈도우(51a)의 중심 영역이 또 다시 개방될 때까지 균일하게 에칭된다. 층(52')이 상부 표면에서 이러한 형상을 가지기 때문에 이러한 일반적인 에칭에 의해 제 1 실리콘 질화물 마스크(51) 상에 측벽 확장부(52b)가 남는다. 따라서 최종적인 제 2 실리콘 질화물 마스크(52)는 이러한 측벽 확장부(52b)에 의해 형성된 자기 정렬된 스페이서와 함께 제 1 마스크(51)를 구성한다. 최종적인 마스크(52)의 최종적인 더 적은 윈도우(52a)가 따라서 마스크(51)의 넓은 윈도우(51a)와 함께 자기-정렬된다. 이러한 마스크(52)의 복합 구조가 도 6에 도시된다.
또한 도 6에 도시된 바와 같이, 이제 마스크(52)의 더 작은 윈도우(52a)에서 에칭 처리를 수행한다. 산화 박막층(16)이 있을 경우 이 산화물층(16)이 먼저 윈도우(52a)에서 에칭된다. 이후에 실리콘 질화물 마스크(52)를 에칭액 마스크로서 사용하여 실리콘-에칭 처리가 공지된 방식으로 수행되어 윈도우(52a)에서 실리콘 보디(10)로 트렌치(20)를 에칭한다. 결과되는 구조가 도 6에 도시된다. 트렌치(20)의 레이아웃 패턴은 육변형 형태의 소자가 제조되는 경우 육변형 그리드이다.
실리콘 보디(10)는 이제 산화 처리를 통하여 트렌치(20)의 노출면 상에 실리콘 이산화물 박막층(17)을 형성하고 실리콘 질화물 마스크(52)를 사용하여 실리콘 표면(10a)을 이 산화에 대항하여 마스킹한다. 이제 도핑된 다결정질의 실리콘을 증착하고 이 증착된 다결정질의 실리콘을 트렌치(20)에만 남아 있을 때까지 다시 에칭시킴에 의해 게이트(11)가 공지된 방식으로 형성될 수 있다. 결과적인 구조가 도 7에 도시된다.
도 8에 도시된 바와 같이, 이제 추가적인 산화 처리를 행하여 트랜치(20)에서 게이트(11) 위에 실리콘 산화물인 절연성 겹층(overlayer)(18)을 형성한다. 실리콘 질화물 마스크(52)가 트랜치(20) 사이의 실리콘 보디 영역이 산화되는 것을 방지한다. 절연성 겹층(18)은 트랜치(20)에서 증착된 실리콘 물질의 상부를 산화시킴에 의해 형성된다. 결과적인 구조가 도 8에 도시된다.
실리콘 질화물 마스크(52)가 에칭에 의해 제거되고, 실리콘 표면(10a)이 트렌치 게이트(11) 위의 절연성 겹층(18) 사이에 노출된다. 산화 박막층(16)이 보디 표면(10a) 위에 있는 경우, 산화물의 에칭 처리를 수행하여 층(16)을 제거한다. 이 산화물 에칭 처리는 또한 절연성 겹층(18)을 약간 얇게 한다.
영역(13,15)의 노출된 실리콘 표면(10a)과 접촉하는 소스 전극(23)을 제공하기 위하여 전극 물질(예를 들면 알루미늄)이 증착된다. 소스 전극(23)의 측면 크기는, 증착된 전극 물질의 포토리소그래피 정의 및 에칭에 의해 공지된 방식으로 결정된다. 도 9에 도시된 바와 같이, 소스 전극(23)은 또한 트렌치-게이트(11) 위의 절연성 겹층(18) 위에서 확장될 수 있다. 주입된 도펀트(62)에 의해 제공되는 영역(15b)을 과잉 도핑하면, 실리콘 보디 표면(10a)에 양호한 접점 영역을 형성한다. 또한, 이 접점 영역(15b)은 채널 수용 영역(15a)이 확장되는 것보다 더 깊은 깊이로 보디(10) 내로 확장되어, 영역(14, 15) 간의 pn 접합의 블로킹 특성을 개선한다. 도 9에서 도시된 소자 구조에 있어서 이 영역(15b)은 트렌치(20)가 확장되는 것보다 보디(10)에서 약간 더 깊이 확장된다.
본 발명의 범주 내에서 여러 변경과 수정이 가능하다는 것은 명백할 것이다. 도 8에서 절연성 겹층(18)은 트렌치(20) 내의 증착된 실리콘 물질의 상부를 산화시킴으로써 형성되었다. 그러나 트렌치-게이트(11)위의 절연성 겹층(18)은 마스크(52)의 물질에 대해서 상이하게 에칭 가능한 절연성 물질을 증착하여 형성될 수도 있다. 도 2 내지 7에 기술된 공정에 있어서, 마스크(51,52)는 실리콘 질화물인데 반해 마스크(53)는 실리콘 이산화물이다. 그러나 마스크(53)는 실리콘 질화물이고, 하나 이상의 후속 증착층(51' 및/또는 52')은 실리콘 산화물로 이루어진 수정된 방법이 가능하다. 또한 실리콘 질화물과 실리콘 이산화물을 사용하는 대신에 다른 상이하게 에칭가능한 물질이 사용될 수도 있다.
도 4 내지 8에 도시된 형태에 있어서, 마스크(51)와 측벽 확장부(52b)는 동일한 물질이고, 51, 52b 둘 다 도 8 단계 이후에 함께 제거된다. 이 공정에 있어서, 소스 영역(13)이 도 4에 형성되고 트렌치는 도 6에서 에칭된다. 이러한 공정 흐름이 특히 편리하다. 그러나 수정이 가능하다. 따라서 도 10 및 11은 마스크(51)와 측벽 확장부(52)가 상이하게-에칭가능한 물질로 되고, 소스 영역(13)이 나중에 형성되는 개량의 경우를 도시한다. 이 경우, 이온(63)의 주입은 도 4 단계에서 수행되지 않으므로, 도 10의 구조(소스 영역(13) 없이)는 도 7 단계에서 얻어진다. 이후에 측벽 확장부(52)가 에칭되어 표면(10a)에 마스크(51)를 남기고, 이후에 도 11 의 도펀트 이온(63)의 주입이 수행되어 소스 영역(13)을 형성한다. 도 11은 이 도펀트 이온 주입 동안에 존재하는 절연성 겹층(18)을 도시한다. 이 겹층(18)은 상이하게 에칭가능한 절연성 물질을 윈도우(52a)에서 증착하고 이후에 측벽 확장부(52)를 에칭함으로써 형성될 수 있다. 도 11의 절연성 겹층(18)은 게이트 물질을 산화시킴으로써 형성하는 것이 바람직하고, 측벽 확장물(52)은 실리콘 질화물로 된 것일 수 있고, 마스크(51)는 예를 들면 실리콘 이산화물과 실리콘 질화물의 다중 층을 포함할 수 있다.
보통 도전성 게이트(11)는 상술한 도핑된 다결정 실리콘으로 형성된다. 그러나, 특정한 소자에 있어서 다른 공지의 게이트 기술이 사용될 수도 있다. 따라서, 예를 들면 다결정질의 실리콘 물질과 함께 실리사이드를 형성하는 금속 박막 층 등의 게이트에 사용될 수도 있다. 대신에, 게이트(11) 전체가 다결정질의 실리콘 대신에 금속으로 될 수도 있다. 도 9는 절연 게이트 구조의 바람직한 상태를 도시한 것으로, 도전성 게이트(11)가 채널-수용 영역(15a)에 유전층(17)에 의해 용량적으로 결합되어 있다. 그러나, 게이트 유전층(17)이 없고 도전성 게이트(11)는 저농도 도핑된 채널-수용 영역(15a)과 함께 쇼트키 장벽을 형성하는 금속으로 이루어지는 소위 쇼트키 기술이 대안으로 사용될 수 있다. 쇼트키 게이트(11)는 쇼트키 장벽에 존재하는 공핍층에 의하여 채널-수용 영역(15a)에 용량적으로 결합된다.
도 1은 깊은 국부 영역(15b)을 형성하기 이전에 (도펀트 이온(61)의 주입에 의해) 채널-수용 영역(15a)에 대한 도핑 프로파일을 제공하는 것을 도시한다. 그러나, 채널 수용 영역(15a)의 도핑 프로파일은 나중에, 예를 들면 도 4의 마스크(51)의 윈도우(51a)에 도펀트 이온(61)을 주입함으로써 제공될 수도 있다. 마스크(51)의 윈도우(51a)에서의 이 도펀트 이온(61)의 주입은 도 4의 소스 도펀트 이온(63)을 주입하기 이전에 수행될 수도 있다.
별도의 이온(61,62) 도우즈를 사용하는 것이 채널-수용 영역(15a)과 깊은 국부 영역(15b)의 도핑 프로파일을 최적화하는데 유리하다. 그러나, 예를 들면 도핑된 에피택셜층이 증착되어 도 1의 보디 영역(15)을 형성하는 몇몇 소자에 대해서는 수정된 공정도 가능하다. 좀 덜 유리한 형태에서는, 심지어 채널-수용 영역(15a)의 도핑 프로파일은 더 얇은 마스크(53)를 통해 이온(62)을 주입하여 형성하고, 더 깊은 영역(15b)은 윈도우(53a)에 주입된 이온(62)에 의해 동시에 형성될 수도 있다. 도 9의 소자는 고농도 도핑된(P+) p 형 채널 수용 영역(15a)보다 더 깊이 확장하는 국부적인 p-형 영역(15b)을 가지고 있다. 각각의 셀의 이 P+의 깊은 국부적인 영역(15b)은 소자의 블로킹/브레이크다운 특성을 개선한다. 그러나, 소자는 깊은 P+ 영역(15b)을 제공하는 도 2 및 도 3의 스테이지 없이, 본 발명에 따라서 제조될 수 있다. 이로써 간단한 공정의 더 작은 셀이 생성된다. 예컨대, 소자는 도 8과 9의 스테이지 사이에서 제공될 수 있는 얕은 P+ 영역(15b)만을 가질 수 있다. 알려진 트렌치 게이트 MOSFET의 얕은 P+ 영역만을 사용하는 알려진 실시예는 US-A-5,665,619호에 의해 제공된다. 본 발명에 따라서 제조된 소자는 추가 P+ 영역(15b)을 가지지 않는다. US-A-5,378,655 호는 알려진 트렌치 게이트 MOSFET에 P+ 영역이 없는 실시예를 제공한다.
상술한 특정 실시예는 n-채널 소자로, 영역(13,14)이 n-타입 도전성이고, 영역(15a, 15b)이 p-타입이며, 전자 반전(inversion) 채널(12)은 영역(15a)에 게이트(11)에 의해 유도된다. 반대의 도전형 도펀트를 사용함으로써 p-채널 소자가 본 발명에 따른 방법에 의해 제조될 수 있는데, 여기서는 영역(13, 14)은 p-타입 도전성이고, 영역(15a, 15b)이 n-타입이며, 전공(hole) 반전 채널(12)은 영역(15a)에 게이트(11)에 의해 유도된다.
유사한 공정 단계를 사용하여 본 발명에 따른 축적-모드 소자를 제조할 수도 있다. 도 12는 p-채널 타입의 이러한 소자의 특정 실시예를 도시하는데, 이는 p-타입 소스와 드레인 영역(13, 14a), p-타입 채널-수용 영역(15a), 그리고 n-타입 깊은 국부 영역(15b)을 포함한다. 이 특정한 실시예에서 채널-수용 영역(15a)은 소스 및 드레인 영역(13, 14a)과 같은 도전형의 보디 영역(15)을 형성하는 저농도 도핑된(P-) p-타입 에피택셜 층에 의해 제공될 수 있다. 이 에피택셜 층(15)은 고농도 도핑된(P+) p-타입 기판 영역(14a) 위의 약간 고농도로 도핑된(P) p-타입 에피택셜 층(14') 위에 성장될 수도 있다. n-타입의 깊은 국부 영역(15b)은 도 2 및 3과 유사한 주입과 열확산에 의해 형성되지만, p-타입 층(15)의 깊이를 통하여 p-타입 층(14')으로 연장된다. 이 p-타입 소스 영역(13)과 트렌치-게이트(11)는 도 4 내지 8과 유사한 단계에 의하여 형성된다. N-타입 다결정질 실리콘이 게이트(11)에 사용될 수도 있다. 동작시에, 온-상태에서 게이트(11)에 의해 정공 축적 채널(12)이 영역(15a)에 유도된다. 저농도 도핑된 p-타입 영역(15a)은 오프-상태에서 깊은 n-타입 영역(15b)과 절연된 게이트(11)로부터의 공핍층에 의하여 완전히 공핍(deplete)될 수도 있다. 고농도 도핑된 기판 영역(14a)과 영역(15b)의 바닥부 사이에 층(14')을 보유함으로써, 영역(15b)에 의해 형성되는 p-n 접합부에 높은 애벌란치 브레이크-다운 전압을 제공할 수 있다. 단순한 소자 구조와 공정이 또한 가능한데, 이는 단일의 저농도 도핑된 p-타입 에피택셜 층이 두 개의 층(14', 15)을 대체한다.
본 명세서를 읽으면, 당업자에게는 여러 변경 및 수정이 자명하다. 그러한 변경 및 수정은 반도체 소자 및 그 부품들의 설계, 제조 및 사용에 이미 공지된 등가물 및 다른 특징을 포함할 수도 있고, 여기서 이미 기술된 특징에 부가하거나 대체하여 사용되어질 수도 있다.
이 출원서에는 특징들의 특정 조합으로 청구항이 기재되어 있지만, 어떤 청구항에 현재 청구된 것과 동일한 발명에 관련된 것이든 아니든 그리고 본 발명이 해결하는 동일한 기술적 문제들의 전부 혹은 어떤 것이든지를 완화시키든지 아니든지, 본 발명의 개시의 범주는 여기서 명백하게 또는 암묵적으로 개시된 임의의 신규한 구성이나 임의의 신규한 양상, 또는 이들에 대한 임의의 일반화를 포함한다는 것이 이해되어져야 한다. 새로운 청구항이 본 출원 및 본출원에 의해 유발되는 다른 출원이 계류 중인 동안 여기서 이러한 특성 및/또는 이러한 특성의 조합에 추가될 수 있다는 것에 주의한다.
따라서 예를 들면 후속하는 청구항에 기재된 발명은 물론, 게이트(11)가 도전성 연결되어 있는 채널 수용 영역(15a)에 의해 분리되는 제 1 도전형의 소스 및 드레인 영역(13, 14)을 가진 전계 효과 반도체 소자를 제공하는 방법이 개시되며, 이 소스 영역(13)에 인접한 반대인 제 2 도전형의 국부 영역(15b)이 소스 전극에 의해 접촉되고, 채널 수용 영역(15a)보다 더 고농도로 도핑되되, 이 방법은
(a) 보디의 제 1 영역에 윈도우(53a)를 구비한 마스크(53)를 반도체 보디(10)의 표면(10a)에 형성하는 단계와,
(b) 반대인 제 2 도전형의 도펀트(62)를 윈도우(53a)를 통해서 제 1 영역에 주입함으로써 반대인 제 2 도전형의 국부 영역(15b)을 형성하는 단계 - 이 국부 영역(15b)은 채널 수용 영역(15a)의 깊이보다 더 깊게 보디(10)내로 열적으로 확산됨 - 와,
(c) 국부 영역(15b)이 제공되는 제 1 영역에는 마스크(51)를 남기고, 마스크(53)와는 다른 에칭가능 물질(51')을 윈도우(53a)에 제공해서 보디(10)로부터 마스크(53)를 에칭 제거함으로써 마스크(53)에 상보형인 윈도우 패턴의 마스크(51)를 보디(10) 상에 형성하는 단계 - 보디의 제 2 영역의 마스크(51)와는 상보형인 윈도우(51a)에 제공됨 - 와,
(d) 단계 (b)에 따라서 국부 영역(15b)를 열적으로 확산시킨 후에, 마스크(51)를 사용해서 제 1 영역을 마스킹하면서 제 2 영역의 적어도 일부에 제 1 도전형의 도펀트(63)를 주입함으로써 소스 영역(13)을 형성하는 단계와,
(e) 보디 영역(15a)이 채널 영역을 수용하는 곳에 인접하는 제 2 영역의 다른 부분에 게이트를 제공하는 단계와,
(f) 마스크(52)를 제거한 후 보디(10) 위에 소스 전극(23)을 제공하여 표면(10a)에서 제 1 도전형의 소스 영역(13)과 제 2 도전형의 국부 영역(15b)을 접촉시키는 단계를 포함한다.
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Claims (10)
- 트렌치 게이트에 인접하는 채널 수용 영역에 의해 분리되는 제 1 도전형의 소스 및 드레인 영역을 구비한 트렌치 게이트 반도체 소자를 제조하는 방법에 있어서,(a) 보디의 한 영역에 제 1 윈도우를 구비한 제 1 마스크를 반도체 보디의 표면에 형성하는 단계와,(b) 상기 제 1 도전형의 도펀트를 상기 제 1 윈도우를 통해 상기 영역으로 주입함으로써 상기 소스 영역을 형성하는 단계와,(c) 상기 제 1 윈도우의 상기 제 1 마스크 상에 측벽 확장부를 제공함으로써, 상기 제 1 윈도우보다 작은 제 2 윈도우를 가진 제 2 마스크를 상기 보디 상에 형성하는 단계와,(d) 상기 제 2 윈도우에서 상기 보디로 트렌치를 에칭하여 보디 영역을 통해 상기 드레인 영역의 하부 영역으로 확장시키는 단계와,(e) 상기 트렌치 내에 물질을 증착시켜, 상기 채널이 상기 보디 내에 수용되는 곳에 인접하게 상기 게이트를 제공하는 단계와,(f) 상기 소스 전극에 의해 접촉하는 상기 보디의 소스 영역과 인접 표면 영역을 노출시키기 위해, 상기 제 2 마스크를 제거한 후에 상기 보디 상에 소스 전극을 제공하는 단계를 포함하는 것을 특징으로 하는 트렌치 게이트 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 단계 (b)는 상기 단계 (c)이전에 실행되고, 상기 트렌치는, 상기 단계 (d)에서, 상기 소스 영역과 상기 보디 영역의 남은 하부 두께를 통해 상기 드레인 영역의 하부로 에칭되는 것을 특징으로 하는 트렌치 게이트 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 마스크와 상기 측벽 확장부는 상이하게 에칭가능한 물질로 구성되고, 상기 측벽 확장부는 상기 단계 (e) 이후에 에칭되어 상기 보디의 표면에 상기 제 1 마스크의 적어도 일부가 남게 되고, 이 후에, 상기 단계 (b)가 실행되어 상기 소스 영역을 형성하는 것을 특징으로 하는 트렌치 게이트 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 채널 수용 영역은 반대의 제 2 도전형인 영역인 것을 특징으로 하는 트렌치 게이트 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 제 2 도전형의 도펀트는 상기 단계 (c) 이전에 상기 보디로 주입되어, 상기 제 2 도전형의 상기 채널 수용 영역을 제공하는 것을 특징으로 하는 트렌치 게이트 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,제 2 도전형의 도펀트가, 상기 제 1 마스크가 상기 단계 (a)에서 제공되는 상기 보디의 영역에서 상기 단계 (a) 이전에 상기 보디에 국부적으로 주입되고, 상기 국부 도펀트 주입은, 상기 트렌치에 인접하는 상기 채널 수용 영역보다 높은 도전성이며, 상기 단계 (d)에서 형성된 상기 트렌치로부터 상기 채널 수용 보디 영역에 의해 분리되고, 상기 단계 (f)에서 상기 소스 전극에 의해 접촉되는 상기 인접 표면 영역을 제공하는 상기 제 2 도전형의 국부 영역을 상기 소자에 제공하도록 작용하는 것을 특징으로 하는 트렌치 게이트 반도체 소자 제조 방법.
- 제 6 항에 있어서,상기 국부 영역을 형성하는 도펀트는 상기 단계 (b)에서 상기 소스 영역을 형성하기 전에, 상기 채널 수용 영역보다 상기 보디에서 더 큰 깊이로 확산되는 것을 특징으로 하는 트렌치 게이트 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 트렌치의 절연층 상에 실리콘 물질이 증착되어 상기 단계 (e)에서 상기 게이트를 형성하는 것을 특징으로 하는 트렌치 게이트 반도체 소자 제조 방법.
- 제 8 항에 있어서,상기 제 1 마스크는 실리콘 질화물을 포함하고, 실리콘 질화물은 증착되고 에칭 백되어 상기 단계 (c)에서 상기 제 1 마스크의 측벽 확장부를 형성하고, 상기 트렌치의 상기 증착된 실리콘 물질의 상부는, 상기 보디의 하부 영역을 산화되지 않도록 마스킹하는 상기 제 1 마스크와 상기 측벽 확장부의 상기 실리콘 질화물을 이용하면서 상기 게이트 위에 절연 겹층을 제공하도록 산화되는 것을 특징으로 하는 트렌치 게이트 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 단계 (f) 이전에 상기 게이트 위에 절연 겹층이 형성되고, 상기 단계 (f)에서 제공된 상기 소스 전극은 상기 보디의 표면 상에서 또한 상기 절연 겹층 상에서 확장하는 것을 특징으로 하는 트렌치 게이트 반도체 소자 제조 방법.
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