JP2014107391A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】十分な厚さおよび不純物濃度を有するバッファ層を備える半導体装置およびその製造方法を提供する。
【解決手段】ドリフト層と、ドリフト層の表面に接するとともにその一部が半導体基板の表面に露出するボディ層と、ボディ層の表面の一部に設けられ、半導体基板の表面に露出し、ボディ層によってドリフト層と分離されているエミッタ層と、ドリフト層の裏面に接するバッファ層と、バッファ層の裏面に接するとともに半導体基板の裏面に露出するコレクタ層と、エミッタ層とドリフト層を分離している範囲のボディ層に絶縁膜を介して対向しているゲート電極とを備えた半導体装置の製造方法を提供する。この製造方法は、第１層と、第１層の裏面に積層され、第１層よりも多結晶シリコン濃度が高い第２層とを含む半導体ウェハを準備する工程と、第２層にイオンを注入して拡散させてバッファ層を形成する工程とを含む。
【選択図】 図１

Description

本明細書に記載の技術は、半導体装置とその製造方法に関する。
ＩＧＢＴが形成されている半導体装置では、耐圧を確保する等の目的で、ドリフト層とコレクタ層の間にバッファ層が形成される。特許文献１に示すように、一般に、バッファ層は、半導体ウェハの第１導電型のドリフト層となる領域の一部に、第１導電型の不純物イオンを注入する方法で形成される。
特開２０１０−１４１１３６号公報
半導体ウェハに不純物イオンを注入してバッファ層を形成する場合、半導体ウェハの不純物イオンを注入する側の面に傷を有する箇所があると、その箇所においてバッファ層が薄くなる。バッファ層の厚さが薄くなると、半導体装置の耐圧が低下し易くなる。バッファ層を厚くする方法として、イオン注入後のアニール工程を高温で長時間行う方法が挙げられるが、半導体基板を高温下で長時間保持すると、前工程で既に形成された素子構造が汚損する等の問題が生じる。
本明細書は、第１導電型のドリフト層と、ドリフト層の表面に接するとともにその一部が半導体基板の表面に露出する第２導電型のボディ層と、ボディ層の表面の一部に設けられ、半導体基板の表面に露出し、ボディ層によってドリフト層と分離されている第１導電型のエミッタ層と、ドリフト層の裏面に接する第１導電型のバッファ層と、バッファ層の裏面に接するとともに半導体基板の裏面に露出する第１導電型のコレクタ層と、エミッタ層とドリフト層を分離している範囲のボディ層に絶縁膜を介して対向しているゲート電極とを備えている半導体装置の第１の製造方法を開示する。第１の製造方法は、第１層と、第１層の裏面に積層され、第１層よりも多結晶シリコン濃度が高い第２層とを含む半導体ウェハを準備する工程と、第２層にイオンを注入して拡散させてバッファ層を形成する工程と、を含む。
上記の製造方法によれば、バッファ層は、第２層にイオンを注入して拡散させて形成される。第２層は、第１層よりも多結晶シリコン濃度が高く、イオンの拡散係数が高いため、半導体ウェハを高温で長時間保持することなくバッファ層の厚さを十分に確保することができる。前工程で既に形成された素子構造が汚損しない程度のアニール条件によってバッファ層を十分に厚くできるため、局所的にバッファ層の薄い部分が生じても、半導体装置の耐圧を確保することができる。
また、本明細書は、上記の半導体装置の第２の製造方法を開示する。第２の製造方法は、ドリフト層と、ボディ層と、エミッタ層とを有し、ゲート電極が形成されている第１層と、第１層の裏面に希ガスのイオン注入によって形成され、第１層よりも多結晶シリコン濃度が高い第２層とを含む半導体ウェハを準備する工程と、第２層に第１導電型の不純物イオンを注入して拡散させてバッファ層を形成する工程とを含む。第１の製造方法と同様に、バッファ層は、第１層よりも多結晶シリコン濃度が高い第２層に第１導電型の不純物イオンを注入して拡散させて形成される。このため、前工程で既に形成された素子構造が汚損しない程度のアニール条件によってバッファ層を十分に厚くでき、半導体装置の耐圧を確保することができる。
また、本明細書は、上記の半導体装置の第１の製造方法によって製造される半導体装置を開示する。この半導体装置は、第１導電型のドリフト層と、ドリフト層の表面に接するとともにその一部が半導体基板の表面に露出する第２導電型のボディ層と、ボディ層の表面の一部に設けられ、半導体基板の表面に露出し、ボディ層によってドリフト層と分離されている第１導電型のエミッタ層と、ドリフト層の裏面に接する第１導電型のバッファ層と、バッファ層の裏面に接するとともに半導体基板の裏面に露出する第１導電型のコレクタ層と、エミッタ層とドリフト層を分離している範囲のボディ層に絶縁膜を介して対向しているゲート電極とを備えている。半導体基板は、第１層と、第１層の裏面に積層され、第１層よりも多結晶シリコン濃度が高い第２層とを含んでいる。バッファ層は、少なくとも第２層の一部に形成されており、バッファ層の第１導電型の不純物濃度のピークは、第１層と第２層との界面に位置する。
実施例１に係る製造方法によって製造される半導体装置の断面図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 ポリシリコン層の深さ方向における不純物濃度の分布を示す図である。 単結晶シリコン基板の深さ方向における不純物濃度の分布を示す図である
図１は、本明細書が開示する製造方法によって製造される半導体装置の一例である。半導体装置１０は、半導体基板１００と、半導体基板１００の表面に接する表面電極１４１と、半導体基板１００の裏面に接する裏面電極１４２とを備えている。半導体基板１００は、ｐ型のコレクタ層１０１と、ｎ型のバッファ層１０３と、ｎ型のドリフト層１０２と、ｐ型の第１ボディ層１０４と、ｎ型のエミッタ層１０５と、ｐ型の第２ボディ層１０６とを備えている。第１ボディ層１０４は、ドリフト層１０２の表面に接しており、第２ボディ層１０６は、第１ボディ層１０４の表面の一部に設けられるとともに半導体基板１００の表面に露出している。エミッタ層１０５は、第１ボディ層１０４の表面の一部に設けられるとともに半導体基板１００の表面に露出し、第１ボディ層１０４によってドリフト層１０２と分離されている。バッファ層１０３は、ドリフト層１０２の裏面に接する。コレクタ層１０１は、バッファ層１０３の裏面に接するとともに半導体基板１００の裏面に露出している。エミッタ層１０５および第２ボディ層１０６は、表面電極１４１に接している。コレクタ層１０１は、裏面電極１４２に接している。半導体基板１００は、表面側に単結晶シリコン層を有し、裏面側にポリシリコン層を有する積層された基板である。コレクタ層１０１とバッファ層１０３は、ポリシリコン層内に形成されており、ドリフト層１０２と、第１ボディ層１０４と、エミッタ層１０５と、第２ボディ層１０６とは、単結晶シリコン層内に形成されている。バッファ層１０３とドリフト層１０２との界面は、ポリシリコン層と単結晶シリコン層との界面に一致する。後述するように、バッファ層１０３におけるｎ型の不純物濃度は、ほぼ一定であり、バッファ層１０３とドリフト層１０２との界面において、急峻なピークを有する。
半導体基板１００の表面側には、トレンチゲート１２０が形成されている。トレンチゲート１２０は、半導体基板１００の表面から第１ボディ層１０４を貫通してドリフト層１０２に至るトレンチ１２１と、トレンチ１２１の内壁面に形成されたゲート絶縁膜１２２と、ゲート絶縁膜１２２に覆われてトレンチ１２１内に充填されているゲート電極１２３とを備えている。ゲート電極１２３は、エミッタ層１０５とドリフト層１０２を分離している範囲の第１ボディ層１０４にゲート絶縁膜１２２を介して対向している。
図２〜６は、半導体装置１０の製造方法の一例を示している。この製造方法では、まず、図２に示すように、半導体装置１０の表面構造（図１と同様であるため、説明を省略する）が形成されたｎ型の半導体ウェハ５００を準備する。半導体ウェハ５００は、単結晶シリコン基板であり、第１ボディ層１０４、第２ボディ層１０６、エミッタ層１０５は、単結晶シリコン基板にイオン注入する方法等によって形成される。半導体ウェハ５００のｎ層５０２は、ドリフト層１０２となる層である。図２に示す半導体ウェハ５００は、本明細書が開示する製造方法における第１層の一例である。
次に、図３に示すように、半導体ウェハ５００の裏面を研磨し、ｎ層５０２の厚さをドリフト層１０２の厚さ程度に薄くする。
次に、図４に示すように、半導体ウェハ５００の裏面に、ポリシリコン層５５３を積層する。ポリシリコン層５５３は、固相エピタキシャル成長法によって形成することができる。ポリシリコン層５５３は、本明細書が開示する製造方法における第２層の一例であり、第１層の一例である半導体ウェハ５００よりも多結晶シリコン濃度が高い。
次に、図５に示すように、ポリシリコン層５５３の裏面側からポリシリコン層５５３内にイオン注入を行う。まず、ポリシリコン層５５３の裏面側から比較的深い位置（ｎ層５０２により近い位置）にｎ型のイオン注入を行い、次いで、ポリシリコン層５５３の裏面側のより浅い位置にｐ型のイオン注入を行う。
次に、レーザアニールによって、半導体ウェハ５００のポリシリコン層５５３を局所的にアニールする。これによって、図６に示すように、ｎ層５０２の裏面に接するｎ層５０３と、ｎ層５０３の裏面に接し、半導体ウェハ５００の裏面に露出するｐ層５０１とを形成する。ｎ層５０３のｎ型の不純物濃度は、ｎ層５０２のｎ型の不純物濃度よりも高い。ｎ層５０３、ｐ層５０１は、それぞれ、半導体装置１０のバッファ層１０３、コレクタ層１０１となる層である。
図７、８は、それぞれ、ポリシリコン層（固相エピタキシャル法によって形成したもの）と単結晶シリコン基板に、同一条件でｐ型の不純物（ボロン）を注入し、同一条件でアニールを行った場合の不純物濃度の分布を示す図である。縦軸は、ボロンイオンの濃度を示し、横軸は、イオン注入を行った裏面側からの深さを示している。なお、ボロン注入は３種類の条件でそれぞれ行い、破線、実線、一点鎖線は、それぞれ、１×１０１５／ｃｍ２、３×１０１５／ｃｍ２、５×１０１５／ｃｍ２の条件で注入した結果を示している。
図７，８に示すように、いずれのボロンの注入条件においても、単結晶シリコン基板では、不純物濃度はガウス分布状に基板の裏面側（イオン注入面側）から深さ方向に広がっているのに対し、ポリシリコン層では、不純物濃度は矩形状の分布を示し、裏面側の近傍において不純物濃度がほぼ一定となった。これは、ポリシリコン層中では、単結晶シリコン基板中よりも不純物の拡散係数が高いためであり、イオン注入およびアニールの条件が同じでも、ポリシリコン層では、不純物が速やかに拡散したことを示している。
また、図７に示すように、ポリシリコン層を用いた場合には、裏面からの深さが０．４μｍ程度に、ボロン濃度のピークが観測される。これは、ボロンを拡散させるに際し、ポリシリコン層と単結晶シリコン層との界面に不純物イオンが捕捉され、この界面において不純物濃度が高くなることを示している。このポリシリコン層の単結晶シリコン層に近接する領域に、さらにｎ型の不純物イオンを注入することで、ポリシリコン層内の一部にｎ型のバッファ層を形成することができる。この場合、バッファ層のｎ型の不純物濃度のピークは、ポリシリコン層と単結晶シリコン層との界面に位置する。
上記のとおり、実施例１に係る製造方法によれば、バッファ層１０３は、ポリシリコン層５５３にイオンを注入して拡散させて形成される。ポリシリコン層５５３は、単結晶シリコン基板である半導体ウェハ５００よりも、多結晶シリコン濃度が高く、イオンの拡散係数が高い。このため、半導体ウェハ５００を高温で長時間保持しなくても、バッファ層１０３の厚さを十分に確保することができる。既に形成された半導体装置１０の表面構造が汚損しない程度のアニール条件によってバッファ層１０３を十分に厚くできるため、局所的にバッファ層１０３の薄い部分が生じても、半導体装置１０の耐圧を確保することができる。なお、ポリシリコン層５５３に代えて、アモルファスシリコン層を用いることも可能である。不純物イオンの拡散係数は、アモルファスシリコンに近づくほど高くなり、単結晶シリコンに近づくほど低くなる。
また、実施例１のように、固相エピタキシャル法によって半導体ウェハ５００の裏面に積層したポリシリコン層内にイオン注入を行うと、図７のような矩形状の不純物濃度分布が得られるため、バッファ層やコレクタ層の不純物濃度や深さを調整することが容易となる。なお、ポリシリコン層内にイオン注入を行う場合に、不純物濃度分布を段階的に変化させたい場合には、不純物イオンの拡散係数が相違する複数の層を積層してもよい。例えば、イオン注入面側から深さ方向に向かって、徐々に拡散係数が低くなるように複数の多結晶シリコン層を積層することによって、イオン注入面側から深さ方向に向かって階段状に不純物濃度が低くなるようにすることができる。また、実施例１では、第１ボディ層１０４よりもｐ型の不純物濃度が高い第２ボディ層１０６が半導体基板１００の表面に露出していたが、これに限定されない。第２ボディ層１０６が設けられておらず、第１ボディ層１０４の一部が半導体基板１００の表面に露出していてもよい。
上記においては、第１層に対して、多結晶シリコン濃度が高い第２層を別の相として積層して形成したが、これに限定されない。例えば、第１層に希ガスイオンを注入することによって、第１層の一部の多結晶シリコン濃度を高め、これを第２層として用いることができる。希ガスイオンとしては、限定されないが、ヘリウム、アルゴン等のイオンを例示できる。
また、上記においては、第１層が単結晶シリコン基板である場合を例示して説明したが、これに限定されない。第１層と第２層とは、第２層が第１層よりも多結晶シリコン濃度が高い組合せであればよく、これによって、第１層よりも第２層において不純物の拡散係数が高くなっていればよい。
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１００：半導体基板
１０１：コレクタ層
１０２：ドリフト層
１０３：バッファ層
１０４：ボディ層
１０５：エミッタ層
１０６：ボディ層
１２０：トレンチゲート
１２１：トレンチ
１２２：ゲート絶縁膜
１２３：ゲート電極
１４１：表面電極
１４２：裏面電極
５００：半導体ウェハ
５０１：ｐ層
５０２：ｎ層
５０３：ｎ層
５５３：ポリシリコン層

Claims (3)

  1. 第１導電型のドリフト層と、
    ドリフト層の表面に接するとともにその一部が半導体基板の表面に露出する第２導電型のボディ層と、
    ボディ層の表面の一部に設けられ、半導体基板の表面に露出し、ボディ層によってドリフト層と分離されている第１導電型のエミッタ層と、
    ドリフト層の裏面に接する第１導電型のバッファ層と、
    バッファ層の裏面に接するとともに半導体基板の裏面に露出する第１導電型のコレクタ層と、
    エミッタ層とドリフト層を分離している範囲のボディ層に絶縁膜を介して対向しているゲート電極とを備えた半導体装置の製造方法であって、
    第１層と、第１層の裏面に積層され、第１層よりも多結晶シリコン濃度が高い第２層とを含む半導体ウェハを準備する工程と、
    第２層にイオンを注入して拡散させてバッファ層を形成する工程と、を含む、半導体装置の製造方法。
  2. 第１導電型のドリフト層と、
    ドリフト層の表面に接するとともにその一部が半導体基板の表面に露出する第２導電型のボディ層と、
    ボディ層の表面の一部に設けられ、半導体基板の表面に露出し、ボディ層によってドリフト層と分離されている第１導電型のエミッタ層と、
    ドリフト層の裏面に接する第１導電型のバッファ層と、
    バッファ層の裏面に接するとともに半導体基板の裏面に露出する第１導電型のコレクタ層と、
    エミッタ層とドリフト層を分離している範囲のボディ層に絶縁膜を介して対向しているゲート電極とを備えた半導体装置の製造方法であって、
    ドリフト層と、ボディ層と、エミッタ層とを有し、ゲート電極が形成されている第１層と、第１層の裏面に希ガスのイオン注入によって形成され、第１層よりも多結晶シリコン濃度が高い第２層とを含む半導体ウェハを準備する工程と、
    第２層に第１導電型の不純物イオンを注入して拡散させてバッファ層を形成する工程とを含む、半導体装置の製造方法。
  3. 第１導電型のドリフト層と、
    ドリフト層の表面に接するとともにその一部が半導体基板の表面に露出する第２導電型のボディ層と、
    ボディ層の表面の一部に設けられ、半導体基板の表面に露出し、ボディ層によってドリフト層と分離されている第１導電型のエミッタ層と、
    ドリフト層の裏面に接する第１導電型のバッファ層と、
    バッファ層の裏面に接するとともに半導体基板の裏面に露出する第１導電型のコレクタ層と、
    エミッタ層とドリフト層を分離している範囲のボディ層に絶縁膜を介して対向しているゲート電極とを備え、
    半導体基板は、第１層と、第１層の裏面に積層され、第１層よりも多結晶シリコン濃度が高い第２層とを含み、
    バッファ層は、少なくとも第２層の一部に形成されており、
    バッファ層の第１導電型の不純物濃度のピークは、第１層と第２層との界面に位置する、半導体装置。
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