CN202205755U - 具有超结结构的平面型功率mosfet器件 - Google Patents

Abstract

本实用新型涉及一种具有超结结构的平面型功率MOSFET器件，其在半导体基板内形成超结结构；，元胞区内包括第二导电类型层，相邻的第二导电类型层间通过第一导电类型漂移层隔离，第二导电类型层内设有第一导电类型注入区；所述相邻第二导电类型层之间设置有第二栅氧化层区，其宽度不大于相邻第二导电类型层的水平距离；第二栅氧化层区的两侧设有第一栅氧化层区，第二栅氧化层区的厚度小于第一栅氧化层区的厚度；第一栅氧化层区与第二导电类型层及第一导电类型注入区部分交叠接触；第二导电类型层包覆第二导电类型层内的第一导电类型注入区的水平距离小于第一栅氧化层区的宽度。本实用新型米勒电容低、开关速度快、开关损耗低、工艺简单及成本低廉。

Description

具有超结结构的平面型功率MOSFET器件

技术领域

本实用新型涉及一种平面型功率MOSFET器件，尤其是一种具有超结结构的平面型功率MOSFET器件，属于超结结构半导体的技术领域。

背景技术

MOSFET器件是一种多数载流子器件，其具有双极型器件所不具备的输入阻抗高、开关速度快的特点和优势。由于MOSFET没有少数载流子存储的问题，因此，其开关延迟特性主要是因为寄生电容的充电和放电。

一般而言，评估功率MOSFET器件的寄生电容通常包括：输入电容（Ciss）、输出电容（Coss）、反馈电容（Crss）。输入电容是栅源寄生电容（Cgs）与栅漏寄生电容（Cgd）之和，即Ciss=Cgs+Cgd；输出电容是漏源寄生电容（Cds）与栅漏寄生电容之和，即Coss=Cds+Cgd；反馈电容也称为米勒电容，Crss=Cgd。功率MOSFET是电压驱动型器件，其栅极驱动电压由0V上升至指定电压（如12V）的过程可以理解为其体内寄生电容充电的过程，寄生电容越大，其所需的充电电荷Qg越多，相应的开通速度也就越慢，同时，还会带来开通损耗变大的不利影响；同理，关断时的关断速度和关断损耗亦是由寄生电容的放电过程所决定。在整个开关过程中，米勒电容Crss及其所对应的栅漏电荷（Qgd）将会起到主导作用，因此，若能降低Cgd，就可提高开关速度、降低开关损耗。

以平面型功率MOSFET为例，其单个元胞的寄生电容如附图15，其中Cox是栅氧化层寄生电容，Cgd1是在栅极下的漂移层内产生的耗尽层的寄生电容，由图中可知，Cgd是Cox与Cgd1串联而成，即1/Cgd=1/Cox+1/Cgd1。Cgd是漏源电压Vds的函数，当器件上施加一个较高的Vds时，且此时器件上没有栅源电压Vgs，那么位于栅氧化层下的耗尽层使得Cgd1很小，此时Cgd的大小主要由Cgd1所决定；当器件上施加一个Vgs，且Vgs的值达到或超过器件的阈值电压Vth，器件开始导通，此时Vds会下降至0V，栅氧化层下的耗尽层消失，Cgd1大大增加，此时Cgd的大小主要由Cox所决定。Cox主要由栅氧化层厚度所决定，栅氧化层越厚，Cox越小，那么在器件导通时的Cgd也越小。然而，如果增加栅氧化层厚度，则会直接影响到器件的Vth（Vth增大）和跨导Gfs（Gfs减小），尤其是对于一些线性电路，跨导减小会大大降低栅压对漏源电流的控制能力，降低器件的性能。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种具有超结结构的平面型功率MOSFET器件，其米勒电容低、开关速度快、开关损耗低、工艺简单及成本低廉。

按照本实用新型提供的技术方案，所述具有超结结构的平面型功率MOSFET器件，在所述MOSFET器件的俯视平面上，包括位于半导体基板的元胞区和终端保护区，所述终端保护区位于元胞区的外圈，且终端保护区环绕包围元胞区；所述元胞区内包括若干规则排布且相互并联连接的元胞；在所述MOSFET器件的截面上，半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间包括第一导电类型漂移层；在半导体基板的第一导电类型漂移层内包括若干对具有第一导电类型的第一柱和具有第二导电类型的第二柱；所述第一柱与第二柱沿着电流流通方向在半导体基板的第一导电类型漂移层内延伸；在垂直电流流通的方向上，由所述第一柱和第二柱构成的多对PN柱交替连接设置，在半导体基板内形成超结结构；其创新在于：

在所述MOSFET器件的截面上，所述元胞区内包括位于第一导电类型漂移层内的第二导电类型层，所述第二导电类型层与所述第二导电类型层下方的第二导电类型第二柱相连接，相邻的第二导电类型层间通过第一导电类型漂移层隔离，第二导电类型层内设有第一导电类型注入区；所述相邻第二导电类型层之间的第一导电类型漂移层正上方对应的第一主面上设置有第二栅氧化层区，所述第二栅氧化层区的宽度不大于第一导电类型漂移层内相邻第二导电类型层之间的水平距离；第二栅氧化层区的两侧设有第一栅氧化层区，所述第二栅氧化层区的厚度大于第一栅氧化层区的厚度；第一栅氧化层区与相应的第二导电类型层及所述第二导电类型层内的第一导电类型注入区部分交叠接触；在半导体基板的第一主面上，靠近第二栅氧化层区一侧，第二导电类型层包覆第二导电类型层内的第一导电类型注入区的水平距离小于第一栅氧化层区的宽度；

所述第一栅氧化层区及第二栅氧化层区上均覆盖有导电多晶硅，所述导电多晶硅上设有绝缘介质层，所述绝缘介质层覆盖于相应的导电多晶硅上并包覆相应的第一栅氧化层区、第二栅氧化层区及导电多晶硅；在半导体基板的第一主面上，相邻的绝缘介质层间设有源极引线孔，所述源极引线孔内填充有源极金属，所述源极金属与导电多晶硅间通过绝缘介质层隔离，且所述源极金属同时与第一导电类型注入区及第二导电类型层欧姆接触。

在所述MOSFET器件的截面上，超结结构存在于元胞区及终端保护区内；元胞区内任意PN柱对的宽度及深度均相同。

所述半导体基板的材料包括硅，半导体基板包括第一导电类型漂移层及位于所述第一导电类型漂移层下方的第一导电类型衬底，所述第一导电类型漂移层邻接第一导电类型衬底；第一导电类型漂移层的表面对应形成第一主面，第一导电类型衬底的表面对应形成第二主面。

所述“第一导电类型”和“第二导电类型”两者中，对于N型MOSFET器件，第一导电类型指N型，第二导电类型为P型；对于P型MOSFET器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。

本实用新型的优点：

1、在元胞区内，采用两种厚度的栅氧化层，第一栅氧化层区与其下方的第二导电类型层、第一导电类型注入区一起形成了所述MOSFET器件的沟道区，由于第一栅氧化层区的厚度比较薄，因此，栅极对于漏源电流的控制力与普通MOSFET相比并未有明显变化，器件的跨导、阈值电压等性能没有明显改变。

2、在元胞区内，第二栅氧化层区下方由于并未形成器件的沟道，因此不会对跨导、阈值电压带来影响；同时，第二栅氧化层区的厚度较厚可以大大降低器件的寄生栅氧电容Cox，从而降低米勒电容，使得器件的开关速度加快，开关损耗降低。

3、本实用新型结构工艺流程简单易行，第一栅氧化层区的厚度与第二栅氧化层区的厚度可以依照指定目标方便设置，同时，第二栅氧化层区的宽度也可由对应层次的设计尺寸方便设置，便于推广至大生产。

4、本实用新型结构适用范围广，对于使用平面工艺制作的功率MOSFET都可行，如平面型的普通DMOS，平面型的超结（Super Junction）MOSFET，平面型的IGBT。

附图说明

图1为本实用新型的结构示意图。

图2~图14为本实用新型功率MOSFET器件具体实施工艺步骤剖视图，其中：

图2为半导体基板的剖视图。

图3为形成硬掩膜开口后的剖视图。

图4为形成沟槽后的剖视图。

图5为淀积第二导电类型外延层后的剖视图。

图6为研磨第二导电类型外延层后的剖视图。

图7为生长栅氧化层后的剖视图。

图8为形成第二栅氧化层区的剖视图。

图9为淀积导电多晶硅层后的剖视图。

图10为形成第一栅氧化层区后的剖视图。

图11为形成第二导电类型层后的剖视图。

图12为形成第一导电类型注入区后的剖视图。

图13为形成绝缘介质层后的剖视图。

图14为形成源极金属后的剖视图。

图15为现有平面型双扩散功率MOSFET器件的元胞寄生电容示意图。

具体实施方式

下面结合具体附图和实施例对本实用新型作进一步说明。

如图1~图14所示：以N型功率MOSFET器件为例，本实用新型包括N型漂移层1、N+衬底2、N柱3、P柱4、N+源区5、P阱区6、第一栅氧化层区7、第二栅氧化层区8、导电多晶硅9、绝缘介质层10、源极金属11、第一主面12、第二主面13、硬掩膜层14、硬掩膜层开口15、沟槽16、P型外延层17、栅氧化层18、第三栅氧化层区19及导电多晶硅材料层20。

如图1和图14所示：在所述功率MOSFET器件的俯视平面上，包括位于半导体基板中心区的元胞区及位于所述元胞区外圈的终端保护区，所述终端保护区包围环绕元胞区，所述元胞区内包括若干规则排布且相互并联连接的元胞。在所述功率MOSFET器件的截面上，所述半导体基板包括N型漂移层1及位于所述N型漂移层1下方的N+衬底2，所述N+衬底2邻接N型漂移层1，N+衬底2的浓度大于N型漂移层1的浓度。所述N型漂移层1内包括多对具有N型导电类型的第一柱和具有P型导电类型的第二柱，即N柱3形成第一柱，P柱4形成第二柱。所述N柱3和P柱4在N型漂移层1内交替设置，形成超结结构；所述N柱3与P柱4沿着电流流通的方向在半导体基板的N型漂移层1内延伸，即P柱4在N型漂移层1内向靠近N+衬底2的方向延伸；在垂直于电流流通的方向上，N柱3与P柱4交替连接设置形成超结结构，所述超结结构设置于器件元胞区及终端保护区内。

在所述半导体器件横截面上，所述N型漂移层1内设置有多对交替邻接设置的PN柱对，每对PN柱对均由一个N柱3和一个P柱4相连构成。所述P柱4沿着电流流通的方向在N型漂移层1内向N+衬底2的方向延伸，延伸的距离小于N型漂移层1的厚度；元件区域内任意PN柱对的宽度及深度均相同。N型漂移层1在沿着电流流通的方向上被多个P柱4分隔为多个与对应P柱4相邻接的N柱3。在P柱4的正下方还可以设置有P型注入区，所述P型注入区被其上方的P柱4和周围的N型漂移层1所包围，P型注入区的宽度与P柱4的宽度基本一致，P型注入区对应于P型导电类型杂质浓度大于P柱4对应P型导电类型杂质浓度。

在所述功率MOSFET器件的截面上，所述功率MOSFET器件的元胞区内超结结构的上部形成相互独立的P阱区6，所述相邻的P阱区6由相应的N柱3所隔离，P阱区6与所述P阱区6下方的P柱4相连接，所述P阱区6利用N柱3隔离后，能保证MOSFET结构中电流流通的通道。在P阱区6的上部内设有相互独立的N+源区5；部分的N+源区5、P阱区6与N+源区5的横向结深差、隔离P阱区6的N柱3被栅氧化层覆盖。所述栅氧化层包括第一栅氧化层区7及第二栅氧化层区8，所述第二栅氧化层区8位于隔离相邻P阱区6的N柱3的正上方，且第二栅氧化层区8的宽度不大于相邻P阱区6间的距离。第一栅氧化层7位于第二栅氧化层区8的两侧，第一栅氧化层区7的厚度小于第二栅氧化层区8的厚度，从而形状阶梯状的结构。第一栅氧化层区7与相应的P阱区6及所述P阱区6内的N+源区5部分交叠接触。在半导体基板的第一主面12上，在靠近第二栅氧化层区8一侧，P阱区6包覆其内的N+源区5的水平距离小于第一栅氧化层区7的宽度。

在所述功率MOSFET器件的截面上，第一栅氧化层区7与第二栅氧化层区8上淀积有导电多晶硅9，所述导电多晶硅9的形状与第一栅氧化层区7及第二栅氧化层区9的形状相一致。所述导电多晶硅9上设有绝缘介质层10，所述绝缘介质层10覆盖于导电多晶硅9上，并包覆所述第一栅氧化层区7与第二栅氧化层区8，即第一栅氧化层区7、第二栅氧化层区8及导电多晶硅9均位于绝缘介质层10内。所述相邻的绝缘介质层10间设有源极引线孔，所述源极引线孔内填充有源极金属11，所述源极金属11并覆盖于绝缘介质层10上，所述源极金属11与导电多晶硅9间通过绝缘介质层10隔离，且源极金属11同时与P阱区6及N+源区5欧姆接触。

上述结构的功率MOSFET器件，通过下述工艺步骤实现：

a、提供具有两个相对主面的半导体基板，所述半导体基板包括N+衬底2及位于所述N+衬底2上方的N型漂移层1；所述两个相对主面包括第一主面12与第二主面13；

如图2所示：所述N型漂移层1对应的表面形成第一主面12，N+衬底2对应的表面形成第二主面13；所述N+衬底2邻接N型漂移层1；半导体基板的材料包括硅；

b、在上述半导体基板的第一主面12上淀积硬掩膜层14；

c、选择性的掩蔽和刻蚀硬掩膜层14，形成多个沟槽刻蚀的硬掩膜开口15，通过所述硬掩膜开口15，利用各项异性刻蚀方法在N型漂移层1内形成多个沟槽16；

如图3和图4所示：所述硬掩膜层14可以采用LPTEOS（低压化学气相沉积四乙基原硅酸盐）、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅，其后通过光刻和各向异性刻蚀形成硬掩膜；所述沟槽16由N型漂移层1表面向下在N型漂移层1内延伸指定距离，沟槽16在N型漂移层1内延伸的深度小于N型漂移层1的厚度，并将N型漂移层1分隔为多个N柱3，所述N柱3的深度与沟槽16的深度相一致；

d、在上述半导体基板的第一主面12上淀积P型外延层17，所述P型外延层17填充于沟槽16内，并覆盖于半导体基板的第一主面12上；

如图5所示：淀积P型外延层17前需要去除第一主面12上的硬掩膜层14；当沟槽15内注入P型外延层17后，P型外延层17在N型漂移层1内形成P柱4，从而在N型漂移层1内形成交替设置的N柱3和P柱4，形成超结结构；

e、对覆盖在N型漂移层1表面的N型外延层17进行抛光和平坦化，在第N型漂移层1内形成具有P型导电类型的P柱4；如图6所示；

在一些实施例中，也可不去除部分该P型外延层，即在器件表面保留适当厚度的P型外延层；

f、在上述半导体基板的第一主面12上生长栅氧化层18，所述栅氧化层18覆盖于半导体基板的第一主面12；

如图7所示：所述栅氧化层18的厚度与第二栅氧化层区8的厚度相一致，栅氧化层18的厚度为2000à~5000à；

g、利用光刻胶作为掩蔽层，对上述栅氧化层18进行光刻和刻蚀，以在半导体基板的第一主面12上得到第二栅氧化层区8及位于所述第二栅氧化层区8两侧的第三栅氧化层区19，所述第三栅氧化层区19的厚度小于第二栅氧化层18区的厚度；

如图8所示：通过光刻胶作为掩蔽层时，能够刻蚀部分第一主面12上的栅氧化层18，未被刻蚀的栅氧化层18能够形成第二栅氧化层8，刻蚀后得到的第三栅氧化层区19与需要得到的第一栅氧化层区7厚度相一致；第一栅氧化层区7与第三栅氧化层区19的厚度为500à~1500à；

h、去除上述半导体基板第一主面12上的光刻胶，并在上述半导体基板的第一主面12上淀积导电多晶硅层20，所述导电多晶硅层20覆盖于第三栅氧化层19及第二栅氧化层8上；

如图9所示：通过淀积导电多晶硅层20后，能够形成导电多晶硅9；所述导电多晶硅层20覆盖第三栅氧化层区19及第二栅氧化层区8上，通过刻蚀导电多晶硅层20及相应导电多晶硅层20下方的第三栅氧化层区19能够得到第一栅氧化层区7；

i、选择性地掩蔽和刻蚀上述导电多晶硅层20，并刻蚀所述导电多晶硅层20下方相应的第三栅氧化层区19，以在半导体基板的第一主面12上得到第一栅氧化层区7及第二栅氧化层区8，所述第一栅氧化层区7的厚度与第三栅氧化层区19的厚度相一致；第一栅氧化层区7与第二栅氧化层区8上均覆盖导电多晶硅9；

如图10所示：刻蚀导电多晶硅层20时，同时刻蚀相应的第三栅氧化层区19，并保留部分第三栅氧化层区19，保留的第三栅氧化层区19形成第一栅氧化层区7，且能够得到第一栅氧化层区7上的导电多晶硅9；

j、以上述导电多晶硅9作为注入掩蔽层，在半导体基板的第一主面12上自对准注入P型杂质离子，并通过高温热过程推结在半导体基板的N型漂移层1内形成相邻规则排布的P阱区6，所述相邻P阱区6之间的水平距离不小于所述第二栅氧化层区8的宽度；

如图11所示：所述P型杂质离子可以为B离子，形成P阱区6后，相邻的P阱区6通过N型漂移区1形成的N柱3相隔离；

k、在上述半导体基板的第一主面12上进行源区光刻，并注入N型杂质离子，通过高温热过程推结形成N+源区5，所述N+源区5位于P阱区6内；

如图12所示：所述N型杂质离子可以为As离子，一般P阱区6内的N+源区5为两个；所述N+源区5及相应的P阱区６与第一栅氧化层区7相接触；

l、在上述半导体基板的第一主面12上淀积绝缘介质层10，所述绝缘介质层10覆盖于半导体基板的第一主面12，并覆盖于导电多晶硅9上；

所述绝缘介质层10可以为硅玻璃（USG）、硼磷硅玻璃（BPSG）或磷硅玻璃（PSG）。

m、在上述绝缘介质层10上，进行孔光刻和刻蚀，得到源极引线孔，所述源极引线孔位于相邻导电多晶硅9间，且源极引线孔从绝缘介质层10的表面延伸到半导体基板的第一主面12上；

如图13所示：所述源极引线孔的孔底能将N+源区5及P阱区6露出，当填充源极金属11后，源极金属11能够与N+源区5及P阱区6欧姆接触；

n、在上述半导体基板的第一主面12上淀积金属层，所述金属层填充于源极引线孔内并覆盖于绝缘介质层10上，通过对金属层光刻和刻蚀得到源极金属11，所述源极金属11与N+源区5及P阱区6欧姆接触；所述金属层可以为铝、铜或钨，以形成功率MOSFET器件的源极端。

本实用新型的MOSFET器件的工作机理为：导电多晶硅9、第一栅氧化层区7和第一栅氧化层区7下面的P阱区6与N+源区5构成了一个平面型的MOS结构（金属-氧化物-半导体）。由于第一栅氧化层区7的第一栅氧化层厚度与普通平面型功率MOSFET的栅氧化层厚度基本一致，厚度都约为500à~1500à，因此，本实用新型的MOSFET的阈值电压Vth与普通的平面型功率MOSFET的阈值电压也基本一致，除此以外，上述两者的跨导Gfs也基本一致。

所述第二栅氧化层区8下面由于没有P阱区6，因此导电多晶硅9、第二栅氧化层区8和第二栅氧化层区8下面的的N型漂移层1无法形成MOS结构，因此，第二栅氧化层区8的栅氧对整个MOSFET器件的阈值电压和跨导基本不会产生影响；由于第二栅氧化层区8的第二栅氧化层厚度远厚于第一栅氧化层区7的第一栅氧化层厚度，因此本实用新型的MOSFET器件的寄生栅氧电容Cox就会较普通的、具有第一栅氧化层7厚度的平面型功率MOSFET的Cox大大降低，Cox降低会使得器件的米勒电容Crss也降低，这样就可以较好的提高器件的开关速度，降低在器件在开关过程中的开关损耗。

本实用新型提供的具有两种厚度的栅氧化层结构，其工艺过程较为简单，利用现有成熟普通工艺即可实现，而且，第一栅氧化层区7与第二栅氧化层区8的厚度可以根据器件性能参数的需要方便设定，非常适宜于批量大生产。本实用新型的平面型功率MOSFET器件结构和制造方法，还适用于平面型的IGBT，适用范围广；勒电容低、开关速度快、开关损耗低、工艺简单及成本低廉。

Claims (3)

1.一种具有超结结构的平面型功率MOSFET器件，在所述MOSFET器件的俯视平面上，包括位于半导体基板的元胞区和终端保护区，所述终端保护区位于元胞区的外圈，且终端保护区环绕包围元胞区；所述元胞区内包括若干规则排布且相互并联连接的元胞；在所述MOSFET器件的截面上，半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间包括第一导电类型漂移层；在半导体基板的第一导电类型漂移层内包括若干对具有第一导电类型的第一柱和具有第二导电类型的第二柱；所述第一柱与第二柱沿着电流流通方向在半导体基板的第一导电类型漂移层内延伸；在垂直电流流通的方向上，由所述第一柱和第二柱构成的多对PN柱交替连接设置，在半导体基板内形成超结结构；其特征是：

在所述MOSFET器件的截面上，所述元胞区内包括位于第一导电类型漂移层内的第二导电类型层，所述第二导电类型层与所述第二导电类型层下方的第二导电类型第二柱相连接，相邻的第二导电类型层间通过第一导电类型漂移层隔离，第二导电类型层内设有第一导电类型注入区；所述相邻第二导电类型层之间的第一导电类型漂移层正上方对应的第一主面上设置有第二栅氧化层区，所述第二栅氧化层区的宽度不大于第一导电类型漂移层内相邻第二导电类型层之间的水平距离；第二栅氧化层区的两侧设有第一栅氧化层区，所述第二栅氧化层区的厚度大于第一栅氧化层区的厚度；第一栅氧化层区与相应的第二导电类型层及所述第二导电类型层内的第一导电类型注入区部分交叠接触；在半导体基板的第一主面上，靠近第二栅氧化层区一侧，第二导电类型层包覆第二导电类型层内的第一导电类型注入区的水平距离小于第一栅氧化层区的宽度；

所述第一栅氧化层区及第二栅氧化层区上均覆盖有导电多晶硅，所述导电多晶硅上设有绝缘介质层，所述绝缘介质层覆盖于相应的导电多晶硅上并包覆相应的第一栅氧化层区、第二栅氧化层区及导电多晶硅；在半导体基板的第一主面上，相邻的绝缘介质层间设有源极引线孔，所述源极引线孔内填充有源极金属，所述源极金属与导电多晶硅间通过绝缘介质层隔离，且所述源极金属同时与第一导电类型注入区及第二导电类型层欧姆接触。

2.根据权利要求1所述具有超结结构的平面型功率MOSFET器件，其特征是：在所述MOSFET器件的截面上，超结结构存在于元胞区及终端保护区内；元胞区内任意PN柱对的宽度及深度均相同。

3.根据权利要求1所述具有超结结构的平面型功率MOSFET器件，其特征是：所述半导体基板的材料包括硅，半导体基板包括第一导电类型漂移层及位于所述第一导电类型漂移层下方的第一导电类型衬底，所述第一导电类型漂移层邻接第一导电类型衬底；第一导电类型漂移层的表面对应形成第一主面，第一导电类型衬底的表面对应形成第二主面。

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