CN111370479A - 沟槽栅功率器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽栅功率器件，包括器件单元区和终端区，终端区环绕在器件单元区的周侧，器件单元区中由多个器件单元并联而成；终端区的终端结构包括：终端沟槽，在终端沟槽中填充有终端介质层，终端沟槽依次穿过器件单元的沟道区、载流子存储层和漂移区，终端沟槽的深度要大于沟槽栅功率器件反偏时在漂移区中形成的耗尽区的深度；终端沟槽的区域也设置为沟槽栅功率器件的芯片划片区，终端沟槽的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划片的要求值。本发明公开了一种沟槽栅功率器件的制造方法。本发明所要解决的技术问题是提供一种沟槽栅功率器件，能大大缩小终端结构的宽度，从而缩小终端区的面积。

Description

沟槽栅功率器件及其制造方法
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅功率器件；本发明还涉及一种沟槽栅功率器件的制造方法。
背景技术
半导体功率器件是电力电子***进行能量控制和转换的基本电子元器件，电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域。以绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)和金属氧化物半导体场效应晶体管(MOSFET)为标志的半导体功率器件是当今电力电子领域器件的主流，其中，IGBT 器件是一种电压控制的MOSFET和双极型三极管(BJT)的复合型器件。
IGBT及MOSFET的栅极结构包括平面栅和沟槽(Trench)栅，所以现有IGBT及MOSFET的栅极结构都是通过平面栅或Trench栅工艺形成。沟槽栅功率器件如沟槽栅 IGBT或沟槽栅MOSFET中通常包括器件单元区和终端区，终端区环绕在所述器件单元 区的周侧；器件单元区通常也称为有源区(Active)，器件单元区并联有多个器件单 元，器件单元会在工作时会产生电流流动；终端区形成的终端结构用于承受终端电压 并用于形成对所述器件单元区中的器件单元的保护。随着器件的电压的增加，现有终 端结构的面积也需要大幅度的增加。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅功率器件，能大大缩小终端结构的宽度，从而缩小终端区的面积。为此，本发明还提供一种沟槽栅功率器件的制造方法。
为解决上述技术问题，本发明提供的沟槽栅功率器件包括器件单元区和终端区，所述终端区环绕在所述器件单元区的周侧，所述器件单元区中由多个器件单元并联而 成；所述终端区的终端结构包括：
终端沟槽，在所述终端沟槽中填充有终端介质层，所述终端沟槽依次穿过所述器件单元的沟道区、载流子存储层和漂移区，所述终端沟槽的深度要大于所述沟槽栅功 率器件反偏时在所述漂移区中形成的耗尽区的深度。
所述终端沟槽的区域也设置为所述沟槽栅功率器件的芯片划片区，所述终端沟槽的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划片的要 求值。
进一步的改进是，所述器件单元的正面结构包括：
形成于半导体衬底表面的第一外延层，所述第一外延层具有第一导电类型掺杂，漂移区由所述第一外延层组成，所述第一外延层的掺杂浓度根据所述漂移区的要求设 置。
形成于所述第一外延层表面的第二外延层，所述第二外延层具有第一导电类型掺杂，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第二外延层作 为所述沟槽栅功率器件的载流子存储层。
形成于所述第二外延层表面的第三外延层，所述第三外延层具有第二导电类型掺杂，所述第三外延层作为所述沟槽栅功率器件的沟道区。
所述载流子存储层和所述沟道区都采用外延层的工艺结构，能防止所述载流子存储层或所述沟道区采用注入加推阱形成的结构中的热过程对所述载流子存储层和所 述沟道区的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层和所述沟道区都 具有杂质浓度分布和厚度都能精确控制的结构。
沟槽栅包括栅极沟槽、栅介质层和多晶硅栅，所述栅极沟槽穿过所述沟道区，所述栅极沟槽的底部位于所述载流子存储层中或穿过所述载流子存储层，所述栅介质层 形成于所述栅极沟槽的侧面和底部表面，所述多晶硅栅填充于形成有所述栅介质层的 所述栅极沟槽中，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道。
源区，由形成于所述沟道区表面的第一导电类型重掺杂区组成。
层间膜，接触孔，由正面金属层图形化形成的源极和栅极。
所述接触孔穿过所述层间膜。
所述源区通过顶部对应的所述接触孔连接到所述源极。
所述多晶硅栅通过顶部对应的所述接触孔连接到所述栅极。
进一步的改进是，所述沟槽栅功率器件为沟槽栅IGBT，包括如下背面结构：
在减薄后的半导体衬底的背面形成有由第二导电类型重掺杂区组成的集电区。
在所述集电区的背面形成有由背面金属层组成的集电极。
或者，所述沟槽栅功率器件为沟槽栅MOSFET，包括如下背面结构：
在减薄后的半导体衬底的背面形成有由第一导电类型重掺杂区组成的漏区。
在所述漏区的背面形成有由背面金属层组成的漏极。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层。
所述栅介质层为栅氧化层，采用热氧化工艺形成。
进一步的改进是，所述载流子存储层的掺杂浓度为5e15cm-3～5e17cm-3，厚度为0.5微米～5微米；所述沟道区的掺杂浓度为5e16cm-3～5e17cm-3，厚度为0.5微米～3 微米。
进一步的改进是，所述沟槽栅功率器件为沟槽栅IGBT时，所述沟槽栅功率器件 的背面结构还包括：
第一导电类型掺杂的场中止层，形成于所述漂移区和所述集电区之间。
所述终端沟槽的底部穿入所述场中止层中并穿透所述场中止层中形成的耗尽层。
进一步的改进是，所述终端沟槽的宽度为几个微米以内。
进一步的改进是，所述终端介质层的材料包括氧化硅、氮氧化硅或氮化硅，所述终端介质层为一种材料组成的单层结构或者所述终端介质层为由二种以上的材料组 成的多层结构。
为解决上述技术问题，本发明提供的沟槽栅功率器件的制造方法中，沟槽栅功率器件包括器件单元区和终端区，所述器件单元区中由多个器件单元并联而成，首先进 行形成所述器件单元的正面结构的步骤直至所述器件单元的正面结构的源区形成，在 所述器件单元的正面结构的层间膜形成之前进行如下的形成进行终端结构的步骤，包 括：
步骤101、采用光刻刻蚀工艺在所述终端区中形成终端沟槽，所述终端沟槽依次穿过所述沟道区、所述载流子存储层和所述漂移区，所述终端沟槽的深度要大于所述 沟槽栅功率器件反偏时在所述漂移区中形成的耗尽区的深度。
所述终端沟槽的区域也设置为所述沟槽栅功率器件的芯片划片区，所述终端沟槽的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划片的要 求值。
步骤102、在所述终端沟槽中填充终端介质层形成所述终端结构。
进一步的改进是，所述器件单元的正面结构的所述源区形成之前的步骤包括：
步骤一、采用外延生长工艺在半导体衬底表面形成具有第一导电类型掺杂的第一外延层，漂移区由所述第一外延层组成，所述第一外延层的掺杂浓度根据所述漂移区 的要求设置。
步骤二、采用外延生长工艺在所述第一外延层表面形成第二外延层，所述第二外延层具有第一导电类型掺杂，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂 浓度，所述第二外延层作为所述沟槽栅功率器件的载流子存储层。
步骤三、采用外延生长工艺在所述第二外延层表面形成第三外延层，所述第三外延层具有第二导电类型掺杂，所述第三外延层作为所述沟槽栅功率器件的沟道区。
所述载流子存储层和所述沟道区都采用外延层的工艺结构，能防止所述载流子存储层或所述沟道区采用注入加推阱形成的结构中的热过程对所述载流子存储层和所 述沟道区的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层和所述沟道区都 具有杂质浓度分布和厚度都能精确控制的结构。
步骤四、形成沟槽栅，包括如下分步骤：
步骤41、采用光刻刻蚀工艺形成栅极沟槽，所述栅极沟槽穿过所述沟道区和所述载流子存储层。
步骤42、在所述栅极沟槽的侧面和底部表面形成栅介质层。
步骤43、在形成有所述栅介质层的所述栅极沟槽中填充多晶硅形成多晶硅栅，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道。
步骤五、采用第一导电类型重掺杂离子注入工艺自对准的在所述沟槽栅之间的所述沟道区的表面形成源区。
之后，之后进行步骤101和步骤102。
之后，继续进行如下步骤：
步骤六、形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成的源极和栅极。
所述接触孔穿过所述层间膜。
所述源区通过顶部对应的所述接触孔连接到所述源极。
所述多晶硅栅通过顶部对应的所述接触孔连接到所述栅极。
进一步的改进是，所述沟槽栅功率器件为沟槽栅IGBT，包括如下形成背面结构的步骤：
步骤七、对所述半导体衬底进行背面减薄。
步骤八、在减薄后的半导体衬底的背面形成有由第二导电类型重掺杂区组成的集电区。
步骤九、在所述集电区的背面形成背面金属层并由所述背面金属层组成集电极。
或者，所述沟槽栅功率器件为沟槽栅MOSFET，包括如下形成背面结构的步骤：
步骤七、对所述半导体衬底进行背面减薄。
步骤八、在减薄后的半导体衬底的背面形成有由第一导电类型重掺杂区组成的漏区。
步骤九、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极。
进一步的改进是，所述背面结构形成之后，还包括进行划片工艺将集成于同一所述半导体衬底上的各芯片分割成独立的芯片，划片工艺包括步骤：
光刻打开划片区，所述划片区位于所述终端沟槽的区域内。
采用刻蚀工艺依次对所述划片区内的所述终端介质层进行去除并将所述终端介质层底部的包括了所述半导体衬底的结构都去除，实现将各所述芯片分割。
进一步的改进是，所述终端沟槽的宽度为几个微米以内；
所述终端介质层的材料包括氧化硅、氮氧化硅或氮化硅，所述终端介质层为一种材料组成的单层结构或者所述终端介质层为由二种以上的材料组成的多层结构。
进一步的改进是，所述沟槽栅功率器件为沟槽栅IGBT时，所述沟槽栅功率器件 的背面结构还包括：
采用背面离子注入工艺形成第一导电类型掺杂的场中止层，所述场中止层位于所述漂移区和所述集电区之间。
或者，所述场中止层在形成于所述第一外延层之前通过外延工艺形成于所述半导体衬底的表面。
所述终端沟槽的底部穿入所述场中止层中并穿透所述场中止层中形成的耗尽层。
进一步的改进是，所述源区顶部对应的所述接触孔的底部还穿过所述源区并和底部的所述沟道区连接。
在所述接触孔的开口形成之后以及金属填充之前，还包括在所述源区顶部对应的所述接触孔的底部的所述沟道区的表面形成由第二导电类型重掺杂区形成的阱接触 区，所述阱接触区和顶部对应的所述接触孔形成欧姆接触。
本发明对沟槽栅功率器件的终端结构做了特别的设计，将终端结构设计为由填充于终端沟槽中的终端介质层组成的结构，而且对终端沟槽做了特别的设置，在纵向深 度上终端沟槽依次穿过了器件单元的沟道区、载流子存储层和漂移区且终端沟槽的深 度要大于沟槽栅功率器件反偏时在漂移区中形成的耗尽区的深度，这样能保证形成对 器件单元区的器件单元形成很好的保护。
另外，本发明对终端沟槽的宽度做了特别的设置，终端沟槽的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划片的要求值；由于本发明直接 采用终端介质层作为终端结构且对终端结构的纵向结构做了深度大于耗尽区的设置， 故在满足相同的耐压的条件下本发明的终端结构的宽度能得到缩小；同时，由于本发 明的终端沟槽还作为划片区，故终端结构的宽度缩小的最小值需要满足采用光刻刻蚀 进行划片的需求；总之，本发明能大大降低终端结构的宽度，从而缩小终端区的面积。 和现有结构中终端结构的宽度为几十至几百微米相比，本发明能将终端结构的宽度 缩小为几微米。
另外，本发明的采用沟槽加介质层填充形成的终端结构不会引入额外的热过程，能消除终端结构的工艺的热过程对器件单元区的掺杂区如沟道区和载流子存储层的 杂质浓度分布和厚度产生不利影响，从而能还是器件的性能稳定。
另外，本发明还能在器件单元区中设置通过由外延层形成的沟道区和载流子存储层的结构，外延工艺不需要采用额外的热过程，从而能精确控制沟道区和载流子存储 层的掺杂浓度及掺杂浓度分布以及厚度；相对于现有技术，本发明突破了现有技术中 沟槽栅功率器件的沟道区对应的阱区和载流子存储层的形成工艺都采用注入加推阱 形成的常规思维模式的限制；所以，本发明能防止载流子存储层或所述沟道区采用注 入加推阱形成的结构中的热过程对载流子存储层和所述沟道区的掺杂浓度分布和厚 度的影响，从而能使实现对载流子存储层和所述沟道区的杂质浓度分布和厚度的精确 控制，从而能提高器件的性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例第一实施例沟槽栅功率器件的结构示意图；
图2是本发明实施例第二实施例沟槽栅功率器件的结构示意图；
图3是本发明实施例第三实施例沟槽栅功率器件的结构示意图；
图4A-图4H是本发明第一实施例方法各步骤中器件的结构示意图。
具体实施方式
本发明实施例第一实施例沟槽栅功率器件：
如图1所示，是本发明实施例第一实施例沟槽栅功率器件的结构示意图；本发明第一实施例沟槽栅功率器件包括器件单元区101和终端区102，图1中所述器件单元 区101和所述终端区102分别位于虚线AA的两侧。所述终端区102环绕在所述器件 单元区101的周侧，所述器件单元区101中由多个器件单元并联而成；所述终端区102 的终端结构包括：
终端沟槽103，在所述终端沟槽103中填充有终端介质层104，所述终端沟槽103 依次穿过所述器件单元的沟道区4、载流子存储层3和漂移区2，所述终端沟槽103 的深度要大于所述沟槽栅功率器件反偏时在所述漂移区2中形成的耗尽区的深度。
所述终端沟槽103的区域也设置为所述沟槽栅功率器件的芯片划片区，所述终端沟槽103的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划 片的要求值。
所述器件单元的正面结构包括：
形成于半导体衬底1表面的第一外延层2，所述第一外延层2具有第一导电类型 掺杂，漂移区2由所述第一外延层2组成，所述第一外延层2的掺杂浓度根据所述漂 移区2的要求设置。
形成于所述第一外延层2表面的第二外延层3，所述第二外延层3具有第一导电 类型掺杂，所述第二外延层3的掺杂浓度大于所述第一外延层2的掺杂浓度，所述第 二外延层3作为所述沟槽栅功率器件的载流子存储层3。
形成于所述第二外延层3表面的第三外延层4，所述第三外延层4具有第二导电 类型掺杂，所述第三外延层4作为所述沟槽栅功率器件的沟道区4。
所述载流子存储层3和所述沟道区4都采用外延层的工艺结构，能防止所述载流子存储层3或所述沟道区4采用注入加推阱形成的结构中的热过程对所述载流子存储 层3和所述沟道区4的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层3和 所述沟道区4都具有杂质浓度分布和厚度都能精确控制的结构。
沟槽栅包括栅极沟槽5、栅介质层6和多晶硅栅7，所述栅极沟槽5穿过所述沟 道区4，所述栅极沟槽5的底部位于所述载流子存储层3中或穿过所述载流子存储层 3，所述栅介质层6形成于所述栅极沟槽5的侧面和底部表面，所述多晶硅栅7填充 于形成有所述栅介质层6的所述栅极沟槽5中，被所述多晶硅栅7侧面覆盖的所述沟 道区4的表面用于形成沟道。
源区8，由形成于所述沟道区4表面的第一导电类型重掺杂区组成。
层间膜9，接触孔10，由正面金属层12图形化形成的源极和栅极。
所述接触孔10穿过所述层间膜9。
所述源区8通过顶部对应的所述接触孔10连接到所述源极。
所述多晶硅栅7通过顶部对应的所述接触孔10连接到所述栅极。
本发明第一实施例中，所述沟槽栅功率器件为沟槽栅IGBT，包括如下背面结构：
在减薄后的半导体衬底1的背面形成有由第二导电类型重掺杂区组成的集电区13a。
在所述集电区13a的背面形成有由背面金属层组成的集电极。
本发明第一实施例中，所述半导体衬底1为硅衬底，所述第一外延层2、所述第 二外延层3和所述第三外延层4都为硅外延层。实际工艺中，能直接采用形成有所述 第一外延层2、所述第二外延层3和所述第三外延层4的外延片硅衬底，或者一般的 外延材料或区熔法(FZ)材料衬底。
所述栅介质层6为栅氧化层，采用热氧化工艺形成。
所述载流子存储层3的掺杂浓度为5e15cm-3～5e17cm-3，厚度为0.5微米～5微米。
所述沟道区4的掺杂浓度为5e16cm-3～5e17cm-3，厚度为0.5微米～3微米。
较佳为，所述沟槽栅功率器件的背面结构还包括：
第一导电类型掺杂的场中止层，形成于所述漂移区和所述集电区13a之间。所述终端沟槽103的底部穿入所述场中止层中并穿透所述场中止层中形成的耗尽层。所述 终端沟槽103的深度通常达数十微米，如40微米至60微米，具体根据在所述漂移区 中形成的耗尽区确定。
所述终端沟槽103的宽度为几个微米以内。
所述场中止层通过背面离子注入加背面退火如激光退火形成。或者，所述场中止层采用形成于所述半导体衬底1表面的外延层形成。
所述终端介质层104的材料包括氧化硅、氮氧化硅或氮化硅，所述终端介质层104为一种材料组成的单层结构或者所述终端介质层104为由二种以上的材料组成的多层 结构。
所述源区8顶部对应的所述接触孔10的底部还穿过所述源区8并和底部的所述 沟道区4连接。在IGBT器件中，所述源区8也称为发射区。通常，所述源区8采用 全面离子注入形成并会自对准的形成在所述多晶硅栅7之间的所述沟道区4的表面。
所述源区8顶部对应的所述接触孔10的底部的所述沟道区4的表面还形成有由 第二导电类型重掺杂区形成的阱接触区11，所述阱接触区11和顶部对应的所述接触 孔10形成欧姆接触。
本发明第一实施例沟槽栅功率器件为N型器件，第一导电类型为N型，第二导电 类型为P型。在其他实施例中也能为：沟槽栅功率器件为P型器件，第一导电类型为 P型，第二导电类型为N型。
本发明第一实施例对沟槽栅功率器件的终端结构做了特别的设计，将终端结构设计为由填充于终端沟槽103中的终端介质层104组成的结构，而且对终端沟槽103做 了特别的设置，在纵向深度上终端沟槽103依次穿过了器件单元的沟道区4、载流子 存储层3和漂移区2且终端沟槽103的深度要大于沟槽栅功率器件反偏时在漂移区2 中形成的耗尽区的深度，这样能保证形成对器件单元区101的器件单元形成很好的保 护。
另外，本发明第一实施例对终端沟槽103的宽度做了特别的设置，终端沟槽103 的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划片的要 求值；由于本发明直接采用终端介质层104作为终端结构且对终端结构的纵向结构做 了深度大于耗尽区的设置，故在满足相同的耐压的条件下本发明第一实施例的终端结 构的宽度能得到缩小；同时，由于本发明第一实施例的终端沟槽103还作为划片区， 故终端结构的宽度缩小的最小值需要满足采用光刻刻蚀进行划片的需求；总之，本发 明第一实施例能大大降低终端结构的宽度，从而缩小终端区102的面积。和现有结构 中终端结构的宽度为几十至几百微米相比，本发明第一实施例能将终端结构的宽度缩 小为几微米。
另外，本发明第一实施例的采用沟槽加介质层填充形成的终端结构不会引入额外的热过程，能消除终端结构的工艺的热过程对器件单元区101的掺杂区如沟道区4和 载流子存储层3的杂质浓度分布和厚度产生不利影响，从而能还是器件的性能稳定。
另外，本发明第一实施例还能在器件单元区101中设置通过由外延层形成的沟道区4和载流子存储层3的结构，外延工艺不需要采用额外的热过程，从而能精确控制 沟道区4和载流子存储层3的掺杂浓度及掺杂浓度分布以及厚度；相对于现有技术， 本发明突破了现有技术中沟槽栅功率器件的沟道区4对应的阱区和载流子存储层3的 形成工艺都采用注入加推阱形成的常规思维模式的限制；所以，本发明第一实施例能 防止载流子存储层3或所述沟道区4采用注入加推阱形成的结构中的热过程对载流子 存储层3和所述沟道区4的掺杂浓度分布和厚度的影响，从而能使实现对载流子存储 层3和所述沟道区4的杂质浓度分布和厚度的精确控制，从而能提高器件的性能。
本发明实施例第二实施例沟槽栅功率器件：
如图2所示，是本发明实施例第二实施例沟槽栅功率器件的结构示意图，本发明第二实施例沟槽栅功率器件和本发明第一沟槽栅功率器件的区别之处为：
所述源区8采用了光刻定义，这时将所述器件单元区101和所述终端区102之间 的过渡区表面的所述源区8去除，也就在过渡区的表面不形成所述源区8。
本发明实施例第三实施例沟槽栅功率器件：
如图2所示，是本发明实施例第三实施例沟槽栅功率器件的结构示意图，本发明第三实施例沟槽栅功率器件和本发明第一沟槽栅功率器件的区别之处为：
本发明第三实施例中，所述沟槽栅功率器件为沟槽栅MOSFET，包括如下背面结构：
在减薄后的半导体衬底1的背面形成有由第一导电类型重掺杂区组成的漏区13b。
在所述漏区13b的背面形成有由背面金属层14组成的漏极。
本发明第一实施例方法：
如图4A至图4H所示，是本发明第一实施例方法各步骤中器件的结构示意图，本 发明第一实施例沟槽栅功率器件的制造方法中，沟槽栅功率器件包括器件单元区101 和终端区102，所述器件单元区101中由多个器件单元并联而成，首先进行形成所述 器件单元的正面结构的步骤直至所述器件单元的正面结构的源区8形成，包括如下步 骤：
步骤一、如图4A所示，采用外延生长工艺在半导体衬底1表面形成具有第一导 电类型掺杂的第一外延层2，漂移区由所述第一外延层2组成，所述第一外延层2的 掺杂浓度根据所述漂移区的要求设置。
本发明第一实施例方法中，所述半导体衬底1为硅衬底，后续的第一外延层2、 第二外延层3和第三外延层4都为硅外延层。
步骤二、如图4A所示，采用外延生长工艺在所述第一外延层2表面形成第二外 延层3，所述第二外延层3具有第一导电类型掺杂，所述第二外延层3的掺杂浓度大 于所述第一外延层2的掺杂浓度，所述第二外延层3作为所述沟槽栅功率器件的载流 子存储层3。
所述载流子存储层3的掺杂浓度为5e15cm-3～5e17cm-3，厚度为0.5微米～5微米。
步骤三、如图4A所示，采用外延生长工艺在所述第二外延层3表面形成第三外 延层4，所述第三外延层4具有第二导电类型掺杂，所述第三外延层4作为所述沟槽 栅功率器件的沟道区4。
所述沟道区4的掺杂浓度为5e16cm-3～5e17cm-3，厚度为0.5微米～3微米。
所述载流子存储层3和所述沟道区4都采用外延层的工艺结构，能防止所述载流子存储层3或所述沟道区4采用注入加推阱形成的结构中的热过程对所述载流子存储 层3和所述沟道区4的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层3和 所述沟道区4都具有杂质浓度分布和厚度都能精确控制的结构。
步骤四、形成沟槽栅，包括如下分步骤：
步骤41、如图4B所示，采用光刻刻蚀工艺形成栅极沟槽5，所述栅极沟槽5穿 过所述沟道区4和所述载流子存储层3。
刻蚀形成所述栅极沟槽5时通常需要采用到硬质掩模层(Hard Mask，HM)，HM 的材料为二氧化硅，厚度为
Figure BDA0001922501130000111
光刻定义的所述栅极沟槽5的顶部开口的宽度为0.3微米～1.5微米，所述栅极 沟槽5的深度为1.5微米～7.0微米。
步骤42、如图4C所示，在所述栅极沟槽5的侧面和底部表面形成栅介质层6。
所述栅介质层6为栅氧化层，采用热氧化工艺形成，所述栅介质层6的厚度为
Figure BDA0001922501130000112
热氧化工艺的温度为800℃～1050℃。
步骤43、如图4D所示，在形成有所述栅介质层6的所述栅极沟槽5中填充多晶 硅形成多晶硅栅7，被所述多晶硅栅7侧面覆盖的所述沟道区4的表面用于形成沟道。
步骤五、如图4E所示，采用第一导电类型重掺杂离子注入工艺自对准的在所述 沟槽栅之间的所述沟道区4的表面形成源区8。
所述源区8的注入杂质为磷或砷，掺杂浓度为1e15cm-3～1e16cm-3。所述源区8 的离子注入完成之后进行退火，退火为快速热退火或炉管退火，退火温度为700℃～ 950℃。
之后进行如下的形成进行终端结构的步骤，包括：
步骤101、如图4F所示，采用光刻刻蚀工艺在所述终端区102中形成终端沟槽 103，所述终端沟槽103依次穿过所述沟道区4、所述载流子存储层3和所述漂移区2， 所述终端沟槽103的深度要大于所述沟槽栅功率器件反偏时在所述漂移区2中形成的 耗尽区的深度。
所述终端沟槽103的区域也设置为所述沟槽栅功率器件的芯片划片区，所述终端沟槽103的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划 片的要求值。
本发明第一实施例方法中，所述终端沟槽103的宽度为几个微米以内。所述终端沟槽103的深度通常达几十微米。
步骤102、如图4G所示，在所述终端沟槽103中填充终端介质层104形成所述终 端结构。
所述终端介质层104的材料包括氧化硅、氮氧化硅或氮化硅，所述终端介质层104为一种材料组成的单层结构或者所述终端介质层104为由二种以上的材料组成的多层 结构。
之后，继续进行如下步骤：
步骤六、如图4H所示，形成层间膜9，接触孔10和正面金属层12，对所述正面 金属层12进行图形化形成的源极和栅极。
所述层间膜9为氧化层，厚度为
Figure BDA0001922501130000121
所述接触孔10穿过所述层间膜9。
所述源区8通过顶部对应的所述接触孔10连接到所述源极。
所述多晶硅栅7通过顶部对应的所述接触孔10连接到所述栅极。
本发明第一实施例方法中，所述源区8顶部对应的所述接触孔10的底部还穿过 所述源区8并和底部的所述沟道区4连接，所述接触孔10底部对硅过刻蚀的厚度为 0.2微米～0.6微米。
在所述接触孔10的开口形成之后以及金属填充之前，还包括在所述源区8顶部 对应的所述接触孔10的底部的所述沟道区4的表面形成由第二导电类型重掺杂区形 成的阱接触区11，所述阱接触区11和顶部对应的所述接触孔10形成欧姆接触。所述 阱接触区11的离子注入的注入杂质为B或BF2，掺杂浓度为1e14cm-3～5e15cm-3。所 述源区8的离子注入完成之后进行退火，退火为快速热退火或炉管退火，退火温度为 700℃～950℃。
所述沟槽栅功率器件为沟槽栅IGBT，包括如下形成背面结构的步骤：
步骤七、对所述半导体衬底1进行背面减薄。
步骤八、如图1所示，在减薄后的半导体衬底1的背面形成有由第二导电类型重 掺杂区组成的集电区13a。
所述集电区13a通常采用背面注入形成，之后采用激光退火激活。
本发明第一实施例方法中，在步骤八形成所述集电区13a之前，还包括采用背面离子注入工艺形成第一导电类型掺杂的场中止层，所述场中止层位于所述漂移区和所 述集电区13a之间。在其他实施例中也能为：所述场中止层在形成于所述第一外延层 2之前通过外延工艺形成于所述半导体衬底1的表面。
步骤九、在所述集电区13a的背面形成背面金属层14并由所述背面金属层14组 成集电极。
所述背面结构形成之后，还包括进行划片工艺将集成于同一所述半导体衬底1上的各芯片分割成独立的芯片，划片工艺包括步骤：
光刻打开划片区，所述划片区位于所述终端沟槽103的区域内。
采用刻蚀工艺依次对所述划片区内的所述终端介质层104进行去除并将所述终端介质层104底部的包括了所述半导体衬底1的结构都去除，实现将各所述芯片分割。
本发明第二实施例方法：
本发明第二实施例方法和本发明第一实施例方法的区别之处为，本发明第二实施例方法中包括如下形成背面结构的步骤：
步骤七、对所述半导体衬底1进行背面减薄。
步骤八、如图3所示，在减薄后的半导体衬底1的背面形成有由第一导电类型重 掺杂区组成的漏区13b。
通常，能将所述半导体衬底1直接设置为第一导电类型重掺杂，这样将所述半导体衬底1减薄后就能直接形成所述漏区13b。也能为：在所述半导体衬底1减薄之后 通过离子注入形成所述漏区13b。
步骤九、在所述漏区13b的背面形成背面金属层14并由所述背面金属层14组成 漏极。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这 些也应视为本发明的保护范围。

Claims (15)

1.一种沟槽栅功率器件，其特征在于，沟槽栅功率器件包括器件单元区和终端区，所述终端区环绕在所述器件单元区的周侧，所述器件单元区中由多个器件单元并联而成；所述终端区的终端结构包括：
终端沟槽，在所述终端沟槽中填充有终端介质层，所述终端沟槽依次穿过所述器件单元的沟道区、载流子存储层和漂移区，所述终端沟槽的深度要大于所述沟槽栅功率器件反偏时在所述漂移区中形成的耗尽区的深度；
所述终端沟槽的区域也设置为所述沟槽栅功率器件的芯片划片区，所述终端沟槽的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划片的要求值。
2.如权利要求1所述的沟槽栅功率器件，其特征在于：
所述器件单元的正面结构包括：
形成于半导体衬底表面的第一外延层，所述第一外延层具有第一导电类型掺杂，漂移区由所述第一外延层组成，所述第一外延层的掺杂浓度根据所述漂移区的要求设置；
形成于所述第一外延层表面的第二外延层，所述第二外延层具有第一导电类型掺杂，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第二外延层作为所述沟槽栅功率器件的载流子存储层；
形成于所述第二外延层表面的第三外延层，所述第三外延层具有第二导电类型掺杂，所述第三外延层作为所述沟槽栅功率器件的沟道区；
所述载流子存储层和所述沟道区都采用外延层的工艺结构，能防止所述载流子存储层或所述沟道区采用注入加推阱形成的结构中的热过程对所述载流子存储层和所述沟道区的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层和所述沟道区都具有杂质浓度分布和厚度都能精确控制的结构；
沟槽栅包括栅极沟槽、栅介质层和多晶硅栅，所述栅极沟槽穿过所述沟道区，所述栅极沟槽的底部位于所述载流子存储层中或穿过所述载流子存储层，所述栅介质层形成于所述栅极沟槽的侧面和底部表面，所述多晶硅栅填充于形成有所述栅介质层的所述栅极沟槽中，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道；
源区，由形成于所述沟道区表面的第一导电类型重掺杂区组成；
层间膜，接触孔，由正面金属层图形化形成的源极和栅极；
所述接触孔穿过所述层间膜；
所述源区通过顶部对应的所述接触孔连接到所述源极；
所述多晶硅栅通过顶部对应的所述接触孔连接到所述栅极。
3.如权利要求2所述的沟槽栅功率器件，其特征在于：所述沟槽栅功率器件为沟槽栅IGBT，包括如下背面结构：
在减薄后的半导体衬底的背面形成有由第二导电类型重掺杂区组成的集电区；
在所述集电区的背面形成有由背面金属层组成的集电极；
或者，所述沟槽栅功率器件为沟槽栅MOSFET，包括如下背面结构：
在减薄后的半导体衬底的背面形成有由第一导电类型重掺杂区组成的漏区；
在所述漏区的背面形成有由背面金属层组成的漏极。
4.如权利要求1所述的沟槽栅功率器件，其特征在于：所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层；
所述栅介质层为栅氧化层，采用热氧化工艺形成。
5.如权利要求1所述的沟槽栅功率器件，其特征在于：所述载流子存储层的掺杂浓度为5e15cm-3～5e17cm-3，厚度为0.5微米～5微米；所述沟道区的掺杂浓度为5e16cm-3～5e17cm-3，厚度为0.5微米～3微米。
6.如权利要求3所述的沟槽栅功率器件，其特征在于：所述沟槽栅功率器件为沟槽栅IGBT时，所述沟槽栅功率器件的背面结构还包括：
第一导电类型掺杂的场中止层，形成于所述漂移区和所述集电区之间；
所述终端沟槽的底部穿入所述场中止层中并穿透所述场中止层中形成的耗尽层。
7.如权利要求1所述的沟槽栅功率器件，其特征在于：所述终端沟槽的宽度为几个微米以内。
8.如权利要求1所述的沟槽栅功率器件，其特征在于：所述终端介质层的材料包括氧化硅、氮氧化硅或氮化硅，所述终端介质层为一种材料组成的单层结构或者所述终端介质层为由二种以上的材料组成的多层结构。
9.一种沟槽栅功率器件的制造方法，其特征在于，沟槽栅功率器件包括器件单元区和终端区，所述器件单元区中由多个器件单元并联而成，首先进行形成所述器件单元的正面结构的步骤直至所述器件单元的正面结构的源区形成，在所述器件单元的正面结构的层间膜形成之前进行如下的形成进行终端结构的步骤，包括：
步骤101、采用光刻刻蚀工艺在所述终端区中形成终端沟槽，所述终端沟槽依次穿过所述沟道区、所述载流子存储层和所述漂移区，所述终端沟槽的深度要大于所述沟槽栅功率器件反偏时在所述漂移区中形成的耗尽区的深度；
所述终端沟槽的区域也设置为所述沟槽栅功率器件的芯片划片区，所述终端沟槽的宽度在满足耐压所需要的要求值的同时满足大于采用光刻刻蚀进行芯片划片的要求值；
步骤102、在所述终端沟槽中填充终端介质层形成所述终端结构。
10.如权利要求9所述的沟槽栅功率器件的制造方法，其特征在于：所述器件单元的正面结构的所述源区形成之前的步骤包括：
步骤一、采用外延生长工艺在半导体衬底表面形成具有第一导电类型掺杂的第一外延层，漂移区由所述第一外延层组成，所述第一外延层的掺杂浓度根据所述漂移区的要求设置；
步骤二、采用外延生长工艺在所述第一外延层表面形成第二外延层，所述第二外延层具有第一导电类型掺杂，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第二外延层作为所述沟槽栅功率器件的载流子存储层；
步骤三、采用外延生长工艺在所述第二外延层表面形成第三外延层，所述第三外延层具有第二导电类型掺杂，所述第三外延层作为所述沟槽栅功率器件的沟道区；
所述载流子存储层和所述沟道区都采用外延层的工艺结构，能防止所述载流子存储层或所述沟道区采用注入加推阱形成的结构中的热过程对所述载流子存储层和所述沟道区的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层和所述沟道区都具有杂质浓度分布和厚度都能精确控制的结构；
步骤四、形成沟槽栅，包括如下分步骤：
步骤41、采用光刻刻蚀工艺形成栅极沟槽，所述栅极沟槽穿过所述沟道区和所述载流子存储层；
步骤42、在所述栅极沟槽的侧面和底部表面形成栅介质层；
步骤43、在形成有所述栅介质层的所述栅极沟槽中填充多晶硅形成多晶硅栅，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道；
步骤五、采用第一导电类型重掺杂离子注入工艺自对准的在所述沟槽栅之间的所述沟道区的表面形成源区；
之后，之后进行步骤101和步骤102；
之后，继续进行如下步骤：
步骤六、形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成的源极和栅极；
所述接触孔穿过所述层间膜；
所述源区通过顶部对应的所述接触孔连接到所述源极；
所述多晶硅栅通过顶部对应的所述接触孔连接到所述栅极。
11.如权利要求10所述的沟槽栅功率器件的制造方法，其特征在于：所述沟槽栅功率器件为沟槽栅IGBT，包括如下形成背面结构的步骤：
步骤七、对所述半导体衬底进行背面减薄；
步骤八、在减薄后的半导体衬底的背面形成有由第二导电类型重掺杂区组成的集电区；
步骤九、在所述集电区的背面形成背面金属层并由所述背面金属层组成集电极；
或者，所述沟槽栅功率器件为沟槽栅MOSFET，包括如下形成背面结构的步骤：
步骤七、对所述半导体衬底进行背面减薄；
步骤八、在减薄后的半导体衬底的背面形成有由第一导电类型重掺杂区组成的漏区；
步骤九、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极。
12.如权利要求11所述的沟槽栅功率器件的制造方法，其特征在于：所述背面结构形成之后，还包括进行划片工艺将集成于同一所述半导体衬底上的各芯片分割成独立的芯片，划片工艺包括步骤：
光刻打开划片区，所述划片区位于所述终端沟槽的区域内；
采用刻蚀工艺依次对所述划片区内的所述终端介质层进行去除并将所述终端介质层底部的包括了所述半导体衬底的结构都去除，实现将各所述芯片分割。
13.如权利要求9所述的沟槽栅功率器件的制造方法，其特征在于：所述终端沟槽的宽度为几个微米以内；
所述终端介质层的材料包括氧化硅、氮氧化硅或氮化硅，所述终端介质层为一种材料组成的单层结构或者所述终端介质层为由二种以上的材料组成的多层结构。
14.如权利要求11所述的沟槽栅功率器件的制造方法，其特征在于：所述沟槽栅功率器件为沟槽栅IGBT时，所述沟槽栅功率器件的背面结构还包括：
采用背面离子注入工艺形成第一导电类型掺杂的场中止层，所述场中止层位于所述漂移区和所述集电区之间；
或者，所述场中止层在形成于所述第一外延层之前通过外延工艺形成于所述半导体衬底的表面；
所述终端沟槽的底部穿入所述场中止层中并穿透所述场中止层中形成的耗尽层。
15.如权利要求10所述的沟槽栅功率器件的制造方法，其特征在于：所述源区顶部对应的所述接触孔的底部还穿过所述源区并和底部的所述沟道区连接；
在所述接触孔的开口形成之后以及金属填充之前，还包括在所述源区顶部对应的所述接触孔的底部的所述沟道区的表面形成由第二导电类型重掺杂区形成的阱接触区，所述阱接触区和顶部对应的所述接触孔形成欧姆接触。
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