CN114050184A - 低米勒电容功率器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种低米勒电容功率器件，包括硅片、分段沟槽栅和多晶硅平面栅极，分段沟槽栅按规定间隔设置多个，多晶硅平面栅极将所有分段沟槽栅连接在一起，多晶硅平面栅极设置于所述硅片的上表面。本发明的低米勒电容功率器件，降低沟道密度，短路电流也随之降低；栅极变短，寄生电容减小，器件开关损耗降低，整体性能提高。本发明还公开了一种低米勒电容功率器件的制造方法。
Description
技术领域
本发明属于半导体产品技术领域，具体地说，本发明涉及一种低米勒电容功率器件及其制造方法。
背景技术
IGBT(Insulate Gate Bipolar Transistor,绝缘栅双极型晶体管)，该器件结合了MOSFET(场效应晶体管)的电压控制、高输入阻抗，和BJT(双极型晶体管)的低导通压降的优点，使其具有驱动电路简单，通态电流密度大以及损耗小的优点。因此IGBT广泛应用于大功率电力电子技术中。
功率器件的损耗主要由通态损耗和开关损耗共同决定，为了追求更小的器件损耗，及更优的器件性能，发展出了不同类型的IGBT结构。IGBT基本结构可分为两类：PlanarGate IGBT(平面栅IGBT)和Trench IGBT(沟槽栅IGBT)，Trench IGBT相比于Planar GateIGBT有以下几点：1、由于沟槽栅在结构上消除了JFET区，减小了器件整体的导通电阻从而降低了器件的导通压降；2、沟槽栅技术的使用增加了沟道密度，即要达到相同的电流大小，trench IGBT所需要的面积更小，可以减小成本。为了更进一步优化器件开关损耗与导通压降之间的折中关系，现有技术中有提出在器件中增加浮空P型区域的方案，在此P型区域内引入和gate极相同的沟槽其结构如图19所示，这可以提高表面载流子浓度，从而降低器件导通压降。
此外，带浮空P型区IGBT器件，由于浮空P区一侧没有N+注入，即无沟道形成，有效的控制了沟道密度，减小了器件短路电流，增强了器件的短路能力。
带浮空P型区域的Trench IGBT器件寄生电容如图20所示，其CGC(栅极-集电极电容，又称米勒电容)较大。
器件开启过程中需要一定的时间给米勒电容充满电，之后门极电压才会继续上升到驱动电压值；关断时同理，需要一定时间等待米勒电容放完电后器件才能关断，这个过程增加了器件开关损耗、降低开关频率。
在保证器件性能的条件下降低短路电流，增强器件抗短路能力也是IGBT发展的一个重要方向，虽然带浮P区的IGBT器件降低了沟道密度，但是不能降低短路电流大小。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提供一种低米勒电容功率器件，目的是降低Trench IGBT寄生电容和短路电流。
为了实现上述目的，本发明采取的技术方案为：低米勒电容功率器件，包括硅片、分段沟槽栅和多晶硅平面栅极，分段沟槽栅按规定间隔设置多个，多晶硅平面栅极将所有分段沟槽栅连接在一起，多晶硅平面栅极设置于所述硅片的上表面。
相邻两个所述分段沟槽栅之间为Pwell区，在Pwell区注入N型离子形成N型源区，分段沟槽栅外侧为浮空P区。
所述多晶硅平面栅极将所述硅片的上表面全部覆盖。
本发明还提供了一种低米勒电容功率器件的制造方法，包括步骤：
S1、提供硅片，在硅片上淀积TEOS膜，然后制备第一硬掩膜层；
S2、刻蚀第一硬掩膜层，形成沟槽；
S3、去除第一硬掩膜层，然后在沟槽内生长栅氧化层，然后淀积第一多晶硅，填充沟槽；
S4、对第一多晶硅进行回刻处理；
S5、生长衬垫氧化层，然后淀积第二硬掩膜层，然后在第二硬掩膜层上刻蚀开窗口至暴露出衬垫氧化层；然后刻蚀衬垫氧化层，淀积第二多晶硅，第二多晶硅与所有沟槽内的第一多晶硅相连；
S6、形成Pwell区、浮空P区和N+源区；
S7、形成正面金属；
S8、在硅片背面形成场终止层、集电极和背面金属。
所述步骤S6中，首先进行P型离子注入，经过高温推结形成Pwell区406和浮空P区；然后进行N型离子注入，形成N+源区。
所述步骤S7中，首先淀积层间介质409，进行光刻形成接触孔窗口，然后进行接触孔刻蚀，接触孔深度保证接触到Pwell区；然后注入p+并激活P+型掺杂区，最后通过溅射形成正面金属。
所述步骤S8中，首先在所述硅片背面注入N型杂质形成场终止层，然后注入P型离子，形成集电极，最后形成背面金属。
本发明的低米勒电容功率器件，降低沟道密度，短路电流也随之降低；栅极变短，寄生电容减小，器件开关损耗降低，整体性能提高。
附图说明
本说明书包括以下附图，所示内容分别是：
图1是低电容IGBT器件的掺杂以及栅极结构图；
图2是图1中沿AA’方向结构剖面图；
图3是图1中沿BB’方向结构剖面图；
图4是图1中沿CC’方向结构剖面图；
图5是图1中沿DD’方向结构剖面图；
图6是图1中沿EE’方向结构剖面图；
图7a-图7h是低电容IGBT器件制造过程示意图；
图8是实施例一低电容IGBT器件的掺杂以及栅极结构图；
图9是图8中沿AA’方向结构剖面图；
图10是图8中沿BB’方向结构剖面图；
图11是图8中沿CC’方向结构剖面图；
图12是图8中沿DD’方向结构剖面图；
图13是图8中沿EE’方向结构剖面图；
图14是实施例二低电容IGBT器件的掺杂以及栅极结构图；
图15是图14中沿AA’方向结构剖面图；
图16是图14中沿BB’方向结构剖面图；
图17是图14中沿CC’方向结构剖面图；
图18是图14中沿DD’方向结构剖面图；
图19是带浮空P型区域的Trench IGBT结构图；
图20是Trench IGBT寄生电容分布图；
图中标记为：
401、硅片；402、第一硬掩膜层；403、栅氧化层；404、第一多晶硅；405、衬垫氧化层；406、Pwell区；407、浮空P区；408、N+源区；409、层间介质；410、P+型掺杂区；411、正面金属；412、场终止层；413、集电极；414、背面金属。
具体实施方式
下面对照附图，通过对实施例的描述，对本发明的具体实施方式作进一步详细的说明，目的是帮助本领域的技术人员对本发明的构思、技术方案有更完整、准确和深入的理解，并有助于其实施。
需要说明的是，在下述的实施方式中，所述的“第一”和“第二”并不代表结构和/或功能上的绝对区分关系，也不代表先后的执行顺序，而仅仅是为了描述的方便。
如图1至图6所示，本发明提供了一种低米勒电容功率器件，包括硅片、分段沟槽栅和多晶硅平面栅极，分段沟槽栅按规定间隔设置多个，多晶硅平面栅极将所有分段沟槽栅连接在一起，多晶硅平面栅极设置于硅片的上表面。
具体地说，发明提供的低米勒电容功率器件其掺杂以及栅极结构如图1所示，其主要特征为器件的栅极由两部分组成，一部分是按照一定规则排布的分段沟槽栅；另外一部分是用于将所有分段式沟槽栅连接在一起的多晶硅平面栅极，多晶硅平面栅极309位于硅片301的上表面上。如图2所示，相邻两个分段沟槽栅304之间为Pwell区306，在Pwell区306注入N型离子形成N型源区308，分段沟槽栅304外侧为浮空P区307。
如图3所示，分段的栅极结构通过平面栅极结构相连接。
如图4所示，多晶硅平面栅极将硅片的上表面全部覆盖。
本发明还提供了一种低米勒电容功率器件的制造方法，包括如下的步骤：
S1、提供硅片401，在硅片401上淀积TEOS膜，然后制备第一硬掩膜层402；
S2、刻蚀第一硬掩膜层402，形成沟槽；
S3、去除第一硬掩膜层402，然后在沟槽内生长栅氧化层403，然后淀积第一多晶硅404，填充沟槽；
S4、对第一多晶硅404进行回刻处理；
S5、生长衬垫氧化层405，然后淀积第二硬掩膜层，然后在第二硬掩膜层上刻蚀开窗口至暴露出衬垫氧化层405；然后刻蚀衬垫氧化层405，淀积第二多晶硅，第二多晶硅与所有沟槽内的第一多晶硅404相连，如图7e所示；
S6、形成Pwell区406、浮空P区407和N+源区408；
S7、形成正面金属411；
S8、在硅片401背面形成场终止层412、集电极413和背面金属414。
具体地说，如图7a所示，在上述步骤S1中，首先在硅片401上淀积TEOS膜，然后退火形成第一硬掩膜层402。
如图7b所示，在上述步骤S2中，刻蚀第一硬掩膜层402并刻蚀出沟槽。
如图7c所示，在上述步骤S3中，首先去除第一硬掩膜层402，然后生长栅氧化层403，淀积第一多晶硅404。
如图7d所示，在上述步骤S4中，首先4光刻刻蚀第一多晶硅404，然后对第一多晶硅404进行回刻处理，去除沟槽外的多晶硅及栅氧化层。
如图7f所示，在上述步骤S6中，首先进行P型离子注入，经过高温推结形成Pwell区406和浮空P区407；然后进行N型离子注入，形成N+源区408。
如图7g所示，在上述步骤S7中，首先淀积层间介质409，进行光刻形成接触孔窗口，然后进行接触孔刻蚀，接触孔深度保证接触到Pwell区406；然后在接触孔进行离子注入，接触孔中注入p+并激活P+型掺杂区410，最后通过溅射形成正面金属411，正面金属411与第二多晶硅和P+型掺杂区410接触。
如图7h所示，在上述步骤S8中，首先在硅片401背面注入N型杂质形成场终止层412，然后注入P型离子，在场终止层412上形成集电极413，最后在集电极413上形成背面金属414。
实施例一
如图8至图13所示，本实施例提供了一种低电容IGBT器件。沿AA’方向剖面结构如图9所示，此部分结构与传统浮P区IGBT结构无差异；沿BB’方向剖面结构如图10所示，沿CC’方向剖面结构如图11所示，这两部分结构将所有的分段栅极用多晶硅平面栅极相连，图12所示展示了沿着DD’方向上的剖面结构图，分段沟槽栅和平面栅由多晶硅304相连接。
本实施例中，栅极分段式排布降低了器件沟道密度及米勒电容；分段式沟槽栅排布减小了器件的米勒电容，降低器件开关损耗；在短路情况下，较小的米勒电容使栅极电压过充减小，在沟道密度合适的情况下提升器件短路能力。
实施例二
如图14至图18所示，本实施例提供了一种低电容IGBT器件。原胞区内栅极为规律分段式排布，栅极与栅极之间由规律分段式多晶硅相连，如图14所示。图15所示原胞结构中两个栅极中间夹着一个Pwell区606及N+源区608；栅极两侧为浮空P区607；背面形成filedstop层612及P+集电极613；沿CC’方向剖面图如17所示，两个分段式沟槽栅极由平面栅极相连接；沿DD’方向器件掺杂分布如图18所示，Pwell区606内形成N+源区608。
本实施例中，栅极分段式排布降低了器件沟道密度及米勒电容；分段式沟槽栅排布减小了器件的米勒电容，降低器件开关损耗；在短路情况下，较小的米勒电容使栅极电压过充减小，在沟道密度合适的情况下提升器件短路能力。
以上结合附图对本发明进行了示例性描述。显然，本发明具体实现并不受上述方式的限制。只要是采用了本发明的方法构思和技术方案进行的各种非实质性的改进；或未经改进，将本发明的上述构思和技术方案直接应用于其它场合的，均在本发明的保护范围之内。
Claims (7)
1.低米勒电容功率器件，包括硅片，其特征在于，还包括分段沟槽栅和多晶硅平面栅极，分段沟槽栅按规定间隔设置多个，多晶硅平面栅极将所有分段沟槽栅连接在一起，多晶硅平面栅极设置于所述硅片的上表面。
2.根据权利要求1所述的低米勒电容功率器件，其特征在于，相邻两个所述分段沟槽栅之间为Pwell区，在Pwell区注入N型离子形成N型源区，分段沟槽栅外侧为浮空P区。
3.根据权利要求1或2所述的低米勒电容功率器件，其特征在于，所述多晶硅平面栅极将所述硅片的上表面全部覆盖。
4.权利要求1至3任一所述的低米勒电容功率器件的制造方法，其特征在于，包括步骤：
S1、提供硅片，在硅片上淀积TEOS膜，然后制备第一硬掩膜层；
S2、刻蚀第一硬掩膜层，形成沟槽；
S3、去除第一硬掩膜层，然后在沟槽内生长栅氧化层，然后淀积第一多晶硅，填充沟槽；
S4、对第一多晶硅进行回刻处理；
S5、生长衬垫氧化层，然后淀积第二硬掩膜层，然后在第二硬掩膜层上刻蚀开窗口至暴露出衬垫氧化层；然后刻蚀衬垫氧化层，淀积第二多晶硅，第二多晶硅与所有沟槽内的第一多晶硅相连；
S6、形成Pwell区、浮空P区和N+源区；
S7、形成正面金属；
S8、在硅片背面形成场终止层、集电极和背面金属。
5.根据权利要求4所述的低米勒电容功率器件的制造方法，其特征在于，所述步骤S6中，首先进行P型离子注入，经过高温推结形成Pwell区406和浮空P区；然后进行N型离子注入，形成N+源区。
6.根据权利要求4或5所述的低米勒电容功率器件的制造方法，其特征在于，所述步骤S7中，首先淀积层间介质409，进行光刻形成接触孔窗口，然后进行接触孔刻蚀，接触孔深度保证接触到Pwell区；然后注入p+并激活P+型掺杂区，最后通过溅射形成正面金属。
7.根据权利要求4或5所述的低米勒电容功率器件的制造方法，其特征在于，所述步骤S8中，首先在所述硅片背面注入N型杂质形成场终止层，然后注入P型离子，形成集电极，最后形成背面金属。
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