TW588356B - Semiconductor memory device having an overwriting bit line amplifier - Google Patents

Description

588356 玫、發明說明： 本發明係關於半導體記憶裝置，特別係關於為改善位元 線檢測放大器之讀取速度，於記憶核部採用超頻方式時之 位元線平衡電位之修正。本發明可應用於例如記憶體積體 電路、邏輯混載半導體記憶體等。 先前技術 動態隨機存取記憶體（DRAM)中，從記憶胞而來之微小訊 號貝料之頃取 '放大及還原，係藉由位元線檢測放大器進 仃。為改善位元線檢測放大器之讀取速度，採用於胞資料 放大初期，以較還原電位為高之電壓（超頻電壓）驅動位元 泉祅測放大态，高速進行資料放大之超頻方式之，已 揭示於特開2002-25264號公報。 一上述公報所揭示之_财，於胞資料讀取之初期階段， :一，加幸乂延原電位為鬲之超頻電壓於p型檢測放大器，以 門超乂、動作藉此可加速判斷檢測位元線電位之動態時 二=吏停止超頻動作，藉由供給還原電位於以超頻電位 元線，讓位元線電位可於還原電位安定。其次， ix元線對以預方當泰 识无包包位預无電且平衡。 惟隨dram之高速化， 而使得動作期間縮短時為為某^^述之讀取動化之高速化 期間亦將減少。其結果將使；^泉於還原電位安定化之 電之高電位側位元線，與以供猎由超頻動作而以高電位充 線，其電位平衡時之位㈣=電位充電之低電位側位元 電位上升影響。因此 到隨超頻動作而造成之 h時义位元線電位，將較位元線 588356 對之還原電位之中間值為高。 平衡後之位元線對中任一方之位元線電位’可使用於其 次 < 循環中讀取胞資料時之參照電位。因此，受到因超頻 動作而造成之電位上升影響之結果，於位元線對之電位= 高之狀態下進行胞資料讀取動作時，資料“丨，，之讀取邊界= 減少:、將無法正確地讀取胞資料。因,匕，過去—直希望:: 改善该種情況。 發明内容 本發明之目的係提供一種半導體記憶體，其係可調耆藉 由採用超頻方式之位元線檢測放大器，讀取位元線電位= 位元線參照電位，且即使縮短讀取動作之循環，亦可正= 地讀取胞資料者。 依據本發明可提供一種半導體記憶體，其包含：複數之 記憶胞；複數之位元線對，其係連接前述複數之記憶胞者'· 複數 < 位元線檢測放大器，其係連接前述複數之位元線 對，將可述複數之各位元線對電位分別放大者；超頻電位 產生電路’其係產生超頻電位者；第说測放大器驅動器， 其係連接可述複數之各位元線檢測放大器及前述超頻電位 產生，電路’將前述超頻電位輸出至前述位元線檢剛放大器 2 ,罘2檢測放大器驅動器，其係連接前述位元線檢測放大 器與特定電位，將前述特定電位輸出至前述位元線檢測放 大器者i複數之位元線預充電.平衡電路，其係連接前述複 數^H線對與預充電電位，將前述複數之各位元線對藉 由前述預充電電位預充t，且#各位元線對之電位平衡 舍’及y 1個之放電電路，其係與前述複數之位元線對結 合’將刖述複數之位元線對之電位於放電電位放電者。 實施方式 ' "'、、圖式將本發明藉由實施例而詳細說明。此外， 於王4圖式中相對應之處使用相同符號，以避免重複說明。 (第1實施例） 圖係表示具有512M位元記憶容量，採用超頻方式之 pRAM晶片10全體之圖案配置。 於該晶片10 ’設置16個分別具有32M位元記憶容量之32M 位元陣列11。 圖2A係由圖1中取出1個32M位元陣列11並擴大表示。各 32M位元陣列11中，128個分別具有256k位元記憶容量之子陣 列12 ’以16列X 8行之矩陣狀排列。之後於該行方向之一端 側設置主要列解碼器（MRD)之陣列13。32M位元陣列11全體-具有8k條之字元線（伙字元線）及4k條之位元線（4k位元線）。 圖2B係由圖2A中之32M位元陣列11取出1個子陣列12及其 阄邊電路，表示擴大之圖案配置。 子陣列12中，於具有256k位元記憶容量之胞陣列（256k胞 陣列）14之行方向兩端部，分別設置以複數之分段列解碼器 陣列狀排列之分段列解碼器陣列15 ;且於列方向之兩端 部，分別設置以複數之位元線檢測放大器陣列狀排列之倍 元線檢測放大器陣列16。此外’ 17係分段列解碼器陣列15 與位元線檢測放大器陣列16交差之交差區域’於合計4處之 各交差區域17，分別設置控制位元線檢測放大器陣列與分 588356 段列解碼器之電路。 圖3係舲圖2B中位元線檢測放大器16 一部份電路取出表 之方塊圖。此外，圖4係圖3所示之電路與胞陣列一同表 示之電路圖。 糸圖3及圖4中，k元線對2〇係包含：與外部〗/〇以真值對 應之位兀線BL—T，及與外部1/〇以偽值對應之位元線bl—c。 於子陣列12中雖設置複數之位元線對，於圖4中僅表示一個 位儿線對20。於構成位元線對2〇之位元線虹_丁及BL—c分別 連接複數炙1己憶胞21。於圖4中為方便，表示於位元線BL_T 及BL—C分別連接1個記憶胞21之狀態。各記憶胞21連接字元 線。圖4中’與位元線BL-T連接之記憶胞21連接字元線 WL—Ν’與位το線BL—C連接之記憶胞21連接字元線WL—N+卜

位兀線對20與位元線檢測放大器（S/A) 22連接。位元線檢 測放大备22係由P型檢測放大器（p_s/A) 23&N型檢測放大器_ (N-S/A) 24所構成。p型檢測放大器23係以2個pM〇SFET (?型 金氧半場效呢晶體）所構成。p型位元線檢測放大器23係透 過P型檢測放大器驅動線（SAp) 25與p型檢測放大器驅動器 (PSD) 26連接。且P型檢測放大器23透過p型檢測放大器驅動 器26被供給正電荷。N型檢測放大器24係以2個nm〇sfet (N 型金氧半場效電晶體）所構成。N型位元線檢測放大器以係 透過N型檢測放大器驅動線（SAN) 27與N型檢測放大器驅動 (NSD) 28連接。且n型檢測放大器24透過n型檢測放大器 驅動器28被供給負電荷。 P型檢測放大器26具有超頻用PM〇SFE丁，其係透過超頻控 588356 制訊號線29將超頻控制訊號/0D供給至閘極電極者。超頻用 PMOSFET之源極·汲極間電流通路，係***超頻電位產生電 路30之輸出節點與P型檢測放大器驅動線25之間。超頻電位 產生電路30係產生較位元線對20之還原電位為高之超頻電 位。

N型檢測放大器驅動器28具有檢測用NMOSFET，其係透過 檢測驅動控制信號線31將檢測驅動控制信號SD供給至閘極 電極者。檢測用NMOSFET之源極·汲極間電流通路，係*** N型檢測放大器驅動線27與接地線之間。接地線係與接地電 位GND連接。 於晶片内設置位元線檢測放大器22之檢測放大器區域， 除位元線檢測放大器22之外，設置將位元線對20預充電·平 衡之位元線預充電·平衡電路（EQL) 32。位元線平衡電路32 包含預充電電路33及平衡電路34。進一步本實施例中於檢-測放大器區域附加使位元線對20放電之放電電路（DSC) 35。

預充電電路33之構成係包含：位元線預充電電位線36， 其係供給位元線預充電電位VBLEQ者；及NMOSFET 37、38， 其係分別於位元線BI^T及BL_C之間***源極·汲極間電流 通路者。兩NMOSFET 37、38之閘極電極與供給位元線預充 電控制訊號EQLCN之預充電控制訊號線39連接。 平衡電路34係由於位元線BL—T、BL_C間***源極·汲極闓 電流通路之NMOSFET 40所構成。該NMOSFET 40之閘極電極 與供給位元線平衡控制訊號BLEQL之平衡控制訊號線41連 接0 -10- 預充電電路33係藉由預充電控制訊號線39所供給之位元 線預充電控制訊號EQLCN控制預充電動作，平衡電路34係 藉由平衡控制訊號線41所供給之位元線平衡控制訊號 BLEQL控制平衡動作。 放電電路35係設置於預充電·平衡電路32之附近。放電電 路35之構成係包含：位元線對2〇 ;及2個nm〇sfet 42、〇， 其係於較位元線之還原電位為低電位之放電電位，例如與 接地電位GND之間分別***源極·沒極間電流通路者；個別 之閘極電極係藉由放電控制訊號線44所供給之放電控制訊 號DSC控制放電動作。 圖5係表示於具有圖4所示電路之DRAM中，由記憶胞讀取 貝料1 (頃取1 )時動作波形之一例。此外圖6相同地，係 表示讀取資料“〇，，（讀取“〇，，）時動作波形之一例。進一步圖7 係表示圖5及圖6所示動作與控制訊號時間測定。 _ 此處於圖7中之超頻控制訊號〇d、放電控制訊號Dsc、位 元線平衡控制汛號BLEQL、及位元線預充電控制訊號Eqln 均係以真值所表現。 圖5及圖6中，1係寫入資料“丨，，之胞電容之存儲器節點 (SN一H)之電位；2係寫入資料“〇，，之胞電容之存儲器節點 (SN—L)之電位；3係讀取資料“1”之位元線（BL_T)之電位；4 係讀取資料“0”之位元線（BL__C)之電位；5係P型檢測放大番 驅動器26之輸出節點SAP_p之電位；6係n型檢測放大器驅動 器28之輸出節點SAN-N之電位；及7係字元線WL之電位。 如圖7所示，動作期間開始時，字元線WL之電位上升， 選擇β己憶胞’由胞電容之存儲器節點將資料讀取至位元線 對。之後，超頻控制訊號〇D被啟動。控制訊號〇D被啟動之 期間’於ρ型檢測放大器驅動器26内之超頻用pM〇SFET之閘 極私極輸入L等級之訊號，該pM〇SFET係導通。藉此，超 頻電位產生電路30所產生之較還原電位為高之超頻電位， 輸出至P型檢測放大器驅動線25，P型檢測放大器23藉由超 頻電位而驅動。此外，超頻控制訊號㈤被啟動之期間中， 於N型檢測放大器驅動器28内之檢測用NM〇SFETi閘極電 極輸入H等級之檢測驅動控制訊號SD，該NMOSFET亦係導 通藉此將接地電位輸出至N型檢測放大器驅動線27，N 土松測放大态24藉由接地電位而驅動。亦即p型檢測放大器 驅動态26及N型檢測放大器驅動器28，係與超頻電位及接地 黾位之㈣出大致於相同時點開始。此外，動作期間終了時， P型檢測放大器驅動器26及N型檢測放大器驅動器28，係與· 超頻電位及接地電位之輸出大致於相同時點停止。 動作期間、、’；了後之預充電期間中，放電控制訊號DSC及位 疋線平衡控制訊號BLEQL分別啟動。預充電期間終了後， 放電控制訊號DSC變為非啟動狀態，位元線預充電控制訊號 EQLCN則被啟動。 亦即圖7中’於字元線WL之電位升高前，位元線平衡控 制訊唬BLEQL與位元線預充電控制訊號eqlcn變為非啟毚 狀態，字元線机之電位升高後，胞資料傳送至位元線。之 後/ 土仏放大器23藉由較還原電位為高電位之超頻電位 ^動彳软’則放大器24藉由接地電位而驅動，且位元線 -12- 588356 對20間之電位差加大。此時，因P型檢測放大器23藉由較還 原電位為高電位之超頻電位而驅動，故由存儲器節點所讀 取之資料“ 1”於位元線上，上升至充份之高電位。此時，於 被讀取資料原本之記憶胞之存儲器節點，資料“ 1”將被還 原。此外，透過未示於圖之資料I/O電路，被檢測之資料輸 出至記憶體外部。之後，於還原資料“ Γ之存儲器節點電位 1被充份充電之時點，超頻動作終了，其次進行位元線對20 之平衡動作及放電動作。 藉由超頻動作，位元線對中讀取資料“ 1”侧之位元線電位 BL—Η上升至相當之高電位。此時藉由放電動作，包含上升 至高電位之位元線之位元線對電位將被放電。亦即於預充 電期間，放電控制訊號DSC將變為“Η”等級，放電電路35内 之2個NMOSFET 42、43將導通，位元線對20將被放電至接地 電位。此外於預充電期間，由平衡控制訊號線41所供給之_ 位元線平衡控制訊號BLEQL亦變為“H”等級，平衡電路34内 之NMOSFET 40將導通。藉此，位元線BL—T、BL—C將短路。 亦即，於預充電期間，位元線BL—T、BL_C^f以短路之狀態 急速放電。之後，藉由調整放電控制訊號DSC之“H”等級期 間，可將位元線放電後之位元線參照電位，修正至與之後 之位元線預充電電位一致。圖5至圖7中，該修正後之電位 差以放電等級表示之。 ^ 之後，放電控制訊號DSC為非啟動狀態，且位元線預充電 控制訊號EQLCN為啟動。藉此，預充電電路33内之NMOSFET 37、38導通，位元線BI^T及81^_(：藉由位元線預充電電位 -13- 588356 VBLEQ預充電。該預充電之時，因位元線BL—丁及BL_C預先 修正至位元線參照電位，故位元線BL_T& BL_C之電位將快 速地安定於位元線參照電位。 此外於圖7中，雖亦於放電控制訊號DSC變為非啟動狀態 後，將位元線平衡控制訊號BLEQL變為啟動狀態，惟於放 電控制訊號DSC變為非啟動狀態時，亦可同時將位元線平衡 控制訊號BLEQL同時變為非啟動狀態。 · 圖8係為將示於圖7中之各控制訊號分別調整至所希望之 時點並產生之複數定時產生電路中，以1個作為代表而表 示。 圖8之定時產生電路51，其構成係包含：正反器電路52， 其係由2個雙輸入NAND閘極而成者；延遲電路53，其係由 電阻R及MOS電容C而成者；及2個變流器電路54、55。 圖9係表示圖8之定時產生電路51其動作之一例。於輸穴… 訊號“輸入”下降至“L”等級後將輸出訊號“輸出”上升至“H” 等級，之後延遲電路53僅於訊號通過為止之時間Td，將輸 出訊號“輸出”維持於“H”等級。 此時延遲電路53，可將電阻R之電阻值與MOS電容C之電 容值應所需而改變，雖未圖示，但可使用由金屬路線、電 晶體而成之開關或保險絲等，可使電路連接變更地構成。 藉由改變該電阻值與電容值，實際裝置之評價上，可適 當地調整時點。例如於圖7中所示，藉由將超頻控制訊號〇D 之降低，或放電控制訊號DSC之降低時點改變，調整超頻控 制訊號0D或放電控制訊號DSC之“H”等級（啟動）期間，可將 -14- 588356 位元線之平衡電位調整至期望值。 (後，為將位元線平衡電位與該平衡電位之期妙一 致，參照圖‘1〇而調整以後述之位元線預充電：-所產生 < 位元線預充電電位vbleq。 ^ ^ 圖10係表示為使位元線平衡電位變為所希望 正、生位元線預充電電位VBLEQ之位元線預充雷泰 生電路之一例。 兒电位產 於該位元線預充電電位產生電路61中，生成由電源 VCC而來之2個相異之參照電壓νι、v2，並設置包含串聯、 接3個兒阻之電阻分壓電路62。進一步於位元線預充電電什 產生電路61中，設置第1、第2電壓比較電路（運算放大哭 63、64、驅動用PM〇SFET 65及nm〇sfet 66。於第i電壓比車— 電路63之非反轉輸入端（+ )輸入位元線預充電電位線36之# 位VBLEQ，於反轉輸入端㈠輸入參照電壓v卜該第丨電壓= 較電路63之輸出電位係輸入至驅動用PMOSFET 65之鬧極兩 極。驅動用PMOSFET 65之源極·汲極間電流通路，係***= vcc節點與位元線預充電電位線36之間。 : 第2電壓比較電路64之非反轉輸入端（+ )輸入位元線預充 電電位線36之電位VBLEQ，於反轉輸入端㈠輸入參照電壓 V2。该第2電壓比較電路64之輸出電位係輸入至驅動用 NMOSFET 66之閘極電極。驅動用nm〇SFET 66之源極·沒極聞 電流通路，係***於位元線預充電電位線36與vss節點之 間。 於圖10所示之位元線預充電電位產生電路61中雖未圖 15 588356 示，惟係使用金屬線路、電晶體而成之開關或保險絲等， 可改變電阻分壓電路62之電壓分割比地構成。因此，藉由 應必要而改變電壓分割比，可將位元線預充電電位VBLEQ 調整至期望值。 依據關於第1實施例之DRAM，因將位元線檢測放大器 22，特別為P型檢測放大器23藉由超頻電位驅動，將讀取資 料“ 1”等級側之位元線電位充份上升，故可加速資料之檢測 時點。並且資料檢測後，一面藉由放電電路35將位元線對 放電並一面藉由平衡電路34進行位元線對之平衡，故可將 位元線對20之電位調整至與位元線參照電位一致。因此， 即使縮短讀取動作之循環，亦可正確地讀取胞資料。 此外，即使於讀取資料“ 1”、“0”任一方之讀取邊界較少 之情形，藉由位元線對20之放電時點或位元線預充電電位 之調整，因可調整其次讀取動作循環之位元線參照電位^ · 故可作為讀取邊界。 (第2實施例） 圖11係表示第2實施例之DRAM—部份電路之構成。 於圖11中，放電電路35之構成係包含NMOSFET 45，其係 於為供給位元線預充電電位VBLEQ之位元線預充電電位線 36，與放電電位（GND)之間***源極·汲極間電流通路者。 NMOSFET 45之閘極電極與放電控制訊號線44連線。 ^ 該第2實施例之情形與第1實施例之情形相同，放電電路 35係對應每個位元線對設置。惟與第1實施例相異，放電電 路35係以1個NMOSFET 45所構成，且NMOSFET 45係連接於位 -16- 588356 元、、泉預充電電位線36與接地電位之間。 圖U之電路所使用之各控制訊號時點，相較於第丨實施 列’基本上均相同。惟圖u之情形下，因NMOSFET45與位 疋線預充電電位線36連接，為使得於放電電路35動作之期 間中k 7C線預充電電路33亦動作，而改變位元線預充電控 制訊號EQLCN之時點。 、依據該構成，於預充電期間之初期，藉由放電電路35, 透過位兀線預充電電位線36可進行位元線對2〇之放 作。 如此將位元線對20之電位放電，並修正位元線對2〇之平 衡電位，故可得到與第1實施例相同之效果。 進一步依據第2實施例，相較於第丨實施例，可得到放電 用MOSFET數目減半之效果。 私 (第3實施例） _ 圖12係表示第3實施例之DRAM—部份電路之構成。 第1及第2實施例中，已說明關於放電電路35對應每個位 元線對而設置之情形。惟該第3實施例中，於每個複數之位 元線對設置1個放電電路35。與第2實施例之情形相同，各 放電電路35係以1個NMOSFET 45構成。 圖13A至圖13C係表示圖12中所示之放電電路35，於檢測 放大器之陣列内分散設置之狀態。亦即圖13A係將圖1中戶庄 示之32M位元陣列11 一邵份取出並擴大表示。此外，將圖13a 中之位元線檢測放大器陣列16取出並擴大後，示於圖i3B。 進一步將圖13B中分別1個位元線檢測放大器32及放電電路 -17- 588356 35取出，擴大後示於圖13C。 依據第3實施例，基本上藉由與第2實施例相同之動作可 得到相同之效果，此外相較於第2實施例，因放電用 NMOSFET 45之數可大幅減少，故可縮小配置面積。 (第4實施例） 圖14係表示第4實施例之DRAM—部份電路之構成。 該第4實施例中與第3實施例相同，係於每個複數之位元 線對設置1個放電電路35之例。惟相異於第3實施例，於位 元線預充電電位線36開始被分歧之位元線預充電電位線36a 之途中，***由NMOSFET 46構成之開關電路47。於NMOSFET 46之閘極電極供給位元線平衡控制訊號BLEQL。 圖14所示之電路相較於圖12所示之第3實施例之電路，接 下來之（1)、（2)相異，其他部份則相同。 ， (1) 於位元線預充電電位線36a之途中，於較放電電路35之… 連接節點距位元線預充電電位線36為近之側，***開關電 路47。該開關電路47係以位元線平衡控制訊號BLEQL控制， 於放電控制訊號DCS啟動期間變為關狀態。· (2) 位元線預充電控制訊號EQLCN與位元線平衡控制訊號 BLEQL由相同線路41所供給，亦即預充電電路33與平衡電路 34可共同以位元線平衡控制訊號BLEQL控制。 圖14電路之動作，參照圖12相較於前述電路之動作，基 本上雖為相同，惟預充電電路33與平衡電路34以相同時點 控制之點，與於放電電路35動作時將開關電路47控制為關 狀態之點相異。 -18- 588356 藉此於透過位元線預充電·平衡電路32之位元線對20之 預充％平衡動作時初期，藉由放電電路35，可透過位元線 預充電電位線36a進行位元線對2〇之放電動作。於該放電動 作時’因開關電路47控制於關狀態，故可防止放電動作通 過位7C線預充電訊號線36而影響其他電路。 圖15A至圖15C係表示圖14中所示之放電電路35 ,於檢測 : 放大时之陣列内分散設置之狀態。亦即圖係將圖1中所 不足32M位元陣列n_部份取出並擴大表示。此外，將圖 中之位元線檢測放大器陣列16取出並擴大後，示於圖ΐ5β。 進步將圖15B中分別1個位元線檢測放大器32、放電電路 35、及開關電路47取出，擴大後示於圖15C。 依據第4實施例，基本上藉由與第3實施例相同之動作可 得到相同效果之外，可防止放電電路35之動作通過位元線 預充電訊號線36而影響其他電路，並且因可省略預充電電· 路33專用之位元線預充電控制訊號線，故相較於第3實施例 之電路’線路之數目可減少一個。 此外如上述第4貫施例所示之時點控制預充電電路與 平衡電路34時，可依舊利用第i至第3實施例之線路，並由 個別足線路供給控制預充電電路33之位元線預充電控制咴 號，及控制平衡電路34之位元線平衡控制訊號亦可。 其餘優點及變化可藉該技藝上之技術輕易達成。故本發 明（範圍極廣，不限於本處所述之特定細節及其實行ς 態。如附加請求項及其等價者所定義，其餘變化亦可基於 相同於本發明之精神及一般性之發明概念。 ； -19· 588356 圖式簡單說明 圖1係表示關於本發明第1實施例之DRAM晶片全體之圖 案配置。 圖2A係將圖1之DRAM—部份擴大表示之圖案配置圖。 圖2B係將由圖2A之DRAM取出1個子陣列及其周邊電路表 示之圖案配置圖。 圖3係將圖2B子陣列之一部份電路構成取出表示之方塊 圖。 圖4係表示圖3所示之電路及胞列陣構成之電路圖。 圖5係表示圖4所示之電路動作一例之波形圖。 圖6係表示圖4所示之電路動作其他例之波形圖。 圖7係表示综合圖5及圖6所示之動作之波形圖。 圖8係表示為產生如圖7所示之各控制訊號之定時產生電 路其一構成之電路圖。 — 圖9係圖8之定時產生電路其輸出入訊號之波形圖。 圖10係表示設置於圖4中電路之位元線預充電電位產生 電路一例之電路圖。 圖11係將關於本發明第2實施例之DRAM子陣列之一部份 電路構成取出表示之電路圖。 圖12係將關於本發明第3實施例之DRAM子陣列之一部份 電路構成取出表示之電路圖。 _ 圖13A係將第3實施例之DRAM子陣列之一部份電路構成 取出表示之圖案配置圖。 圖13B係將圖13A子陣列之一部份擴大表示之圖案配置 -20- 588356 圖。 圖13C係將圖13B電路之一部份取出表示之電路圖。 圖14係將關於本發明第4實施例之DRAM子陣列之一部份 電路構成取出表示之電路圖。 圖15A係將第4實施例之DRAM子陣列之一部份電路構成 取出表示之圖案配置圖。 圖15B係將圖15A子陣列之一部份擴大表示之圖案齡 圖。 圖15C係將圖15B電路之一部份取出表示之電路圖。 圖式代表符號說明 10 DRAM晶片 11 32M位元陣列 12 子陣列 13 主要列解碼器陣列 14 胞陣列 15 分段列解碼器陣列 16 位元線檢測放大器陣列 17 交差區域 20 位元線對 21 記憶胞 22 位元線檢測放大器 23 P型位元線檢測放大器 24 N型位元線檢測放大器 25 P型檢測放大器驅動線 26 P型檢測放大器驅動器 588356 27 N型位元線檢測放大器驅動線 28 N型檢測放大器驅動器 29 超頻控制訊號線 30 超頻用電位產生電路 31 檢測驅動控制訊號線 32 位元線預充電·平衡電路 33 預充電電路 34 平衡電路 35 放電電路 36, 36a 預充電電位線

37, 38, 40, 42, 43, 45, 46 NMOSFET 39 預充電控制訊號線 41 平衡控制訊號線 44 放電控制訊號線 47 開關電路 51 時點產生電路 52 正反器電路 53 延遲電路 54, 55 變流器 61 位元線預充電電位產生電路 62 電阻分壓電路 63，64 電壓比較電路

65 驅動用PMOSFET

66 驅動用NMOSFET -22-

Claims (1)

1. 588356 拾、申請專利範圍： 1· 一種半導體記憶裝置，其特徵在於包各： 複數之記憶胞； 複數之位元線對’其係連接前述複數之記憶胞者； 放大n ’其係連接前述複數之位天 線對，將前述複數之各位元線對々 欠野 < 電位分別放大者； 超頻電位產生電路，其係產生超頻電位者，· 第1檢測放大器驅動器，JL佶f棄拉、， /、你連接珂述複數之各位元轉 檢測放大器與前述超頻電位產生 ⑽、，，， 压王包路，將丽述超頻電位 輸出至則述位元線檢測放大器者； 大器驅動器，錢連接前述位元線檢測放大 放大哭者· 铷出至則述位兀線檢測 複數之位元線預充電.平衡電路，其係連接前述複數之 位凡線對與預充電電位’將前述複數之各位元線 前述預充電電位預充電，且將各位元線對之電位平彳_ 及至少1個之放電電路，其係與前述複數之位元線土 合，將前述複數之位元線對之電位於放電電位放了 2·如申請專利範圍第i項之半導體記憶裝置，其中前述超頻 電=產生電路係產生較前述複數之位元線對之還原電位 為咼電位之前述超頻電位。 、 3·如申請專利範圍第丨項之半導體記憶裝置，其中前 電位係接地電位。 电 4.如申請專利範圍第i項之半導體記憶裝置，其中前述超頻 電位係較前述預充電電位為高電位。 5·如申請專利範圍第丨項之半導體記憶裝置，其中進一步包 含產生前述預充電電位之預充電電位產生電路，前述= 充電電位產生電路係包含調整前述預充電電位之功能p 6·如申請專利範圍第1項之半導體記憶裝置，其中前述複數 之位元線檢測放大器個別係包含： 第1檢測放大器，其係連接前述複數之位元線對中所對 應又位元線對，與前述第丨檢測放大器驅動器者； 及第2檢測放大器，其係連接前述複數之位元線對中所 對應之位元線對，與前述第2檢測放大器驅動器者。 7·如申請專利範圍第6項之半導體記憶裝置，其中前述第工 檢測放大器包含2個PMOSFET (P型金氧半場效電晶體）， 則述第2檢測放大器包含2個NM〇SFET (N型金氧半場嗖 電晶體）。 ' 8_如申請專利範圍第1項之半導體記憶裝置，其中前述第^ 檢測放大器驅動器與前述第2檢測放大器驅動器大致於 相同時點，開始前述超頻電位及前述特定電位之輪出， 並於特定期間後分別停止輸出。 9.如申請專利範圍第6項之半導體記憶裝置，其中： 前述第1檢測放大器驅動器係包含PM0SFET，其包含第 1電流通路，並於前述超頻電位產生電路與前述第丨檢測 放大器之間***前述第1電流通路； 前述第2檢測放大器驅動器係包含NM〇SFET，其包含第 2電流通路，並於前述第2檢測放大器與前述特定電位之 588356 間***前述第2電流通路。 1〇_如申請專利範圍第9項之半導體記憶裝置，其中前述 PMOSFET與前述NM0SFE1^致於相同時點導通地控制。 11·如申請專利範圍第9項之半導體記憶裝置，其中前述 PMOSFET與前述NMOSFET係於前述複數之記憶胞被選擇 後才導通地控制。 12·如申請專利範圍第！項之半導體記憶裝置，其中前述至少 1個之放電電路係對應放電控制訊號而控制。 13·如申請專利範圍第12項之半導體記憶裝置，其中進一步 包含產生d逑放電控制訊號之放電控制訊號產生電路， 則述放電控制訊號產生電路係包含調整前述放電控制訊 號之啟動期間之功能。 14·=申凊專利範圍第8項之半導體記憶裝置，其中於由前述 罘1檢測放大器驅動器及前述第2檢測放大器驅動器，所· 輸出之前述超頻電位及前述特定電位停止後，前述至少夏 個之放電電路開始將前述複數之位元線對電位，於放兩 包位放電之動作。 •如申請專利範圍第1項之半導體記憶裝置，其中前述; 1個之放電電路係分別對應前述複數之位元線對，所寄 1數2放電電路，個別之前述複數之放電電路係包 咖T，其包含第心通路，且於對應之啦 、果對万之位元線與前述放雷雷尸、 電流通路； ’***前述 且於對應之位 及第2NM〇SFET，其包含幻電流通路 588356 ***前述 元線對另一方之位元線與前述放電電位之間 第2電流通路。 16. 如申請專利範圍第15項之半導體記憶裝置，其中前述第！ 及第2 NMOSFET，係於將前述複數之位元線對之電位於 放電電位放電之期間動作。 、

   17. 如申請專利範圍第i項之半導體記憶裝置，其中前述至少 1個之放電電路係分別對應前述複數之位元線對，所設置 之複數之放電電路，個別之前述複數之放電電路係包<含： NMOSFET 45’其包含電流通路，且於前述預充電電位 與前述放電電位之間***前述電流通路。 上 18·如申請專利範圍第丨項之半導體記憶裝置，其中前述至少 1個之放電電路係分別對應前述複數之位元線對中任= 數目4位疋線對，所設置之複數之放電電路，個別之前 述複數之放電電路係包含： NMOSFET 45，其包含電流通路，且於前述預充電電位 與前述放電電位之間***前述電流通路。

   19·如申請專利範圍第17或18項之半導體記憶裝置，其中前 述NMOSFET 45，係於將前述複數之位元線對之電位於放 電電位放電之期間動作。 20·如申蜎專利範圍第18項之半導體記憶裝置，其中進一步 包σ開關私路’其係插人於供給前述預充電電位之訊號 線途中者。 21·如申清專利範圍第20項之 關電路係藉由前述複數之 半導體記憶裝置，其中前述開 放電電路，於進行前述預充電 588356 電位線之放電動作期間變為非導通，於未進行放電動作 期間變為導通地控制。 22.如申印專利範圍第2〇項之半導體記憶裝置，其中前述開 關電路係包含NMOSFET 46。 23·如申請專利範圍第1項之半導體記憶裝置，其中個別之前 述複數之位元線預充電·平衡電路係包含：

   預充笔笔路’其係連接前述預充電電位與於前述複數 (位7L線對中所對應之位元線對，將對應之位元線對於 前述預充電電位預充電者； 及平衡電路，其係連接於前述複數之位元線對中所對 應之位元線對，將對應之位元線對平衡者。 24·如申請專利範圍第23項之半導體記憶裝置，其中前述預 充電電路係包含： 第1 NMOSFET ’其包含第1電流通路，且於前述複數之… ^元線對中所對應之位元線對一方之纟元線與前述預充 電電位之間，***前述第1電流通路；

   及第2NM0SFET，其包含第2電流通路，且於前述複數 《位元線對中所對應之位元線對另—方之位元線與前述 預充電電位之間，***前述第2電流通路。 25.如申請專利範圍第23項之半導體記憶裝置 衡電路係包含： 其中前述平 且於前述複數之位元 一方之位元線之間， NMOSFET 40，其包含電流通路， 線對中所對應之位元線對一方及另 ***前述電流通路。