JPH04172711A - 半導体遅延回路 - Google Patents
半導体遅延回路Info
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- JPH04172711A JPH04172711A JP2301466A JP30146690A JPH04172711A JP H04172711 A JPH04172711 A JP H04172711A JP 2301466 A JP2301466 A JP 2301466A JP 30146690 A JP30146690 A JP 30146690A JP H04172711 A JPH04172711 A JP H04172711A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体基板に形成される半導体遅延回路の改
良に関するものである。
良に関するものである。
［従来の技術］
近年、半導体技術の発展に伴い大規模集積回路（ＬＳＩ
）、および超大規模集積回路（ＶＬＳ■）が開発されて
いる。このような集積回路においては、複数の素子を機
能させるために、精密な時間設定が必要とされる。特に
ダイナミックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）にあっては、ワード線が立上がってか
ら、ビット線の出力を検出するまで時間がかかるため、
センスアンプを能動化するタイミングを正確に設定する
必要がある。
）、および超大規模集積回路（ＶＬＳ■）が開発されて
いる。このような集積回路においては、複数の素子を機
能させるために、精密な時間設定が必要とされる。特に
ダイナミックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）にあっては、ワード線が立上がってか
ら、ビット線の出力を検出するまで時間がかかるため、
センスアンプを能動化するタイミングを正確に設定する
必要がある。
第５図は、このようなダイナミックＲＡＭのメモリセル
アレイを示す図である。同図を参照して、ダイナミック
ＲＡＭのメモリセルアレイは、複数のワード線ＷＬと、
データを入出力するための複数のビット線ＢＬと、ワー
ド線ＷＬとビット線ＢＬの交叉する位置に配置されるメ
モリセルＭＣと、外部からのロウアドレス信号に応答し
て、アドレスに対応するワード線ＷＬを能動化するロウ
デコーダ５１と、続出時にビット線ＢＬからのデータを
検出するセンスアンプ５４と、センスアンプ５４の出力
を外部に送出する出力バッファ５５と、遅延回路５６と
を含む。メモリセルＭＣは、ワード線ＷＬにゲートが接
続され、ビット線ＢＬにドレインが接続されたＮチャネ
ルトランジスタと、Ｎチャネルトランジスタ５２のソー
スと接地端子との間に接続された容量５３とを含む。動
作において、ロウアドレスデコーダは、ロウアドレス信
号をデコードして、アドレスに対応するワード線ＷＬを
ハイレベルにする。ハイレベルにされたワード線ＷＬに
接続されたＮチャネルトランジスタ５２はオンする。こ
の結果、容量５３にストアされたデータは、ビット線Ｂ
Ｌ→センスアンプ５４−出力バッファ５５の経路を通し
て外部に転送される。
アレイを示す図である。同図を参照して、ダイナミック
ＲＡＭのメモリセルアレイは、複数のワード線ＷＬと、
データを入出力するための複数のビット線ＢＬと、ワー
ド線ＷＬとビット線ＢＬの交叉する位置に配置されるメ
モリセルＭＣと、外部からのロウアドレス信号に応答し
て、アドレスに対応するワード線ＷＬを能動化するロウ
デコーダ５１と、続出時にビット線ＢＬからのデータを
検出するセンスアンプ５４と、センスアンプ５４の出力
を外部に送出する出力バッファ５５と、遅延回路５６と
を含む。メモリセルＭＣは、ワード線ＷＬにゲートが接
続され、ビット線ＢＬにドレインが接続されたＮチャネ
ルトランジスタと、Ｎチャネルトランジスタ５２のソー
スと接地端子との間に接続された容量５３とを含む。動
作において、ロウアドレスデコーダは、ロウアドレス信
号をデコードして、アドレスに対応するワード線ＷＬを
ハイレベルにする。ハイレベルにされたワード線ＷＬに
接続されたＮチャネルトランジスタ５２はオンする。こ
の結果、容量５３にストアされたデータは、ビット線Ｂ
Ｌ→センスアンプ５４−出力バッファ５５の経路を通し
て外部に転送される。
第６図は、ワード線ＷＬのレベルと、ビット線ＢＬのレ
ベルとの時間関係を示す図である。ここで、Ｔｏは、ワ
ード線ＷＬの立上がり地点、Ｔ１は、検出可能な地点、
Ｔｒは検出地点であり、Ｔ。−Ｔ、は遅延時間となり、
Ｔ、−Ｔ、かタイムマージンとなる。同図を参照して、
ワード線ＷＬが立上がってからビット線ＢＬに出力デー
タが現れるまでは、Ｔｏ−Ｔ、の時間がかかる。したが
って、Ｔｏの時点でセンスアンプ５４を能動化した場合
には、ローレベルのデータを誤って検出する可能性があ
る。このため、１７時間経過後にセンスアンプ５４を、
能動化する必要がある。また、遅延時間（Ｔｏ Ｔｒ
）をあまり長くすると、読出速度の低下を招くことにな
る。したがって、遅延時間は正確に設定する必要がある
。
ベルとの時間関係を示す図である。ここで、Ｔｏは、ワ
ード線ＷＬの立上がり地点、Ｔ１は、検出可能な地点、
Ｔｒは検出地点であり、Ｔ。−Ｔ、は遅延時間となり、
Ｔ、−Ｔ、かタイムマージンとなる。同図を参照して、
ワード線ＷＬが立上がってからビット線ＢＬに出力デー
タが現れるまでは、Ｔｏ−Ｔ、の時間がかかる。したが
って、Ｔｏの時点でセンスアンプ５４を能動化した場合
には、ローレベルのデータを誤って検出する可能性があ
る。このため、１７時間経過後にセンスアンプ５４を、
能動化する必要がある。また、遅延時間（Ｔｏ Ｔｒ
）をあまり長くすると、読出速度の低下を招くことにな
る。したがって、遅延時間は正確に設定する必要がある
。
第７図は、遅延回路の回路図である。同図を参照して、
この遅延回路５６は、ワード線ＷＬに接続される入力端
子５と、センスアンプ５４に接続される出力端子７と、
第１のスイッチング回路Ａと、第２のスイッチング回路
Ｂと、第１スイッチング回路Ａの出力に応答して充放電
する容量８とを含む。第１のスイッチング回路Ａは、ゲ
ートか入力端子に共通接続されたＰチャネルトランジス
タ１と、Ｎチャネルトランジスタ２とを含む。Ｐチャネ
ルトランジスタ１のドレインは、電源電圧Ｖｃｃに接続
され、ソースはノード６に接続される。Ｎチャネルトラ
ンジスタ２のドレインはノード６に接続され、ソースは
接地されている。第２のスイッチング回路Ｂは、ゲート
がノード６に共通接続されたＰチャネルトランジスタ３
とＮチャネルトランジスタ４とを含む。Ｐチャネルトラ
ンジスタ３のドレインは、電源Ｖｃｃに接続され、ソー
スが出力端子７に接続されている。Ｎチャネルトランジ
スタ４のドレインは、出力端子７に接続され、ソースは
接地されている。容量８は、ノード６と接地端子との間
に接続されている。
この遅延回路５６は、ワード線ＷＬに接続される入力端
子５と、センスアンプ５４に接続される出力端子７と、
第１のスイッチング回路Ａと、第２のスイッチング回路
Ｂと、第１スイッチング回路Ａの出力に応答して充放電
する容量８とを含む。第１のスイッチング回路Ａは、ゲ
ートか入力端子に共通接続されたＰチャネルトランジス
タ１と、Ｎチャネルトランジスタ２とを含む。Ｐチャネ
ルトランジスタ１のドレインは、電源電圧Ｖｃｃに接続
され、ソースはノード６に接続される。Ｎチャネルトラ
ンジスタ２のドレインはノード６に接続され、ソースは
接地されている。第２のスイッチング回路Ｂは、ゲート
がノード６に共通接続されたＰチャネルトランジスタ３
とＮチャネルトランジスタ４とを含む。Ｐチャネルトラ
ンジスタ３のドレインは、電源Ｖｃｃに接続され、ソー
スが出力端子７に接続されている。Ｎチャネルトランジ
スタ４のドレインは、出力端子７に接続され、ソースは
接地されている。容量８は、ノード６と接地端子との間
に接続されている。
第８図は、第７図に示した遅延回路のタイミングチャー
トである。ここで、Ｖｉはワード線ＷＬの電圧レベル、
ｖｎは、ノード６の電圧信号、■ｏｕｔは、出力端子７
の電圧信号である。第７図、第８図を参照して遅延回路
の動作を説明する。まず、入力信号Ｖｉがハイレベルに
なると、Ｐチャネルトランジスタ１はオフし、Ｎチャネ
ル２はオンする。この結果、容量８に蓄積された電荷は
放電され、ノード６の電位は徐々に低下する。そして、
一定時間ｔｄを経過した後、Ｐチャネルトランジスタ３
およびＮチャネルトランジスタ４のしきい値電圧Ｖ７Ｈ
となる。このしきい値電圧ｖＴ８以下になったとき（Ｔ
１のとき）、Ｐチャネルトランジスタ３はオンし、Ｎチ
ャネルトランジスタ４がオフする。この結果、出力端子
７にハイレベルの信号が得られる。このハイレベルの信
号は、センスアンプ５４に与えられ、センスアンプ５４
は能動化する。メモリセルＭＣのデータが検出される。
トである。ここで、Ｖｉはワード線ＷＬの電圧レベル、
ｖｎは、ノード６の電圧信号、■ｏｕｔは、出力端子７
の電圧信号である。第７図、第８図を参照して遅延回路
の動作を説明する。まず、入力信号Ｖｉがハイレベルに
なると、Ｐチャネルトランジスタ１はオフし、Ｎチャネ
ル２はオンする。この結果、容量８に蓄積された電荷は
放電され、ノード６の電位は徐々に低下する。そして、
一定時間ｔｄを経過した後、Ｐチャネルトランジスタ３
およびＮチャネルトランジスタ４のしきい値電圧Ｖ７Ｈ
となる。このしきい値電圧ｖＴ８以下になったとき（Ｔ
１のとき）、Ｐチャネルトランジスタ３はオンし、Ｎチ
ャネルトランジスタ４がオフする。この結果、出力端子
７にハイレベルの信号が得られる。このハイレベルの信
号は、センスアンプ５４に与えられ、センスアンプ５４
は能動化する。メモリセルＭＣのデータが検出される。
［発明が解決しようとする課題］
しかしながら、第７図に示した遅延回路は、電源電圧Ｖ
ｃｃの変動に伴い、遅延時間ｔｄが変化する。遅延時間
ｔｄが変化すると、センスアンプ５４を能動化するタイ
ミングが変動するという不都合をもたらす。このようす
を第９図を用いて説明する。
ｃｃの変動に伴い、遅延時間ｔｄが変化する。遅延時間
ｔｄが変化すると、センスアンプ５４を能動化するタイ
ミングが変動するという不都合をもたらす。このようす
を第９図を用いて説明する。
第９図は、遅延時間ｔｄと電源電圧Ｖｃｃとの関係を示
すグラフである。同図を参照して、遅延時間ｔｄは電源
電圧Ｖｃｃに反比例する。すなわち、電源電圧Ｖｃｃが
増加すると、遅延時間ｔｄは短くなる。これは、電源電
圧Ｖｃｃが高くなると、入力信号（すなわちワード線の
レベル）のハイレベルも高くなることにより、Ｎチャネ
ルトランジスタ２のオン抵抗が低くなるからである。
すグラフである。同図を参照して、遅延時間ｔｄは電源
電圧Ｖｃｃに反比例する。すなわち、電源電圧Ｖｃｃが
増加すると、遅延時間ｔｄは短くなる。これは、電源電
圧Ｖｃｃが高くなると、入力信号（すなわちワード線の
レベル）のハイレベルも高くなることにより、Ｎチャネ
ルトランジスタ２のオン抵抗が低くなるからである。
この発明は前記の問題に鑑みてなされたものであり、電
源電圧の変動にかかわらず、入力信号を一定時間遅延さ
せることのできる半導体遅延回路を提供することを目的
とする。
源電圧の変動にかかわらず、入力信号を一定時間遅延さ
せることのできる半導体遅延回路を提供することを目的
とする。
［課題を解決するための手段］
前記目的を達成するための本発明は、半導体基板に形成
される半導体遅延回路であって、電源電圧端子と、 接地端子と、 第１および第２の導通端子および、制御端子を含み、前
記第１の導通端子が電源電圧に接続され、前記制御端子
に入力される信号に応答してスイッチングする第１のス
イッチング手段と、前記第１のスイッチング手段の出力
と接地端子との間に接続される容量と、 前記第１のスイッチング手段の出力に接続され、スイッ
チング手段の出力が一定レベルを超えると、スイッチン
グする第２のスイッチング手段と、電源電圧の変化に応
答して、電源電圧の約２分の１乗に比例する電圧信号を
発生する制御電圧発生手段と、 前記第１のスイッチング手段の第２の導通端子にドレイ
ンが接続され、前記接地端子にソースが接続され、前記
制御電圧発生手段にゲートが接続され、前記電圧信号に
応答して、駆動能力が変化する絶縁型電界効果トランジ
スタとを含むことを特徴とする。
される半導体遅延回路であって、電源電圧端子と、 接地端子と、 第１および第２の導通端子および、制御端子を含み、前
記第１の導通端子が電源電圧に接続され、前記制御端子
に入力される信号に応答してスイッチングする第１のス
イッチング手段と、前記第１のスイッチング手段の出力
と接地端子との間に接続される容量と、 前記第１のスイッチング手段の出力に接続され、スイッ
チング手段の出力が一定レベルを超えると、スイッチン
グする第２のスイッチング手段と、電源電圧の変化に応
答して、電源電圧の約２分の１乗に比例する電圧信号を
発生する制御電圧発生手段と、 前記第１のスイッチング手段の第２の導通端子にドレイ
ンが接続され、前記接地端子にソースが接続され、前記
制御電圧発生手段にゲートが接続され、前記電圧信号に
応答して、駆動能力が変化する絶縁型電界効果トランジ
スタとを含むことを特徴とする。
［作用］
本発明では、制御電圧発生手段により電源電圧の２分の
１乗に比例する電圧信号を発生し、この発生された電圧
信号を絶縁型電界効果トランジスタのゲートに与えるこ
とにより、課題を解決することができる。すなわち、絶
縁型電界効果トランジスタの駆動能力は、入力電圧（ゲ
ート電圧）の２乗に比例するから、電源電圧の２分の１
乗に比例する制御電圧をゲートに印加することにより、
絶縁型電界効果トランジスタの駆動能力を電源電圧に比
例させて変化させることができる。この結果、電源電圧
が変化しても遅延時間は一定にすることができる。
１乗に比例する電圧信号を発生し、この発生された電圧
信号を絶縁型電界効果トランジスタのゲートに与えるこ
とにより、課題を解決することができる。すなわち、絶
縁型電界効果トランジスタの駆動能力は、入力電圧（ゲ
ート電圧）の２乗に比例するから、電源電圧の２分の１
乗に比例する制御電圧をゲートに印加することにより、
絶縁型電界効果トランジスタの駆動能力を電源電圧に比
例させて変化させることができる。この結果、電源電圧
が変化しても遅延時間は一定にすることができる。
［実施例］
第１図は本発明の一実施例を示す回路図である。
第７図の従来例と同様な部分は、同一の符号を付しその
説明は適宜省略する。第１図を参照して、この実施例が
第７図と異なる点は、Ｎチャネルトランジスタ２のソー
スとアースとの間に挿入されるＮチャネルトランジスタ
９と、Ｎチャネルトランジスタ９のゲートに接続される
制御電圧発生回路１０とを含むことである。制御電圧発
生回路１０は、Ｎチャネルトランジスタ９の電源電圧Ｖ
ｃＣの約２分の１乗に比例する電圧Ｖｘを発生する。
説明は適宜省略する。第１図を参照して、この実施例が
第７図と異なる点は、Ｎチャネルトランジスタ２のソー
スとアースとの間に挿入されるＮチャネルトランジスタ
９と、Ｎチャネルトランジスタ９のゲートに接続される
制御電圧発生回路１０とを含むことである。制御電圧発
生回路１０は、Ｎチャネルトランジスタ９の電源電圧Ｖ
ｃＣの約２分の１乗に比例する電圧Ｖｘを発生する。
Ｎチャネルトランジスタ９は、Ｎチャネルトランジスタ
２によりも十分小さい駆動能力を有する。
２によりも十分小さい駆動能力を有する。
この駆動能力は、チャネル長・チャネル幅を異ならせる
ことによって与えられる。この駆動能力を異ならせるこ
とにより、遅延時間は、容量８の値とＮチャネルトラン
ジスタ９の駆動能力とで決定される。すなわち、Ｎチャ
ネルトランジスタ２のオン抵抗による影響を少なくする
ことができる。
ことによって与えられる。この駆動能力を異ならせるこ
とにより、遅延時間は、容量８の値とＮチャネルトラン
ジスタ９の駆動能力とで決定される。すなわち、Ｎチャ
ネルトランジスタ２のオン抵抗による影響を少なくする
ことができる。
ここで、駆動能力とは飽和領域におけるドレイン電流Ｉ
ｄをいい、次式で表わされる。
ｄをいい、次式で表わされる。
Ｉ ｄ＝、Ｌ（Ｖｃ Ｖ）Ｉ ） ２− （１）なお
、ギリシャ文字βはＭＯ８構造による定数であり、チャ
ネル長さＬ÷チャネル幅Ｗにほぼ比例する。
、ギリシャ文字βはＭＯ８構造による定数であり、チャ
ネル長さＬ÷チャネル幅Ｗにほぼ比例する。
第２図は、制御電圧Ｖｘを変化させたときの遅延時間ｔ
ｄと、電源電圧Ｖｃｃの関係を示すグラフである。同図
を参照して、制御電圧ＶｘがＶｃＣに比例するときは、
遅延時間ｔｄは、従来例と同様にＶｃｃに反比例して小
さくなる。また、制御電圧Ｖｘが一定の場合には、遅延
時間ｔｄは、電源電圧Ｖｃｃに比例して大きくなった。
ｄと、電源電圧Ｖｃｃの関係を示すグラフである。同図
を参照して、制御電圧ＶｘがＶｃＣに比例するときは、
遅延時間ｔｄは、従来例と同様にＶｃｃに反比例して小
さくなる。また、制御電圧Ｖｘが一定の場合には、遅延
時間ｔｄは、電源電圧Ｖｃｃに比例して大きくなった。
これは、容量８に蓄積される電荷がＶｃｃに比例して増
加するためである。一方、制御電圧ＶｘはＶｃｃの２分
の１乗に比例するときは、電源電圧の変化にかかわらず
一定の遅延時間が得られることがわかる。
加するためである。一方、制御電圧ＶｘはＶｃｃの２分
の１乗に比例するときは、電源電圧の変化にかかわらず
一定の遅延時間が得られることがわかる。
以上の様子は次式で表わされる。
したがって、しきい値電圧Ｖ７Ｈを無視すれば、すなわ
ち、 ＶｘＱ：Ｖｃｃのとき ｔａｏニーｕｃｃ Ｖｘ一定のとき １ｄｃｃＶｃｃＶｘｃｃＶｃｃ
のとき ｔｄ一定 という結果が得られる。
ち、 ＶｘＱ：Ｖｃｃのとき ｔａｏニーｕｃｃ Ｖｘ一定のとき １ｄｃｃＶｃｃＶｘｃｃＶｃｃ
のとき ｔｄ一定 という結果が得られる。
第３図は第１図の遅延回路の詳細を示す回路図である。
同図を参照して、この遅延回路の制御電圧発生回路１０
は、第１のＮチャネルトランジスタ１４と、第２のＮチ
ャネルトランジスタ１１と、第３のＮチャネルトランジ
スタ１２と、第４のＮチャネルトランジスタ１３とを含
む。第１のＮチャネルトランジスタ１４および第２のＮ
チャネルトランジスタ１１のゲートおよびドルインはそ
れぞれ電源電圧Ｖｃｃに共通接続され、ソースはＮチャ
ネルトランジスタ９のゲートに共通接続される。第３の
Ｎチャネルトランジスタのゲートおよびドレインは、Ｎ
チャネルトランジスタ９のゲートに共通接続され、第３
のＮチャネルトランジスタ１２のソースが、第４のＮチ
ャネルトランジスタのドレインおよびと一トに接続され
る。第４のＮチャネルトランジスタ１３のソースは接地
される。第２ないし第４のＮチャネルトランジスタ１１
．１２．１３は、同一のしきい値電圧を有する。
は、第１のＮチャネルトランジスタ１４と、第２のＮチ
ャネルトランジスタ１１と、第３のＮチャネルトランジ
スタ１２と、第４のＮチャネルトランジスタ１３とを含
む。第１のＮチャネルトランジスタ１４および第２のＮ
チャネルトランジスタ１１のゲートおよびドルインはそ
れぞれ電源電圧Ｖｃｃに共通接続され、ソースはＮチャ
ネルトランジスタ９のゲートに共通接続される。第３の
Ｎチャネルトランジスタのゲートおよびドレインは、Ｎ
チャネルトランジスタ９のゲートに共通接続され、第３
のＮチャネルトランジスタ１２のソースが、第４のＮチ
ャネルトランジスタのドレインおよびと一トに接続され
る。第４のＮチャネルトランジスタ１３のソースは接地
される。第２ないし第４のＮチャネルトランジスタ１１
．１２．１３は、同一のしきい値電圧を有する。
第１のＮチャネルトランジスタ１４は、第２ないし第４
のＮチャネルトランジスタのしきい値電圧よりも低いし
きい値電圧を有する。しきい値電圧の設定は、チャネル
のイオン濃度により決定される。さらに第１のＮチャネ
ルトランジスタ１４は、第２のＮチャネルトランジスタ
１１の駆動能力よりも十分低くされている。駆動能力の
比は前述のごとくトランジスタのサイズによって決定さ
れる。
のＮチャネルトランジスタのしきい値電圧よりも低いし
きい値電圧を有する。しきい値電圧の設定は、チャネル
のイオン濃度により決定される。さらに第１のＮチャネ
ルトランジスタ１４は、第２のＮチャネルトランジスタ
１１の駆動能力よりも十分低くされている。駆動能力の
比は前述のごとくトランジスタのサイズによって決定さ
れる。
第４図は、第３図に示した制御電圧発生回路１０のシミ
ュレーション結果を示すグラフである。
ュレーション結果を示すグラフである。
ここで、実線Ｖｘｌは、第１のＮチャネルトランジスタ
１４がない場合の制御電圧を示し、細い破線Ｖｘ２は、
第１のＮチャネルトランジスタ１４のソース電圧を示し
、さらに太い破線Ｖｘ３は、Ｖｘｌ とＶｘ２との合成
電圧を示す。同図を参照して、前記第３図の制御電圧発
生回路の動作を説明する。第１のＮチャネルトランジス
タ１４がない場合は、はぼ電源電圧Ｖｃｃに比例した制
御電圧Ｖｘ１を発生するが、第１のＮチャネルトランジ
スタ１４がある場合は、電源電圧Ｖｃｃの２分の１乗に
比例した制御電圧Ｖｘ３を発生する。これは、電源電圧
Ｖｃｃが低い領域の場合には、第１のＮチャネルトラン
ジスタ１４の駆動能力が支配的になり第１のＮチャネル
トランジスタ１４のソース電圧Ｖｘ２と実線で示される
電圧Ｖｘｌ とが合成されるためである。
１４がない場合の制御電圧を示し、細い破線Ｖｘ２は、
第１のＮチャネルトランジスタ１４のソース電圧を示し
、さらに太い破線Ｖｘ３は、Ｖｘｌ とＶｘ２との合成
電圧を示す。同図を参照して、前記第３図の制御電圧発
生回路の動作を説明する。第１のＮチャネルトランジス
タ１４がない場合は、はぼ電源電圧Ｖｃｃに比例した制
御電圧Ｖｘ１を発生するが、第１のＮチャネルトランジ
スタ１４がある場合は、電源電圧Ｖｃｃの２分の１乗に
比例した制御電圧Ｖｘ３を発生する。これは、電源電圧
Ｖｃｃが低い領域の場合には、第１のＮチャネルトラン
ジスタ１４の駆動能力が支配的になり第１のＮチャネル
トランジスタ１４のソース電圧Ｖｘ２と実線で示される
電圧Ｖｘｌ とが合成されるためである。
なお、前記実施例ではＮチャネルトランジスタで構成さ
れる遅延回路を示したが、Ｎチャネルトランジスタに代
えてＰチャネルトランジスタを使用することが可能であ
る。また、上記実施例ではダイナミックＲＡＭに適用さ
れる遅延回路を示したが、この遅延回路は、スイッチン
グ回路Ａに入力される信号が電源電圧に比例する回路で
あれば適用することが可能である。
れる遅延回路を示したが、Ｎチャネルトランジスタに代
えてＰチャネルトランジスタを使用することが可能であ
る。また、上記実施例ではダイナミックＲＡＭに適用さ
れる遅延回路を示したが、この遅延回路は、スイッチン
グ回路Ａに入力される信号が電源電圧に比例する回路で
あれば適用することが可能である。
［発明の効果］
以上の本発明によれば、制御電圧発生手段により電源電
圧の２分の１乗に比例する電圧信号を発生し、この発生
された電圧信号を絶縁型電界効果トランジスタのゲート
に与えることにより、電源電圧の変化にかかわらず遅延
時間を一定にすることができるという特有の効果が得ら
れる。
圧の２分の１乗に比例する電圧信号を発生し、この発生
された電圧信号を絶縁型電界効果トランジスタのゲート
に与えることにより、電源電圧の変化にかかわらず遅延
時間を一定にすることができるという特有の効果が得ら
れる。
第１図は本発明の一実施例を示す回路図、第２図は制御
電圧を変化させたときの遅延時間と電源電圧の関係を示
すグラフ、第３図は第１の遅延回路の詳細を示す回路図
、第４図は制御電圧発生回路のシミュレーション結果を
示すグラフ、第５図はダイナミックＲＡＭのメモリセル
アレイを示す図、第６図はワード線のレベルとビット線
のレベルとの時間関係を示す図、第７図はダイナミック
ＲＡＭに使用される従来の遅延回路を示す回路図、第８
図は第７図に示す遅延回路のタイミングチャート、第９
図は遅延回路の遅延時間と電源電圧との関係を示すグラ
フである。 図において、Ａは第１のスイッチング回路、１はＰチャ
ネルトランジスタ、２はＮチャネルトランジスタ、 Ｂは第２のスイッチング回路、３はＰチャネルトランジ
スタ、４はＮチャネルトランジスタ、５は入力端子、６
はノード、７はａカ端子、８は容量、９はＮチャネルト
ランジスタ、１０は制御電圧発生回路、１１ないし１４
はＮチャネルトランジスタ、Ｖｘは制御電圧信号である
。 （ほか２名） 第１図 ｕ 第２図 第３図 第４図
電圧を変化させたときの遅延時間と電源電圧の関係を示
すグラフ、第３図は第１の遅延回路の詳細を示す回路図
、第４図は制御電圧発生回路のシミュレーション結果を
示すグラフ、第５図はダイナミックＲＡＭのメモリセル
アレイを示す図、第６図はワード線のレベルとビット線
のレベルとの時間関係を示す図、第７図はダイナミック
ＲＡＭに使用される従来の遅延回路を示す回路図、第８
図は第７図に示す遅延回路のタイミングチャート、第９
図は遅延回路の遅延時間と電源電圧との関係を示すグラ
フである。 図において、Ａは第１のスイッチング回路、１はＰチャ
ネルトランジスタ、２はＮチャネルトランジスタ、 Ｂは第２のスイッチング回路、３はＰチャネルトランジ
スタ、４はＮチャネルトランジスタ、５は入力端子、６
はノード、７はａカ端子、８は容量、９はＮチャネルト
ランジスタ、１０は制御電圧発生回路、１１ないし１４
はＮチャネルトランジスタ、Ｖｘは制御電圧信号である
。 （ほか２名） 第１図 ｕ 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 半導体基板に形成される半導体遅延回路であって、 電源電圧端子と、 接地端子と、 第１および第２の導通端子および、制御端子を含み、前
記第１の導通端子が電源電圧に接続され、前記制御端子
に入力される信号に応答してスイッチングする第１のス
イッチング手段と、 前記第１のスイッチング手段の出力と接地端子との間に
接続される容量と、 前記第１のスイッチング手段の出力に接続され、スイッ
チング手段の出力が一定レベルを超えると、スイッチン
グする第２のスイッチング手段と、電源電圧の変化に応
答して、電源電圧の約２分の１乗に比例する電圧信号を
発生する制御電圧発生手段と、 前記第１のスイッチング手段の第２の導通端子にドレイ
ンが接続され、前記接地端子にソースが接続され、前記
制御電圧発生手段にゲートが接続され、前記電圧信号に
応答して、駆動能力が変化する絶縁型電界効果トランジ
スタとを含む半導体遅延回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301466A JPH04172711A (ja) | 1990-11-06 | 1990-11-06 | 半導体遅延回路 |
| KR1019910017674A KR960001294B1 (ko) | 1990-11-06 | 1991-10-09 | 반도체지연회로 |
| US07/780,501 US5164621A (en) | 1990-11-06 | 1991-10-22 | Delay device including generator compensating for power supply fluctuations |
| DE4135030A DE4135030C2 (de) | 1990-11-06 | 1991-10-23 | Verzögerungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301466A JPH04172711A (ja) | 1990-11-06 | 1990-11-06 | 半導体遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172711A true JPH04172711A (ja) | 1992-06-19 |
Family
ID=17897240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301466A Pending JPH04172711A (ja) | 1990-11-06 | 1990-11-06 | 半導体遅延回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5164621A (ja) |
| JP (1) | JPH04172711A (ja) |
| KR (1) | KR960001294B1 (ja) |
| DE (1) | DE4135030C2 (ja) |
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| JP2007006254A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | 遅延回路 |
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- 1991-10-23 DE DE4135030A patent/DE4135030C2/de not_active Expired - Fee Related
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