KR100889320B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 오버 드라이빙 동작과 그 이후의 노말 드라이빙 동작에서 노말 드라이빙 전압단에 인가된 전압의 레벨이 안정되도록 하기 위한 회로에 관한 것으로서, 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭수단과, 상기 비트라인 감지증폭수단의 전원라인을 노말 드라이빙 전압 또는 오버 드라이빙 전압으로 구동하기 전원라인 구동수단과, 노말 드라이빙 전압단의 레벨이 제1 타겟 노말 드라이빙 전압레벨보다 낮아질 때 상기 노말 드라이빙 전압단을 풀 업 구동하는 노말 드라이빙 전압 충전 구동수단과, 방전 인에이블 신호의 활성화구간에서 상기 노말 드라이빙 전압단의 레벨이 제2 타겟 노말 드라이빙 전압레벨보다 높아질 때 상기 노말 드라이빙 전압단을 풀 다운 구동하는 노말 드라이빙 전압 방전 구동수단, 및 상기 오버 드라이빙 전압의 레벨에 따라 상기 방전 인에이블 신호의 활성화구간을 다중화하여 생성하는 방전 인에이블 신호 생성수단을 구비하는 반도체 메모리 소자를 제공한다.
비트라인 감지증폭기, 오버 드라이빙, 노말 드라이빙, 펄스폭, 방전 인에이 블 신호, 오버 드라이빙 전압

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 구성을 도시한 블록도.
도 2는 종래기술에 따른 반도체 메모리 소자의 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 노말 드라이빙 전압단에 인가된 전압의 레벨파형을 도시한 타이밍 다이어그램.
도 3은 본 발명의 실시예에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 구성을 도시한 블록도.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 노말 드라이빙 전압 충전구동부를 상세히 도시한 회로도.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 노말 드라이빙 전압 방전구동부를 상세히 도시한 회로도.
도 6은 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 전압검출부를 상세히 도시한 회로도,
도 7은 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 활성화구간 다중화부를 상세히 도시한 회로도.
도 8은 본 발명의 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 동작시 방전 인에이블 신호의 레벨파형을 도시한 타이밍 다이어그램.
도 9는 본 발명의 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 노말 드라이빙 전압단에 인가된 전압의 레벨파형을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명.
100, 200 : 비트라인 감지증폭부 120, 220 : 전원라인 구동부
122, 222 : 오버 드라이빙 부 124, 224 : 노말 드라이빙 부
140, 240 : 코어전압 충전 구동부
160, 260 : 노말 드라이빙 전압 방전 구동부
280 : 방전 인에이블 신호 생성부 282 : 전압 검충부
284 : 활성화구간 다중화부 2822 : 전압분배부
2824 : 전압비교부 2824a : 제1비교기
2824b : 제2비교기 2824c : 제3비교기
242, 262 : 비교부 244 : 풀 업 드라이빙 부
262 : 풀 다운 드라이빙 부 246, 266 : 분배부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자에 관한 것이며, 더 자세히는 반도체 메모리 소자의 오버 드라이빙 동작과 그 이후의 노말 드라이빙 동작에서 노말 드라이빙 전압단에 인가된 전압의 레벨이 안정되도록 하기 위한 회로에 관한 것이다.
반도체 메모리 칩을 구성하는 선폭 및 셀 사이즈의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
현재 대부분의 반도체 메모리 칩은 외부에서 전원전압(VDD)을 인가받아 내부전압을 발생시키기 위한 내부전압 발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다.
그 중에서도 DRAM과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우에는 셀 데이터를 감지하기 위한 전압으로 노말 드라이빙 전압(통상적으로 코어전압(VCORE))을 사용하고 있다.
로우 어드레스에 의해서 선택된 워드 라인이 활성화되면 그 워드 라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다.
이러한 비트라인 감지증폭기는 일반적으로 수천 개가 한꺼번에 동작하게 되고, 이로 인해 비트라인 감지증폭기의 풀 업 전원라인(통상적으로 RTO라 함)을 구 동하는데 사용되는 노말 드라이빙 전압단으로부터 많은 양의 전류가 한번에 소모된다.
그런데, 동작 전압이 낮아지는 추세에서 노말 드라이빙 전압을 이용하여 짧은 시간에 많은 셀의 데이터를 한번에 증폭하기에는 무리가 따른다.
이러한 문제점을 해결하기 위해, 비트라인 감지증폭기의 동작 초기(메모리 셀과 비트라인간 전하공유 직후)에 비트라인 감지증폭기의 RTO 전원라인을 일정 시간 동안 노말 드라이빙 전압(통상적으로 코어전압(VCORE))보다 높은 오버 드라이빙 전압(통상적으로 전원전압(VDD))으로 구동하는 비트라인 감지증폭기 오버 드라이빙 방식을 채택하게 되었다.
도 1은 종래기술에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 구성을 도시한 블록도이다.
도 1을 참조하면, 종래기술에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자는, 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭부(100)와, 비트라인 감지증폭부(100)의 전원라인(RTO, SB)을 노말 드라이빙 전압 또는 오버 드라이빙 전압으로 구동하기 전원라인 구동부(120)와, 노말 드라이빙 전압단의 레벨이 제1 타겟 노말 드라이빙 전압 레벨보다 낮은 레벨인 구간에서 노말 드라이빙 전압단을 풀 업 구동하기 위한 노말 드라이빙 전압 충전구동부(140), 및 노말 드라이빙 전압단의 레벨이 제2 타겟 노말 드라이빙 전압 레벨보다 높은 레벨인 구간에서 노말 드라이빙 전압단을 풀 다운 구동하기 위한 노말 드라이빙 전압 방전구동부을 구비한다.
여기서, 전원라인 구동부(120)는, 오버 드라이빙 구간에서 비트라인 감지증폭부(100)의 전원라인(RTO, SB)을 오버 드라이빙 전압으로 구동하기 위한 오버 드라이빙 부(122), 및 노말 드라이빙 구간에서 비트라인 감지증폭부(100)의 전원라인(RTO, SB)을 노말 드라이빙 전압으로 구동하기 위한 노말 드라이빙 부(124)를 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 동작을 설명하면 다음과 같다.
먼저, 전원라인 구동부(120)는, 입력되는 오버 드라이브 신호(SAOVDP)에 응답하여 진입하는 오버 드라이빙 구간에서는 비트라인 감지증폭부(100)의 전원라인(RTO, SB)을 오버 드라이빙 전압으로 구동하고, 그 이후의 노말 드라이빙 구간에서는 비트라인 감지증폭부(100)의 전원라인(RTO, SB)을 노말 드라이빙 전압으로 구동한다.
그리고, 노말 드라이빙 전압 충전구동부(140)는, 충전 인에이블 신호(CEP)가 활성화되는 구간에서 제1 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압(VREF1)을 기준으로 오버 드라이빙 구간 및 노말 드라이빙 구간에서 비트라인 감지증폭부(100)의 전원라인(RTO, SB)의 전압레벨이 제1 타겟 노말 드라이빙 전압레벨보다 낮아질 때 노말 드라이빙 전압단을 풀 업 구동하는 것을 제어한다.
또한, 노말 드라이빙 전압 방전구동부(160)는, 방전 인에이블 신호(DCEP)가 활성화되는 구간에서 제2 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압(VREF2)을 기준으로 오버 드라이빙 구간 및 노말 드라이빙 구간에서 비트라인 감 지증폭부(100)의 전원라인(RTO, SB)의 전압레벨이 제2 타겟 노말 드라이빙 전압레벨보다 높아질 때 노말 드라이빙 전압단을 풀 다운 구동하는 것을 제어한다.
여기서, 노말 드라이빙 전압 충전 구동부(140)는, 노말 드라이빙 전압단이 항상 제1 타겟 노말 드라이빙 전압레벨 이상을 유지하도록 하는 것이 목적인데, 일반적으로 노말 드라이빙 전압단에 인가되어 있는 전압의 경우 반도체 메모리 소자의 어떠한 동작에서 노말 드라이빙 전압이 사용되거나 또는 자연적인 방전을 통해 레벨이 하강할 수 있으므로 충전 인에이블 신호(CEP)가 항상 활성화되어 있는 상태에서 즉, 반도체 소자의 어떠한 동작에서도 노말 드라이빙 전압단의 레벨에 대응하여 동작 유무가 결정된다.
그리고, 노말 드라이빙 전압 충전 구동부(140)와 마찬가지로 노말 드라이빙 전압 방전 구동부(160)도 노말 드라이빙 전압단이 항상 제2 타겟 노말 드라이빙 전압레벨 이하를 유지하도록 하여야 하는 것이 목적이므로, 기본적으로는 방전 인에이블 신호(DCEP)가 항상 활성화되어 있는 상태에서 즉, 반도체 소자의 어떠한 동작에서도 노말 드라이빙 전압단의 레벨에 대응하여 동작 유무가 결정되어야 한다.
하지만, 오버 드라이빙 동작과 같이 특수한 동작에서 노말 드라이빙 전압단의 레벨이 제2 타겟 노말 드라이빙 전압레벨보다 높다고 해서 방전이 되어 버리면, 정상적인 오버 드라이빙 동작을 수행할 수 없는 문제점이 발생할 수 있다.
따라서, 오버 드라이빙 동작과 같이 특수한 동작의 경우, 방전 인에이블 신호(DECP)가 오버 드라이빙 동작진입 후 예정된 타이밍에 예정된 시간만큼만 활성화되도록 함으로써 정상적인 오버 드라이빙 동작이 발생할 수 있도록 하였다.
그런데, 오버 드라이빙 전압의 경우 반도체 메모리 소자의 외부에서 입력되는 전압으로써 전술한 바와 같이 통상적으로 전원전압(VDD)이 사용된다.
따라서, 오버 드라이빙 전압은 반도체 메모리 소자의 환경적인 요인으로 인해 예상한 레벨보다 높은 레벨 또는 예상한 레벨보다 낮은 레벨을 갖고 반도체 메모리 소자로 입력될 수 있다. 즉, 반도체 메모리 소자 외부에서 입력되므로 전압레벨이 흔들릴 수 있다.
이렇게, 오버 드라이빙 전압이 예상한 레벨보다 높은 레벨 또는 낮은 레벨이 되어 입력되는 경우, 이를 사용하는 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 노말 드라이빙 전압단의 레벨변화를 살펴보면 다음과 같다.
도 2는 종래기술에 따른 반도체 메모리 소자의 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 노말 드라이빙 전압단에 인가된 전압의 레벨파형을 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 종래기술에 따른 반도체 메모리 소자의 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 노말 드라이빙 전압단에 인가된 전압의 레벨이 입력되는 오버 드라이빙 전압의 레벨에 따라 각각 다른 형태로 변하는 것을 알 수 있다.
먼저, 오버 드라이빙 전압의 레벨이 예정하는 레벨(정상 VDD)로 입력되는 경우(②) 오버 드라이빙 동작시 상승했던 노말 드라이빙 전압단의 레벨이 노말 드라이빙 전압 방전 구동부(160)의 동작으로 인해 다시 오버 드라이빙 동작 이전의 예정된 레벨(정상 VCORE)로 돌아가는 것을 알 수 있다.
하지만, 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 높은 레벨(높은 VDD)로 입력되는 경우(①) 오버 드라이빙 동작에서 급격히 상승했던 노말 드라이빙 전압단의 레벨이 노말 드라이빙 전압 방전 구동부(160)가 동작함에도 불구하고 다시 오버 드라이빙 동작 이전의 예정된 레벨(정상 VCORE)로 돌아가지 못하고 그보다 더 높은 레벨에 머물러 있는 것을 알 수 있다.
또한, 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 낮은 레벨(낮은 VDD )로 입력되는 경우(③) 오버 드라이빙 동작에서 완만하게 상승했던 노말 드라이빙 전압단의 레벨이 노말 드라이빙 방전 구동부(160)가 동작함으로 인해 오버 드라이빙 동작 이전의 예정된 레벨(정상 VCORE)보다 더 낮은 레벨로 떨어지는 것을 알 수 있다.
전술한 바와 같이 오버 드라이빙 전압의 레벨이 예정하는 레벨(정상 VDD)보다 높은 레벨(높은 VDD)로 입력되거나 또는 낮은 레벨(낮은 VDD)로 입력되는 경우 오버 드라이빙 동작에서 노말 드라이빙 방전 구동부(160)가 정상적으로 동작하는데도 불구하고 오버 드라이빙 동작 이전의 예정된 레벨(정상 VCORE)로 다시 돌아가지 못하는 문제점이 발생한다.
이렇게, 오버 드라이빙 동작 이후에도 노말 드라이빙 전압단의 레벨이 예정된 레벨로 돌아가지 못하게 된 전압이 노말 드라이빙 동작에서 비트라인 감지증폭부(100)의 전원라인(RTO, SB)으로 직접 입력될 경우 비트라인 감지증폭부(100)가 오동작하여 반도체 메모리 소자의 불량을 유발하는 문제점이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 오버 드라이빙 동작시 반도체 메모리 소자의 환경적인 요인으로 인해 오버 드라이빙 전압이 불안정한 경우에도 오버 드라이빙 동작 이후의 노말 드라이빙 동작에서 노말 드라이빙 전압단의 레벨이 안정되도록 하기 위한 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭수단; 상기 비트라인 감지증폭수단의 전원라인을 노말 드라이빙 전압 또는 오버 드라이빙 전압으로 구동하기 전원라인 구동수단; 노말 드라이빙 전압단의 레벨이 제1 타겟 노말 드라이빙 전압레벨보다 낮아질 때 상기 노말 드라이빙 전압단을 풀 업 구동하는 노말 드라이빙 전압 충전 구동수단; 방전 인에이블 신호의 활성화구간에서 상기 노말 드라이빙 전압단의 레벨이 제2 타겟 노말 드라이빙 전압레벨보다 높아질 때 상기 노말 드라이빙 전압단을 풀 다운 구동하는 노말 드라이빙 전압 방전 구동수단; 및 상기 오버 드라이빙 전압의 레벨에 따라 상기 방전 인에이블 신호의 활성화구간을 다중화하여 생성하는 방전 인에이블 신호 생성수단을 구비하는 반도체 메모리 소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 비트라 인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭수단; 상기 비트라인 감지증폭수단의 전원라인을 노말 드라이빙 전압 또는 오버 드라이빙 전압으로 구동하기 전원라인 구동수단; 노말 드라이빙 전압단의 레벨이 제1 타겟 노말 드라이빙 전압레벨보다 낮아질 때 상기 노말 드라이빙 전압단을 풀 업 구동하는 노말 드라이빙 전압 충전 구동수단; 방전 인에이블 신호의 활성화구간에서 상기 노말 드라이빙 전압단의 레벨이 제2 타겟 노말 드라이빙 전압레벨보다 높아질 때 상기 노말 드라이빙 전압단을 풀 다운 구동하는 노말 드라이빙 전압 방전 구동수단; 상기 오버 드라이빙 전압의 레벨을 검출하고, 검출결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호를 출력하는 전압검출수단; 및 상기 다수의 검출신호 중 활성화되는 신호에 대응하여 상기 방전 인에이블 신호의 활성화구간을 다중화하여 출력하는 활성화구간 다중화수단을 구비하는 반도체 메모리 소자를 제공한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 동작방법에 있어서, 상기 비트라인 감지증폭기의 전원라인을 오버 드라이빙 전압 또는 노말 드라이빙 전압으로 구동하는 단계; 노말 드라이빙 전압단의 레벨이 제1 타겟 노말 드라이빙 전압레벨보다 낮아질 때 상기 노말 드라이빙 전압단을 풀 업 구동하는 단계; 방전 인에이블 신호의 활성화구간에서 상기 노말 드라이빙 전압단의 레벨이 제2 타겟 노말 드라이빙 전압레벨보다 높아질 때 상기 노말 드라이빙 전압단을 풀 다운 구동하는 단계; 및 상기 오버 드라이빙 전압의 레벨에 따라 상기 방전 인에이블 신호의 활성화구간을 다중화하여 생성하는 단계를 포함하는 반도체 메모리 소자의 동작방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 도면부호(도는, 참조부호)로 표시된 부분은 동일한 요소들을 나타낸다.
도 3은 본 발명의 실시예에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 구성을 도시한 블록도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자는, 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭부(200)와, 비트라인 감지증폭부(200)의 전원라인(RTO, SB)을 노말 드라이빙 전압 또는 오버 드라이빙 전압으로 구동하기 전원라인 구동부(220)와, 노말 드라이빙 전압단의 레벨이 제1 타겟 노말 드라이빙 전압레벨보다 낮아질 때 노말 드라이빙 전압단을 풀 업 구동하는 노말 드라이빙 전압 충전 구동부(240)와, 방전 인에이블 신호(DCEP)의 활성화구간에서 노말 드라이빙 전압단의 레벨이 제2 타겟 노말 드라이빙 전압레벨보다 높아질 때 노말 드라이빙 전압단을 풀 다운 구동하는 노말 드라이빙 전압 방전 구동부(260), 및 오버 드라이빙 전압의 레벨에 따라 방전 인에이블 신호(DCEP)의 활성화구간을 다중화하여 생성하는 방전 인에이블 신호 생성부(280)를 구비한다.
여기서, 방전 인에이블 신호 생성부(280)는, 오버 드라이빙 전압의 레벨을 검출하고, 검출결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호(DET#)를 출력하는 전압검출부(282), 및 다수의 검출신호(DET#) 중 활성화되는 신호에 따라 방전 인에이블 신호(DCEP)의 활성화구간을 다중화하여 출력하는 활성화구간 다중화부(284)를 구비한다.
또한, 방전 인에이블 신호 생성부(280)의 구성요소 중 전압검출부(282)는, 오버 드라이빙 전압을 다수의 비율로 분배하여 각각 다른 레벨을 갖는 다수의 분배전압(DIV#)을 생성하는 전압분배부(2822), 및 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압(VREF3)과 다수의 분배전압(DIV#)을 각각 비교하고, 비교결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호(DET#)를 출력하는 전압비교부(2824)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 동작을 설명하면 다음과 같다.
먼저, 전원라인 구동부(220)는, 입력되는 오버 드라이브 신호(SAOVDP)에 응답하여 진입하는 오버 드라이빙 구간에서는 비트라인 감지증폭부(200)의 전원라인(RTO, SB)을 오버 드라이빙 전압으로 구동하고, 노말 드라이빙 구간에서는 비트라인 감지증폭부(200)의 전원라인(RTO, SB)을 노말 드라이빙 전압으로 구동한다.
그리고, 노말 드라이빙 전압 충전구동부(240)는, 충전 인에이블 신호(CEP)가 활성화되는 구간에서 제1 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압(VREF1)을 기준으로 오버 드라이빙 구간 및 노말 드라이빙 구간에서 비트라인 감 지증폭부(100)의 전원라인(RTO, SB)의 전압레벨이 제1 타겟 노말 드라이빙 전압레벨보다 낮아질 때 노말 드라이빙 전압단을 풀 업 구동하는 것을 제어한다.
또한, 노말 드라이빙 전압 방전구동부(160)는, 방전 인에이블 신호(DCEP)가 활성화되는 구간에서 제2 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압(VREF2)을 기준으로 오버 드라이빙 구간 및 노말 드라이빙 구간에서 비트라인 감지증폭부(100)의 전원라인(RTO, SB)의 전압레벨이 제2 타겟 노말 드라이빙 전압레벨보다 높아질 때 노말 드라이빙 전압단을 풀 다운 구동하는 것을 제어한다.
그리고, 방전 인에이블 신호 생성부(280)는, 오버 드라이빙 동작시 오버 드라이빙 전압의 레벨을 검출하고, 검출결과에 따라 방전 인에이블 신호(DCEP)의 활성화구간을 다중화하여 출력한다.
따라서, 노말 드라이빙 전압 방전구동부(160)는, 오버 드라이빙 전압의 레벨에 대응하여 동작구간이 다중화된다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 노말 드라이빙 전압 충전구동부를 상세히 도시한 회로도이다.
도 4를 참조하면, 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 노말 드라이빙 전압 충전구동부(240)는, 제1 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압(VREF1)과 노말 드라이빙 전압단으로부터 피드백된 피드백 전압(FBVOL)을 비교하기 위한 비교부(242)와, 비교부(242)의 출력신호(ONBO)에 응답하여 노말 드라이빙 전압단을 풀 업 구동하기 위한 풀 업 드라이빙 부(244), 및 노말 드라이빙 전압단에 인가되어 있는 전압을 예정된 비율로 분배하 여 피드백 전압(FBVOL)을 출력하기 위한 분배부(246)를 구비한다.
여기서, 풀 업 드라이빙 부(244)는, 게이트(gate)로 입력받은 비교부(242)의 출력신호(ONBO)에 응답하여 소스(source)-드레인(drain) 접속된 전원전압(VDD)과 노말 드라이빙 전압단을 연결하는 것을 제어하는 PMOS트랜지스터(P0)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 노말 드라이빙 전압 충전구동부(240)의 동작을 설명하면 다음과 같다.
먼저, 충전 인에이블 신호(CEP)는, 종래기술에서 전술한 바와 같이 반도체 메모리 소자의 대부분 동작에서 활성화된다. 따라서, 비교부(242)는 항상 동작한다고 가정할 수 있다.
그리고, 노말 드라이빙 전압단에 인가된 전압은 분배부(246)를 통해 예정된 비율로 분배되어 피드백 전압(FBVOL)을 출력한다. 이때, 예정된 비율은 설계자에 의해 임의로 조정이 가능하다.
따라서, 도면에서는 제1저항(R1)과 제2저항(R2)를 사용하여 노말 드라이빙 전압단에 인가된 전압을 분배하여 피드백 전압(FBVOL)으로서 출력하였지만, 제1 및 제2저항(R1, R2)을 사용하지 않고 노말 드라이빙 전압단에 인가된 전압을 직접 피드백 전압(FBVOL)으로서 출력할 수도 있다
이렇게, 출력된 피드백 전압(FBVOL)과 제1 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압(VREF1)의 레벨을 비교하고, 비교결과에 대응하여 레벨이 변동하는 비교신호(ONBO)를 출력한다.
그리고, 풀 업 드라이빙 부(244)는, 비교부(242)에서 출력된 비교신호(ONBO) 의 레벨에 따라 전원전압(VDD)을 노말 드라이빙 전압단에 공급하는 것을 제어한다.
예를 들면, 제1 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압(VREF1)의 레벨이 피드백 전압(FBVOL)의 레벨보다 높은 경우, 비교신호(ONBO)는 로직'로우'(Low)가 된다.
따라서, 풀 업 드라이빙 부(244)에 속하는 PMOS 트랜지스터(P0)가 턴 온(TURN ON)되어 전원전압(VDD)을 노말 드라이빙 전압단에 공급하며, 그로 인해 노말 드라이빙 전압단의 레벨이 상승한다.
반대로, 제1 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압(VREF1)의 레벨이 피드백 전압(FBVOL)의 레벨보다 낮은 경우, 비교신호(ONBO)는 로직'하이'(High)가 된다.
따라서, 풀 업 드라이빙 부(244)에 속하는 PMOS 트랜지스터(P0)가 턴 오프(TURN OFF)되어 전원전압(VDD)이 노말 드라이빙 전압단에 공급되지 않도록 하며, 그로 인해 노말 드라이빙 전압단에 인가된 전압을 사용하는 반도체 메모리 소자의 동작 또는 자연적인 방전이 발생할 때 노말 드라이빙 전압단의 레벨이 하강한다.
도 5는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 노말 드라이빙 전압 방전구동부를 상세히 도시한 회로도이다.
도 5를 참조하면, 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 노말 드라이빙 전압 방전구동부(260)는, 제2 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압(VREF2)과 노말 드라이빙 전압단으로부터 피드백된 피드백 전압(FBVOL)을 비교하기 위한 비교부(262)와, 비교부(262)의 출력신 호(ONBO)에 응답하여 노말 드라이빙 전압단을 풀 다운 구동하기 위한 풀 다운 드라이빙 부(264), 및 노말 드라이빙 전압단에 인가되어 있는 전압을 예정된 비율로 분배하여 피드백 전압(FBVOL)을 출력하기 위한 분배부(266)를 구비한다.
여기서, 풀 다운 드라이빙 부(264)는, 게이트(gate)로 입력받은 비교부(262)의 출력신호(ONBO)에 응답하여 드레인(drain)-소스(source) 접속된 노말 드라이빙 전압단과 접지전압(VSS)단을 연결하는 것을 제어하는 NMOS트랜지스터(N0)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 노말 드라이빙 전압 방전구동부(260)의 동작을 설명하면 다음과 같다.
먼저, 방전 인에이블 신호(DCEP)는 방전 인에이블 신호 생성부(280)에 의해 오버 드라이빙 전압의 레벨에 대응하여 활성화구간의 길이가 달라지는 신호이므로 비교부(262)는 방전 인에이블 신호(DCEP)의 활성화구간에서만 동작한다.
그리고, 노말 드라이빙 전압단에 인가된 전압은 분배부(266)를 통해 예정된 비율로 분배되어 피드백 전압(FBVOL)을 출력한다. 이때, 예정된 비율은 설계자에 의해 임의로 조정이 가능하다.
따라서, 도면에서는 제1저항(R1)과 제2저항(R2)를 사용하여 노말 드라이빙 전압단에 인가된 전압을 분배하여 피드백 전압(FBVOL)으로서 출력하였지만, 제1 및 제2저항(R1, R2)을 사용하지 않고 노말 드라이빙 전압단에 인가된 전압을 직접 피드백 전압(FBVOL)으로서 출력할 수도 있다
이렇게, 출력된 피드백 전압(FBVOL)과 제2 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압(VREF2)의 레벨을 비교하고, 비교결과에 대응하여 레벨이 변동하는 비교신호(ONBO)를 출력한다.
그리고, 풀 다운 드라이빙 부(264)는, 비교부(262)에서 출력된 비교신호(ONBO)의 레벨에 따라 노말 드라이빙 전압단에 인가되어 있던 전압을 방전하는 것을 제어한다.
예를 들면, 제2 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압(VREF2)의 레벨이 피드백 전압(FBVOL)의 레벨보다 높은 경우, 비교신호(ONBO)는 로직'로우'(Low)가 된다.
따라서, 풀 다운 드라이빙 부(264)에 속하는 NMOS 트랜지스터(N0)가 턴 오프(TURN OFF)되어 노말 드라이빙 전압단에 인가되어 있는 전압을 방전시키기 않으며, 그로 인해 노말 드라이빙 전압단에 인가되어 있는 전압의 레벨이 더 이상 하강하지 않는다.
반대로, 제2 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압(VREF2)의 레벨이 피드백 전압(FBVOL)의 레벨보다 낮은 경우, 비교신호(ONBO)는 로직'하이'(High)가 된다.
따라서, 풀 다운 드라이빙 부(264)에 속하는 NMOS 트랜지스터(N0)가 턴 온(TURN ON)되어 노말 드라이빙 전압단에 인가되어 있던 전압을 방전시키며, 그로 인해 노말 드라이빙 전압단의 레벨이 하강한다.
도 6은 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 전압검출부를 상세히 도시한 회로도이다,
도 6을 참조하면, 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 전압검출부(282)는, 오버 드라이빙 전압을 다수의 비율로 분배하여 각각 다른 레벨을 갖는 다수의 분배전압(DIV1, DIV2, DIV3)을 생성하는 전압분배부(2822), 및 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압(VREF3)과 다수의 분배전압(DIV1, DIV2, DIV3)을 각각 비교하고, 비교결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호(DET1, DET2, DET3)를 출력하는 전압비교부(2824)를 구비한다.
여기서, 전압분배부(2822)는, 오버 드라이빙 전압단과 접지전압(VSS)단 사이에 예정된 저항값을 갖고 직렬로 연결된 다수의 저항(R1, R2, R3, R4)을 구비하며, 다수의 저항(R1, R2, R3, R4) 중 각각의 저항이 접속된 접속노드(JN1, JN2, JN3)에서 다수의 분배전압(DIV1, DIV2, DIV3)을 출력한다.
구체적으로, 전압분배부(2822)는, 오버 드라이빙 전압단과 접지전압(VSS)단 사이에 예정된 저항값을 갖고 직렬로 연결된 제1 내지 제4 저항(R1, R2, R3, R4)을 구비하며, 제1 저항(R1)과 제2 저항(R2)의 접속노드(JN1)에서 다수의 분배전압 중 제1분배전압(DIV1)을 출력하고, 제2 저항(R2)과 상기 제3 저항(R3)의 접속노드(JN2)에서 다수의 분배전압 중 제2분배전압(DIV2)을 출력하며, 제3 저항(R3)과 제4 저항(R4)의 접속노드(JN3)에서 다수의 분배전압 중 제3분배전압(JN3)을 출력한다.
또한, 전압비교부(2824)는, 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압(VREF3)과 다수의 분배전압(DIV1, DIV2, DIV3)을 각각 입력받아 그 레벨을 비교하며, 비교결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호(DET1, DET2, DET3)를 출력하는 다수의 비교기(2824A, 2824B, 2824C)를 구비한다.
구체적으로, 전압비교부(2824)는, 제1분배전압(DIV1)과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압(VREF3)을 입력받아 그 레벨을 비교함으로써 다수의 검출신호 중 제1검출신호(DET1)의 레벨을 결정하여 출력하는 제1비교기(2824A)와, 제2분배전압(DIV2)과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압(VREF3)을 입력받아 그 레벨을 비교함으로써 다수의 검출신호 중 제2검출신호(DET2)의 레벨을 결정하여 출력하는 제2비교기(2824B), 및 제3분배전압(DIV3)과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압(VREF3)을 입력받아 그 레벨을 비교함으로써 다수의 검출신호 중 제3검출신호(DET3)의 레벨을 결정하여 출력하는 제3비교기(2824C)를 구비한다.
도 7은 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 활성화구간 다중화부를 상세히 도시한 회로도이다.
도 7을 참조하면, 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 활성화구간 다중화부(284)는, 도 6에 도시된 오버 드라이빙 전압 검출부(282)로부터 입력되는 제1검출신호(DET1)가 활성화되고, 제2 및 제3검출신호(DET2, DET3)가 비활성화되어 입력되면, 제1시간만큼의 활성화구간을 갖는 방전 인에이블 신호(DCEP)를 출력하는 제1출력부(2842)와, 제1 및 제2검출신호(DET1, DET2)가 활성화되고, 제3검출신호(DET3)가 비활성화되어 입력되면, 제1시간보다 상대적으로 긴 제2시간만큼의 활성화구간을 갖는 방전 인에이블 신호(DCEP)를 출력하 는 제2출력부(2844), 및 제1 내지 제3검출신호(DET1, DET2, DET3)가 활성화되어 입력되면, 제2시간보다 상대적으로 긴 제3시간만큼의 활성화구간을 갖는 방전 인에이블 신호(DCEP)를 출력하는 제3출력부(2866)를 구비한다.
여기서, 제1출력부(2842)는, 제1검출신호(DET1)를 제1입력, 제2 및 제3검출신호(DET2, DET3)의 반전신호를 제2 및 제3입력으로 입력받아 출력하는 제1낸드게이트(NAND1)와, 제1낸드게이트(NAND1)의 출력신호를 반전한 신호를 제1시간만큼 지연하여 출력하는 제1딜레이(DELAY1)와, 제1딜레이(DELAY1)의 출력신호를 반전한 신호를 제1입력, 제1낸드게이트(NAND1)의 출력신호를 반전한 신호를 제2입력으로 입력받아 출력하는 제1노아게이트(NOR1), 및 제1낸드게이트(NAND1)의 출력신호를 반전한 신호에 응답하여 제1노아게이트(NOR1)의 출력신호를 반전한 신호를 방전 인에이블 신호(DCEP)로서 출력하는 것을 제어하는 제1스위치(SW1)를 구비한다.
또한, 제2출력부(2844)는, 제1 및 제2검출신호(DET1, DET2)를 제1 및 제2입력, 제3검출신호(DET3)의 반전신호를 제3입력으로 입력받아 출력하는 제2낸드게이트(NAND2)와 제2낸드게이트(NAND2)의 출력신호를 반전한 신호를 제2시간만큼 지연하여 출력하는 제2딜레이(DELAY2)와, 제2딜레이(DELAY2)의 출력신호를 반전한 신호를 제1입력, 제2낸드게이트(NAND2)의 출력신호를 반전한 신호를 제2입력으로 입력받아 출력하는 제2노아게이트(NOR2), 및 제2낸드게이트(NAND2)의 출력신호를 반전한 신호에 응답하여 제2노아게이트(NOR2)의 출력신호를 반전한 신호를 방전 인에이블 신호(DCEP)로서 출력하는 것을 제어하는 제2스위치(SW2)를 구비한다.
그리고, 제3출력부(2846)는, 제1 내지 제3검출신호(DET1, DET2, DET3)를 제1 내지 제3입력으로 입력받아 출력하는 제3낸드게이트(NAND3)와, 제3낸드게이트(NAND3)의 출력신호를 반전한 신호를 제3시간만큼 지연하여 출력하는 제3딜레이(DELAY3)와, 제3딜레이(DELAY3)의 출력신호를 반전한 신호를 제1입력, 제3낸드게이트(NAND3)의 출력신호를 반전한 신호를 제2입력으로 입력받아 출력하는 제3노아게이트(NOR3), 및 제3낸드게이트(NAND3)의 출력신호를 반전한 신호에 응답하여 상기 제3노아게이트(NOR3)의 출력신호를 반전한 신호를 방전 인에이블 신호(DCEP)로서 출력하는 것을 제어하는 제3스위치(SW3)를 구비한다.
도 6과 도 7을 통해 전술한 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 방전 인에이블 신호 생성수단(280)의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.
먼저, 도 6에 도시된 전압검출부(282)의 구성요소 중 전압분배부(2822)는, 오버 드라이빙 전압을 다수의 저항(R1, R2, R3, R4)을 통해 다수의 비율로 분배되어 다수의 분배전압(DIV1, DIV2, DIV3)을 출력한다.
이때, 다수의 저항은 각각 다른 저항값을 가질 수도 있고, 모두 같은 저항값을 가질 수도 있다. 또한, 다수의 저항의 개수를 4개로 한정하여 설명하였는데 그 개수를 더 늘리거나 더 줄여서 적용할 수도 있다.
마찬가지로, 도 6에 도시된 전압검출부(282)의 구성요소 중 전압비교부(2824)는, 전압분배부(2822)에서 설계변경으로 인해 더 많은 개수의 분배전압이 출력될 경우 그에 대응하여 더 많은 개수의 비교기를 구비할 수 있다.
구체적으로, 도 6에 도시된 오버 드라이빙 전압의 레벨 변화에 따라 전압분 배부(2822) 및 전압비교부(2824)을 동작을 연계하여 살펴보면 다음과 같다.
처음에 오버 드라이빙 전압 접지전압(VSS)과 같은 레벨에서부터 서서히 상승하기 시작하면, 전압분배부(2822)의 제1 내지 제3 접속노드(JN1, JN2, JN3)에 걸리는 전압레벨이 모두 같이 상승하기 시작한다.
이때, 오버 드라이빙 전압이 제1 예정레벨까지 상승하면, 제1 내지 제3 접속노드(JN1, JN2, JN3) 중 제1 접속노드(JN1)에 걸리는 전압레벨이 가장 높으므로 제1 접속노드(JN1)에 걸린 전압레벨이 전압비교부(2824)의 구성요소 중 제1비교기(2824A)의 입력 트랜지스터 즉, N1 트랜지스터의 문턱 전압레벨을 넘어서게 되며, 그로 인해 Z1노드에 걸리는 전압레벨이 하강하고, 그에 따라 P2 트랜지스터가 턴 온 되어 출력단의 제1검출신호(DET1)의 레벨이 로직'하이'(High)가 된다.
하지만, 제2 및 제3 접속노드(JN2, JN3)에 걸리는 전압레벨은 제1 접속노드(JN1)에 걸리는 전압레벨에 비해 낮은 레벨이므로 제2 접속노드(JN2)에 걸리는 전압레벨은 전압비교부(2824)의 구성요소 중 제2비교기(2824B)의 입력 트랜지스터인 N4 트랜지스터의 문턱전압을 넘어서지 못하며, 제3 접속노드(JN3)에 걸리는 전압레벨은 전압비교부(2824)의 구성요소 중 제3비교기(2824C)의 입력트랜지스터인 N7 트랜지스터의 문턱전압을 넘어서지 못한다.
따라서, 전압비교부(2824)의 구성요소 중 제2비교기(2824B)의 출력단인 제2검출신호(DET2)는 타겟 오버 드라이빙 전압레벨에 대응되는 기준전압(VREF3)에 의해 턴 온 된 N5 트랜지스터에 의해 로직'로우'(Low)를 유지한다.
마찬가지로, 전압비교부(2824)의 구성요소 중 제3비교기(2824C)의 출력단인 제3검출신호(DET3)는 타겟 오버 드라이빙 전압레벨에 대응되는 기준전압(VREF3)에 의해 턴 온 된 N8 트랜지스터에 의해 로직'로우'(Low)를 유지한다.
그 후, 오버 드라이빙 전압이 제1 예정레벨보다 더 상승하여 제2 예정레벨이 되면, 제1 내지 제3 접속노드(JN1, JN2, JN3) 중 제1 및 제2 접속노드(JN1, JN2)에 걸리는 전압레벨이 각각 전압비교부(2824)의 구성요소 중 제1 및 제2 비교기(2824A, 2824B)의 입력 트랜지스터인 N1 및 N4 트랜지스터의 문턱 전압을 넘어서게 되며, 그로 인해 제1 및 제2 검출신호(DET1, DET2)의 레벨이 로직'하이'(High)가 된다.
마찬가지로, 오버 드라이빙 전압이 제2 예정레벨보다 더 상승하여 제3 예정레벨이 되면, 제1 내지 제3 접속노드(JN1, JN2, JN3)에 걸리는 전압레벨이 각각 전압비교부(2824)의 구성요소 제1 내지 제3 비교기(2824A, 2824B, 2824C)의 입력 트랜지스터인 N1과 N4 및 N7 트랜지스터의 문턱 전압을 넘어서게 되며, 그로 인해 제1 내지 제3 검출신호(DET1, DET2, DET3)의 레벨이 로직'하이'(High)가 된다.
즉, 전술한 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 전압검출부(282)는 오버 드라이빙 전압의 레벨이 높은 레벨이 되면 될수록 더 많은 개수의 검출신호를 활성화시켜 출력한다.
구체적으로, 도 6에 도시된 전압 검출부(282)의 출력신호에 대응하여 도 7에 도시된 활성화구간 다중화부(284)가 동작하는 것을 살펴보면 다음과 같다.
처음에 오버 드라이빙 전압 접지전압(VSS)과 같은 레벨에서부터 서서히 상승하여 제1 예정레벨까지 상승하면, 제1 검출신호(DET1)는 로직'하이'(High)가 되고, 제2 및 제3 검출신호(DET2, DET3)은 로직'로우'(Low)가 되며, 그로 인해 제1 낸드게이트(NAND1)의 출력신호를 반전한 신호만 로직'하이'(High)가 되고, 제2 및 제3 낸드게이트(NAND2, NAND3)의 출력신호를 반전한 신호는 모두 로직'로우'(Low)가 된다.
이렇게, 제1 낸드게이트(NAND1)의 출력신호를 반전한 신호가 로직'하이'(High)가 되면, 제1 스위치(SW1)가 턴 온 되고, 제2 및 제3 낸드게이트(NAND2, NAND3)의 출력신호를 반전한 신호는 모두 로직'로우'(Low)가 되므로 제2 및 제3 스위치(SW2, SW3)는 턴 오프 된다.
따라서, 방전 인에이블 신호(DCEP)는, 제1딜레이(DELAY1)에 의해 정의되는 제1시간 만큼의 활성화구간을 갖는다.
그 후, 오버 드라이빙 전압이 제1 예정레벨보다 더 상승하여 제2 예정레벨이 되면, 제1 및 제2 검출신호(DET1, DET2)는 로직'하이'(High)가 되고, 제3 검출신호(DET3)은 로직'로우'(Low)가 되며, 그로 인해 제2 낸드게이트(NAND2)의 출력신호를 반전한 신호만 로직'하이'(High)가 되고, 제1 및 제3 낸드게이트(NAND1, NAND3)의 출력신호를 반전한 신호는 모두 로직'로우'(Low)가 된다.
이렇게, 제2 낸드게이트(NAND2)의 출력신호를 반전한 신호가 로직'하이'(High)가 되면, 제2 스위치(SW2)가 턴 온 되고, 제1 및 제3 낸드게이트(NAND1, NAND3)의 출력신호를 반전한 신호는 모두 로직'로우'(Low)가 되므로 제1 및 제3 스위치(SW1, SW3)는 턴 오프 된다.
따라서, 방전 인에이블 신호(DCEP)는, 제2딜레이(DELAY2)에 의해 정의되는 제2시간 만큼의 활성화구간을 갖는다. 이때, 제2딜레이(DELAY2)에 의해 정의되는 제2시간은, 제1딜레이(DELAY1)에 의해 정의되는 제1시간에 비해 상대적으로 긴 시간이다.
마찬가지로, 오버 드라이빙 전압이 제2 예정레벨보다 더 상승하여 제3 예정레벨이 되면, 제1 내지 제3 검출신호(DET1, DET2, DET3)가 로직'하이'(High)가 되며, 그로 인해 제3 낸드게이트(NAND3)의 출력신호를 반전한 신호만 로직'하이'(High)가 되고, 제1 및 제2 낸드게이트(NAND1, NAND2)의 출력신호를 반전한 신호는 모두 로직'로우'(Low)가 된다.
이렇게, 제3 낸드게이트(NAND3)의 출력신호를 반전한 신호가 로직'하이'(High)가 되면, 제3 스위치(SW3)가 턴 온 되고, 제1 및 제2 낸드게이트(NAND1, NAND2)의 출력신호를 반전한 신호는 모두 로직'로우'(Low)가 되므로 제1 및 제2 스위치(SW1, SW2)는 턴 오프 된다.
따라서, 방전 인에이블 신호(DCEP)는, 제3딜레이(DELAY2)에 의해 정의되는 제3시간 만큼의 활성화구간을 갖는다. 이때, 제3딜레이(DELAY3)에 의해 정의되는 제3시간은, 제2딜레이(DELAY2)에 의해 정의되는 제2시간에 비해 상대적으로 긴 시간이다.
즉, 전술한 본 발명의 실시예에 따른 반도체 메모리 소자의 구성요소 중 활성화구간 다중화부(284)는 오버 드라이빙 전압의 레벨이 상대적으로 높은 레벨이 되어 다수의 검출신호(DET1, DET2, DET3) 중 활성화되는 신호의 개수가 상대적으로 많으면 방전 인에이블 신호(DCEP)의 활성화구간을 상대적으로 길게 하여 출력하며, 다수의 검출신호(DET1, DET2, DET3) 중 활성화되는 신호의 개수가 상대적으로 적으면 방전 인에이블 신호(DCEP)의 활성화구간을 상대적으로 짧게 하여 출력한다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 동작시 방전 인에이블 신호의 레벨파형을 도시한 타이밍 다이어그램이다.
도 8을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 동작시 방전 인에이블 신호 생성부(280)에서 출력되는 방전 인에이블 신호(DCEP)의 레벨파형이 오버 드라이빙 전압의 레벨에 따라 달라지는 것을 알 수 있다.
먼저, 오버 드라이빙 전압이 예정보다 높은 레벨(높은 VDD)을 갖는 경우 방전 인에이블 신호(DCEP)의 펄스 폭이 상대적으로 가장 넓은 것을 알 수 있다(①).
그리고, 오버 드라이빙 전압이 예정보다 낮은 레벨(낮은 VDD)을 갖는 경우 방전 인에이블 신호(DCEP)의 펄스 폭이 상대적으로 가장 짧은 것을 알 수 있다(③).
또한, 오버 드라이빙 전압이 예정된 레벨(정상 VDD)을 갖는 경우 방전 인에이블 신호(DCEP)의 펄스 폭은, 오버 드라이빙 전압이 예정보다 높은 레벨(높은 VDD)을 갖는 경우의 방전 인에이블 신호(DCEP)의 펄스 폭보다 짧고, 오버 드라이빙 전압이 예정보다 낮은 레벨(낮은 VDD)을 갖는 경우 방전 인에이블 신호(DCEP)의 펄스 폭보다 긴 것을 알 수 있다(②).
도 9는 본 발명의 실시예에 따른 반도체 메모리 소자의 오버 드라이빙 동작 및 그 이후의 노말 드라이빙 동작에서 노말 드라이빙 전압단에 인가된 전압의 레벨 파형을 도시한 타이밍 다이어그램.
도 9를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자가 오버 드라이빙 전압의 레벨이 변동함에 따라 오버 드라이빙 동작시 노말 드라이빙 전압단의 레벨이 각각 다르게 변동(높은 VDD, 정상 VDD, 낮은 VDD)하는 경우에도, 그 이후의 노말 드라이빙 동작에서, 노말 드라이빙 전압단의 레벨이 오버 드라이빙 동작구간 이전의 레벨(정상 VCORE)로 다시 돌아가는 것을 알 수 있다.
즉, 오버 드라이빙 동작시 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 높은 레벨(높은 VDD)로 입력되는 경우(①)와, 오버 드라이빙 전압의 레벨이 예정하는 레벨보다 낮은 레벨(낮은 VDD)로 입력되는 경우(③), 및 오버 드라이빙 전압의 레벨이 예정하는 레벨(정상 VDD)로 입력되는 경우(②)에서 노말 드라이빙 전압단의 레벨이 각각 다르게 변동하는 경우에도, 각각의 경우에 따라 노말 드라이빙 전압 방전구동부(260)의 동작시간이 달라지기 때문에, 그 이후의 노말 드라이빙 동작에서, 각각의 경우와 상관없이 노말 드라이빙 전압단의 레벨이 오버 드라이빙 동작 이전의 레벨(정상 VCORE)로 다시 돌아간다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 오버 드라이빙 전압의 레벨이 예정된 레벨보다 더 높거나 또는 더 낮게 변동하여 오버 드라이빙 동작시 노말 드라이빙 전압단의 레벨이 불안정한 경우에도, 오버 드라이빙 전압의 레벨변화에 대응하여 방전 인에이블 신호(DCEP)의 펄스폭이 다중화되는 것에 의해, 오버 드라이빙 동작 이후의 노말 드라이빙 동작에서 노말 드라이빙 전압단의 레벨이 안정되도록 할 수 있다.
즉, 오버 드라이빙 전압의 변동에 의해 발생할 수 있는 반도체 메모리 소자의 불량을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 노말 드라이빙 전압으로 코어전압(VCORE)을 오버 드라이빙 전압으로 전원전압(VDD)을 통상적으로 사용한다고 명시하였으나, 본 발명은 노말 드라이빙 전압 및 오버 드라이빙 전압으로 다른 전압원을 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서는 노말 드라이버가 비트라인 감지증폭부의 전원라인을 구동하고 오버 드라이버가 노말 드라이빙 전압단을 구동하는 오버 드라이빙 방식을 일례로 들어 설명하였으나, 오버 드라이버와 노말 드라이버가 병렬로 비트라인 감지증폭부의 전원라인을 구동하는 경우에도 본 발명은 적용된다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 외부에서 입력되는 오버 드라이빙 전압의 레벨이 변동하여 오버 드라이빙이 동작시 노말 드라이빙 전압단에 인가되는 전압이 불안정한 경우, 오버 드라이빙 전압의 레벨변동에 대응하여 방전 인에이블 신호의 활성화구간을 다중화함으로써 오버 드라이빙 이후의 후속 동작에서 노말 드라이빙 전압단에 인가되는 전압을 안정적으로 할 수 있다.

Claims (52)

  1. 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭수단;
    상기 비트라인 감지증폭수단의 전원라인을 노말 드라이빙 전압 또는 오버 드라이빙 전압으로 구동하기 전원라인 구동수단;
    노말 드라이빙 전압단의 레벨이 제1 타겟 노말 드라이빙 전압레벨보다 낮아질 때 상기 노말 드라이빙 전압단을 풀 업 구동하는 노말 드라이빙 전압 충전 구동수단;
    방전 인에이블 신호의 활성화구간에서 상기 노말 드라이빙 전압단의 레벨이 제2 타겟 노말 드라이빙 전압레벨보다 높아질 때 상기 노말 드라이빙 전압단을 풀 다운 구동하는 노말 드라이빙 전압 방전 구동수단; 및
    상기 오버 드라이빙 전압의 레벨에 따라 상기 방전 인에이블 신호의 활성화구간을 다중화하여 생성하는 방전 인에이블 신호 생성수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 방전 인에이블 신호 생성수단은,
    상기 오버 드라이빙 전압의 레벨을 검출하고, 검출결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호를 출력하는 전압검출부; 및
    상기 다수의 검출신호 중 활성화되는 신호에 따라 상기 방전 인에이블 신호의 활성화구간을 다중화하여 출력하는 활성화구간 다중화부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 전압검출부는,
    상기 오버 드라이빙 전압을 다수의 비율로 분배하여 각각 다른 레벨을 갖는 다수의 분배전압을 생성하는 전압분배부; 및
    타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압과 상기 다수의 분배전압을 각각 비교하고, 비교결과에 대응하여 각각의 레벨이 결정되는 상기 다수의 검출신호를 출력하는 전압비교부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 전압분배부는,
    오버 드라이빙 전압단과 접지전압단 사이에 예정된 저항값을 갖고 직렬로 연결된 다수의 저항을 구비하며, 상기 다수의 저항 중 각각의 저항이 접속된 접속노드에서 상기 다수의 분배전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제3항에 있어서,
    상기 전압비교부는,
    상기 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압과 상기 다수의 분배전압을 각각 입력받아 그 레벨을 비교하며, 비교결과에 대응하여 각각의 레벨이 결정되는 상기 다수의 검출신호를 출력하는 다수의 비교기를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제2항에 있어서,
    상기 활성화구간 다중화부는,
    상기 다수의 검출신호 중 활성화되는 신호의 개수가 많을수록 상기 방전 인에이블 신호의 활성화구간을 늘려서 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 삭제
  8. 제3항에 있어서,
    상기 전압분배부는,
    오버 드라이빙 전압단과 접지전압단 사이에 예정된 저항값을 갖고 직렬로 연결된 제1 내지 제4 저항을 구비하며,
    상기 제1 저항과 상기 제2 저항의 접속노드에서 상기 다수의 분배전압 중 제1분배전압을 출력하고,
    상기 제2 저항과 상기 제3 저항의 접속노드에서 상기 다수의 분배전압 중 제2분배전압을 출력하고,
    상기 제3 저항과 상기 제4 저항의 접속노드에서 상기 다수의 분배전압 중 제3분배전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 전압비교부는,
    상기 제1분배전압과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압을 입력받아 그 레벨을 비교함으로써 상기 다수의 검출신호 중 제1검출신호의 레벨을 결정하여 출력하는 제1비교기와,
    상기 제2분배전압과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압을 입력받아 그 레벨을 비교함으로써 상기 다수의 검출신호 중 제2검출신호의 레벨을 결정하여 출력하는 제2비교기와,
    상기 제3분배전압과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압을 입력받아 그 레벨을 비교함으로써 상기 다수의 검출신호 중 제3검출신호의 레벨을 결정하여 출력하는 제3비교기를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 활성화구간 다중화부는,
    상기 제1검출신호가 활성화되고, 상기 제2 및 제3검출신호가 비활성화되어 입력되면, 제1시간만큼의 활성화구간을 갖는 상기 방전 인에이블 신호를 출력하는 제1출력부;
    상기 제1 및 제2검출신호가 활성화되고, 상기 제3검출신호가 비활성화되어 입력되면, 상기 제1시간보다 긴 제2시간만큼의 활성화구간을 갖는 상기 방전 인에이블 신호를 출력하는 제2출력부; 및
    상기 제1 내지 제3검출신호가 활성화되어 입력되면, 상기 제2시간보다 긴 제3시간만큼의 활성화구간을 갖는 상기 방전 인에이블 신호를 출력하는 제3출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 제1출력부는,
    상기 제1검출신호를 제1입력, 상기 제2 및 제3검출신호의 반전신호를 제2 및 제3입력으로 입력받아 출력하는 제1낸드게이트;
    상기 제1낸드게이트의 출력신호를 반전한 신호를 상기 제1시간만큼 지연하여 출력하는 제1딜레이;
    상기 제1딜레이의 출력신호를 반전한 신호를 제1입력, 상기 제1낸드게이트의 출력신호를 반전한 신호를 제2입력으로 입력받아 출력하는 제1노아게이트;
    상기 제1낸드게이트의 출력신호를 반전한 신호에 응답하여 상기 제1노아게이트의 출력신호를 반전한 신호를 상기 방전 인에이블 신호로서 출력하는 것을 제어하는 제1스위치를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 제2출력부는,
    상기 제1 및 제2검출신호를 제1 및 제2입력, 상기 제3검출신호의 반전신호를 제3입력으로 입력받아 출력하는 제2낸드게이트;
    상기 제2낸드게이트의 출력신호를 반전한 신호를 상기 제2시간만큼 지연하여 출력하는 제2딜레이;
    상기 제2딜레이의 출력신호를 반전한 신호를 제1입력, 상기 제2낸드게이트의 출력신호를 반전한 신호를 제2입력으로 입력받아 출력하는 제2노아게이트; 및
    상기 제2낸드게이트의 출력신호를 반전한 신호에 응답하여 상기 제2노아게이트의 출력신호를 반전한 신호를 상기 방전 인에이블 신호로서 출력하는 것을 제어하는 제2스위치를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 제3출력부는,
    상기 제1 내지 제3검출신호를 제1 내지 제3입력으로 입력받아 출력하는 제3낸드게이트;
    상기 제3낸드게이트의 출력신호를 반전한 신호를 상기 제3시간만큼 지연하여 출력하는 제3딜레이;
    상기 제3딜레이의 출력신호를 반전한 신호를 제1입력, 상기 제3낸드게이트의 출력신호를 반전한 신호를 제2입력으로 입력받아 출력하는 제3노아게이트; 및
    상기 제3낸드게이트의 출력신호를 반전한 신호에 응답하여 상기 제3노아게이트의 출력신호를 반전한 신호를 상기 방전 인에이블 신호로서 출력하는 것을 제어하는 제3스위치를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  14. 비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭수단;
    상기 비트라인 감지증폭수단의 전원라인을 노말 드라이빙 전압 또는 오버 드라이빙 전압으로 구동하기 전원라인 구동수단;
    노말 드라이빙 전압단의 레벨이 제1 타겟 노말 드라이빙 전압레벨보다 낮아질 때 상기 노말 드라이빙 전압단을 풀 업 구동하는 노말 드라이빙 전압 충전 구동수단;
    방전 인에이블 신호의 활성화구간에서 상기 노말 드라이빙 전압단의 레벨이 제2 타겟 노말 드라이빙 전압레벨보다 높아질 때 상기 노말 드라이빙 전압단을 풀 다운 구동하는 노말 드라이빙 전압 방전 구동수단;
    상기 오버 드라이빙 전압의 레벨을 검출하고, 검출결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호를 출력하는 전압검출수단; 및
    상기 다수의 검출신호 중 활성화되는 신호에 대응하여 상기 방전 인에이블 신호의 활성화구간을 다중화하여 출력하는 활성화구간 다중화수단
    을 구비하는 반도체 메모리 소자.
  15. 제14항에 있어서,
    상기 전압검출수단은,
    상기 오버 드라이빙 전압을 다수의 비율로 분배하여 각각 다른 레벨을 갖는 다수의 분배전압을 생성하는 전압분배부; 및
    타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압과 상기 다수의 분배전압을 각각 비교하고, 비교결과에 대응하여 각각의 레벨이 결정되는 상기 다수의 검출신호를 출력하는 전압비교부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 전압분배부는,
    오버 드라이빙 전압단과 접지전압단 사이에 예정된 저항값을 갖고 직렬로 연결된 다수의 저항을 구비하며, 상기 다수의 저항 중 각각의 저항이 접속된 접속노드에서 상기 다수의 분배전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제15항에 있어서,
    상기 전압비교부는,
    타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압과 상기 다수의 분배전압을 각각 입력받아 그 레벨을 비교하며, 비교결과에 대응하여 각각의 레벨이 결정되는 상기 다수의 검출신호를 출력하는 다수의 비교기를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제14항에 있어서,
    상기 활성화구간 다중화수단은,
    상기 다수의 검출신호 중 활성화되는 신호의 개수가 많을수록 상기 방전 인에이블 신호의 활성화구간을 늘려서 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  19. 삭제
  20. 제15항에 있어서,
    상기 전압분배부는,
    오버 드라이빙 전압단과 접지전압단 사이에 예정된 저항값을 갖고 직렬로 연결된 제1 내지 제4 저항을 구비하며,
    상기 제1 저항과 상기 제2 저항의 접속노드에서 상기 다수의 분배전압 중 제 1분배전압을 출력하고,
    상기 제2 저항과 상기 제3 저항의 접속노드에서 상기 다수의 분배전압 중 제2분배전압을 출력하고,
    상기 제3 저항과 상기 제4 저항의 접속노드에서 상기 다수의 분배전압 중 제3분배전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  21. 제15항에 있어서,
    상기 전압비교부는,
    상기 제1분배전압과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압을 입력받아 그 레벨을 비교함으로써 상기 다수의 검출신호 중 제1검출신호의 레벨을 결정하여 출력하는 제1비교기와,
    상기 제2분배전압과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압을 입력받아 그 레벨을 비교함으로써 상기 다수의 검출신호 중 제2검출신호의 레벨을 결정하여 출력하는 제2비교기와,
    상기 제3분배전압과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압을 입력받아 그 레벨을 비교함으로써 상기 다수의 검출신호 중 제3검출신호의 레벨을 결정하여 출력하는 제3비교기를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  22. 제21항에 있어서,
    상기 활성화구간 다중화수단은,
    상기 제1검출신호가 활성화되고, 상기 제2 및 제3검출신호가 비활성화되어 입력되면, 제1시간만큼의 활성화구간을 갖는 상기 방전 인에이블 신호를 출력하는 제1출력부;
    상기 제1 및 제2검출신호가 활성화되고, 상기 제3검출신호가 비활성화되어 입력되면, 상기 제1시간보다 긴 제2시간만큼의 활성화구간을 갖는 상기 방전 인에이블 신호를 출력하는 제2출력부; 및
    상기 제1 내지 제3검출신호가 활성화되어 입력되면, 상기 제2시간보다 긴 제3시간만큼의 활성화구간을 갖는 상기 방전 인에이블 신호를 출력하는 제3출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  23. 제22항에 있어서,
    상기 제1출력부는,
    상기 제1검출신호를 제1입력, 상기 제2 및 제3검출신호의 반전신호를 제2 및 제3입력으로 입력받아 출력하는 제1낸드게이트;
    상기 제1낸드게이트의 출력신호를 반전한 신호를 상기 제1시간만큼 지연하여 출력하는 제1딜레이;
    상기 제1딜레이의 출력신호를 반전한 신호를 제1입력, 상기 제1낸드게이트의 출력신호를 반전한 신호를 제2입력으로 입력받아 출력하는 제1노아게이트;
    상기 제1낸드게이트의 출력신호를 반전한 신호에 응답하여 상기 제1노아게이트의 출력신호를 반전한 신호를 상기 방전 인에이블 신호로서 출력하는 것을 제어하는 제1스위치를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  24. 제22항에 있어서,
    상기 제2출력부는,
    상기 제1 및 제2검출신호를 제1 및 제2입력, 상기 제3검출신호의 반전신호를 제3입력으로 입력받아 출력하는 제2낸드게이트;
    상기 제2낸드게이트의 출력신호를 반전한 신호를 상기 제2시간만큼 지연하여 출력하는 제2딜레이;
    상기 제2딜레이의 출력신호를 반전한 신호를 제1입력, 상기 제2낸드게이트의 출력신호를 반전한 신호를 제2입력으로 입력받아 출력하는 제2노아게이트; 및
    상기 제2낸드게이트의 출력신호를 반전한 신호에 응답하여 상기 제2노아게이트의 출력신호를 반전한 신호를 상기 방전 인에이블 신호로서 출력하는 것을 제어하는 제2스위치를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  25. 제22항에 있어서,
    상기 제3출력부는,
    상기 제1 내지 제3검출신호를 제1 내지 제3입력으로 입력받아 출력하는 제3낸드게이트;
    상기 제3낸드게이트의 출력신호를 반전한 신호를 상기 제3시간만큼 지연하여 출력하는 제3딜레이;
    상기 제3딜레이의 출력신호를 반전한 신호를 제1입력, 상기 제3낸드게이트의 출력신호를 반전한 신호를 제2입력으로 입력받아 출력하는 제3노아게이트; 및
    상기 제3낸드게이트의 출력신호를 반전한 신호에 응답하여 상기 제3노아게이트의 출력신호를 반전한 신호를 상기 방전 인에이블 신호로서 출력하는 것을 제어하는 제3스위치를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  26. 비트라인에 실린 데이터를 감지증폭하며, 노말 드라이빙 전압 또는 오버 드라이빙 전압을 사용하여 증폭동작을 수행하는 비트라인 감지증폭수단;
    방전 인에이블 신호에 응답하여 노말 드라이빙 전압단의 레벨이 제1 타겟 노말 드라이빙 레벨보다 높아질 때 상기 노말 드라이빙 전압단을 풀 다운 구동하는 노말 드라이빙 전압 방전 구동수단; 및
    상기 오버 드라이빙 전압의 레벨에 따라 상기 방전 인에이블 신호의 활성화구간을 다중화하여 생성하는 방전 인에이블 신호 생성수단
    을 구비하는 반도체 메모리 소자.
  27. 제26항에 있어서,
    노말 드라이빙 전압단의 레벨이 제2 타겟 노말 드라이빙 전압레벨보다 낮아질 때 상기 노말 드라이빙 전압단을 풀 업 구동하는 노말 드라이빙 전압 충전 구동수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  28. 제26항에 있어서,
    상기 비트라인 감지증폭수단은,
    비트라인에 실린 데이터를 감지증폭하기 위한 비트라인 감지증폭수단; 및
    상기 비트라인 감지증폭수단의 전원라인을 노말 드라이빙 전압 또는 오버 드라이빙 전압으로 구동하기 전원라인 구동수단을 구비하는 반도체 메모리 소자.
  29. 제26항에 있어서,
    상기 방전 인에이블 신호 생성수단은,
    상기 오버 드라이빙 전압의 레벨을 검출하고, 검출결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호를 출력하는 전압검출부; 및
    상기 다수의 검출신호 중 활성화되는 신호에 따라 상기 방전 인에이블 신호의 활성화구간을 다중화하여 출력하는 활성화구간 다중화부를 구비하는 것을 특징 으로 하는 반도체 메모리 소자.
  30. 제29항에 있어서,
    상기 전압검출부는,
    상기 오버 드라이빙 전압을 다수의 비율로 분배하여 각각 다른 레벨을 갖는 다수의 분배전압을 생성하는 전압분배부; 및
    타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압과 상기 다수의 분배전압을 각각 비교하고, 비교결과에 대응하여 각각의 레벨이 결정되는 상기 다수의 검출신호를 출력하는 전압비교부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  31. 제30항에 있어서,
    상기 전압분배부는,
    오버 드라이빙 전압단과 접지전압단 사이에 예정된 저항값을 갖고 직렬로 연결된 다수의 저항을 구비하며, 상기 다수의 저항 중 각각의 저항이 접속된 접속노드에서 상기 다수의 분배전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  32. 제30항에 있어서,
    상기 전압비교부는,
    상기 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압과 상기 다수의 분배전압을 각각 입력받아 그 레벨을 비교하며, 비교결과에 대응하여 각각의 레벨이 결정되는 상기 다수의 검출신호를 출력하는 다수의 비교기를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  33. 제29항에 있어서,
    상기 활성화구간 다중화부는,
    상기 다수의 검출신호 중 활성화되는 신호의 개수가 많을수록 상기 방전 인에이블 신호의 활성화구간을 늘려서 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  34. 삭제
  35. 제30항에 있어서,
    상기 전압분배부는,
    오버 드라이빙 전압단과 접지전압단 사이에 예정된 저항값을 갖고 직렬로 연결된 제1 내지 제4 저항을 구비하며,
    상기 제1 저항과 상기 제2 저항의 접속노드에서 상기 다수의 분배전압 중 제1분배전압을 출력하고,
    상기 제2 저항과 상기 제3 저항의 접속노드에서 상기 다수의 분배전압 중 제2분배전압을 출력하고,
    상기 제3 저항과 상기 제4 저항의 접속노드에서 상기 다수의 분배전압 중 제3분배전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  36. 제35항에 있어서,
    상기 전압비교부는,
    상기 제1분배전압과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압을 입력받아 그 레벨을 비교함으로써 상기 다수의 검출신호 중 제1검출신호의 레벨을 결정하여 출력하는 제1비교기와,
    상기 제2분배전압과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압을 입력받아 그 레벨을 비교함으로써 상기 다수의 검출신호 중 제2검출신호의 레벨을 결정하여 출력하는 제2비교기와,
    상기 제3분배전압과 타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압을 입력받아 그 레벨을 비교함으로써 상기 다수의 검출신호 중 제3검출신호의 레벨을 결정하여 출력하는 제3비교기를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  37. 제36항에 있어서,
    상기 활성화구간 다중화부는,
    상기 제1검출신호가 활성화되고, 상기 제2 및 제3검출신호가 비활성화되어 입력되면, 제1시간만큼의 활성화구간을 갖는 상기 방전 인에이블 신호를 출력하는 제1출력부;
    상기 제1 및 제2검출신호가 활성화되고, 상기 제3검출신호가 비활성화되어 입력되면, 상기 제1시간보다 긴 제2시간만큼의 활성화구간을 갖는 상기 방전 인에이블 신호를 출력하는 제2출력부; 및
    상기 제1 내지 제3검출신호가 활성화되어 입력되면, 상기 제2시간보다 긴 제3시간만큼의 활성화구간을 갖는 상기 방전 인에이블 신호를 출력하는 제3출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  38. 제37항에 있어서,
    상기 제1출력부는,
    상기 제1검출신호를 제1입력, 상기 제2 및 제3검출신호의 반전신호를 제2 및 제3입력으로 입력받아 출력하는 제1낸드게이트;
    상기 제1낸드게이트의 출력신호를 반전한 신호를 상기 제1시간만큼 지연하여 출력하는 제1딜레이;
    상기 제1딜레이의 출력신호를 반전한 신호를 제1입력, 상기 제1낸드게이트의 출력신호를 반전한 신호를 제2입력으로 입력받아 출력하는 제1노아게이트;
    상기 제1낸드게이트의 출력신호를 반전한 신호에 응답하여 상기 제1노아게이트의 출력신호를 반전한 신호를 상기 방전 인에이블 신호로서 출력하는 것을 제어하는 제1스위치를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  39. 제38항에 있어서,
    상기 제2출력부는,
    상기 제1 및 제2검출신호를 제1 및 제2입력, 상기 제3검출신호의 반전신호를 제3입력으로 입력받아 출력하는 제2낸드게이트;
    상기 제2낸드게이트의 출력신호를 반전한 신호를 상기 제2시간만큼 지연하여 출력하는 제2딜레이;
    상기 제2딜레이의 출력신호를 반전한 신호를 제1입력, 상기 제2낸드게이트의 출력신호를 반전한 신호를 제2입력으로 입력받아 출력하는 제2노아게이트; 및
    상기 제2낸드게이트의 출력신호를 반전한 신호에 응답하여 상기 제2노아게이트의 출력신호를 반전한 신호를 상기 방전 인에이블 신호로서 출력하는 것을 제어하는 제2스위치를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  40. 제39항에 있어서,
    상기 제3출력부는,
    상기 제1 내지 제3검출신호를 제1 내지 제3입력으로 입력받아 출력하는 제3낸드게이트;
    상기 제3낸드게이트의 출력신호를 반전한 신호를 상기 제3시간만큼 지연하여 출력하는 제3딜레이;
    상기 제3딜레이의 출력신호를 반전한 신호를 제1입력, 상기 제3낸드게이트의 출력신호를 반전한 신호를 제2입력으로 입력받아 출력하는 제3노아게이트; 및
    상기 제3낸드게이트의 출력신호를 반전한 신호에 응답하여 상기 제3노아게이트의 출력신호를 반전한 신호를 상기 방전 인에이블 신호로서 출력하는 것을 제어하는 제3스위치를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  41. 제1항 또는 제14항 또는 제27항에 있어서,
    상기 노말 드라이빙 전압 충전 구동수단은,
    충전 인에이블 신호의 활성화구간에서 동작하며, 상기 제1 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압과 상기 노말 드라이빙 전압단으로부터 피드백된 피드백 전압을 비교하기 위한 비교부; 및
    상기 비교부의 출력신호에 응답하여 상기 노말 드라이빙 전압단을 풀 업 구동하기 위한 풀 업 드라이빙 부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  42. 제41항에 있어서,
    상기 노말 드라이빙 전압 충전 구동수단은,
    상기 노말 드라이빙 전압단에 인가되어 있는 전압을 예정된 비율로 분배하여 상기 피드백 전압을 출력하기 위한 분배부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  43. 제41항에 있어서,
    상기 풀 업 드라이빙 부는,
    게이트로 입력받은 상기 비교부의 출력신호에 응답하여 소스-드레인 접속된 오버 드라이빙 전압단과 상기 노말 드라이빙 전압단을 연결하는 것을 제어하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  44. 제1항 또는 제14항 또는 제26항에 있어서,
    상기 노말 드라이빙 전압 방전 구동수단은,
    상기 방전 인에이블 신호의 활성화구간에서 동작하며, 상기 제1 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압과 상기 노말 드라이빙 전압단으로부터 피드백된 피드백 전압을 비교하기 위한 비교부;
    상기 비교부의 출력신호에 응답하여 상기 노말 드라이빙 전압단을 풀 다운 구동하기 위한 풀 다운 드라이빙 부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  45. 제44항에 있어서,
    상기 노말 드라이빙 전압 방전 구동수단은,
    상기 노말 드라이빙 전압단에 인가되어 있는 전압을 예정된 비율로 분배하여 상기 피드백 전압을 출력하기 위한 분배부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  46. 제44항에 있어서,
    상기 풀 다운 드라이빙 부는,
    게이트로 입력받은 상기 비교부의 출력신호에 응답하여 드레인-소스 접속된 상기 노말 드라이빙 전압단과 접지전압단을 연결하는 것을 제어하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  47. 제1항 또는 제14항 또는 제28항에 있어서,
    상기 전원라인 구동수단은,
    오버 드라이빙 구간에서 상기 비트라인 감지증폭수단의 전원라인을 상기 오버 드라이빙 전압으로 구동하기 위한 오버 드라이빙 부; 및
    노말 드라이빙 구간에서 상기 비트라인 감지증폭수단의 전원라인을 상기 노말 드라이빙 전압으로 구동하기 위한 노말 드라이빙 부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  48. 오버 드라이빙 구조를 가진 비트라인 감지증폭기를 구비하는 반도체 메모리 소자의 동작방법에 있어서,
    상기 비트라인 감지증폭기의 전원라인을 오버 드라이빙 전압 또는 노말 드라이빙 전압으로 구동하는 단계;
    노말 드라이빙 전압단의 레벨이 제1 타겟 노말 드라이빙 전압레벨보다 낮아질 때 상기 노말 드라이빙 전압단을 풀 업 구동하는 단계;
    방전 인에이블 신호의 활성화구간에서 상기 노말 드라이빙 전압단의 레벨이 제2 타겟 노말 드라이빙 전압레벨보다 높아질 때 상기 노말 드라이빙 전압단을 풀 다운 구동하는 단계; 및
    상기 오버 드라이빙 전압의 레벨에 따라 상기 방전 인에이블 신호의 활성화구간을 다중화하여 생성하는 단계를 포함하는 반도체 메모리 소자의 동작방법.
  49. 제48항에 있어서,
    상기 다중화하여 생성하는 단계는,
    상기 오버 드라이빙 전압의 레벨을 검출하고, 검출결과에 대응하여 각각의 레벨이 결정되는 다수의 검출신호를 출력하는 단계; 및
    상기 다수의 검출신호 중 활성화되는 신호에 대응하여 출력되는 상기 방전 인에이블 신호의 활성화구간을 다중화하는 단계를 포함하는 반도체 메모리 소자의 동작방법.
  50. 제49항에 있어서,
    상기 다수의 검출신호를 출력하는 단계는,
    상기 오버 드라이빙 전압을 다수의 비율로 분배하여 각각 다른 레벨을 갖는 다수의 분배전압을 생성하는 단계; 및
    타겟 오버 드라이빙 전압의 레벨에 대응하는 기준전압과 상기 다수의 분배전압을 각각 비교하고, 비교결과에 따라 각각의 레벨이 결정되는 다수의 검출신호를 출력하는 단계를 포함하는 반도체 메모리 소자의 동작방법.
  51. 제48항에 있어서,
    상기 풀 업 구동하는 단계는,
    상기 노말 드라이빙 전압단에 인가되어 있는 전압을 예정된 비율로 분배하여 피드백 전압을 출력하는 단계;
    충전 인에이블 신호의 활성화구간에서 상기 제1 타겟 노말 드라이빙 전압레벨에 대응하는 기준전압과 상기 피드백 전압을 비교하는 단계; 및
    상기 비교하는 단계의 결과에 응답하여 상기 노말 드라이빙 전압단을 풀 업 구동하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  52. 제48항에 있어서,
    상기 풀 다운 구동하는 단계는,
    상기 노말 드라이빙 전압단에 인가되어 있는 전압을 예정된 비율로 분배하여 피드백 전압을 출력하는 단계;
    상기 방전 인에이블 신호의 활성화구간에서 상기 제2 타겟 노말 드라이빙 전 압레벨에 대응하는 기준전압과 상기 피드백 전압을 비교하는 단계; 및
    상기 비교하는 단계의 결과에 응답하여 상기 노말 드라이빙 전압단을 풀 다운 구동하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
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