KR100567686B1

KR100567686B1 - 오버드라이브 방식의 비트선 감지 증폭기를 갖는 반도체메모리 디바이스

Info

Publication number: KR100567686B1
Application number: KR1020030006693A
Authority: KR
Inventors: 와다마사하루; 쯔찌다겐지; 이나바쯔네오; 이께다도시미
Original assignee: 가부시끼가이샤 도시바; 후지쯔 가부시끼가이샤
Priority date: 2002-02-05
Filing date: 2003-02-04
Publication date: 2006-04-05
Also published as: TW200400510A; JP2003228981A; US6754122B2; TW588356B; US20030174545A1; KR20030066440A

Abstract

데이터를 읽어낸 후, 오버드라이브 전압에 의해 전위가 증폭된 비트선, 및 그 비트선과 상보쌍을 이루는 비트선의 이퀄라이즈 동작시에, 오버드라이브 전압으로 과잉 충전되어 있던 전하를 방전 회로(35)를 이용하여 접지 전위로 방전하고, 방전 회로에서의 방전 기간의 조정으로 비트선 이퀄라이즈 전위를 조정한다.

반도체 메모리 디바이스, 오버드라이브 전압, 전위, 비트선, 접지 전위

Description

오버드라이브 방식의 비트선 감지 증폭기를 갖는 반도체 메모리 디바이스{SEMICONDUCTOR MEMORY DEVICE HAVING OVERDRIVE BITLINE SENSE AMPLIFIER THEREIN}

도 1은 본 발명의 제1 실시예에 따른 DRAM 칩 전체의 패턴 레이아웃을 도시한 도면.

도 2의 (a)는 도 1의 DRAM의 일부를 확대하여 도시한 패턴 레이아웃도.

도 2의 (b)는 도 2의 (a)의 DRAM으로부터 하나의 서브어레이 및 그 주변 회로를 발췌하여 도시한 패턴 레이아웃도.

도 3은 도 2의 (b)의 서브어레이의 일부의 회로 구성을 발췌하여 도시한 블록도.

도 4는 도 3에 도시한 회로와 셀 어레이의 구성을 도시한 회로도.

도 5는 도 4에 도시한 회로의 동작의 일례를 도시한 파형도.

도 6은 도 4에 도시한 회로의 동작의 다른 예를 도시한 파형도.

도 7은 도 5 및 도 6에 도시한 동작을 통합하여 도시한 파형도.

도 8은 도 7에 도시한 각 제어 신호를 생성하기 위한 타이밍 생성 회로의 일 구성을 도시한 회로도.

도 9는 도 8의 타이밍 생성 회로의 입출력 신호의 파형도.

도 10은 도 4의 회로에 설치되는 비트선 프리차지 전위 생성 회로의 일례를 도시한 회로도.

도 11은 본 발명의 제2 실시예에 따른 DRAM의 서브어레이의 일부 회로 구성을 발췌하여 도시한 회로도.

도 12는 본 발명의 제3 실시예에 따른 DRAM의 서브어레이의 일부 회로 구성을 발췌하여 도시한 회로도.

도 13의 (a)는 제3 실시예의 DRAM의 서브어레이의 일부의 회로 구성을 발췌하여 도시한 패턴 레이아웃도.

도 13의 (b)는 도 13의 (a)의 서브어레이의 일부를 확대하여 도시한 패턴 레이아웃도.

도 13의 (c)는 도 13의 (b)의 회로의 일부를 발췌하여 도시한 회로도.

도 14는 본 발명의 제4 실시예에 따른 DRAM의 서브어레이의 일부 회로 구성을 발췌하여 도시한 회로도.

도 15의 (a)는 제4 실시예의 DRAM의 서브어레이의 일부의 회로 구성을 발췌하여 도시한 패턴 레이아웃도.

도 15의 (b)는 도 15의 (a)의 서브어레이의 일부를 확대하여 도시한 패턴 레이아웃도.

도 15의 (c)는 도 15의 (b)의 회로의 일부를 발췌하여 도시한 회로도.

<도면의 주요 부분에 대한 부호의 설명>

12 : 서브어레이

14 : 256k 비트 셀 어레이

15 : 세그먼트 로우 디코더 어레이

16 : 비트선 감지 증폭기 어레이

17 : 교차 영역

본 발명은 반도체 메모리 디바이스에 관한 것으로, 특히 비트선 감지 증폭기의 판독 속도를 개선하기 위해, 메모리 코어부에 오버드라이브 방식을 채용한 경우의 비트선 이퀄라이즈 전위의 보정에 관한 것이다. 본 발명은, 예를 들면 메모리 집적 회로, 로직 혼재 반도체 메모리 등에 적용된다.

다이내믹 랜덤 액세스 메모리(DRAM)에서는, 메모리 셀로부터의 미소 신호 데이터의 판독, 증폭 및 리스토어는 비트선 감지 증폭기에 의해 행해진다. 비트선 감지 증폭기의 판독 속도를 개선하기 위해, 셀 데이터 증폭 시의 초기에 리스토어 전위보다 높은 전압(오버드라이브 전압)으로 비트선 감지 증폭기를 구동하고, 고속으로 데이터 증폭을 행하는 오버드라이브 방식을 채용한 DLAM이 일본 특개2002-25264호 공보에 개시되어 있다.

상기 공보에 개시되어 있는 DRAM에서는 셀 데이터의 판독의 초기 단계에서, 리스토어 전위보다 높은 오버드라이브 전위가 P형 감지 증폭기에 인가됨으로써 오버드라이브 동작이 행해진다. 이에 따라 비트선 전위를 감지하는 타이밍이 빨라진 다. 그 후, 오버드라이브 동작이 정지되고, 오버드라이브 전위로 충전되어 있는 비트선에 리스토어 전위가 공급됨으로써, 비트선 전위가 리스토어 전위로 안정화된다. 이어서, 비트선쌍이 프리차지 전위로 프리차지되고 또한 이퀄라이즈된다.

그런데, DRAM의 고속화에 따라, 상기한 바와 같은 판독 동작의 고속화를 꾀하기 위해 액티브 기간을 짧게 하면, 비트선을 리스토어 전위로 안정화시키기 위한 기간이 줄어든다. 그 결과, 오버드라이브 동작에 의해 높은 전위로 충전된 고전위측의 비트선과, 낮은 전위로 충전된 저전위측의 비트선 전위를 이퀄라이즈했을 때의 비트선 전위는 오버드라이브 동작에 의한 전위 상승의 영향을 받는다. 이 때문에, 이퀄라이즈 시의 비트선 전위는 비트선쌍의 리스토어 전위의 중간값보다도 높아진다.

이퀄라이즈된 비트선쌍 중 어느 한쪽의 비트선 전위는, 다음 사이클에서 셀 데이터를 읽어 낼 때에 참조 전위로서 이용된다. 이 때문에, 오버드라이브 동작에의한 전위 상승의 영향을 받은 결과, 비트선쌍의 전위가 높아져 있는 상태에서 셀 데이터의 판독 동작을 행하면, "1" 데이터의 판독 마진이 감소하여, 셀 데이터를 정확하게 읽어낼 수 없게 된다. 따라서, 종래에서는 이것을 개선하는 것이 요망되고 있다.

본 발명의 목적은, 오버드라이브 방식을 채용한 비트선 감지 증폭기에 의해 비트선 전위를 읽어낼 때의 비트선 참조 전위를 조정할 수 있어, 판독 동작의 사이클을 짧게 해도 셀 데이터를 정확하게 읽어낼 수 있는 반도체 메모리를 제공하는 것이다.

본 발명에 따르면, 복수의 메모리 셀과, 상기 복수의 메모리 셀에 접속된 복수의 비트선쌍과, 상기 복수의 비트선쌍에 접속되며, 상기 복수의 각 비트선쌍의 전위를 각각 증폭시키는 복수의 비트선 감지 증폭기와, 오버드라이브 전위를 생성하는 오버드라이브 전위 생성 회로와, 상기 복수의 각 비트선 감지 증폭기와 상기 오버드라이브 전위 생성 회로와 접속되어, 상기 오버드라이브 전위를 상기 비트선 감지 증폭기에 출력하는 제1 감지 증폭기 드라이버와, 상기 비트선 감지 증폭기와 소정 전위에 접속되며, 상기 소정 전위를 상기 비트선 감지 증폭기에 출력하는 제2 감지 증폭기 드라이버와, 상기 복수의 비트선쌍과 프리차지 전위에 접속되어, 상기 복수의 각 비트선쌍을 상기 프리차지 전위에 의해 프리차지하거나 또한 각 비트선쌍의 전위를 이퀄라이즈하는 복수의 비트선 프리차지·이퀄라이즈 회로와, 상기 복수의 비트선쌍에 결합되며, 상기 복수의 비트선쌍의 전위를 방전 전위로 방전하는 적어도 하나의 방전 회로를 포함하는 반도체 메모리가 제공된다.

이하, 도면을 참조하여 본 발명을 실시예에 의해 상세히 설명한다. 또, 전도에 걸쳐 대응하는 개소에는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.

(제1 실시예)

도 1은 512M 비트의 기억 용량을 갖고, 오버드라이브 방식을 채용한 DRAM 칩(10) 전체의 패턴 레이아웃을 도시하고 있다.

이 칩(10)에는 각각 32M 비트의 기억 용량을 갖는 32M 비트 어레이(11)가 16 개 설치되어 있다.

도 2의 (a)는, 도 1에서 32M 비트 어레이(11)의 1 갯수분을 추출하여, 확대하여 도시하고 있다. 각 32M 비트 어레이(11)에서는 각각 256k비트의 기억 용량을 갖는 128개의 서브어레이(12)가 16행 × 8열의 매트릭스 형상으로 배열되어 있다. 그리고, 그 열 방향의 일단측에는 메인 로우 디코더(MRD)의 어레이(13)가 배치되어 있다. 32M 비트 어레이(11)는 전체적으로 8k개의 워드선(8k 워드선)과 4k개의 비트선(4k-비트선)을 갖는다.

도 2의 (b)는, 도 2의 (a)의 32M 비트 어레이(11)로부터 하나의 서브어레이(12)를 그 주변 회로와 함께 추출하여, 확대한 패턴 레이아웃을 도시하고 있다.

서브어레이(12)에서는, 256k 비트의 기억 용량을 갖는 셀 어레이(256k 비트 셀 어레이 : 14)의 열 방향의 양단부에는 각각 복수의 세그먼트 로우 디코더가 어레이 형상으로 배열된 세그먼트 로우 디코더 어레이(15)가 배치되어 있고, 행 방향의 양단부에는 각각 복수의 비트선 감지 증폭기가 어레이 형상으로 배열된 비트선 감지 증폭기 어레이(16)가 배치되어 있다. 또, 참조 부호 17은 세그먼트 로우 디코더 어레이(15)와 비트선 감지 증폭기 어레이(16)가 교차하는 교차 영역으로, 모두 4개소의 각 교차 영역(17)에는 각각 비트선 감지 증폭기 어레이와 세그먼트 로우 디코더를 제어하는 회로가 배치된다.

도 3은 도 2의 (b)의 비트선 감지 증폭기 어레이(16)의 일부 회로를 발췌하여 도시한 블록도이다. 또한, 도 4는 도 3에 도시한 회로를 셀 어레이와 함께 도 시하는 회로도이다.

도 3 및 도 4에서, 비트선쌍(20)은 외부 I/O과 정논리로 대응하는 비트선 BL_T와 외부 I/O과 부논리로 대응하는 비트선 BL_C로 이루어진다. 서브어레이(12)내에는 복수의 비트선쌍이 설치되지만, 도 4에서는 하나의 비트선쌍(20)만을 도시하고 있다. 비트선쌍(20)을 구성하는 비트선 BL_T 및 BL_C에는 각각 복수의 메모리 셀(21)이 접속되어 있다. 도 4에서는 편의상, 비트선 BL_T 및 BL_C에는 각각 하나의 메모리 셀(21)이 접속되어 있는 상태를 도시하고 있다. 각 메모리 셀(21)에는 워드선이 접속되어 있다. 도 4에서는 비트선 BL_T에 접속된 메모리 셀(21)에는 워드선 WL_N이 접속되고, 비트선 BL_C에 접속된 메모리 셀(21)에는 워드선 WL_N+1이 접속되어 있다.

비트선쌍(20)에는 비트선 감지 증폭기(S/A : 22)가 접속되어 있다. 비트선 감지 증폭기(22)는 P형 감지 증폭기(P-S/A : 23)와 N형 감지 증폭기(N-S/A : 24)로 구성된다. P형 감지 증폭기(23)는 2개의 PMOSFET로 구성되어 있다. P형 감지 증폭기(23)는 P형 감지 증폭기 구동선(SAP : 25)을 통하여 P형 감지 증폭기 드라이버(PSD : 26)에 접속되어 있다. 그리고 P형 감지 증폭기(23)에는 P형 감지 증폭기 드라이버(26)를 통하여 플러스 전하가 공급된다. N형 감지 증폭기(24)는 2개의 NMOSFET로 구성되어 있다. N형 감지 증폭기(24)는 N형 감지 증폭기 구동선(SAN : 27)을 통하여 N형 감지 증폭기 드라이버(NSD : 28)에 접속되어 있다. N형 감지 증폭기(24)에는 N형 감지 증폭기 드라이버(28)를 통하여 마이너스 전하가 공급된다.

P형 감지 증폭기 드라이버(26)는 오버드라이브 제어 신호선(29)을 통하여 오버드라이브 제어 신호 /OD가 게이트 전극에 공급되는 오버드라이브용 PMOSFET를 갖는다. 오버드라이브용 PMOSFET의 소스·드레인 사이의 전류 통로는 오버드라이브 전위 생성 회로(30)의 출력 노드와 P형 감지 증폭기 구동선(25) 사이에 삽입되어 있다. 오버드라이브 전위 생성 회로(30)는 비트선쌍(20)의 리스토어 전위보다도 높은 오버드라이브 전위를 생성한다.

N형 감지 증폭기 드라이버(28)는 감지 드라이브 제어 신호선(31)을 통하여 감지 드라이브 제어 신호 SD가 게이트 전극에 공급되는 감지용 NMOSFET를 갖는다. 감지용 NMOSFET의 소스·드레인 사이의 전류 통로는 N형 감지 증폭기 구동선(27)과 접지선 사이에 삽입되어 있다. 접지선은 접지 전위 GND에 접속되어 있다.

칩 내에서 비트선 감지 증폭기(22)가 배치되어 있는 감지 증폭기 영역에는, 비트선 감지 증폭기(22) 외에 비트선쌍(20)을 프리차지·이퀄라이즈하는 비트선 프리차지·이퀄라이즈 회로(EQL : 32)가 배치되어 있다. 비트선 이퀄라이즈 회로(32)는 프리차지 회로(33)와 이퀄라이즈 회로(34)로 이루어진다. 또한, 본 실시예에서는 비트선쌍(20)을 방전하는 방전 회로(DSC : 35)가 감지 증폭기 영역에 부가되어 있다.

프리차지 회로(33)는 비트선 프리차지 전위 VBLEQ를 공급하는 비트선 프리차지 전위선(36)과, 비트선 BL_T 및 BL_C 각각의 사이에 소스·드레인 사이의 전류 통로가 삽입된 NMOSFET(37, 38)에 의해 구성되어 있다. 양 NMOSFET(37, 38)의 게이트 전극은 비트선 프리차지 제어 신호 EQLCN을 공급하는 프리차지 제어 신호선(39)에 접속되어 있다.

이퀄라이즈 회로(34)는 비트선 BL_T, BL_C 사이에 소스·드레인 사이의 전류 통로가 삽입된 NMOSFET(40)에 의해 구성되어 있다. 이 NMOSFET(40)의 게이트 전극은 비트선 이퀄라이즈 제어 신호 BLEQL을 공급하는 이퀄라이즈 제어 신호선(41)에 접속되어 있다.

프리차지 회로(33)는 프리차지 제어 신호선(39)으로부터 주어지는 비트선 프리차지 제어 신호 EQLCN에 의해 프리차지 동작이 제어되고, 이퀄라이즈 회로(34)는 이퀄라이즈 제어 신호선(41)으로부터 주어지는 비트선 이퀄라이즈 제어 신호 BLEQL에 의해 이퀄라이즈 동작이 제어된다.

방전 회로(35)는 프리차지·이퀄라이즈 회로(32) 근방에 배치되어 있다. 방전 회로(35)는 비트선쌍(20)과, 비트선의 리스토어 전위보다 낮은 전위인 방전 전위, 예를 들면 접지 전위 GND 사이에 각각 소스·드레인 사이의 전류 통로가 삽입된 2개의 NMOSFET(42, 43)로 구성되어 있고, 각각의 게이트 전극은 방전 제어 신호선(44)으로부터 주어지는 방전 제어 신호 DCS에 의해 방전 동작이 제어된다.

도 5는, 도 4에 도시한 회로를 갖는 DRAM에서, 메모리 셀에서 "1" 데이터를 읽어 낼 때("1" 판독)의 동작 파형의 일례를 나타낸다. 또, 도 6은 마찬가지로, "0" 데이터를 읽어 낼 때("0" 판독)의 동작 파형의 일례를 나타낸다. 또한 도 7은, 도 5 및 도 6에 도시한 동작과 제어 신호의 타이밍과의 관계를 나타내고 있다.

여기서, 도 7의 오버드라이브 제어 신호 OD, 방전 제어 신호 DSC, 비트선 이퀄라이즈 제어 신호 BLEQL, 비트선 프리차지 제어 신호 EQLN은 전부 정논리로 표현 하고 있다.

도 5 및 도 6에서, 참조 부호 1은 "1" 데이터가 기입된 셀 캐패시터의 스토리지 노드(SN_H)의 전위, 참조 부호 2는 "0" 데이터가 기입된 스토리지 노드(SN_L)의 전위, 참조 부호 3은 "1" 데이터를 읽어 내는 비트선(BL_T)의 전위, 참조 부호 4는 "0" 데이터를 읽어 내는 비트선(BL_C)의 전위, 참조 부호 5는 P형 감지 증폭기 드라이버(26)의 출력 노드 SAP-P의 전위, 참조 부호 6은 N형 감지 증폭기 드라이버(28)의 출력 노드 SAN-N의 전위, 참조 부호 7은 워드선 WL의 전위이다.

도 7에 도시한 바와 같이, 액티브 기간이 개시되면, 워드선 WL의 전위가 상승하고, 메모리 셀이 선택되고, 셀 캐패시터의 스토리지 노드로부터 데이터가 비트선쌍에 읽어내어진다. 그 후, 오버드라이브 제어 신호 OD가 활성화된다. 제어 신호 OD가 활성화되어 있는 기간, P형 감지 증폭기 드라이버(26) 내의 오버드라이브용 PMOSFET의 게이트 전극에는 "L" 레벨의 신호가 입력되어, 이 PMOSFET가 도통한다. 이에 따라, 오버드라이브 전위 생성 회로(30)에서 생성된 리스토어 전위보다도 높은 오버드라이브 전위가 P형 감지 증폭기 구동선(25)에 출력되고, P형 감지 증폭기(23)는 오버드라이브 전위에 의해 구동된다. 또한, 오버드라이브 제어 신호 OD가 활성화되어 있는 기간에서는, N형 감지 증폭기 드라이버(28) 내의 감지용 NMOSFET의 게이트 전극에는 "H" 레벨의 감지 드라이브 제어 신호 SD가 입력되어, 이 NMOSFET도 도통한다. 이에 따라, 접지 전위가 N형 감지 증폭기 구동선(27)에 출력되고, N형 감지 증폭기(24)는 접지 전위에 의해 구동된다. 즉, P형 감지 증폭기 드라이버(26) 및 N형 감지 증폭기 드라이버(28)는 오버드라이브 전위 및 접지 전위의 출력을 거의 동일한 타이밍에서 개시한다. 또한, 액티브 기간이 종료하면, P형 감지 증폭기 드라이버(26) 및 N형 감지 증폭기 드라이버(28)는 오버드라이브 전위 및 접지 전위의 출력을 거의 동일한 타이밍에서 정지한다.

액티브 기간 종료 후의 프리차지 기간에서는, 방전 제어 신호 DSC 및 비트선 이퀄라이즈 제어 신호 BLEQL이 각각 활성화된다. 프리차지 기간의 종료 후에는 방전 제어 신호 DSC가 비활성 상태가 되고, 비트선 프리차지 제어 신호 EQLCN이 활성화된다.

즉, 도 7에서 워드선 WL의 전위가 상승하기 전에, 비트선 이퀄라이즈 제어 신호 BLEQL과 비트선 프리차지 제어 신호 EQLCN이 비활성 상태가 되어, 워드선 WL의 전위가 상승한 후에, 셀 데이터가 비트선으로 전송된다. 그 후, P형 감지 증폭기(23)가, 리스토어 전위보다 높은 전위인 오버드라이브 전위에 의해 구동되고, N형 감지 증폭기(24)가 접지 전위에 의해 구동되고, 비트선쌍(20) 사이의 전위차가 증폭된다. 이 때, P형 감지 증폭기(23)는 리스토어 전위보다 높은 전위인 오버드라이브 전위에 의해 구동되므로, 스토리지 노드로부터 읽어낸 "1" 데이터는 비트선상에서 충분히 높은 전위까지 상승한다. 이 때, 데이터를 읽어 낸 원래 메모리 셀의 스토리지 노드에 "1" 데이터가 리스토어 된다. 또한, 도시하지 않은 데이터 I/O 회로를 통하여, 감지된 데이터가 메모리 외부로 출력된다. 그리고, "1" 데이터를 리스토어 하는 스토리지 노드의 전위(1)가 충분히 충전된 시점에서 오버드라이브 동작이 종료되고, 계속해서 비트선쌍(20)의 이퀄라이즈 동작과 방전 동작이 행해진다.

오버드라이브 동작에 의해, 비트선쌍 중 "1" 데이터가 판독된 측의 비트선 전위 BL_H는 꽤 높은 전위까지 상승하고 있다. 그래서, 방전 동작에 의해, 높은 전위까지 상승한 비트선을 포함하는 비트선쌍의 전위가 방전된다. 즉, 프리차지 기간에, 방전 제어 신호 DSC가 "H" 레벨이 되고, 방전 회로(35) 내의 2개의 NMOSFET (42, 43)가 도통하여, 비트선쌍(20)이 접지 전위로 방전된다. 또한, 프리차지 기간 에서는 이퀄라이즈 제어 신호선(41)으로부터 공급되는 비트선 이퀄라이즈 제어 신호 BLEQL도 "H" 레벨이 되고, 이퀄라이즈 회로(34) 내의 NMOSFET(40)가 도통한다. 이에 따라, 비트선 BL_T, BL_C가 단락된다. 즉, 프리차지 기간에서는 비트선 BL_T, BL_C는 단락된 상태에서 급속히 방전된다. 그리고, 방전 제어 신호 DSC의 "H" 레벨 기간을 조정함으로써, 비트선 방전 후의 비트선 참조 전위를, 그 후의 비트선 프리차지 전위와 일치하도록 보정할 수 있다. 도 5 내지 도 7에서는, 이 보정된 전위차를 방전 레벨로서 표시하고 있다.

그 후, 방전 제어 신호 DSC가 비활성 상태로 되고, 또한 비트선 프리차지 제어 신호 EQLCN이 활성화가 된다. 이에 따라, 프리차지 회로(33) 내의 NMOSFET (37, 38)가 도통하여, 비트선 BL_T 및 BL_C가 비트선 프리차지 전위 VBLEQ에 의해 프리차지된다. 이 프리차지시, 비트선 BL_T 및 BL_C는 미리 비트선 참조 전위로 보정되어 있으므로, 비트선 BL_T 및 BL_C의 전위는 신속하게 비트선 참조 전위로 안정된다.

또, 도 7에서는 방전 제어 신호 DSC를 비활성 상태로 한 후에도, 비트선 이퀄라이즈 제어 신호 BLEQL을 활성 상태로 하고 있지만, 방전 제어 신호 DSC를 비활 성 상태로 했을 때에, 비트선 이퀄라이즈 제어 신호 BLEQL도 동시에 비활성 상태로 해도 된다.

도 8은, 도 7에 도시한 각 제어 신호를 각각 원하는 타이밍에서 조정하여 생성하기 위한 복수의 타이밍 생성 회로 중 하나를 대표적으로 도시하고 있다.

도 8의 타이밍 생성 회로(51)는 2개의 그 입력 NAND 게이트로 이루어지는 플립플롭 회로(52)와, 저항 R 및 MOS 캐패시터 C로 이루어지는 딜레이 회로(Delay-line : 53)와, 2개의 인버터 회로(54, 55)로 구성되어 있다.

도 9는 도 8의 타이밍 생성 회로(51)의 동작의 일례를 도시하고 있다. 입력 신호 input이 "L" 레벨로 강하한 후에 출력 신호 output이 "H" 레벨로 상승하고, 그 후 딜레이 회로(53)를 신호가 통과하기까지의 시간 Td만큼, 출력 신호 output이 "H" 레벨을 유지한다.

여기서 딜레이 회로(53)는 저항 R의 저항값과 MOS 캐패시터 C의 용량값을 필요에 따라 바뀌도록, 도시하지는 않았지만, 메탈 배선, 트랜지스터로 이루어지는 스위치 또는 퓨즈 등을 이용하여 회로 접속을 변경할 수 있도록 구성되어 있다.

이 저항값과 용량값을 바꿈으로써, 실제 디바이스의 평가상, 적절한 타이밍으로 조정할 수 있다. 예를 들면 도 7에 도시한 바와 같이, 오버드라이브 제어 신호 OD의 강하나, 방전 제어 신호 DSC의 강하의 타이밍을 바꿔, 오버드라이브 제어 신호 OD나 방전 제어 신호 DSC의 "H" 레벨(활성화) 기간을 조정함으로써, 비트선의 이퀄라이즈 전위를 소망값으로 조정하는 것이 가능해진다.

그리고, 이러한 이퀄라이즈 전위의 소망값에 비트선 이퀄라이즈 전위가 합치 하도록, 도 10을 참조하여 후술하는 비트선 프리차지 전위 생성 회로에서 생성되는 비트선 프리차지 전위 VBLEQ가 조정된다.

도 10은 비트선 이퀄라이즈 전위가 원하는 레벨이 되도록 비트선 프리차지 전위 VBLEQ를 조정하여 생성하는 비트선 프리차지 전위 생성 회로의 일례를 도시하고 있다.

이 비트선 프리차지 전위 생성 회로(61)에는 전원 전압 VCC로부터 상이한 2개의 참조 전압 V1, V2를 생성하는, 직렬 접속된 3개의 저항으로 이루어지는 저항 분압 회로(62)가 설치되어 있다. 또한, 비트선 프리차지 전위 생성 회로(61)에는 제1, 제2 전압 비교 회로(연산 증폭기 : 63, 64), 드라이버용 PMOSFET(65) 및 NMOSFET(66)가 설치되어 있다. 제1 전압 비교 회로(63)의 비반전 입력단(+)에는 비트선 프리차지 전위선(36)의 전위 VBLEQ가 입력되고, 반전 입력단(-)에는 참조 전압 V1이 입력된다. 이 제1 전압 비교 회로(63)의 출력 전위는 드라이버용 PMOSFET(65)의 게이트 전극에 입력된다. 드라이버용 PMOSFET(65)의 소스·드레인 사이의 전류 통로는 VCC 노드와 비트선 프리차지 전위선(36) 사이에 삽입되어 있다.

제2 전압 비교 회로(64)의 비반전 입력단(+)에는 비트선 프리차지 전위선(36)의 전위 VBLEQ가 입력되고, 반전 입력단(-)에는 참조 전압 V2가 입력된다. 이 제2 전압 비교 회로(64)의 출력 전위는 드라이버용 NMOSFET(66)의 게이트 전극에 입력된다. 드라이버용 NMOSFET(66)의 소스·드레인 사이의 전류 통로는 비트선 프리차지 전위선(36)과 VSS 노드 사이에 삽입되어 있다.

도 10에 도시한 비트선 프리차지 전위 생성 회로(61)에서는, 도시하지는 않았지만, 메탈 배선, 트랜지스터로 이루어지는 스위치 또는 퓨즈 등을 이용하여 저항 분압 회로(62)에서의 전압 분할비를 변경하는 것이 가능하도록 구성되어 있다. 따라서, 필요에 따라 전압 분할비를 바꿈으로써, 비트선 프리차지 전위 VBLEQ를 소망값으로 조정할 수 있다.

제1 실시예에 따른 DRAM에 따르면, 비트선 감지 증폭기(22), 특히 P형 감지 증폭기(23)를 오버드라이브 전위에 의해 구동하고, "1" 레벨 데이터가 판독되는 측의 비트선의 전위를 충분히 상승시키도록 했으므로, 데이터의 감지 타이밍을 빠르게 할 수 있다. 또한, 데이터의 감지 후에는 방전 회로(35)에 의해 비트선쌍을 방전하면서 이퀄라이즈 회로(34)에 의해 비트선쌍의 이퀄라이즈를 행하므로, 비트선쌍(20)의 전위를 비트선 참조 전위와 일치하도록 조정할 수 있다. 따라서, 판독 동작의 사이클을 짧게 해도 셀 데이터를 정확하게 읽어낼 수 있다.

또한, 판독 데이터 "1", "0"의 어느 한쪽에 판독 마진이 적은 경우라도, 비트선쌍(20)의 방전의 타이밍 혹은 비트선 프리차지 전위의 조정에 의해, 다음 판독 동작의 사이클의 비트선 참조 전위를 조정할 수 있으므로, 판독 마진을 벌 수 있다.

(제2 실시예)

도 11은 제2 실시예의 DLXM의 일부 회로의 구성을 도시하고 있다.

도 11에서 방전 회로(35)는 비트선 프리차지 전위 VBLEQ를 공급하기 위한 비트선 프리차지 전위선(36)과 방전 전위(GND) 사이에 소스·드레인 사이의 전류 통 로가 삽입된 NMOSFET(45)로 구성되어 있다. NMOSFET(45)의 게이트 전극에는 방전 제어 신호선(44)이 접속되어 있다.

이 제2 실시예의 경우, 제1 실시예의 경우와 같이, 방전 회로(35)는 각 비트선쌍마다 대응하여 설치되어 있다. 그러나, 제1 실시예와는 달리, 방전 회로(35)는 하나의 NMOSFET(45)로 구성되고, NMOSFET(45)는 비트선 프리차지 전위선(36)과 접지 전위 사이에 접속되어 있다.

도 11의 회로에서 사용되는 각 제어 신호의 타이밍은 제1 실시예와 비교하여 기본적으로는 마찬가지다. 그러나, 도 11인 경우, NMOSFET(45)가 비트선 프리차지 전위선(36)에 접속되어 있기 때문에, 방전 회로(35)가 동작하고 있는 기간에 비트선 프리차지 회로(33)도 동작하도록, 비트선 프리차지 제어 신호 EQLCN의 타이밍이 변경된다.

이러한 구성에 따르면, 프리차지 기간의 초기에 방전 회로(35)에 의해 비트선 프리차지 전위선(36)을 통하여 비트선쌍(20)의 방전 동작이 행해진다.

이와 같이 비트선쌍(20)의 전위를 방전하여 비트선쌍(20)의 이퀄라이즈 전위를 보정할 수 있으므로, 제1 실시예과 마찬가지의 효과가 얻어진다.

또한, 제2 실시예에 따르면, 제1 실시예와 비교하여 방전용 MOSFET의 수가 절반으로 감소한다는 효과가 얻어진다.

(제3 실시예)

도 12는 제3 실시예의 DRAM의 일부 회로의 구성을 도시하고 있다.

제1 및 제2 실시예에서는, 방전 회로(35)는 각 비트선쌍마다 대응하여 설치 되는 경우에 대해 설명하였다. 그러나, 이 제3 실시예에서는 복수의 비트선쌍마다 하나의 방전 회로(35)가 설치되어 있다. 제2 실시예인 경우와 같이, 각 방전 회로(35)는 하나의 NMOSFET(45)로 구성되어 있다.

도 13의 (a)∼(c)는, 도 12에 도시한 방전 회로(35)가 감지 증폭기의 어레이 내에서 분산 배치되어 있는 상태를 도시하고 있다. 즉, 도 13의 (a)는 도 1에 도시한 32M 비트 어레이(11) 일부를 추출하고, 확대하여 도시하고 있다. 또한, 도 13의 (a)의 비트선 감지 증폭기 어레이(16)를 추출하여 확대한 것이 도 13의 (b)에 도시되어 있다. 또한, 도 13의 (b) 중 각각 하나의 비트선 감지 증폭기(32)와 방전 회로(35)를 추출하고, 확대한 것이 도 13의 (c)에 도시되어 있다.

제3 실시예에 따르면, 기본적으로는 제2 실시예와 마찬가지의 동작에 의해 마찬가지의 효과가 얻어지는 것외에, 제2 실시예와 비교하여, 방전용 NMOSFET(45)의 수를 대폭 줄일 수 있으므로, 레이아웃 면적을 축소할 수 있다.

(제4 실시예)

도 14는 제4 실시예의 DRAM의 일부 회로의 구성을 도시하고 있다.

이 제4 실시예에서는 제3 실시예와 같이, 복수의 비트선쌍마다 하나의 방전 회로(35)가 설치되어 있는 예이다. 그러나, 제3 실시예와는 달리 비트선 프리차지 전위선(36)으로부터 분기된 비트선 프리차지 전위선(36a) 도중에 NMOSFET(46)로 이루어지는 스위치 회로(47)가 삽입되어 있다. NMOSFET(46)의 게이트 전극에는 비트선 이퀄라이즈 제어 신호 BLEQL이 공급된다.

도 14에 도시한 회로는, 도 12에 도시한 제3 실시예의 회로와 비교하여, 다 음의 (1), (2)가 서로 다르며, 기타는 동일하다

(1) 비트선 프리차지 전위선(36a) 도중에서, 방전 회로(35)의 접속 노드보다도 비트선 프리차지 전위선(36)에 가까운 측에 스위치 회로(47)가 삽입되어 있다. 이 스위치 회로(47)는 방전 제어 신호 DCS의 활성화 기간은 오프 상태가 되도록 비트선 이퀄라이즈 제어 신호 BLEQL로 제어된다.

(2) 비트선 프리차지 제어 신호 EQLCN은 비트선 이퀄라이즈 제어 신호 BLEQL과 동일한 배선(41)으로부터 공급되는데, 즉 프리차지 회로(33)와 이퀄라이즈 회로(34)가 모두 비트선 이퀄라이즈 제어 신호 BLEQL로 제어된다.

도 14의 회로의 동작은, 도 12를 참조하여 상술한 회로의 동작과 비교하여, 기본적으로 마찬가지지만, 프리차지 회로(33)와 이퀄라이즈 회로(34)가 동일한 타이밍에서 제어되는 점과, 방전 회로(35)가 동작하고 있을 때에 스위치 회로(47)가 오프 상태로 제어되는 점이 서로 다르다.

이에 따라, 비트선 프리차지·이퀄라이즈 회로(32)에 의한 비트선쌍(20)의 프리차지·이퀄라이즈 동작 시의 초기에, 방전 회로(35)에 의해 비트선 프리차지 전위선(36a)을 통하여 비트선쌍(20)의 방전 동작이 행해진다. 이 방전 동작 시에, 스위치 회로(47)가 오프 상태로 제어되므로, 방전 동작이 비트선 프리차지 신호선(36)을 통하여 다른 회로에 미치게 하는 영향은 방지된다.

도 15의 (a)∼(c)는, 도 14에 도시한 방전 회로(35)가 감지 증폭기의 어레이 내에 분산 배치되어 있는 상태를 도시하고 있다. 즉, 도 15의 (a)는 도 1에 도시한 32M 비트 어레이(11)의 일부를 추출하여, 확대하여 도시한 것이다. 또한, 도 15의 (a)의 비트선 감지 증폭기 어레이(16)를 추출하여, 확대한 것이 도 15의 (b)에 도시한 것이다. 또한, 도 15의 (b)의 각각 하나의 비트선 감지 증폭기(32)와 방전 회로(35) 및 스위치 회로(47)를 추출하여, 확대한 것이 도 15의 (c)에 도시되어 있다.

제4 실시예에 따르면, 기본적으로는 제3 실시예와 마찬가지의 동작에 의해 마찬가지의 효과가 얻어지는 것 외에, 방전 회로(35)의 동작이 비트선 프리차지 신호선(36)을 통하여 다른 회로에 미치게 하는 영향을 방지할 수 있으며, 또한 프리차지 회로(33) 전용 비트선 프리차지 제어 신호선을 생략할 수 있으므로, 제3 실시예의 회로와 비교하여 배선의 수를 하나 줄일 수 있다.

또, 상기 제4 실시예에서 설명한 바와 같은 타이밍에서 프리차지 회로(33)와 이퀄라이즈 회로(34)를 제어하는 것이면, 제1∼제3 실시예의 배선을 그대로 이용하고, 프리차지 회로(33)를 제어하는 비트선 프리차지 제어 신호와 이퀄라이즈 회로(34)를 제어하는 비트선 이퀄라이즈 제어 신호를 별개의 배선으로부터 공급하도록 해도 무관하다.

부가적인 장점 및 변형은 당업자에 의해 쉽게 구현할 수 있으며, 따라서, 본 발명의 범위는 상기한 설명 및 실시예에 한정되는 것은 아니다. 따라서, 부가된 청구항 및 그 등가물에 의해 정의되는 바와 같은 발명의 개념의 범위 및 정신에서 벗어나지 않고, 다양한 변형이 이루어질 수 있다.

본 발명에 따르면, 오버드라이브 방식을 채용한 비트선 감지 증폭기에 의해 비트선 전위를 읽어낼 때의 비트선 참조 전위를 조정할 수 있어, 판독 동작의 사이클을 짧게 해도 셀 데이터를 정확하게 읽어낼 수 있는 반도체 메모리를 제공할 수 있다.

Claims

복수의 메모리 셀과,

상기 복수의 메모리 셀에 접속된 복수의 비트선쌍과,

상기 복수의 비트선쌍에 접속되며, 상기 복수의 각 비트선쌍의 전위를 각각 증폭시키는 복수의 비트선 감지 증폭기와,

오버드라이브 전위를 생성하는 오버드라이브 전위 생성 회로와,

상기 복수의 각 비트선 감지 증폭기와 상기 오버드라이브 전위 생성 회로에 접속되며, 상기 오버드라이브 전위를 상기 비트선 감지 증폭기에 출력하는 제1 감지 증폭기 드라이버와,

상기 비트선 감지 증폭기와 접지 전위에 접속되며, 상기 접지 전위를 상기 비트선 감지 증폭기에 출력하는 제2 감지 증폭기 드라이버와,

상기 복수의 비트선쌍과 프리차지 전위에 접속되며, 상기 복수의 각 비트선쌍을 상기 프리차지 전위에 의해 프리차지하고 또한 각 비트선쌍의 전위를 이퀄라이즈하는 복수의 비트선 프리차지·이퀄라이즈 회로와,

상기 복수의 비트선쌍에 결합되며, 상기 복수의 비트선쌍의 전위를 방전 전위로 방전하는 하나 이상의 방전 회로

를 포함하는 반도체 메모리 디바이스.
제1항에 있어서,

상기 오버드라이브 전위 생성 회로는, 상기 복수의 비트선쌍의 리스토어 전위보다도 높은 전위를 상기 오버드라이브 전위로서 생성하는 반도체 메모리 디바이스.
제1항에 있어서,

상기 방전 전위가 접지 전위인 반도체 메모리 디바이스.
제1항에 있어서,

상기 오버드라이브 전위가 상기 프리차지 전위보다도 고전위인 반도체 메모리 디바이스.
제1항에 있어서,

상기 프리차지 전위를 생성하는 프리차지 전위 생성 회로를 더 포함하고, 상기 프리차지 전위 생성 회로는 상기 프리차지 전위를 조정하는 기능을 갖는 반도체 메모리 디바이스.
제1항에 있어서,

상기 복수의 비트선 감지 증폭기 각각이,

상기 복수의 비트선쌍 중 대응하는 비트선쌍과 상기 제1 감지 증폭기 드라이버에 접속된 제1 감지 증폭기와,

상기 복수의 비트선쌍 중 대응하는 비트선쌍과 상기 제2 감지 증폭기 드라이버에 접속된 제2 감지 증폭기를 포함하는 반도체 메모리 디바이스.
제6항에 있어서,

상기 제1 감지 증폭기는 2개의 PMOSFET를 포함하고, 상기 제2 감지 증폭기는 2개의 NMOSFET를 포함하는 반도체 메모리 디바이스.
제1항에 있어서,

상기 제1 감지 증폭기 드라이버 및 상기 제2 감지 증폭기 드라이버는 거의 동일한 타이밍에서 상기 오버드라이브 전위 및 상기 접지 전위의 출력을 개시하고, 액티브 기간 후에 각각 출력을 정지하는 반도체 메모리 디바이스.
제6항에 있어서,

상기 제1 감지 증폭기 드라이버는,

제1 전류 통로를 갖고, 상기 오버드라이브 전위 생성 회로와 상기 제1 감지 증폭기 사이에 상기 제1 전류 통로가 삽입된 PMOSFET를 포함하고,

상기 제2 감지 증폭기 드라이버는,

제2 전류 통로를 갖고, 상기 제2 감지 증폭기와 상기 접지 전위 사이에 상기 제2 전류 통로가 삽입된 NMOSFET를 포함하는 반도체 메모리 디바이스.
제9항에 있어서,

상기 PMOSFET 및 상기 NMOSFET는 거의 동일한 타이밍에서 도통하도록 제어되는 반도체 메모리 디바이스.
제9항에 있어서,

상기 PMOSFET 및 상기 NMOSFET는, 상기 복수의 메모리 셀이 선택된 후에 도통하도록 제어되는 반도체 메모리 디바이스.
제1항에 있어서,

상기 하나 이상의 방전 회로는 방전 제어 신호에 따라 제어되는 반도체 메모리 디바이스.
제12항에 있어서,

상기 방전 제어 신호를 생성하는 방전 제어 신호 생성 회로를 더 포함하고, 상기 방전 제어 신호 생성 회로는 상기 방전 제어 신호의 활성 기간을 조정하는 기능을 갖는 반도체 메모리 디바이스.
제8항에 있어서,

상기 제1 감지 증폭기 드라이버 및 상기 제2 감지 증폭기 드라이버로부터의 상기 오버드라이브 전위 및 상기 접지 전위의 출력이 정지된 후에, 상기 하나 이상의 방전 회로는 상기 복수의 비트선쌍의 전위를 방전 전위로 방전하는 동작을 개시하는 반도체 메모리 디바이스.
제1항에 있어서,

상기 하나 이상의 방전 회로는, 상기 복수의 비트선쌍 각각에 대응하여 설치된 복수의 방전 회로이며,

상기 복수의 방전 회로 각각은,

제1 전류 통로를 갖고, 대응하는 비트선쌍의 한쪽 비트선과 상기 방전 전위 사이에 상기 제1 전류 통로가 삽입된 제1 NMOSFET와,

제2 전류 통로를 갖고, 대응하는 비트선쌍의 다른 쪽 비트선과 상기 방전 전위 사이에 상기 제2 전류 통로가 삽입된 제2 NMOSFET를 갖는 반도체 메모리 디바이스.
제15항에 있어서,

상기 제1 및 제2 NMOSFET는, 상기 복수의 비트선쌍의 전위를 방전 전위로 방전하는 기간에 동작하는 반도체 메모리 디바이스.
제1항에 있어서,

상기 하나 이상의 방전 회로는, 상기 복수의 비트선쌍 각각에 대응하여 설치된 복수의 방전 회로이며,

상기 복수의 방전 회로의 각각은,

전류 통로를 갖고, 상기 프리차지 전위와 상기 방전 전위 사이에 상기 전류 통로가 삽입된 NMOSFET를 갖는 반도체 메모리 디바이스.
제1항에 있어서,

상기 하나 이상의 방전 회로는, 상기 복수의 비트선쌍 중 임의의 수의 비트선쌍마다 대응하여 설치된 복수의 방전 회로이며,

상기 복수의 방전 회로는 각각,

전류 통로를 갖고, 상기 프리차지 전위와 상기 방전 전위 사이에 상기 전류 통로가 삽입된 NMOSFET를 갖는 반도체 메모리 디바이스.
제17항 또는 제18항에 있어서,

상기 NMOSFET는, 상기 복수의 비트선쌍의 전위를 방전 전위로 방전하는 기간에 동작하는 반도체 메모리 디바이스.
제18항에 있어서,

상기 프리차지 전위를 공급하는 신호선 도중에 삽입된 스위치 회로를 더 포함하는 반도체 메모리 디바이스.
제20항에 있어서,

상기 스위치 회로는, 상기 복수의 방전 회로에 의해 상기 프리차지 전위선의 방전 동작이 행해지고 있는 기간에는 비도통으로 되고, 방전 동작이 행해지고 있지 않은 기간에는 도통하도록 제어되는 반도체 메모리 디바이스.
제20항에 있어서,

상기 스위치 회로는 NMOSFET로 이루어지는 반도체 메모리 디바이스.
제1항에 있어서,

상기 복수의 비트선 프리차지·이퀄라이즈 회로는 각각,

상기 프리차지 전위와 상기 복수의 비트선쌍 중 대응하는 비트선쌍에 접속되고, 대응하는 비트선쌍을 상기 프리차지 전위로 프리차지하는 프리차지 회로와,

상기 복수의 비트선쌍 중 대응하는 비트선쌍에 접속되고, 대응하는 비트선쌍을 이퀄라이즈하는 이퀄라이즈 회로를 포함하는 반도체 메모리 디바이스.
제23항에 있어서,

상기 프리차지 회로는,

제1 전류 통로를 갖고, 상기 복수의 비트선쌍 중 대응하는 비트선쌍의 한쪽 비트선과 상기 프리차지 전위 사이에 상기 제1 전류 통로가 삽입된 제1 NMOSFET와,

제2 전류 통로를 갖고, 상기 복수의 비트선쌍 중 대응하는 비트선쌍의 다른 쪽 비트선과 상기 프리차지 전위 사이에 상기 제2 전류 통로가 삽입된 제2 NMOSFET 를 갖는 반도체 메모리 디바이스.
제23항에 있어서,

상기 이퀄라이즈 회로는,

전류 통로를 갖고, 상기 복수의 비트선쌍 중 대응하는 비트선쌍의 한쪽 및 다른 쪽의 비트선 사이에 상기 전류 통로가 삽입된 NMOSFET를 갖는 반도체 메모리 디바이스.