JP2004140344A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】メモリセルMCがマトリクス状に配置されたメモリセルアレイ5と、メモリセルMCから読み出された信号を増幅する、NチャネルMOSトランジスタから構成されたNチャネルセンスアンプとPチャネルMOSトランジスタから構成されたPチャネルセンスアンプとを含むセンスアンプ6と、センスアンプ6に隣接して配置され、センスアンプ6が含むNチャネルセンスアンプ及びPチャネルセンスアンプをそれぞれ駆動するNチャネルMOSトランジスタを有するセンスアンプ駆動回路10、11Aと、これらセンスアンプ駆動回路が有する各々のNチャネルMOSトランジスタのゲート電極に共通の制御信号を供給するセンスアンプ制御回路2Aとを有する。
【選択図】 図6
Description
Claims (16)
- メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルから読み出された信号を増幅する、NチャネルMOSトランジスタから構成されたNチャネルセンスアンプとPチャネルMOSトランジスタから構成されたPチャネルセンスアンプとを含むセンスアンプと、
前記センスアンプに隣接して配置され、前記センスアンプが含む前記Nチャネルセンスアンプ及びPチャネルセンスアンプをそれぞれ駆動するNチャネルMOSトランジスタを有する第1、第2の駆動回路と、
前記第1、第2の駆動回路が有する各々の前記NチャネルMOSトランジスタのゲート電極に共通の制御信号を供給するセンスアンプ制御回路と、
を具備することを特徴とする半導体集積回路。 - メモリセルが行方向及び列方向にマトリクス状に配置され、ビット線対に接続されたメモリセルアレイと、
前記列方向に連続して配置され、前記メモリセルから読み出され前記ビット線対間に現われた微小信号を増幅する、PチャネルMOSトランジスタから構成されたPチャネルセンスアンプを含むセンスアンプと、
前記センスアンプに隣接して前記列方向に連続して配置され、前記センスアンプが含む前記Pチャネルセンスアンプを駆動するNチャネルMOSトランジスタを有する駆動回路と、
前記駆動回路が有する前記NチャネルMOSトランジスタのゲート電極に制御信号を供給するセンスアンプ制御回路と、
を具備することを特徴とする半導体集積回路。 - メモリセルが行方向及び列方向にマトリクス状に配置され、ビット線対に接続されたメモリセルアレイと、
前記列方向に連続して配置され、前記メモリセルから読み出され前記ビット線対間に現われた微小信号を増幅する、NチャネルMOSトランジスタから構成されたNチャネルセンスアンプとPチャネルMOSトランジスタから構成されたPチャネルセンスアンプとを含むセンスアンプと、
前記センスアンプに隣接して前記列方向に連続して配置され、前記センスアンプが含む前記Nチャネルセンスアンプ及びPチャネルセンスアンプをそれぞれ駆動するNチャネルMOSトランジスタを有する第1、第2の駆動回路と、
前記第1、第2の駆動回路が有する各々の前記NチャネルMOSトランジスタのゲート電極に共通の制御信号を供給するセンスアンプ制御回路と、
を具備することを特徴とする半導体集積回路。 - 前記Nチャネルセンスアンプを駆動する前記第1の駆動回路が有するNチャネルMOSトランジスタと、前記Pチャネルセンスアンプを駆動する前記第2の駆動回路が有するNチャネルMOSトランジスタとが、前記列方向に一列に配置されていることを特徴とする請求項3に記載の半導体集積回路。
- 前記第1の駆動回路が有するNチャネルMOSトランジスタのゲート長と、前記第2の駆動回路が有するNチャネルMOSトランジスタのゲート長が等しいことを特徴とする請求項4に記載の半導体集積回路。
- 前記第1の駆動回路が有するNチャネルMOSトランジスタのしきい値電圧と、前記第2の駆動回路が有するNチャネルMOSトランジスタのしきい値電圧が等しいことを特徴とする請求項4に記載の半導体集積回路。
- 前記列方向に連続して配置された前記センスアンプのうち、2個のセンスアンプ毎に、前記Pチャネルセンスアンプを駆動する駆動回路が1個ずつ配置されていることを特徴とする請求項2に記載の半導体集積回路。
- 前記列方向に連続して配置された前記センスアンプのうち、2個のセンスアンプ毎に、前記Nチャネルセンスアンプを駆動する前記第1の駆動回路と、前記Pチャネルセンスアンプを駆動する第2の駆動回路とが1個ずつ配置されていることを特徴とする請求項3に記載の半導体集積回路。
- 前記第1の駆動回路が有するNチャネルMOSトランジスタと、前記第2の駆動回路が有するNチャネルMOSトランジスタとが、前記列方向に伸びる共通のゲート電極を有することを特徴とする請求項4に記載の半導体集積回路。
- 前記第1の駆動回路が有するNチャネルMOSトランジスタのソースに接続されたソースコンタクトと、前記第2の駆動回路が有するNチャネルMOSトランジスタのソースに接続されたソースコンタクトとが、前記列方向に伸びる共通のゲート電極に対して、互いに反対側に配置されることを特徴とする請求項9に記載の半導体集積回路。
- 前記Pチャネルセンスアンプを構成する前記PチャネルMOSトランジスタはNウェル領域上に形成されており、前記Nウェル領域のウェル電位は、前記Pチャネルセンスアンプを駆動する前記駆動回路が有するNチャネルMOSトランジスタのドレイン電圧に等しいことを特徴とする請求項2に記載の半導体集積回路。
- 前記Pチャネルセンスアンプを構成する前記PチャネルMOSトランジスタはNウェル領域上に形成されており、前記Nウェル領域のウェル電位は、前記Pチャネルセンスアンプを駆動する前記第2の駆動回路が有するNチャネルMOSトランジスタのドレイン電圧に等しいことを特徴とする請求項3に記載の半導体集積回路。
- 前記Pチャネルセンスアンプを構成する前記PチャネルMOSトランジスタはNウェル領域上に形成され、前記Nチャネルセンスアンプを構成する前記NチャネルMOSトランジスタは前記Nウェル領域に隣接するPウェル領域上に形成されており、前記駆動回路が有する前記NチャネルMOSトランジスタは前記Pウェル領域上に形成されていることを特徴とする請求項2に記載の半導体集積回路。
- 前記Pチャネルセンスアンプを構成する前記PチャネルMOSトランジスタはNウェル領域上に形成され、前記Nチャネルセンスアンプを構成する前記NチャネルMOSトランジスタは前記Nウェル領域に隣接するPウェル領域上に形成されており、前記第1、第2の駆動回路が有する前記NチャネルMOSトランジスタは前記Pウェル領域上に形成されていることを特徴とする請求項1または3に記載の半導体集積回路。
- 前記Nチャネルセンスアンプと前記Pチャネルセンスアンプを含む前記センスアンプ、及び前記Nチャネルセンスアンプを駆動する前記第1の駆動回路を含む第1回路群と、前記センスアンプ、及び前記Pチャネルセンスアンプを駆動する前記第2の駆動回路を含む第2回路群とを複数備えた前記半導体集積回路であって、
前記第1、第2回路群の配置数を変更して、第1、第2の駆動回路の数を変更することにより、前記第1の駆動回路が有するNチャネルMOSトランジスタと前記第2の駆動回路が有するNチャネルMOSトランジスタとのトランジスタサイズ比を設定することを特徴とする請求項1または3に記載の半導体集積回路。 - 前記Nチャネルセンスアンプを構成する前記NチャネルMOSトランジスタのソース電位と、前記Pチャネルセンスアンプを構成する前記PチャネルMOSトランジスタのソース電位とをイコライズするイコライズトランジスタをさらに具備し、
前記イコライズトランジスタは、前記第1、第2の駆動回路が連続して配置された列内に配置されていることを特徴とする請求項3に記載の半導体集積回路。
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