JP2004140344A - 半導体集積回路 - Google Patents

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Abstract

【課題】ビット線電位のセンス動作の高速化に適した半導体集積回路を提供する。
【解決手段】メモリセルＭＣがマトリクス状に配置されたメモリセルアレイ５と、メモリセルＭＣから読み出された信号を増幅する、ＮチャネルＭＯＳトランジスタから構成されたＮチャネルセンスアンプとＰチャネルＭＯＳトランジスタから構成されたＰチャネルセンスアンプとを含むセンスアンプ６と、センスアンプ６に隣接して配置され、センスアンプ６が含むＮチャネルセンスアンプ及びＰチャネルセンスアンプをそれぞれ駆動するＮチャネルＭＯＳトランジスタを有するセンスアンプ駆動回路１０、１１Ａと、これらセンスアンプ駆動回路が有する各々のＮチャネルＭＯＳトランジスタのゲート電極に共通の制御信号を供給するセンスアンプ制御回路２Ａとを有する。
【選択図】　　　図６

Description

　この発明は、半導体集積回路に関するものであり、特にビット線の電位を読み取るセンスアンプ回路とこのセンスアンプ回路を活性化するためのセンスアンプ活性化回路とを備えたダイナミックランダムアクセスメモリに関するものである。
　近年、通信用のルータやデータサーバ用の記憶素子として、ランダムアクセスが高速であるダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと記す）の需要が高まっている。
　以下に、従来のＤＲＡＭの構成例について説明する。図１６は、従来のビット線センスアンプを使用したＤＲＡＭの一例を示す回路図である。
　外部から入力される複数の外部入力信号ＥＸＴから、バッファ・制御回路１０１により、ビット線センスアンプ制御信号φＳＡ、ワード線制御信号φＷＬ、及びロウアドレスＲＡが作られる。ビット線センスアンプ制御信号φＳＡは、センスアンプ制御回路１０２に入力される。ワード線制御信号φＷＬはワード線ドライブ回路１０３に入力され、ロウアドレスＲＡはロウデコーダ１０４に入力される。
　前記ロウデコーダ１０４に接続されたワード線ＷＬ１、…、ＷＬｎ−１、ＷＬｎは、トランジスタＴＲと容量ＣＰで構成されたメモリセルＭＣに接続されている。メモリセルＭＣは、アレイ状に複数配置されてメモリセルアレイ１０５を構成している。
　メモリセルＭＣに対するデータの読み出し/書き込みは、ビット線センスアンプによって制御される。ビット線センスアンプは、ダイナミック型ＣＭＯＳセンスアンプ１０６、セルアレイ選択スイッチ１０７、ビット線イコライズ回路１０８、及びカラム選択スイッチ１０９で構成される。センスアンプ１０６は、相補関係にあるビット線対ＢＬとｂＢＬとの間にクロス接続されている。セルアレイ選択スイッチ１０７は、セルアレイ１０５とセンスアンプ１０６との間に配置されている。ビット線イコライズ回路１０８は、ビット線対ＢＬとｂＢＬを接続すると共に、これらビット線対ＢＬ、ｂＢＬを電圧Ｖｂｌにプリチャージする。カラム選択スイッチ１０９は、カラム選択信号ＣＳＬによって制御され、データ読み出し/書き込みを行うビット線対ＢＬ、ｂＢＬを選択する。
　前記ダイナミック型ＣＭＯＳセンスアンプ１０６は、ＮチャネルＭＯＳトランジスタＴ１０１、Ｔ１０２からなるＮチャネルセンスアンプと、ＰチャネルＭＯＳトランジスタＴ１０３、Ｔ１０４からなるＰチャネルセンスアンプを有している。Ｎチャネルセンスアンプの共通ソースには、Ｎチャネルセンスアンプ駆動信号ＳＡＮが入力され、Ｐチャネルセンスアンプの共通ソースにはＰチャネルセンスアンプ駆動信号ＳＡＰが入力される。センスアンプ駆動信号ＳＡＮ、ＳＡＰのどちらも、センスアンプ制御回路１０２から出力される。
　前記センスアンプ制御回路１０２の構成を図１７に示す。タイミング発生回路１１０では、センスアンプ制御信号φＳＡに基づいて、センスアンプ制御回路で必要な各種の制御信号ＳＥＮ、ＳＥＰ、ＳＡＥＱが作られる。
　センスアンプ駆動回路１１１では、ＮチャネルＭＯＳトランジスタＴ１１１のゲートにＮチャネルセンスイネーブル信号ＳＥＮが入力され、ソースに接地電位Ｖssが供給される。このトランジスタＴ１１１のドレインからは信号ＳＡＮが出力される。
　また、ＰチャネルＭＯＳトランジスタＴ１１２のゲートにＰチャネルセンスイネーブル信号ＳＥＰが入力され、ソースにビット線リストア電位Ｖaaが供給される。このトランジスタＴ１１２のドレインからは信号ＳＡＰが出力される。
　センスアンプイコライズ回路１１２は、トランジスタＴ１１３、Ｔ１１４、Ｔ１１５から構成され、センスアンプイコライズ信号ＳＡＥＱによって制御される。このセンスアンプイコライズ回路１１２は、イコライズ信号ＳＡＥＱに従ってトランジスタＴ１１１のドレインとトランジスタＴ１１２のドレインとを接続すると共に、信号ＳＡＮ、ＳＡＰをイコライズ電位ＶＢＬにプリチャージする。
　次に、前記ビット線センスアンプにおけるビット線電位の基本的なセンス動作について説明する。図１８は、前記ビット線センスアンプにおけるセンス動作を示すタイミングチャートである。
　まず、ビット線イコライズ信号ＢＬＥＱの立ち下りによって、ビット線イコライズ回路１０８が非活性化される。その後、ワード線ＷＬｎが立ち上がると、メモリセル容量ＣＰに蓄えられた電荷はトランジスタＴＲを介してビット線ｂＢＬに読み出される。仮に、蓄積されていたデータが“０”であれば、ビット線ｂＢＬの電位はイコライズ電位ＶＢＬから１００ｍＶ程度低くなる。
　その後、センスイネーブル信号がＳＥＮ、ＳＥＰの順で活性化され、センスアンプ駆動信号ＳＡＮが接地電位Ｖssに、センスアンプ駆動信号ＳＡＰが電圧Ｖaaに向けて変化する。信号ＳＡＮの電圧低下でトランジスタＴ１０２のゲート−ソース間電圧ＶgsがトランジスタＴ１０２のしきい電圧Ｖthnよりも高くなれば、トランジスタＴ１０２がオンする。信号ＳＡＰの電圧上昇でトランジスタＴ１０３のゲート−ソース間電圧ＶgsがトランジスタＴ１０３のしきい電圧Ｖthpよりも高くなれば、トランジスタＴ１０３がオンする。これにより、ビット線ｂＢＬは接地電位Ｖssに向けて放電され、ビット線ＢＬは電圧Ｖaaに向けて充電される。この結果、ビット線ｂＢＬに読み出された信号が増幅される。
　その後、ビット線対ＢＬ、ｂＢＬに十分な電位差が生じた時点でカラム選択スイッチ１０９に入力されるカラム選択信号ＣＳＬが立ち上がり、データがＩ／Ｏ線対ＩＯ、ｂＩＯに読み出される。Ｉ／Ｏ線対へのデータ読み出し後も、メモリセルヘデータをリストアするためにビット線対ＢＬ、ｂＢＬへの充放電が継続される。
　前述した動作より、メモリセルからのデータの高速読み出し、またはメモリセルヘのデータのリストアが含まれるサイクルタイムの短縮のいずれを達成するにも、ビット線電位のセンス動作の高速化、特に初期のセンス時間の短縮が重要であることがわかる。前記ビット線電位のセンス動作を高速化するための例としては、ビット線オーバドライブ機構を設けた記憶装置が開示されている（例えば、特許文献１参照）。
　また、前述した初期のセンス時間を短縮するためには、信号ＳＡＮ、ＳＡＰが流れる配線を介して接地電位Ｖss、電圧Ｖaaに流れる電流値を大きくすること、つまり信号ＳＡＮ、ＳＡＰが流れる配線の配線抵抗を削減することと、信号ＳＡＮ、ＳＡＰの駆動トランジスタＴ１１１、Ｔ１１２の寸法を大きくすることが特に有効である。そのために、センスアンプ及びセンスアンプ駆動回路のレイアウトにはさまざまな工夫がなされてきた。その一例を以下に示す。
　図１９は、センスアンプ及びセンスアンプ駆動回路のレイアウトを示す概略図である。この図１９では、センスアンプ駆動回路（ＳＡＤ）１１１を分散配置し、センスアンプ駆動回路（ＳＡＤ）１１１からセンスアンプ（ＳＡ1〜ＳＡ2m）１０６までのセンスアンプ駆動信号ＳＡＮ、ＳＡＰが流れる配線の抵抗を小さくした例を示している。
　２つのメモリセルアレイ間でセンスアンプを共有する方式の場合、４ｍカラムのセルアレイ１０５に対して左右にそれぞれ２ｍカラムのセンスアンプ１０６が配置される。ここでは、右側に配置される２ｍカラムのセンスアンプは図示していない。センスアンプ（ＳＡ1〜ＳＡ2m）１０６の列の中央には、センスアンプ駆動回路１１１が配置されている。このような方式では、セルアレイ１０５の２カラム分のピッチよりもセンスアンプの１カラムのピッチを小さくレイアウトすることにより、センスアンプ寸法を大きくすることなく、センスアンプ１０６の列内にもセンスアンプ駆動回路１１１を配置するスペースを捻出している。
特開平９−６３２７１号公報
　しかしながら、図１９に示したレイアウト方式では、センスアンプ駆動回路１１１のトランジスタ寸法を実際にはそれほど大きく設定することができない。さらに、セルアレイ１０５とセンスアンプ１０６間のビット線の接続が、領域Ｗ１で示すように複雑化し、ビット線の配線容量にアンバランスが生じる。したがって、このレイアウト方式は、センス動作のスピードを重視する場合には適切でない。
　そこでこの発明は、前記課題に鑑みてなされたものであり、ビット線電位のセンス動作の高速化に適した半導体集積回路を提供することを目的とする。
　前記目的を達成するために、この発明の一実施形態の半導体集積回路装置は、メモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルから読み出された信号を増幅する、ＮチャネルＭＯＳトランジスタから構成されたＮチャネルセンスアンプとＰチャネルＭＯＳトランジスタから構成されたＰチャネルセンスアンプとを含むセンスアンプと、前記センスアンプに隣接して配置され、前記センスアンプが含む前記Ｎチャネルセンスアンプ及びＰチャネルセンスアンプをそれぞれ駆動するＮチャネルＭＯＳトランジスタを有する第１、第２の駆動回路と、前記第１、第２の駆動回路が有する各々の前記ＮチャネルＭＯＳトランジスタのゲート電極に共通の制御信号を供給するセンスアンプ制御回路とを具備することを特徴とする。
　この発明によれば、ビット線電位のセンス動作の高速化に適した半導体集積回路を提供することが可能である。
　この発明の実施の形態を説明する前に、センスアンプを駆動するためのセンスアンプ駆動回路をセンスアンプに隣接して配置した半導体集積回路について説明する。ここでは、半導体集積回路として、ランダムアクセスが可能なダイナミックランダムアクセスメモリ（ＤＲＡＭ）について述べる。
　図１は、センスアンプにおけるセンス動作のスピードを重視する場合に、一般的に使用されるセンスアンプ及びセンスアンプ駆動回路のレイアウトを示す概略図である。
　図１において、センスアンプ６の１カラムのピッチは、セルアレイ５の２カラム分のピッチと等しく設定する。Ｐチャネルセンスアンプ（ＰＳＡ）が配列されるＰチャネルセンスアンプ列６Ｐに隣接して、Ｐチャネルセンスアンプを駆動するためのセンスアンプ駆動回路（ＰＳＡＤ）１１が配置される。また、Ｎチャネルセンスアンプ（ＮＳＡ）が配列されるＮチャネルセンスアンプ列６Ｎに隣接して、Ｎチャネルセンスアンプを駆動するためのセンスアンプ駆動回路（ＮＳＡＤ）１０が配置される。
　図２は、図１に示したレイアウトを有する半導体集積回路を、回路構成にて示した回路図である。
　図２に示すように、外部から複数の外部入力信号ＥＸＴがバッファ制御回路１へ入力される。バッファ制御回路１は、外部入力信号ＥＸＴに基づいて、ビット線センスアンプ制御信号φＳＡ、ワード線制御信号φＷＬ、及びロウアドレスＲＡを生成する。ビット線センスアンプ制御信号φＳＡは、センスアンプ制御回路２に入力される。ワード線制御信号φＷＬはワード線ドライブ回路３に入力され、ロウアドレスＲＡはロウデコーダ４に入力される。
　前記ロウデコーダ４からの出力信号が入力されるワード線ＷＬ１、…、ＷＬｎ−１、ＷＬｎは、トランジスタＴＲと容量ＣＰで構成されたメモリセルＭＣに接続されている。メモリセルＭＣは、アレイ状に複数配置されてメモリセルアレイ５を構成している。
　前記メモリセルＭＣに記憶されたデータの読み出し、及びメモリセルＭＣへのデータの書き込みは、ビット線センスアンプによって制御される。ビット線センスアンプは、ダイナミック型ＣＭＯＳセンスアンプ６、セルアレイ選択スイッチ７、ビット線イコライズ回路８、カラム選択スイッチ９、及びセンスアンプ駆動回路１０、１１で構成される。センスアンプ６は、相補関係にあるビット線対ＢＬとｂＢＬとの間にクロス接続されている。セルアレイ選択スイッチ７は、セルアレイ５とセンスアンプ６との間に配置されている。ビット線イコライズ回路８は、ビット線対ＢＬとｂＢＬを接続すると共に、これらビット線対ＢＬ、ｂＢＬを電圧Ｖblにプリチャージする。カラム選択スイッチ９は、カラム選択信号ＣＳＬによって制御され、データ読み出しまたは書き込みを行うビット線対ＢＬ、ｂＢＬを選択する。センスアンプ駆動回路１０、１１は、センスアンプ６を活性化あるいは非活性化状態にする。
　通常は、２つのセルアレイ間でセンスアンプ６が共有されているので、セルアレイ選択スイッチ７とビット線イコライズ回路８はセンスアンプ６を挟んで反対側にも接続されるが、ここでは図示しない。
　前記ダイナミック型ＣＭＯＳセンスアンプ６は、ＮチャネルＭＯＳトランジスタＴ１、Ｔ２からなるＮチャネルセンスアンプと、ＰチャネルＭＯＳトランジスタＴ３、Ｔ４からなるＰチャネルセンスアンプとを有している。
　Ｎチャネルセンスアンプの共通ソースには、Ｎチャネルセンスアンプ駆動信号ＳＡＮが入力される。さらに、センスアンプ駆動信号ＳＡＮは、Ｎチャネルセンスアンプ駆動回路１０を構成するＮチャネルＭＯＳトランジスタＴ５のドレインに入力される。トランジスタＴ５のソースには接地電位Ｖssが供給され、ゲートにはセンスイネーブル信号ＳＥＮが入力される。
　また、Ｐチャネルセンスアンプの共通ソースには、Ｐチャネルセンスアンプ駆動信号ＳＡＰが入力される。さらに、センスアンプ駆動信号ＳＡＰは、Ｐチャネルセンスアンプ駆動回路１１を構成するＰチャネルＭＯＳトランジスタＴ６のドレインに入力される。トランジスタＴ６のソースにはビット線リストア電位Ｖaaが供給され、ゲートにはセンスイネーブル信号ＳＥＰが入力される。センスアンプ駆動信号ＳＡＮ、ＳＡＰ、及びセンスイネーブル信号ＳＥＮ、ＳＥＰは、いずれもセンスアンプ制御回路２から出力される。
　図３は、前記センスアンプ制御回路２の構成を示す回路図である。
　センスアンプ制御回路２は、タイミング発生回路２１とイコライズ回路２２を有する。タイミング発生回路２１では、入力されるセンスアンプ制御信号φＳＡに基づいて、センスアンプ動作で必要な各種の制御信号ＳＥＮ、ＳＥＰ、ＳＡＥＱを生成する。イコライズ回路２２は、トランジスタＴ８、Ｔ９、Ｔ１０からなり、制御信号ＳＡＥＱを受け取り、センスアンプ駆動信号ＳＡＮとＳＡＰをイコライズする。イコライズ回路２２は、センスアンプ６が非活性状態のときに、センスアンプイコライズ信号ＳＡＥＱに従って、センスアンプ駆動信号ＳＡＮ、ＳＡＰをイコライズ電位Ｖbl（Ｖaa／２レベル）にプリチャージする。
　次に、基本的なビット線電位のセンス動作について図４を用いて説明する。図４は、前記ビット線センスアンプにおけるビット線電位のセンス動作を示すタイミングチャートである。
　まず、ビット線イコライズ信号ＢＬＥＱの立ち下りによって、ビット線イコライズ回路８が非活性化される。次に、ワード線ＷＬｎが立ち上がると、メモリセルの容量ＣＰに蓄えられた電荷はトランジスタＴＲを介してビット線ｂＢＬに読み出される。仮に、メモリセルＭＣに蓄積されていたデータが“０”であれば、ビット線ｂＢＬの電位はイコライズ電位Ｖblから１００ｍＶ程度低くなる。
　その後、センスイネーブル信号ＳＥＮが電圧Ｖppに向けて立ち上がり、続いてセンスイネーブル信号ＳＥＰが接地電位Ｖssに向けて立ち下がる。これにより、センスアンプ駆動回路（トランジスタＴ５、Ｔ６）が活性化される。このトランジスタＴ５、Ｔ６の活性化によって、センスアンプ駆動信号ＳＡＮが接地電位Ｖssに、センスアンプ駆動信号ＳＡＰが電圧Ｖaaに向けて変化する。
　センスアンプ駆動信号ＳＡＮの電圧低下で、トランジスタＴ２のゲート−ソース間電圧ＶgsがトランジスタＴ２のしきい電圧Ｖthnよりも高くなれば、トランジスタＴ２がオンする。センスアンプ駆動信号ＳＡＰの電圧上昇でトランジスタＴ３のゲート−ソース間電圧ＶgsがトランジスタＴ３のしきい電圧Ｖthpよりも高くなれば、トランジスタＴ３がオンする。これにより、ビット線ｂＢＬは接地電位Ｖssに向けて放電される。また、ビット線ＢＬは電圧Ｖaaに向けて充電される。この結果、ビット線ｂＢＬに読み出された信号が増幅される。
　その後、ビット線対ＢＬとｂＢＬとの間に十分な電位差が生じた時点でカラム選択スイッチ９に入力されるカラム選択信号ＣＳＬが立ち上がり、データがＩ／Ｏ線対ＩＯ、ｂＩＯに読み出される。Ｉ／Ｏ線対へのデータ読み出し後も、メモリセルＭＣヘデータをリストアするためにビット線対ＢＬ、ｂＢＬへの充放電が継続される。
　図５は、前記センスアンプ及びセンスアンプ駆動回路を構成するトランジスタの具体的なレイアウト図である。
　この図５は、２カラム分のセンスアンプとセンスアンプ駆動回路を示している。領域ＣにはＰチャネルセンスアンプ（トランジスタＴ３、Ｔ４）が配置され、領域ＢにはＰチャネルセンスアンプ駆動回路（トランジスタＴ６）が配置される。また、領域ＥにはＮチャネルセンスアンプ（トランジスタＴ１、Ｔ２）が配置され、領域ＤにはＮチャネルセンスアンプ駆動回路（トランジスタＴ５）が配置される。領域Ａ１、Ａ２は、それぞれカラムごとのセンスアンプ領域を示している。
　図５に示すように、Ｐ型拡散領域３１上には、ゲート電極３２、３３、ドレインコンタクト３４、３５、及び共通ソースコンタクト３６が形成される。前記ゲート電極３２、３３は、クロスカップルされたＰチャネルトランジスタＴ３、Ｔ４のそれぞれのゲート電極である。ドレインコンタクト３４、３５は、トランジスタＴ３、Ｔ４のドレインにそれぞれ接続されている。共通ソースコンタクト３６は、トランジスタＴ３、Ｔ４の共通のソースに接続されている。
　トランジスタＴ３，Ｔ４から構成されるＰチャネルセンスアンプに隣接して、センスアンプ駆動回路を構成する駆動トランジスタＴ６が配置される。この駆動トランジスタＴ６は、Ｐ型拡散領域３７に形成される。Ｐ型拡散領域３７上には、トランジスタＴ６のゲート電極３８、ドレインコンタクト３９、及びソースコンタクト４０が形成される。なお、ゲート電極３８のゲートコンタクトは図示していないが、センスアンプ領域上を縦に走る配線から、あるまとまったセンスアンプ単位ごとに取られる。
　ウェル境界４１は、Ｐチャネルセンスアンプが含まれるＮウェル領域と、Ｎチャネルセンスアンプが含まれるＰウェル領域との境界である。Ｐウェル領域内の領域Ｅ、Ｄには、前述したように、Ｎチャネルセンスアンプ（トランジスタＴ１、Ｔ２）、センスアンプ駆動回路（トランジスタＴ５）がそれぞれ配置される。
　図５に示したレイアウトでは、センスアンプの２カラム当たりに１つの駆動トランジスタが隣接配置されるため、センスアンプとセンスアンプを駆動する駆動トランジスタとの間の配線抵抗を非常に小さくできる。また、センスアンプの２カラム当たりに１つ設けられる駆動トランジスタの寸法を十分大きく設定できるため、ビット線電位のセンス時間を短縮することが可能となる。
　しかし、図５に示したレイアウトでは、センスアンプ及びセンスアンプ駆動回路を形成するために必要な領域の寸法が増え、チップサイズが大きくなってしまう。具体的には、Ｎチャネルセンスアンプ及びＰチャネルセンスアンプのそれぞれの駆動トランジスタを、前記Ｎチャネルセンスアンプ及びＰチャネルセンスアンプの横にそれぞれ配置したため、トランジスタ領域が増大する。さらに、センスアンプを駆動するセンスイネーブル信号ＳＥＮ、ＳＥＰの配線が２本増える。これらにより、チップ面積が大幅に増大し、高速ランダムアクセスが可能なＤＲＡＭを安価に提供することができない場合がある。
　このような問題点を解決した、この発明の実施の形態の半導体集積回路について以下に説明する。説明に際し、前述した半導体集積回路における構成と同様の部分には同じ符号を付す。
　図６は、この発明の実施の形態の半導体集積回路の構成を示す回路図である。
　図６に示すように、外部から複数の外部入力信号ＥＸＴがバッファ制御回路１へ入力される。バッファ制御回路１は、外部入力信号ＥＸＴに基づいて、ビット線センスアンプ制御信号φＳＡ、ワード線制御信号φＷＬ、及びロウアドレスＲＡを生成する。ビット線センスアンプ制御信号φＳＡは、センスアンプ制御回路２Ａに入力される。ワード線制御信号φＷＬはワード線ドライブ回路３に入力され、ロウアドレスＲＡはロウデコーダ４に入力される。
　前記ロウデコーダ４からの出力信号が入力されるワード線ＷＬ１、…、ＷＬｎ−１、ＷＬｎは、トランジスタＴＲと容量ＣＰで構成されたメモリセルＭＣに接続されている。メモリセルＭＣは、アレイ状（例えばマトリクス状）に複数配置されてメモリセルアレイ５を構成している。
　前記メモリセルＭＣに記憶されたデータの読み出し、及びメモリセルＭＣへのデータの書き込みは、ビット線センスアンプによって制御される。ビット線センスアンプは、ダイナミック型ＣＭＯＳセンスアンプ６、セルアレイ選択スイッチ７、ビット線イコライズ回路８、カラム選択スイッチ９、及びセンスアンプ駆動回路１０、１１Ａで構成される。センスアンプ６は、相補関係にあるビット線対ＢＬとｂＢＬとの間にクロス接続されている。セルアレイ選択スイッチ７は、セルアレイ５とセンスアンプ６との間に配置されている。ビット線イコライズ回路８は、ビット線対ＢＬとｂＢＬを接続すると共に、これらビット線対ＢＬ、ｂＢＬを電圧Ｖblにプリチャージする。カラム選択スイッチ９は、カラム選択信号ＣＳＬによって制御され、データ読み出しまたは書き込みを行うビット線対ＢＬ、ｂＢＬを選択する。センスアンプ駆動回路１０、１１Ａは、センスアンプ６を活性化あるいは非活性化状態にする。
　通常は、２つのセルアレイ間でセンスアンプ６が共有されているので、セルアレイ選択スイッチ７とビット線イコライズ回路８はセンスアンプ６を挟んで反対側にも接続されるが、ここでは図示しない。
　前記ダイナミック型ＣＭＯＳセンスアンプ６は、ＮチャネルＭＯＳトランジスタＴ１、Ｔ２からなるＮチャネルセンスアンプと、ＰチャネルＭＯＳトランジスタＴ３、Ｔ４からなるＰチャネルセンスアンプとを有している。
　Ｎチャネルセンスアンプの共通ソースには、Ｎチャネルセンスアンプ駆動信号ＳＡＮが入力される。さらに、センスアンプ駆動信号ＳＡＮは、Ｎチャネルセンスアンプ駆動回路１０を構成するＮチャネルＭＯＳトランジスタＴ５のドレインに入力される。トランジスタＴ５のソースには接地電位Ｖssが供給され、ゲートにはセンスイネーブル信号ＳＥＮが入力される。
　また、Ｐチャネルセンスアンプの共通ソースには、Ｐチャネルセンスアンプ駆動信号ＳＡＰが入力される。さらに、センスアンプ駆動信号ＳＡＰは、Ｐチャネルセンスアンプ駆動回路１１Ａを構成するＮチャネルＭＯＳトランジスタＴ７のドレインに入力される。トランジスタＴ７のソースにはビット線リストア電位Ｖaaが供給され、ゲートには前記トランジスタＴ５のゲートと同様に、センスイネーブル信号ＳＥＮが入力される。センスアンプ駆動信号ＳＡＮ、ＳＡＰ、及びセンスイネーブル信号ＳＥＮは、いずれもセンスアンプ制御回路２Ａから出力される。
　図１に示した半導体集積回路とは、Ｐチャネルセンスアンプを駆動するセンスアンプ駆動回路がＮチャネルＭＯＳトランジスタＴ７で構成される点と、Ｎチャネル及びＰチャネルセンスアンプを駆動するセンスアンプ駆動回路、すなわちトランジスタＴ５及びＴ７のゲートに入力される信号が同一のセンスイネーブル信号ＳＥＮである点が異なっている。
　図７は、前記センスアンプ制御回路２Ａの構成を示す回路図である。
　センスアンプ制御回路２Ａは、タイミング発生回路２１とイコライズ回路２２を有する。タイミング発生回路２１では、入力されるセンスアンプ制御信号φＳＡに基づいて、センスアンプ動作で必要な各種の制御信号ＳＥＮ、ＳＡＥＱを生成する。イコライズ回路２２は、トランジスタＴ８、Ｔ９、Ｔ１０からなり、制御信号ＳＡＥＱを受け取り、センスアンプ駆動信号ＳＡＮとＳＡＰをイコライズする。イコライズ回路２２は、センスアンプ６が非活性状態のときに、センスアンプイコライズ信号ＳＡＥＱに従って、センスアンプ駆動信号ＳＡＮ、ＳＡＰをイコライズ電位Ｖbl（Ｖaa／２レベル）にプリチャージする。
　次に、基本的なビット線電位のセンス動作について図８を用いて説明する。図８は、前記ビット線センスアンプにおけるビット線電位のセンス動作を示すタイミングチャートである。
　まず、ビット線イコライズ信号ＢＬＥＱの立ち下りによって、ビット線イコライズ回路８が非活性化される。次に、ワード線ＷＬｎが立ち上がると、メモリセルの容量ＣＰに蓄えられた電荷はトランジスタＴＲを介してビット線ｂＢＬに読み出される。仮に、メモリセルＭＣに蓄積されていたデータが“０”であれば、ビット線ｂＢＬの電位はイコライズ電位Ｖblから１００ｍＶ程度低くなる。
　その後、センスイネーブル信号ＳＥＮが電圧Ｖppに向けて立ち上がり、センスアンプ駆動回路（トランジスタＴ５、Ｔ７）が活性化される。これにより、センスアンプ駆動信号ＳＡＮが接地電位Ｖssに向けて変化する。これと同時に、センスアンプ駆動信号ＳＡＰがビット線リストア電位Ｖaaに向けて変化する。
　この実施の形態では、ビット線リストア速度のさらなる高速化のために、すなわちビット線ＢＬを電圧Ｖaaまで充電する速度を高速化するために、ビット線電位のセンス動作の初期に、ビット線リストア電位Ｖaaを一時的に電圧Ｖaahまで上昇させるオーバードライブ方式を採用している。前記電圧Ｖaahは、電圧Ｖaaより所定電圧だけ高い電圧である。
　Ｎチャネル及びＰチャネルセンスアンプを駆動する駆動トランジスタＴ５及びＴ７のゲートには、前述したように、センスイネーブル信号ＳＥＮが共通に入力される。このとき、トランジスタＴ７のソース電位の初期値はイコライズ電位Ｖblと高い。このため、Ｐチャネルセンスアンプ駆動信号ＳＡＰの立ち上がりは、Ｎチャネルセンスアンプ駆動信号ＳＡＮの立ち下がりよりもわずかに遅くなる。
　センスアンプ駆動信号ＳＡＮの電圧低下で、トランジスタＴ２のゲート−ソース間電圧Ｖgsがしきい電圧Ｖthnよりも高くなればトランジスタＴ２がオンする。また、センスアンプ駆動信号ＳＡＰの電圧上昇で、トランジスタＴ３のゲート−ソース間電圧Ｖgsがしきい電圧Ｖthpよりも高くなればトランジスタＴ３がオンする。これらにより、ビット線ｂＢＬは接地電位Ｖssに向けて放電され、ビット線ＢＬは電圧Ｖaahに向けて充電される。この結果、ビット線ｂＢＬに読み出された信号が増幅される。
　その後、ビット線対ＢＬとｂＢＬとの間に十分な電位差が生じた時点でカラム選択スイッチ９に入力されるカラム選択信号ＣＳＬが立ち上がり、データがＩ／Ｏ線対ＩＯ、ｂＩＯに読み出される。Ｉ／Ｏ線対へのデータ読み出し後も、メモリセルヘデータをリストアするためにビット線対ＢＬ、ｂＢＬへの充放電が継続される。なお、前記オーバードライブは、ビット線が予め設定されたリストア用の電圧Ｖaaに十分近づいた時点で停止される。
　図９は、前記ビット線リストア電位Ｖaa及び電圧Ｖaahを発生するオーバードライブ回路の構成を示す図である。
　このオーバードライブ回路は、チップ内に設けられており、第１内部降圧回路５１、及び第２内部降圧回路５２を有する。第１内部降圧回路５１は、供給される電源電位Ｖccを降圧して、あらかじめ設定されたリストア電位Ｖaaを定常的に発生する。また、第２内部降圧回路５２は、供給される電源電位Ｖccを降圧してオーバードライブ用電位を発生する。この第２内部降圧回路５２には制御信号ＯＤが入力されており、第２内部降圧回路５２は制御信号ＯＤに従って、オーバードライブ用電圧を出力するか否かを切り換える。電位Ｖaaより所定電圧だけ高い電圧Ｖaahは、ビット線リストア電位Ｖaaにオーバードライブ用電位を加えることにより生成される。そして、第２内部降圧回路５２に入力される制御信号ＯＤによって、電圧Ｖaahを出力するか否かが制御される。
　図１０は、前記センスアンプ及びセンスアンプ駆動回路を構成するトランジスタの第１例のレイアウト図である。
　この図１０には、２カラム分のセンスアンプとセンスアンプ駆動回路が示されている。領域ＣにはＰチャネルセンスアンプ（トランジスタＴ３、Ｔ４）が配置され、領域ＥにはＮチャネルセンスアンプ（トランジスタＴ１、Ｔ２）が配置されている。領域Ｆには、Ｎチャネルセンスアンプを駆動するセンスアンプ駆動回路（トランジスタＴ５）と、Ｐチャネルセンスアンプを駆動するセンスアンプ駆動回路（トランジスタＴ７）が配置されている。領域Ａ１、Ａ２は、それぞれカラムごとのセンスアンプ領域を示している。
　前記レイアウト図中の個々の構成について、以下に詳しく述べる。Ｐ型拡散領域３１上には、ゲート電極３２、３３、ドレインコンタクト３４、３５、及び共通ソースコンタクト３６が形成される。前記ゲート電極３２、３３は、クロスカップルされたＰチャネルトランジスタＴ３、Ｔ４のゲート電極である。ドレインコンタクト３４、３５は、トランジスタＴ３、Ｔ４のドレインにそれぞれ接続されている。共通ソースコンタクト３６は、トランジスタＴ３、Ｔ４の共通のソースに接続されている。Ｎ型拡散領域６１及びコンタクト６２は、Ｐチャネルセンスアンプが含まれるＮウェル領域の電位を取るためのものである。
　ウェル境界４１は、Ｐチャネルセンスアンプが含まれるＮウェル領域と、Ｎチャネルセンスアンプが含まれるＰウェル領域との境界である。
　前記Ｐウェル領域内のＮ型拡散領域４２上には、ゲート電極４３、４４、ドレインコンタクト４５、４６、及び共通ソースコンタクト４７が形成される。前記ゲート電極４３、４４は、クロスカップルされたＮチャネルトランジスタＴ１、Ｔ２のゲート電極である。ドレインコンタクト４５、４６は、トランジスタＴ１、Ｔ２のドレインにそれぞれ接続されている。共通ソースコンタクト４７は、トランジスタＴ１、Ｔ２の共通のソースに接続されている。
　また、前記Ｐウェル領域内の領域Ｆには、センスアンプ駆動回路を構成するＮチャネルＭＯＳトランジスタＴ５、Ｔ７が形成されている。ここで、図６の回路図に示したように、Ｎチャネルセンスアンプ及びＰチャネルセンヌアンプは、共にＮチャンネルＭＯＳトランジスタで駆動される。さらに、トランジスタＴ５、Ｔ７のゲートに入力される信号は、共にセンスイネーブル信号ＳＥＮである。このような回路構成の場合、トランジスタＴ５及びＴ７をセンスアンプ６が形成される領域Ｃ、Ｅに隣接する領域Ｆに１列に配置することが可能である。
　Ｎ型拡散領域６３上には、Ｐチャネルセンスアンプを駆動するための前記ＮチャネルトランジスタＴ７が形成されており、ゲート電極６４、ソースコンタクト６５、及びドレインコンタクト６６が配置されている。ソースコンタクト６５はトランジスタＴ７のソースに接続されており、このソースコンタクト６５には電位Ｖaaが供給される。ドレインコンタクト６６はトランジスタＴ７のドレインに接続されており、このドレインコンタクト６６にはセンスアンプ駆動信号ＳＡＰが供給される。
　Ｎ型拡散領域６７上には、Ｎチャネルセンスアンプを駆動するためのＮチャネルトランジスタＴ５が形成されており、ゲート電極６４、ソースコンタクト６８、及びドレインコンタクト６９が配置されている。図に示したトランジスタＴ５はレイアウトの境界部のため、トランジスタの上部と下部が分離されて描かれている。ソースコンタクト６８はトランジスタＴ５のソースに接続されており、このソースコンタクト６８には接地電位Ｖssが供給される。ドレインコンタクト６９はトランジスタＴ５のドレインに接続されており、このドレインコンタクト６９には信号ＳＡＮが供給される。これらのトランジスタＴ５、Ｔ７では、チャネルイオン注入の境界と拡散領域間の余裕を取ることが難しい。このため、通常、トランジスタＴ５とＴ７のしきい値電圧は、等しく低い電圧に設定される。また、トランジスタＴ５とＴ７のゲート長は等しく設定される。
　図１１は、図１０に示したレイアウト図に、ビット線配線とこのビット線配線と同層の配線層を追加した図である。
　Ｐチャネルセンスアンプ駆動回路を構成するトランジスタＴ７のドレインコンタクト６６と、Ｐチャネルセンスアンプを構成するトランジスタＴ３、Ｔ４の共通のソースコンタクト３６は、配線８１で相互に接続される。Ｐチャネルセンスアンプが含まれるＮウェル領域に接続されたコンタクト６２は、前記配線８１に接続されている。配線８１は、例えばタングステン（Ｗ）により形成する。
　また、Ｎチャネルセンスアンプ駆動回路を構成するトランジスタＴ５のドレインコンタクト６９と、Ｎチャネルセンスアンプを構成するトランジスタＴ１、Ｔ２の共通のソースコンタクト４７は、配線８２で相互に接続される。配線８１と配線８２は、図１１に示すように、列方向に交互に配置される。なお、ビット線と同じ配線層で直接接続されていないソースコンタクト３６、４７もあるが、ソースコンタクト３６間、及びソースコンタクト４７間はさらに前記配線８１、８２より上層の配線層を介してそれぞれ共通に接続される。
　また、トランジスタＴ４のドレインコンタクト３５、トランジスタＴ３のゲート電極３２、トランジスタＴ２のドレインコンタクト４６、及びトランジスタＴ１のゲート電極４３は、ビット線ｂＢＬである配線８３で相互に接続される。トランジスタＴ３のドレインコンタクト３４、トランジスタＴ４のゲート電極３３、トランジスタＴ１のドレインコンタクト４５、及びトランジスタＴ２のゲート電極４４は、ビット線ＢＬである配線８４で相互に接続される。
　図１２は、前記センスアンプ及びセンスアンプ駆動回路を構成するトランジスタの第２例のレイアウト図である。
　この図１２には、前記第１例と同様に、２カラム分のセンスアンプとセンスアンプ駆動回路が示されている。領域ＣにはＰチャネルセンスアンプ（トランジスタＴ３、Ｔ４）が配置され、領域ＥにはＮチャネルセンスアンプ（トランジスタＴ１、Ｔ２）が配置されている。領域Ｆには、Ｎチャネルセンスアンプを駆動するセンスアンプ駆動回路（トランジスタＴ５）、またはＰチャネルセンスアンプを駆動するセンスアンプ駆動回路（トランジスタＴ７）が配置されている。領域Ａ１、Ａ２は、それぞれカラムごとのセンスアンプ領域を示している。
　前記レイアウト図中の個々の構成について、以下に詳しく述べる。Ｐ型拡散領域３１上には、前記第１例と同様に、ゲート電極３２、３３、ドレインコンタクト３４、３５、及び共通ソースコンタクト３６が形成されている。Ｎ型拡散領域６１及びコンタクト６２は、Ｐチャネルセンスアンプが含まれるＮ型ウェル領域の電位を設定するためのものである。さらに、ウェル境界４１は、Ｐチャネルセンスアンプが含まれるＮ型ウェル領域と、Ｎチャネルセンスアンプが含まれるＰ型ウェル領域との境界である。
　前記Ｐ型ウェル領域内のＮ型拡散領域４２上には、ゲート電極９３、９４、ドレインコンタクト９５、９６、及び共通ソースコンタクト９７が形成される。前記ゲート電極９３、９４は、クロスカップルされたＮチャネルトランジスタＴ１、Ｔ２のゲート電極である。ドレインコンタクト９５、９６は、トランジスタＴ１、Ｔ２のドレインにそれぞれ接続されている。共通ソースコンタクト９７は、トランジスタＴ１、Ｔ２の共通のソースに接続されている。
　また、前記Ｐ型ウェル領域内の領域Ｆには、センスアンプ駆動回路を構成するＮチャネルＭＯＳトランジスタＴ５またはＴ７が形成されており、ゲート電極９８が配置されている。ＮチャネルＭＯＳトランジスタＴ５またはＴ７のゲート電極９８の一端は、領域Ａの末端まで延伸されずに切断されている。一方、ゲート電極９８の他端には配線９９が接続され、配線９９にはコンタクト９２が接続されている。
　図１３は、図１２に示したレイアウト図に、ビット線配線とこのビット線配線と同層の配線層を追加した図であり、領域ＦにはＰチャネルセンスアンプを駆動するＮチャネルＭＯＳトランジスタＴ７が配置されている。
　Ｎ型拡散領域６３上には、Ｐチャネルセンスアンプを駆動するための前記ＮチャネルトランジスタＴ７が形成されており、ゲート電極９８、ソースコンタクト６５、及びドレインコンタクト６６が配置されている。
　ＮチャネルＭＯＳトランジスタＴ７のドレインコンタクト６６と、Ｐチャネルセンスアンプを構成するトランジスタＴ３、Ｔ４の共通のソースコンタクト３６は、配線８１で相互に接続される。Ｐチャネルセンスアンプが含まれるＮ型ウェル領域に接続されたコンタクト６２は、前記配線８１に接続されている。配線８１は、例えばタングステン（Ｗ）により形成される。なお、ビット線と同じ配線層で直接接続されていないソースコンタクト３６、９７もあるが、ソースコンタクト３６間、及びソースコンタクト９７間はさらに前記配線８１より上層の配線層を介してそれぞれ共通に接続される。
　また、トランジスタＴ４のドレインコンタクト３５、トランジスタＴ３のゲート電極３２、トランジスタＴ１のゲート電極９３、及びトランジスタＴ２のドレインコンタクト９６は、ビット線ｂＢＬである配線９０で相互に接続される。トランジスタＴ４のゲート電極３３、トランジスタＴ３のドレインコンタクト３４、トランジスタＴ１のドレインコンタクト９５、及びトランジスタＴ２のゲート電極９４は、ビット線ＢＬである配線９１で相互に接続される。
　ソースコンタクト６５はトランジスタＴ７のソースに接続されており、このソースコンタクト６５には電位Ｖaaが供給される。ドレインコンタクト６６はトランジスタＴ７のドレインに接続されており、このドレインコンタクト６６にはセンスアンプ駆動信号ＳＡＰが供給される。
　図１４は、図１２に示したレイアウト図に、ビット線配線とこのビット線配線と同層の配線層を追加した図であり、領域ＦにはＮチャネルセンスアンプを駆動するＮチャネルＭＯＳトランジスタＴ５が配置されている。
　Ｎ型拡散領域６３上には、Ｎチャネルセンスアンプを駆動するための前記ＮチャネルトランジスタＴ５が形成されており、ゲート電極９８、ソースコンタクト６８、及びドレインコンタクト６９が配置されている。
　ＮチャネルＭＯＳトランジスタＴ５のドレインコンタクト６９と、Ｎチャネルセンスアンプを構成するトランジスタＴ１、Ｔ２の共通のソースコンタクト９７は、配線８２で相互に接続される。配線８２は、例えばタングステン（Ｗ）により形成される。また、Ｐチャネルセンスアンプを構成するトランジスタＴ３、Ｔ４の共通のソースコンタクト３６とＰチャネルセンスアンプが含まれるＮ型ウェル領域に接続されたコンタクト６２は、配線８９にて接続されている。なお、ビット線と同じ配線層で直接接続されていないソースコンタクト３６、９７もあるが、ソースコンタクト３６間、及びソースコンタクト９７間はさらに前記配線８１、８９より上層の配線層を介してそれぞれ共通に接続される。
　また、トランジスタＴ４のドレインコンタクト３５、トランジスタＴ３のゲート電極３２、トランジスタＴ１のゲート電極９３、及びトランジスタＴ２のドレインコンタクト９６は、ビット線ｂＢＬである配線９０で相互に接続される。トランジスタＴ４のゲート電極３３、トランジスタＴ３のドレインコンタクト３４、トランジスタＴ１のドレインコンタクト９５、及びトランジスタＴ２のゲート電極９４は、ビット線ＢＬである配線９１で相互に接続される。
　ソースコンタクト６８はトランジスタＴ５のソースに接続されており、このソースコンタクト６８には接地電位Ｖssが供給される。ドレインコンタクト６９はトランジスタＴ５のドレインに接続されており、このドレインコンタクト６９にはセンスアンプ駆動信号ＳＡＮが供給される。
　ここで、図６の回路図に示したように、Ｎチャネルセンスアンプ及びＰチャネルセンヌアンプは、共にＮチャンネルＭＯＳトランジスタで駆動される。さらに、トランジスタＴ５またはＴ７のゲートに入力される信号は、共にセンスイネーブル信号ＳＥＮである。このような回路構成の場合、トランジスタＴ５またはＴ７を、センスアンプ６が形成される領域Ｃ、Ｅに隣接する領域Ｆに１列に配置することが可能である。
　また、図１３、図１４に示したレイアウトを用いると、Ｐチャネルセンスアンプ（トランジスタＴ３、Ｔ４）及びＮチャネルセンスアンプ（トランジスタＴ１、Ｔ２）にセンスアンプ駆動回路（トランジスタＴ７またはＴ５）をそれぞれ接続することが可能である。半導体基板上の所定領域内に、図１３及び図１４に示したレイアウトを所望の数だけ配置することにより、トランジスタＴ７を合せたトランジスタサイズと、トランジスタＴ５を合せたトランジスタサイズとのサイズ比を自由に設定することができる。例えば、セルアレイとして４ｍカラムのメモリセルが配置される場合、計ｍ個のセンスアンプ駆動回路（トランジスタＴ７またはＴ５）を領域Ｆの列に配置できる。図１３に示したレイアウトをｉ個配置し、図１４に示したレイアウトをｊ個配置すると、ｉ＋ｊ＝ｍとなる（ｉ、ｊは、１、２、…、ｍ−１）。このように図１３に示したレイアウトと、図１４に示したレイアウトとの配置数を調節することで、トランジスタＴ７及びＴ５（センスアンプ駆動回路）のトランジスタサイズを最適なサイズに設定する。これにより、ビット線センスの高速化とビット線リストアの高速化が容易となる。
　図１５は、図７に示した信号ＳＡＰとＳＡＮをイコライズするトランジスタＴ１０を、図１２に示した領域Ｆに配置したレイアウト図である。
　Ｎ型拡散領域６３上には、信号ＳＡＰとＳＡＮをイコライズするＮチャネルＭＯＳトランジスタＴ１０が形成されており、ゲート電極７８、ソースコンタクト８５、及びドレインコンタクト８６が配置されている。ＮチャネルＭＯＳトランジスタＴ１０のゲート電極７８の一端は、領域Ａの末端まで延伸されずに切断されている。一方、ゲート電極７８の他端には配線７９が接続され、配線７９にはコンタクト８０が接続されている。
　ＮチャネルＭＯＳトランジスタＴ１０のドレインコンタクト８６と、Ｐチャネルセンスアンプを構成するトランジスタＴ３、Ｔ４の共通のソースコンタクト３６は、配線８７で相互に接続される。Ｐチャネルセンスアンプが含まれるＮ型ウェル領域に接続されたコンタクト６２は、前記配線８７に接続されている。また、ＮチャネルＭＯＳトランジスタＴ１０のソースコンタクト８５と、Ｎチャネルセンスアンプを構成するトランジスタＴ１、Ｔ２の共通のソースコンタクト９７は、配線８８で相互に接続される。配線８７、８８は、例えばタングステン（Ｗ）により形成される。なお、図１５に示した配線層で直接接続されていないソースコンタクト３６、９７もあるが、ソースコンタクト３６間、及びソースコンタクト９７間はさらに前記配線８７、８８より上層の配線層を介してそれぞれ共通に接続される。
　前記イコライズトランジスタＴ１０のゲート電極７８には、図８に示した信号ＳＡＥＱが入力される。このイコライズトランジスタＴ１０を領域Ｆの列方向に分散配置することにより、信号ＳＡＰとＳＡＮをイコライズするための機能を大きくすると共に配線抵抗を低減することができ、イコライズ動作を高速化できる。この結果、半導体集積回路における読み出し及び書き込みのサイクル時間（ｔＲＣ）を短縮することができる。
　図５に示したレイアウト例では、Ｐチャネルセンスアンプ及びセンスアンプ駆動回路を構成するトランジスタＴ３、Ｔ４、及びＴ６が同一のＮウェル領域内に形成される。このため、前記Ｎウェル領域の電位は電圧Ｖaa以下にすることはできない。したがって、図５に示したレイアウト例では、Ｐチャネルセンスアンプの動作開始時には、トランジスタＴ３、Ｔ４のソース電位は電圧Ｖaaよりも低くなるので、センスアンプ駆動回路（トランジスタＴ６）にはバックバイアスがかかる。このため、トランジスタＴ６のしきい電圧Ｖthが上昇しその駆動力が低下する。この結果、Ｐチャネルセンスアンプによる初期のセンス速度が悪化することがある。
　これに対して、この実施の形態では、Ｐチャネルセンスアンプによる初期のセンス動作時に、センスアンプ駆動回路（トランジスタＴ７）にバックバイアスがかからないため、しきい電圧Ｖthが低いままである。これにより、Ｐチャネルセンスアンプによる初期のセンス速度を高速化できる。
　以上説明したようにこの発明の実施の形態では、レイアウト及び回路の改良により、ビット線センスアンプ活性化回路をセンスアンプに隣接して配置した場合でも従来よりもチップ面積を小さくすることができ、高速なランダムアクセスが可能なＤＲＡＭを安価に提供することができる。
　詳述すると、前記実施の形態では、従来はＰチャネルＭＯＳトランジスタで構成されていた、Ｐチャネルセンスアンプを駆動する第１駆動トランジスタを、ＮチャネルＭＯＳトランジスタに置き換える。さらに、Ｎチャネルセンスアンプを駆動する第２駆動トランジスタのゲートと、前記第１駆動トランジスタのゲートへの入力信号を共通化する。これらにより、センスアンプ中に２列必要であった第１駆動トランジスタ及び第２駆動トランジスタを１列に配列することが可能であり、従来に比べてチップ面積が大幅に小さい高速なＤＲＡＭを実現できる。また、Ｐチャネルセンスアンプが含まれるＮウェル領域の電位を、Ｐチャネルセンスアンプを駆動する第２駆動トランジスタの出力から取ることにより、従来に比べて初期のセンス速度を高速化することができる。
　また、この発明の実施の形態は前述した構成に限定されるわけではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施の形態を形成することが可能である。
半導体集積回路において使用されるセンスアンプ及びセンスアンプ駆動回路のレイアウトを示す概略図である。 図１に示したレイアウトを有する半導体集積回路を、回路構成にて示した回路図である。 前記半導体集積回路におけるセンスアンプ制御回路の構成を示す回路図である。 前記半導体集積回路におけるビット線センスアンプのビット線電位のセンス動作を示すタイミングチャートである。 前記半導体集積回路におけるセンスアンプ及びセンスアンプ駆動回路を構成するトランジスタのレイアウト図である。 この発明の実施の形態の半導体集積回路の構成を示す回路図である。 前記実施の形態の半導体集積回路におけるセンスアンプ制御回路の構成を示す回路図である。 前記実施の形態の半導体集積回路におけるビット線センスアンプのビット線電位のセンス動作を示すタイミングチャートである。 前記実施の形態の半導体集積回路におけるオーバードライブ回路の構成を示す図である。 前記実施の形態の半導体集積回路におけるセンスアンプ及びセンスアンプ駆動回路を構成するトランジスタの第１例のレイアウト図である。 図１０に示したレイアウト図に、ビット線配線と、このビット線配線と同層の他の配線層を追加したレイアウト図である。 前記実施の形態の半導体集積回路におけるセンスアンプ及びセンスアンプ駆動回路を構成するトランジスタの第２例のレイアウト図である。 図１２に示したレイアウト図に、ビット線配線とこのビット線配線と同層の配線層を追加した一例を示す図である。 図１２に示したレイアウト図に、ビット線配線とこのビット線配線と同層の配線層を追加した他の例を示す図である。 図７に示した信号ＳＡＰとＳＡＮをイコライズするトランジスタＴ１０を、図１２に示した領域Ｆに配置したレイアウト図である。 従来のビット線センスアンプを使用したＤＲＡＭの一例を示す回路図である。 前記ＤＲＡＭにおけるセンスアンプ制御回路の構成を示す回路図である。 前記ＤＲＡＭにおけるビット線センスアンプのセンス動作を示すタイミングチャートである。 前記ＤＲＡＭにおけるセンスアンプ及びセンスアンプ駆動回路のレイアウトを示す概略図である。
符号の説明
　１…バッファ制御回路、２、２Ａ…センスアンプ制御回路、３…ワード線ドライブ回路、４…ロウデコーダ、５…メモリセルアレイ、６…ダイナミック型ＣＭＯＳセンスアンプ、７…セルアレイ選択スイッチ、８…ビット線イコライズ回路、９…カラム選択スイッチ、１０…Ｎチャネルセンスアンプ駆動回路、１１、１１Ａ…Ｐチャネルセンスアンプ駆動回路、２１…タイミング発生回路、２２…イコライズ回路、３１…Ｐ型拡散領域、３２、３３…ゲート電極、３４、３５…ドレインコンタクト、３６…共通ソースコンタクト、４１…ウェル境界、４２…Ｎ型拡散領域、４３、４４…ゲート電極、４５、４６…ドレインコンタクト、４７…共通ソースコンタクト、５１…第１内部降圧回路、５２…第２内部降圧回路、６１…Ｎ型拡散領域、６２…コンタクト、６３…Ｎ型拡散領域、６４…ゲート電極、６５…ソースコンタクト、６６…ドレインコンタクト、６７…Ｎ型拡散領域、６８…ソースコンタクト、６９…ドレインコンタクト、７８…ゲート電極、７９…配線、８０…コンタクト、８１、８２、８３、８４…配線、８５…ソースコンタクト、８６…ドレインコンタクト、８７、８８、８９、９０、９１…配線、９２…コンタクト、９３、９４…ゲート電極、９５、９６…ドレインコンタクト、９７…共通ソースコンタクト、９８…ゲート電極、９９…配線、ＢＬ、ｂＢＬ…ビット線対、ＣＳＬ…カラム選択信号、ＥＸＴ…外部入力信号、ＭＣ…メモリセル、ＲＡ…ロウアドレス、ＳＡＮ…Ｎチャネルセンスアンプ駆動信号、ＳＡＰ…Ｐチャネルセンスアンプ駆動信号、ＳＥＮ…センスイネーブル信号、Ｔ１、Ｔ２…ＮチャネルＭＯＳトランジスタ、Ｔ３、Ｔ４…ＰチャネルＭＯＳトランジスタ、Ｔ５…ＮチャネルＭＯＳトランジスタ、Ｔ６…ＰチャネルＭＯＳトランジスタ、Ｔ７…ＮチャネルＭＯＳトランジスタ、ＷＬ１、…、ＷＬｎ−１、ＷＬｎ…ワード線、φＳＡ…ビット線センスアンプ制御信号、φＷＬ…ワード線制御信号

Claims (16)

  1. メモリセルがマトリクス状に配置されたメモリセルアレイと、
    　前記メモリセルから読み出された信号を増幅する、ＮチャネルＭＯＳトランジスタから構成されたＮチャネルセンスアンプとＰチャネルＭＯＳトランジスタから構成されたＰチャネルセンスアンプとを含むセンスアンプと、
    　前記センスアンプに隣接して配置され、前記センスアンプが含む前記Ｎチャネルセンスアンプ及びＰチャネルセンスアンプをそれぞれ駆動するＮチャネルＭＯＳトランジスタを有する第１、第２の駆動回路と、
    　前記第１、第２の駆動回路が有する各々の前記ＮチャネルＭＯＳトランジスタのゲート電極に共通の制御信号を供給するセンスアンプ制御回路と、
    　を具備することを特徴とする半導体集積回路。
  2. メモリセルが行方向及び列方向にマトリクス状に配置され、ビット線対に接続されたメモリセルアレイと、
    　前記列方向に連続して配置され、前記メモリセルから読み出され前記ビット線対間に現われた微小信号を増幅する、ＰチャネルＭＯＳトランジスタから構成されたＰチャネルセンスアンプを含むセンスアンプと、
    　前記センスアンプに隣接して前記列方向に連続して配置され、前記センスアンプが含む前記Ｐチャネルセンスアンプを駆動するＮチャネルＭＯＳトランジスタを有する駆動回路と、
    　前記駆動回路が有する前記ＮチャネルＭＯＳトランジスタのゲート電極に制御信号を供給するセンスアンプ制御回路と、
    　を具備することを特徴とする半導体集積回路。
  3. メモリセルが行方向及び列方向にマトリクス状に配置され、ビット線対に接続されたメモリセルアレイと、
    　前記列方向に連続して配置され、前記メモリセルから読み出され前記ビット線対間に現われた微小信号を増幅する、ＮチャネルＭＯＳトランジスタから構成されたＮチャネルセンスアンプとＰチャネルＭＯＳトランジスタから構成されたＰチャネルセンスアンプとを含むセンスアンプと、
    　前記センスアンプに隣接して前記列方向に連続して配置され、前記センスアンプが含む前記Ｎチャネルセンスアンプ及びＰチャネルセンスアンプをそれぞれ駆動するＮチャネルＭＯＳトランジスタを有する第１、第２の駆動回路と、
    　前記第１、第２の駆動回路が有する各々の前記ＮチャネルＭＯＳトランジスタのゲート電極に共通の制御信号を供給するセンスアンプ制御回路と、
    　を具備することを特徴とする半導体集積回路。
  4. 前記Ｎチャネルセンスアンプを駆動する前記第１の駆動回路が有するＮチャネルＭＯＳトランジスタと、前記Ｐチャネルセンスアンプを駆動する前記第２の駆動回路が有するＮチャネルＭＯＳトランジスタとが、前記列方向に一列に配置されていることを特徴とする請求項３に記載の半導体集積回路。
  5. 前記第１の駆動回路が有するＮチャネルＭＯＳトランジスタのゲート長と、前記第２の駆動回路が有するＮチャネルＭＯＳトランジスタのゲート長が等しいことを特徴とする請求項４に記載の半導体集積回路。
  6. 前記第１の駆動回路が有するＮチャネルＭＯＳトランジスタのしきい値電圧と、前記第２の駆動回路が有するＮチャネルＭＯＳトランジスタのしきい値電圧が等しいことを特徴とする請求項４に記載の半導体集積回路。
  7. 前記列方向に連続して配置された前記センスアンプのうち、２個のセンスアンプ毎に、前記Ｐチャネルセンスアンプを駆動する駆動回路が1個ずつ配置されていることを特徴とする請求項２に記載の半導体集積回路。
  8. 前記列方向に連続して配置された前記センスアンプのうち、２個のセンスアンプ毎に、前記Ｎチャネルセンスアンプを駆動する前記第１の駆動回路と、前記Ｐチャネルセンスアンプを駆動する第２の駆動回路とが1個ずつ配置されていることを特徴とする請求項３に記載の半導体集積回路。
  9. 前記第１の駆動回路が有するＮチャネルＭＯＳトランジスタと、前記第２の駆動回路が有するＮチャネルＭＯＳトランジスタとが、前記列方向に伸びる共通のゲート電極を有することを特徴とする請求項４に記載の半導体集積回路。
  10. 前記第１の駆動回路が有するＮチャネルＭＯＳトランジスタのソースに接続されたソースコンタクトと、前記第２の駆動回路が有するＮチャネルＭＯＳトランジスタのソースに接続されたソースコンタクトとが、前記列方向に伸びる共通のゲート電極に対して、互いに反対側に配置されることを特徴とする請求項９に記載の半導体集積回路。
  11. 前記Ｐチャネルセンスアンプを構成する前記ＰチャネルＭＯＳトランジスタはＮウェル領域上に形成されており、前記Ｎウェル領域のウェル電位は、前記Ｐチャネルセンスアンプを駆動する前記駆動回路が有するＮチャネルＭＯＳトランジスタのドレイン電圧に等しいことを特徴とする請求項２に記載の半導体集積回路。
  12. 前記Ｐチャネルセンスアンプを構成する前記ＰチャネルＭＯＳトランジスタはＮウェル領域上に形成されており、前記Ｎウェル領域のウェル電位は、前記Ｐチャネルセンスアンプを駆動する前記第２の駆動回路が有するＮチャネルＭＯＳトランジスタのドレイン電圧に等しいことを特徴とする請求項３に記載の半導体集積回路。
  13. 前記Ｐチャネルセンスアンプを構成する前記ＰチャネルＭＯＳトランジスタはＮウェル領域上に形成され、前記Ｎチャネルセンスアンプを構成する前記ＮチャネルＭＯＳトランジスタは前記Ｎウェル領域に隣接するＰウェル領域上に形成されており、前記駆動回路が有する前記ＮチャネルＭＯＳトランジスタは前記Ｐウェル領域上に形成されていることを特徴とする請求項２に記載の半導体集積回路。
  14. 前記Ｐチャネルセンスアンプを構成する前記ＰチャネルＭＯＳトランジスタはＮウェル領域上に形成され、前記Ｎチャネルセンスアンプを構成する前記ＮチャネルＭＯＳトランジスタは前記Ｎウェル領域に隣接するＰウェル領域上に形成されており、前記第１、第２の駆動回路が有する前記ＮチャネルＭＯＳトランジスタは前記Ｐウェル領域上に形成されていることを特徴とする請求項１または３に記載の半導体集積回路。
  15. 前記Ｎチャネルセンスアンプと前記Ｐチャネルセンスアンプを含む前記センスアンプ、及び前記Ｎチャネルセンスアンプを駆動する前記第１の駆動回路を含む第１回路群と、前記センスアンプ、及び前記Ｐチャネルセンスアンプを駆動する前記第２の駆動回路を含む第２回路群とを複数備えた前記半導体集積回路であって、
    　前記第１、第２回路群の配置数を変更して、第１、第２の駆動回路の数を変更することにより、前記第１の駆動回路が有するＮチャネルＭＯＳトランジスタと前記第２の駆動回路が有するＮチャネルＭＯＳトランジスタとのトランジスタサイズ比を設定することを特徴とする請求項１または３に記載の半導体集積回路。
  16. 前記Ｎチャネルセンスアンプを構成する前記ＮチャネルＭＯＳトランジスタのソース電位と、前記Ｐチャネルセンスアンプを構成する前記ＰチャネルＭＯＳトランジスタのソース電位とをイコライズするイコライズトランジスタをさらに具備し、
    　前記イコライズトランジスタは、前記第１、第２の駆動回路が連続して配置された列内に配置されていることを特徴とする請求項３に記載の半導体集積回路。
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