JP2008052810A - イコライズ回路及びその制御方法 - Google Patents

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Abstract

【課題】従来のイコライズ回路では、所定の電圧差を有する配線対の電圧を同じ電圧にするイコライズ動作において、イコライズ動作後の配線対の電圧を配線対の電圧差の中点電圧に対してオフセットを有する電圧に収束させるために長い時間が必要であった。
【解決手段】本発明にかかるイコライズ回路は、第１の配線ＳＡＰ及び第２の配線ＳＡＮの電圧を略同一に設定するイコライズ回路５０であって、第１の配線ＳＡＰと第１の電源（例えばＨＶＤＤ−Ｖａ）との間に接続される第１のトランジスタＮ１と、第１の配線ＳＡＰと第２の配線ＳＡＮとの間に接続される第２のトランジスタＮ２とを有し、第１のトランジスタＮ１を導通状態とし、その後第２のトランジスタＮ２を導通状態とすることを特徴とするものである。
【選択図】図１

Description

本発明はイコライズ回路及びその制御方法に関し、特にイコライズ回路に接続される第１、第２の配線の電圧を、２つの配線に供給される電圧の中点電圧に対しオフセットを有する電圧とするイコライズ回路及びその制御方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）等の揮発性半導体記憶装置（以降、メモリと称す）は、高速動作のために、一対の信号線で発生する電圧差を差動増幅させてデータを読出す。この差動増幅を行う場合、データを読出す前に、信号線対の電圧を略同一の電圧（例えば、電源電圧と接地電圧との中点電圧）に設定するプリチャージ動作およびイコライズ動作が行われる。そして、その動作が完了しイコライズ回路をオフした後、記憶セルのゲートトランジスタを導通状態とする。これによって、信号線対に電圧差が発生する。この電圧差をセンスアンプで差動増幅することで、データを読み出す。
また、ＤＲＡＭでは、記憶セルのコンデンサで保持する電荷が時間と共に減少し、記憶データが消失する危険があるために、記憶セルに保持している電荷を再充電するリフレッシュ動作が必要になる。このリフレッシュ動作においても、まず信号線対に対してプリチャージ動作を行う。続いて、記憶セルのゲートトランジスタを導通状態として、一方の信号線を記憶セルの電圧に近づける。これによって、信号線対には電圧差が発生する。この電圧差は、センスアンプで差動増幅され、記憶セルが接続される信号線の電圧を上昇させる。これによって、記憶セルに蓄積される電荷を再充電する。
近年、ＤＲＡＭは、携帯機器などにも多く利用されている。そのため、このようなＤＲＡＭには低消費電力であることが求められる。しかしながら、ＤＲＡＭは、ＤＲＡＭに対するアクセスがない状態であっても、リフレッシュ動作が必要であり、このリフレッシュ動作での消費電力を必要とする。そのため、このリフレッシュ動作にかかる消費電力を低減することは、ＤＲＡＭの低消費電力化に有効である。
そこで、リフレッシュ動作にかかる消費電力の低減に関する従来例が特許文献１に開示されている。この従来例は、電荷リサイクルにより信号線対に対する充放電電流を低減する。さらに、記憶セルのコンデンサに充電されている電荷の保持特性を改善することでリフレッシュ動作の頻度を減らす。従来例にかかる半導体記憶装置は、これらの改良によって、消費電力を低減するものである。
従来例で開示される回路の一例を図９に示す。図９に示す回路は、センスアンプＳＡ０〜ＳＡｎを有している。センスアンプＳＡ０〜ＳＡｎには、高電圧側電源配線ＳＡＰと低電圧側電源配線ＳＡＮとが接続されている。また、センスアンプＳＡ０〜ＳＡｎには、記憶セルが接続される一方のビット線Ｂｉｔと基準電圧をセンスアンプに供給する他方のビット線Ｂｉｔ＿Ｂが接続される。さらに、ビット線Ｂｉｔ、Ｂｉｔ＿Ｂは、イコライズ回路ＥＱによって接続されている。ビット線Ｂｉｔ、Ｂｉｔ＿Ｂの電圧は、イコライズ回路ＥＱが導通状態の場合、同じ電圧となる。一方、イコライズ回路ＥＱが非導通状態であって、センスアンプＳＡ０〜ＳＡｎが動作している場合、ビット線Ｂｉｔ、Ｂｉｔ＿Ｂの電圧は、記憶セルに蓄積されている電荷量と高電圧側電源配線ＳＡＰの電圧と低電圧側電源配線ＳＡＮの電圧とによって決まる。
低電圧側電源配線ＳＡＮと接地電圧ＶＳＳとの間にはＮＭＯＳトランジスタＮｓが接続されている。高電圧側電源配線ＳＡＰと電源電圧ＶＤＤとの間にはＰＭＯＳトランジスタＰｄが接続されている。また、高電圧側電源配線ＳＡＰには、ＰＭＯＳトランジスタＰｉが接続され、このＰＭＯＳトランジスタＰｉと接地電圧ＶＳＳとの間には、それぞれリサイクルキャパシタＣＡＰが接続される。
図９に示す回路のリフレッシュ動作のタイミングチャートを図１０に示す。図９に示す回路のリフレッシュ動作は、まずタイミングＴａで、イコライズ回路を非導通状態とする。また、ＮＭＯＳトランジスタＮｓを導通状態とし、低電圧側電源配線ＳＡＮを接地電圧ＶＳＳとする。さらに、ＰＭＯＳトランジスタＰｉを導通状態とし、高電圧側電源配線ＳＡＰをＶＩＩＤ（リサイクルキャパシタＣＡＰ０のトランジスタＰｉ側端子の電圧）とする（タイミングＴａ）。このとき、高電圧側電源配線ＳＡＰは、リサイクルキャパシタＣＡＰに蓄積された電荷によって充電される（タイミングＴｂ）。また、これによってセンスアンプＳＡ０〜ＳＡｎが動作するため、高電圧側電源配線ＳＡＰの電圧と低電圧側電源配線ＳＡＮの電圧に基づき、ビット線Ｂｉｔ、Ｂｉｔ＿Ｂの電圧がそれぞれ設定される。
続いて、ＰＭＯＳトランジスタＰｉを非導通状態とし、ＰＭＯＳトランジスタＰｄを導通状態とする。これによって高電圧側電源配線ＳＡＰは電源電圧ＶＤＤとなる。その後、ＰＭＯＳトランジスタＰｉを導通状態とし、ＰＭＯＳトランジスタＰｄを非導通状態とする。これによって、高電圧側電源配線ＳＡＰの電荷は、リサイクルキャパシタＣＡＰに蓄積（あるいは回収）され、高電圧側電源配線ＳＡＰの電圧はＶＩＩＤとなる（タイミングＴｃ）。続いて、ＰＭＯＳトランジスタＰｉ及びＮＭＯＳトランジスタＮｓを非導通状態とし、イコライズ回路ＥＱを導通状態とすることで、ビット線Ｂｉｔ、Ｂｉｔ＿Ｂは互いに接続される状態となり、同じ電圧ＶＩＩＤ／２となる（タイミングＴｄ）。
つまり、従来の回路では、第１の電圧（例えば、電源電圧）と第２の電圧（電圧ＶＩＩＤ）との電圧差に相当する電荷をリサイクルキャパシタＣＡＰに蓄積し、蓄積した電荷を次のリフレッシュ動作で再利用することで、この電圧差に相当する電荷の消費を低減し、低消費電力を実現する。
また、従来例では、リフレッシュ動作後のビット線Ｂｉｔ、Ｂｉｔ＿Ｂの電圧（プリチャージ電圧）は、電源電圧ＶＤＤの半分の電圧よりも低い電圧となっている。このプリチャージ電圧は、センスアンプの基準電圧であって、この電圧が低くなれば、記憶セルのリーク電流によって、記憶セルの電圧が減少し、この基準電圧に達するまでの時間を長くすることが可能である。つまり、従来の回路によれば、リフレッシュ動作の頻度を下げることが可能である。また、リフレッシュ動作にかかる消費電力を低減することが可能である。
特開２００３−１７３６７９号公報
しかしながら、従来の回路では、リサイクルキャパシタＣＡＰから高電圧側電源配線ＳＡＰへの充電の時間を必要とする。この充電時間は、高速動作の妨げとなる問題がある。また、キャパシタは一般的に他の素子よりも大きなレイアウト面積を必要とする。そのため、リサイクルキャパシタを同一基板上に形成する場合、チップ面積が増大する問題がある。
本発明にかかるイコライズ回路は、第１、第２の配線の電圧を略同一に設定するイコライズ回路であって、前記第１の配線と第１の電源との間に接続される第１のトランジスタと、前記第１、第２の配線との間に接続される第２のトランジスタとを有し、前記第１のトランジスタを導通状態とし、その後前記第２のトランジスタを導通状態とすることを特徴とするものである。
本発明にかかるイコライズ回路によれば、まず第１のトランジスタを導通状態とすることで、例えば、電源電圧ＶＤＤが供給される第１の配線の電圧を接地電圧ＶＳＳが供給される第２の配線よりも先に基準電圧に近づける。これによって、第１、第２の配線の電圧差が小さくなる。その後、第２のトランジスタを導通状態とする。これによって、第１、第２の配線の電圧は、共に電源電圧ＶＤＤの半分の電圧（例えば、ＨＶＤＤ）よりも小さい電圧に収束する。つまり、本発明にかかるイコライズ回路によれば、第１、第２の配線の電圧を略同じ電圧にする場合に、その電圧をＨＶＤＤに対しオフセットを有する電圧とすることが可能である。これによって、プリチャージ電圧をＨＶＤＤよりも下げることが可能であり、リフレッシュ動作の間隔を長くし、リフレッシュ動作にかかる消費電力を小さくすることが可能である。
さらに、本発明のイコライズ回路では、第１の配線の電位を変化させる場合に、従来のように電荷を充放電する必要がない。つまり、本発明のイコライズ回路は、従来の回路よりもプリチャージ動作を短い時間で行うことが可能である。
一方、本発明にかかるイコライズ回路の制御方法は、第１、第２の配線の電圧を共に基準電圧生成回路が生成する基準電圧に制御するイコライズ回路の制御方法であって、前記第１の配線の電圧と前記基準電圧との電圧差を小さくし、その後、前記第１の配線の電圧と前記第２の配線の電圧とを略同じ電圧とするものである。
本発明にかかるイコライズ回路の制御方法によれば、まず第１の配線の電圧と基準電圧との電圧差を小さくし、その後第１の配線の電圧と第２の配線の電圧とを略同じ電圧とする。これによって、ＨＶＤＤとプリチャージ電圧とがオフセットを有する場合であっても、イコライズ回路の動作に基づき第１の配線の電圧と第２の配線の電圧とを共にＨＶＤＤに対してオフセットを有するプリチャージ電圧とすることが可能である。
さらに本発明にかかる半導体記憶装置は、ビット線対の電位差を増幅するセンスアンプと、前記センスアンプに電源電位を供給する第１及び第２の配線と、前記第１及び第２の配線の電位を均等化するイコライズ回路とを有し、前記イコライズ回路は第１の制御信号及び第２の制御信号に基づいて前記第１及び第２の配線の電位を均等化することを特徴とする。
第１の制御信号、第２の制御信号を用いて配線の電位を均等化することにより従来よりもプリチャージにかかる時間を短くすることが可能となる。
本発明にかかるイコライズ回路によれば、プリチャージ電圧が第１の配線に供給される電圧と第２の配線に供給される電圧との電圧差の半分の電圧に対してオフセットを有する場合であっても、イコライズ回路の動作に基づき、第１、第２の配線の電圧を共にプリチャージ電圧とすることが可能である。
実施の形態１
以下、本発明のイコライズ回路の一例として、ＤＲＡＭのセンスアンプの電源配線に対して本発明のイコライズ回路を適用した場合について説明する。図１に実施の形態１にかかるＤＲＡＭ１の回路図を示す。図１に示すようにＤＲＡＭ１は、メモリセルアレイ１０、ビット線イコライズ回路群２０、ビット線基準電圧生成回路３０、センスアンプ群４０、ＳＡイコライズ回路５０、ＳＡ基準電圧生成回路６０、制御回路７０を有している。
メモリセルアレイ１０は、複数の記憶セル１１を有している。記憶セル１１は、メモリセルアレイ１０上に格子状に配置される。また、記憶セル１１は、ビット線Ｂｉｔとビット線Ｂｉｔ＿Ｂとのうちいずれか一方のビット線に接続される。図１では、ビット線Ｂｉｔに記憶セル１１が接続される。
記憶セル１１は、ゲートトランジスタＧＴｒとコンデンサＣとを有している。ゲートトランジスタＧＴｒのドレインは、ビット線Ｂｉｔに接続され、ゲートにはワード制御信号ＷＤが入力される。ワード制御信号ＷＤは、図示しないワードドライバが出力する制御信号であって、ゲートトランジスタＧＴｒの導通状態を制御する。ゲートトランジスタＧＴｒのソースには、コンデンサＣの一方の端子が接続されている。コンデンサＣの他方の端子には、例えば電源電圧ＶＤＤの１／２の電圧を有するバイアス電圧ＨＶＤＤが供給される。
ビット線イコライズ回路群２０は、複数のビット線イコライズ回路２１を有している。ビット線イコライズ回路２１は、１対のビット線の間に接続される。図１に示す例では、１対のビット線のうち一方のビット線がビット線Ｂｉｔであって、他方のビット線がビット線Ｂｉｔ＿Ｂとなる。
ビット線イコライズ回路２１は、ＮＭＯＳトランジスタＥＮ１〜ＥＮ３と、電流制限抵抗Ｒとを有している。電流制限抵抗Ｒの一端は、ビット線基準電圧生成回路３０に接続されている。また、電流制限抵抗Ｒの他端は、ＮＭＯＳトランジスタＥＮ１、ＥＮ３のソースに接続されている。ＮＭＯＳトランジスタＥＮ１のドレインはビット線Ｂｉｔに接続され、ＮＭＯＳトランジスタＥＮ３のドレインはビット線Ｂｉｔ＿Ｂに接続される。ＮＭＯＳトランジスタＥＮ２は、ビット線Ｂｉｔとビット線Ｂｉｔ＿Ｂとの間に接続される。また、ＮＭＯＳトランジスタＥＮ１〜ＥＮ３のゲートにはプリチャージ制御信号ＰＤＬが接続される。プリチャージ制御信号ＰＤＬは、制御回路７０が出力する信号であって、ＮＭＯＳトランジスタＥＮ１〜ＥＮ３の導通状態を制御する。なお、電流制限抵抗Ｒは、ゲートトランジスタＧＴｒで発生するクロス不良によって、ビット線基準電圧生成回路３０からワードドライバに流れるリーク電流を低減するために挿入される抵抗である。従って、この電流制限抵抗Ｒは、挿入しない場合も考えられる。また、電流制限抵抗Ｒは、電流制限トランジスタであっても構わない。
ビット線基準電圧生成回路３０は、例えば電源電圧ＶＤＤを降圧して所定の電圧を生成する降圧回路等であって、電源電圧ＶＤＤの１／２の電圧（以降、この電圧をＨＶＤＤと称す）からさらにオフセット電圧Ｖａを引いた基準電圧（例えば、プリチャージ電圧）ＨＶＤＤ−Ｖａを生成する。このプリチャージ電圧ＨＶＤＤ−Ｖａは、ビット線対のプリチャージ動作において、ビット線対に供給される。ここで、プリチャージ動作とは、ビット線対の電圧を所定の電圧とする動作であって、この動作によって、記憶セル１１が電荷保持状態である場合のビット線対の電圧が設定される。
センスアンプ群４０は、複数のセンスアンプ４１を有している。センスアンプ４１は、ビット線対の間に接続され、ビット線対で発生する電圧差を差動増幅する。センスアンプ４１は、第１の配線（例えば、高電圧側電源配線ＳＡＰ）と第２の配線（例えば、低電圧側電源配線ＳＡＮ）とに供給される電圧に基づき動作する。センスアンプ４１は、ＰＭＯＳトランジスタＳＰ１、ＳＰ２、ＮＭＯＳトランジスタＳＮ１、ＳＮ２、出力ゲートトランジスタＯＧ１、ＯＧ２を有している。
ＰＭＯＳトランジスタＳＰ１とＮＭＯＳトランジスタＳＮ１とは、高電圧側電源配線ＳＡＰと低電圧側電源配線ＳＡＮとの間に直列に接続されている。ＰＭＯＳトランジスタＳＰ２とＮＭＯＳトランジスタＳＮ２とは、高電圧側電源配線ＳＡＰと低電圧側電源配線ＳＡＮとの間に直列に接続されている。また、ＰＭＯＳトランジスタＳＰ１とＮＭＯＳトランジスタＳＮ１とのゲートは、ＰＭＯＳトランジスタＳＰ２とＮＭＯＳトランジスタＳＮ２との接続点及びビット線Ｂｉｔ＿Ｂに接続されている。ＰＭＯＳトランジスタＳＰ２とＮＭＯＳトランジスタＳＮ２とのゲートは、ＰＭＯＳトランジスタＳＰ１とＮＭＯＳトランジスタＳＮ１との接続点及びビット線Ｂｉｔに接続されている。出力ゲートトランジスタＯＧ１のソースは、ビット線Ｂｉｔに接続され、出力ゲートトランジスタＯＧ２のソースは、ビット線Ｂｉｔ＿Ｂに接続される。出力ゲートトランジスタＯＧ１、ＯＧ２のゲートには、出力制御信号Ｙが入力されている。出力ゲートトランジスタＯＧ１、ＯＧ２は、出力制御信号Ｙの値に応じて、ドレインから対応するビット線の電圧を出力する。
ＳＡイコライズ回路５０は、第１〜第３のトランジスタ（例えば、ＮＭＯＳトランジスタＮ１〜Ｎ３）を有している。ＮＭＯＳトランジスタＮ１、Ｎ３のソースは、互いに接続されており、その接続点にはＳＡ基準電圧生成回路６０が接続される。ＮＭＯＳトランジスタＮ１のドレインは、高電圧側電源配線ＳＡＰに接続され、ＮＭＯＳトランジスタＮ３のドレインは、低電圧側電源配線ＳＡＮに接続される。ＮＭＯＳトランジスタＮ２は、高電圧側電源配線ＳＡＰと低電圧側電源配線ＳＡＮとの間に接続される。ＮＭＯＳトランジスタＮ１のゲートには、第１の制御信号ＳＷＣ１が供給される。ＮＭＯＳトランジスタＮ２、Ｎ３のゲートには、第２の制御信号ＳＷＣ２が供給される。
第１の制御信号ＳＷＣ１、第２の制御信号ＳＷＣ２は、制御回路７０が出力する信号である。また、制御回路７０は、第３の制御信号ＳＥを出力する。第３の制御信号ＳＥは、電源スイッチＶＤＤ＿ＳＷ、ＶＳＳ＿ＳＷの導通状態を制御する信号である。
電源スイッチＶＤＤ＿ＳＷは、例えばＰＭＯＳトランジスタであって、電源端子と高電圧側電源配線ＳＡＰとの間に接続される。また、電源スイッチＶＳＳ＿ＳＷは、例えばＮＭＯＳトランジスタであって、接地端子と低電圧側電源配線ＳＡＮとの間に接続される。電源スイッチＶＤＤ＿ＳＷ、ＶＳＳ＿ＳＷとが導通状態である場合、高電圧側電源配線ＳＡＰには電源電圧ＶＤＤが供給され、低電圧側電源配線ＳＡＮには接地電圧ＶＳＳが供給される。一方、電源スイッチＶＤＤ＿ＳＷ、ＶＳＳ＿ＳＷとが非導通状態である場合、高電圧側電源配線ＳＡＰと電源端子とは切断された状態となり、低電圧側電源配線ＳＡＮと接地端子とは切断された状態となる。
ＳＡ基準電圧生成回路６０は、例えば電源電圧ＶＤＤを降圧して所定の電圧を生成する降圧回路等であって、ＨＶＤＤからオフセット電圧Ｖａを引いたプリチャージ電圧ＨＶＤＤ−Ｖａを生成する。このプリチャージ電圧ＨＶＤＤ−Ｖａは、高電圧側電源配線ＳＡＰと低電圧側電源配線ＳＡＮとで構成される電源配線対のプリチャージ動作において、電源配線対に供給される。本実施の形態のプリチャージ動作における電源配線対の電圧は、プリチャージ電圧ＨＶＤＤ−Ｖａに設定される。なお、ＳＡ基準電圧生成回路６０とビット線基準電圧生成回路３０とは、１つの回路であっても良い。
制御回路７０は、プリチャージ制御信号ＰＤＬ、第１の制御信号ＳＷＣ１、第２の制御信号ＳＷＣ２、第３の制御信号ＳＥを生成する。つまり、制御回路７０は、生成する信号によって、ビット線イコライズ回路２１、ＳＡイコライズ回路５０、電源スイッチＶＤＤ＿ＳＷ、ＶＳＳ＿ＳＷを制御する。
ここで、記憶セル１１の電荷保持特性について説明する。記憶セル１１は、ゲートトランジスタＧＴｒが非導通状態である場合に、コンデンサＣに蓄積された電荷を保持する。しかしながら、ゲートトランジスタＧＴｒのソース領域−ウェル領域間ではジャンクションリーク電流が発生する。従って、ゲートトランジスタＧＴｒが非導通状態であっても、コンデンサＣに蓄積された電荷は、このジャンクションリーク電流によって時間と共に減少する。この記憶セル１１の電荷保持特性のグラフを図２に示す。
図２に示すように、コンデンサＣに蓄積された電荷量に応じて生成されるセル電圧は、時間と共に減少する。この場合において、ゲートトランジスタＧＴｒが非導通状態となってから、セル電圧がＨＶＤＤとなる時間は、時間Ｔ１である。また、ゲートトランジスタＧＴｒが非導通状態となってから、セル電圧がＨＶＤＤ−Ｖａとなる時間は、時間Ｔ２である。記憶セル１１の電荷保持特性は、図２に示すように、時間と共にセル電圧の減少率が小さくなる。従って、時間Ｔ２は時間Ｔ１より長くなる。
このことより、センスアンプ４１でセル電圧を比較電圧（本実施の形態では、プリチャージ電圧）と比較する場合に、比較電圧を下げるほど、セル電圧がハイレベルと判定される電圧範囲及び時間が大きくなることがわかる。これによって、リフレッシュ動作の間隔を長くすることが可能である。本実施の形態では、プリチャージ電圧は、ＨＶＤＤよりもオフセット電圧Ｖａだけ低いＨＶＤＤ−Ｖａである。つまり、本実施の形態のＤＲＡＭは、リフレッシュ動作の間隔をプリチャージ電圧がＨＶＤＤの場合よりも長くすることが可能であり、リフレッシュ動作にかかる消費電力を低減することが可能である。
ここで、実施の形態１にかかるＤＲＡＭ１のリフレッシュ動作について説明する。なお、以下ではＤＲＡＭ１のリフレッシュ動作について説明するが、同様の動作がＤＲＡＭ１におけるデータの読出し、書込み等のその他の動作においても行われる。実施の形態１にかかるＤＲＡＭ１のリフレッシュ動作のタイミングチャートを図３に示す。
タイミングＴ０でＤＲＡＭ１のリフレッシュ動作が開始される。このとき、プリチャージ制御信号ＰＤＬ、第１の制御信号ＳＷＣ１、第２の制御信号ＳＷＣ２は、ハイレベルからロウレベルになる。これによって、ビット線イコライズ回路２１、ＳＡイコライズ回路５０は、非導通状態となる。また、ワード制御信号ＷＤは、ロウレベルからハイレベルになる。これによって、メモリセルからデータの読出しが始まり、ビット線Ｂｉｔ、Ｂｉｔ＿Ｂに微少電位差が生じる。所望の電位差が生じたタイミングＴ１において、第３の制御信号ＳＥをロウレベルからハイレベルにすることによって、ゲートトランジスタＧＴｒと電源スイッチＶＤＤ＿ＳＷ、ＶＳＳ＿ＳＷは、導通状態となる。従って、高電圧側電源配線ＳＡＰには電源電圧ＶＤＤが供給され、低電圧側電源配線ＳＡＮには接地電圧ＶＳＳが供給される。
これにより、センスアンプ４１の動作が開始されると、センスアンプ４１を介して高電圧側電源配線ＳＡＰの電圧と低電圧側電源配線ＳＡＮの電圧は、ビット線Ｂｉｔ、Ｂｉｔ＿Ｂに供給され、ビット線Ｂｉｔ、Ｂｉｔ＿Ｂの電圧差が拡大する。このとき、ビット線Ｂｉｔ、Ｂｉｔ＿Ｂの電圧関係は、記憶セル１１のコンデンサＣに蓄積された電荷量に応じて決定される。また、ビット線Ｂｉｔ、Ｂｉｔ＿Ｂの電圧差は、電源電圧ＶＤＤと接地電圧ＶＳＳの電圧差と略同一となる。
タイミングＴ１から所定の時間が経過し、コンデンサＣが十分に充電されリフレッシュ動作が完了すると、タイミングＴ２で、ワード制御信号ＷＤがハイレベルからロウレベルになる。これによって、コンデンサＣとビット線Ｂｉｔとは切断された状態となる。また、第３の制御信号ＳＥがハイレベルからロウレベルになる。これによって、高電圧側電源配線ＳＡＰ及び低電圧側電源配線ＳＡＮは、電源端子及び接地端子から切断された状態となる。さらに、第１の制御信号ＳＷＣ１がロウレベルからハイレベルになる。これによって、ＳＡイコライズ回路５０のうちＮＭＯＳトランジスタＮ１のみが導通状態となる。従って、ＳＡ基準電圧生成回路６０が高電圧側電源配線ＳＡＰに接続される。このとき、ＳＡ基準電圧生成回路６０が生成するプリチャージ電圧ＨＶＤＤ−Ｖａは、高電圧側電源配線ＳＡＰに供給されていた電源電圧ＶＤＤよりも低い電圧であるため、高電圧側電源配線ＳＡＰの電圧は降下する。
この電圧降下量Ｖｂは、例えばオフセット電圧Ｖａの２倍程度であることが好ましい。そして、本実施の形態においては、電圧降下量Ｖｂを２Ｖａとし、例えば０．２Ｖ程度とする。この場合、電圧降下に要する時間は、例えば２ｎｓｅｃ程度である。また、この場合の高電圧側電源配線ＳＡＰの電圧の変化率は、ＮＭＯＳトランジスタＮ１のオン抵抗と高電圧側電源配線ＳＡＰ等の寄生容量とによって決まる。さらに、この状態ではセンスアンプ４１は、タイミングＴ２で非活性になることによってドライブ能力がなくなるため、高電圧側電源配線ＳＡＰの電圧の変化に伴ってビット線対のうち高電圧となる側のビット線の電圧も低下する。なお、タイミングＴ２では、プリチャージ制御信号ＰＤＬ及び第２の制御信号ＳＷＣ２はロウレベルを維持する。つまり、ビット線イコライズ回路２１と、ＳＡイコライズ回路５０のＮＭＯＳトランジスタＮ２、Ｎ３は非導通状態を維持する。
続いて、タイミングＴ３でプリチャージ制御信号ＰＤＬ及び第２の制御信号ＳＷＣ２がロウレベルからハイレベルになる。これによって、ＳＡイコライズ回路５０は、ＮＭＯＳトランジスタＮ１〜Ｎ３が導通状態となり、高電圧側電源配線ＳＡＰと低電圧側電源配線ＳＡＮとの電圧を略同じ電圧とする。また、このときの高電圧側電源配線ＳＡＰ及び低電圧側電源配線ＳＡＮの電圧は、（ＶＤＤ−Ｖｂ）／２（例えば、（ＶＤＤ−２Ｖａ）／２）の電圧となり、この電圧はプリチャージ電圧ＨＶＤＤ−Ｖａと同じである。一方、ビット線イコライズ回路２１も、ＮＭＯＳトランジスタＥＮ１〜ＥＮ３が導通状態となることで、ビット線対の電圧を略同じ電圧とする。このときのビット線対の電圧は、（ＶＤＤ−Ｖｂ）／２（例えば、（ＶＤＤ−２Ｖａ）／２）の電圧となり、この電圧はプリチャージ電圧ＨＶＤＤ−Ｖａと同じである。なお、タイミングＴ３における、ワード制御信号ＷＤ、第１の制御信号ＳＷＣ１、第３の制御信号ＳＥは、タイミングＴ２の変化後の信号レベルを維持する。
ここで、タイミングＴ３以降の電源配線対及びビット線対の電圧変化は、タイミングＴ４で収束する。このとき、ＳＡイコライズ回路５０では、ＮＭＯＳトランジスタＮ２が導通状態であるため、このＮＭＯＳトランジスタＮ２を介して電源配線対のうち高電圧側電源配線ＳＡＰから、低電圧側電源配線ＳＡＮに向かって電荷が移動する。これによって、電源配線対の電圧は、タイミングＴ３の時点における電圧差のほぼ半分電圧となる。つまり、プリチャージ電圧がＨＶＤＤ−Ｖａである場合、タイミングＴ３の時点における電源配線対の電圧差をＶＤＤ−２Ｖａとすることで、タイミングＴ４で電源配線対の電圧が等しくなった場合の電圧をプリチャージ電圧ＨＶＤＤ−Ｖａとすることが可能である。また、ビット線対に関しても、ビット線イコライズ回路２１のＮＭＯＳトランジスタＥＮ２がタイミングＴ３で導通状態となることから、電源配線対と同様の動作となる。つまり、タイミングＴ３以降の動作においてはビット線基準電圧生成回路３０及びＳＡ基準電圧生成回路６０に対する電流の入出力はほとんどない。従って、この期間におけるビット線基準電圧生成回路３０及びＳＡ基準電圧生成回路６０の電流駆動能力はそれほど大きくなくてもかまわない。
一方、第１の制御信号ＳＷＣ１と第２の制御信号ＳＷＣ２とを同じ制御とした場合のＤＲＡＭ１のリフレッシュ動作について説明する。つまり、図３に示すタイミングチャートのタイミングＴ２からタイミングＴ３の期間（以降、ディスチャージ期間と称す）の制御をなくした場合である。従来のＤＲＡＭでは、イコライズ回路を用いてプリチャージ電圧をＨＶＤＤとすることでプリチャージ動作の高速化を行っていた。つまり、ディスチャージ期間のないリフレッシュ動作とは、従来のＤＲＡＭのリフレッシュ動作におけるイコライズ回路の制御方法である。この場合のタイミングチャートを図４に示す。
この場合、タイミングＴ１０、Ｔ１１は、図３のタイミングＴ０、Ｔ１と同じ動作となる。続いて、タイミングＴ１２でワード制御信号ＷＤ及び第３の制御信号ＳＥがハイレベルからロウレベルになる。これによって、ゲートトランジスタＧＴｒと電源スイッチＶＤＤ＿ＳＷ、ＶＳＳ＿ＳＷは非導通状態となる。従って、高電圧側電源配線ＳＡＰは電源端子と切断状態となり、低電圧側電源配線ＳＡＮは接地端子と切断状態となる。また、タイミングＴ１２ではプリチャージ制御信号ＰＤＬ、第１の制御信号ＳＷＣ１、第２の制御信号ＳＷＣ２がロウレベルからハイレベルになる。これによって、ビット線イコライズ回路２１、ＳＡイコライズ回路５０は、導通状態となる。従って、電源配線対及びビット線対の電圧は、それぞれ略同じ電圧に収束する（タイミングＴ１３）。このときの電源配線対及びビット線対の電圧は、ＨＶＤＤよりも若干低いものとなる。その後、電源配線対の電圧は、ＳＡ基準電圧生成回路６０の電流能力に応じて、プリチャージ電圧ＨＶＤＤ−Ｖａとなる（タイミングＴ１４）。一方、ビット線対の電圧もビット線基準電圧生成回路３０の電流能力に応じて、プリチャージ電圧ＨＶＤＤ−Ｖａとなるが、ＨＶＤＤ−Ｖａの電圧に達するまでには大きな時間がかかる。
これは、ビット線イコライズ回路２１に電流制限抵抗Ｒが挿入されているためである。つまり、電流制限抵抗Ｒによってビット線基準電圧生成回路３０の電流能力が制限されてしまうために、ビット線対からの電荷の引き抜きに長い時間を要するためである。
上記説明より、記憶セル１１の電荷保持時間を長くするためにプリチャージ電圧をＨＶＤＤよりも小さくした場合、ディスチャージ期間がない従来の制御方法ではビット線対の電圧がプリチャージ電圧となるまでに長い時間が必要になる。しかしながら、実施の形態１にかかるＳＡイコライズ回路５０は、ＮＭＯＳトランジスタＮ１と、ＮＭＯＳトランジスタＮ２、Ｎ３との制御タイミングをずらすことでディスチャージ期間を生成することが可能である。つまり、ディスチャージ期間に、電源配線対及びビット線対の電圧差をＨＶＤＤよりも低い電圧を有するプリチャージ電圧の２倍の電圧とすることが可能である。その後、ＳＡイコライズ回路５０及びビット線イコライズ回路２１を導通状態とすれば、電源配線対及びビット線対の電圧はＨＶＤＤよりも低いプリチャージ電圧ＨＶＤＤ−Ｖａに収束する。また、収束後の電源配線対及びビット線対の電圧は、プリチャージ電圧ＨＶＤＤ−Ｖａと略同じ電圧となるため、ディスチャージ期間の後プリチャージ動作が完了するまでの時間は、従来のものとほぼ同じとなる。
なお、本実施の形態にかかるＳＡイコライズ回路５０では、ディスチャージ期間が必要であるが、従来の制御方法においてビット線対の電圧がプリチャージ電圧ＨＶＤＤ−Ｖａに収束するまでの時間に比べてディスチャージ期間の時間は極めて小さい。これは、ＳＡイコライズ回路５０に電流制限抵抗Ｒがないために、ＳＡ基準電圧生成回路６０が高電圧側電源配線ＳＡＰの電荷を急速に抜き取ることができるためである。従って、本実施の形態のＤＲＡＭ１によれば、ＨＶＤＤよりも低いプリチャージ電圧ＨＶＤＤ−Ｖａによって記憶セル１１の電荷保持時間を長くしながら、高速なプリチャージ動作が可能である。つまり、リフレッシュ動作の間隔を長くし、リフレッシュ動作にかかる消費電力を低減しながら、高速動作が可能なＤＲＡＭを実現することが可能である。
また、上記実施の形態では、ＳＡイコライズ回路５０に電流制限抵抗Ｒが挿入されていないが、これを挿入しても良い。しかしながら、その場合、ディスチャージ期間が長くなる問題がある。一方、ＳＡイコライズ回路５０に電流制限抵抗Ｒがない場合、プリチャージ動作開始後（図３のタイミングＴ３以降）であって、センスアンプ４１が非活性となっている期間では、ビット線対の電圧変化が早くなる効果を奏する。これによって、プリチャージ動作の高速化が可能である。
実施の形態２
実施の形態１にかかるＤＲＡＭ１では、ディスチャージ期間に高電圧側電源配線ＳＡＰからのみ電荷が引き抜かれる電荷移動がアンバランスな状態が存在する。そのため、ＳＡ基準電圧生成回路６０の出力電流能力が小さい場合には、この引き抜いた電荷を吸収（あるいは排出）することができず、生成するプリチャージ電圧の電圧値がずれる問題が発生する。この問題は、リフレッシュ動作を繰り返し行った場合により顕著になる。この問題を解決するために、ＳＡ基準電圧生成回路６０の出力トランジスタのトランジスタサイズが大きくすると、チップサイズが大きくなる問題が発生する。
そこで、実施の形態２にかかるＤＲＡＭ２は、実施の形態１にかかるＤＲＡＭ１に対して、ドレイントランジスタＤＲ＿Ｔｒを追加した。実施の形態２にかかるＤＲＡＭ２の回路図を図５に示す。図５において、実施の形態１と同じものについては実施の形態１と同様の符号を付して、以降の説明を省略する。
ドレイントランジスタＤＲ＿Ｔｒは、ディスチャージ期間に導通状態となり、ＳＡイコライズ回路５０のＮＭＯＳトランジスタＮ１が高電圧側電源配線ＳＡＰから引き抜く電荷を接地電圧に排出する。ドレイントランジスタＤＲ＿Ｔｒは、例えばＮＭＯＳトランジスタＮ１と同じ導電型のトランジスタであって、ＮＭＯＳトランジスタＮ１と同等のトランジスタサイズ、あるいは電流能力であることが好ましい。これによって、ＮＭＯＳトランジスタＮ１が高電圧側電源配線ＳＡＰから引き抜く電荷量とドレイントランジスタＤＲ＿Ｔｒが排出する電荷量とをほぼ同じにすることが可能である。
ドレイントランジスタＤＲ＿Ｔｒは、ＳＡイコライズ回路５０とＳＡ基準電圧生成回路６０とを接続する配線と接地電圧との間に接続される。また、ドレイントランジスタＤＲ＿Ｔｒは、制御回路７１が出力するドレイン制御信号ＤＣに基づき導通状態が制御される。なお、制御回路７１は、実施の形態１の制御回路７０にドレイン制御信号ＤＣを出力する機能を追加したものである。
ここで、実施の形態２にかかるＤＲＡＭ２のリフレッシュ動作のタイミングチャートを図６に示す。そして、図６を参照して、ＤＲＡＭ２のリフレッシュ動作について説明する。図６に示すように、ＤＲＡＭ２のリフレッシュ動作は、リフレッシュ動作が開始されるタイミングＴ０からタイミングＴ２に至るまではＤＲＡＭ１と実質的に同じである。タイミングＴ２〜Ｔ３のディスチャージ期間で、ドレイン制御信号ＤＣがハイレベルとなる。これによって、ドレイントランジスタＤＲ＿Ｔｒが導通状態となる。これによって、ＮＭＯＳトランジスタＮ１が高電圧側電源配線ＳＡＰから引き抜く電荷は、ドレイントランジスタＤＲ＿Ｔｒによって接地電圧に排出される。
上記説明より、実施の形態２にかかるＤＲＡＭ２によれば、ドレイントランジスタＤＲ＿Ｔｒによって、ディスチャージ期間にＮＭＯＳトランジスタＮ１が高電圧側電源配線ＳＡＰから引き抜く電荷を排出すること可能である。これによって、実施の形態２にかかるＳＡ基準電圧生成回路６０には、ＮＭＯＳトランジスタＮ１が高電圧側電源配線ＳＡＰから引き抜く電荷を排出するための電流能力は必要ない。つまり、実施の形態２にかかるＳＡ基準電圧生成回路６０は、出力トランジスタのトランジスタサイズを大きくする必要がない。従って、実施の形態２にかかるＤＲＡＭ２は、実施の形態１にかかるＤＲＡＭ１よりもチップサイズが小さくすることが可能である。
なお、ドレイントランジスタの電流能力は、ＳＡイコライズ回路５０が複数ある場合は、これら複数のＳＡイコライズ回路５０のＮＭＯＳトランジスタＮ１の電流能力の合計と同等とすることが好ましい。これによって、ＮＭＯＳトランジスタＮ１によって引き抜かれた電荷を過不足なく接地電圧側に排出することが可能である。
実施の形態３
実施の形態３にかかるＤＲＡＭ３の回路図を図７に示す。図７に示すように、ＤＲＡＭ３のＳＡイコライズ回路５１は、第１のトランジスタ（例えば、ＮＭＯＳトランジスタＮ１）が第１の配線（例えば、高電圧側電源配線ＳＡＰ）と接地電圧との間に接続されている。なお、ＮＭＯＳトランジスタＮ１のゲートには、第１の制御信号ＳＷＣ１が供給される。そして、実施の形態１のＳＡセンスアンプ５０のＮＭＯＳトランジスタＮ１の代わりに、第４のトランジスタ（ＮＭＯＳトランジスタＮ４）が配置される。ＮＭＯＳトランジスタＮ４のゲートには、第２の制御信号ＳＷＣ２が供給される。なお、本実施の形態における第１の制御信号ＳＷＣ１、第２の制御信号ＳＷＣ２は、制御回路７２によって生成される。
ここで、実施の形態３にかかるＤＲＡＭ３のリフレッシュ動作のタイミングチャートを図８に示す。そして、図８を参照して、ＤＲＡＭ３のリフレッシュ動作について説明する。図８に示すように、ＤＲＡＭ３のリフレッシュ動作においては、ワード制御信号ＷＤ、第３の制御信号ＳＥ、プリチャージ制御信号ＰＤＬ、第２の制御信号ＳＷＣ２の動作は、ＤＲＡＭ１と実質的に同じである。そして、第１の制御信号ＳＷＣ１は、タイミングＴ２〜Ｔ３のディスチャージ期間で、ハイレベルとなり、その他の期間ではロウレベルとなる。
つまり、ＤＲＡＭ３では、ディスチャージ期間で、ＮＭＯＳトランジスタＮ１を導通状態とすることで、高電圧側電源配線ＳＡＰの電荷を接地電圧に放電する。これによって、高電圧側電源配線ＳＡＰの電圧を下げる。その後、ＮＭＯＳトランジスタＮ２〜Ｎ４を導通状態とすることで、高電圧側電源配線ＳＡＰの電圧を低電圧側電源配線ＳＡＮの電圧と略同一とする。このときの電圧は、ＳＡ基準電圧生成回路６０が生成する基準電圧ＨＶＤＤ−Ｖａとなる。
上記説明より、実施の形態３にかかるＤＲＡＭ３によれば、ＮＭＯＳトランジスタＮ１のソースを接地電位に接続することで、高電圧側電源配線ＳＡＰからの電荷の引き抜きと引き抜いた電荷の排出を同時に行うことが可能である。このとき、実施の形態３におけるＮＭＯＳトランジスタＮ１のソース・ドレイン間電圧は、実施の形態１のＮＭＯＳトランジスタＮ１のソース・ドレイン間電圧よりも大きくなる。そのため、高電圧側電源配線ＳＡＰの電圧降下量が同じであれば、実施の形態３にかかるＮＭＯＳトランジスタＮ１は、実施の形態１にかかるＮＭＯＳトランジスタＮ１よりも短い時間で高電圧側電源配線ＳＡＰの電圧を低下させることができる。また、ＮＭＯＳトランジスタＮ１のトランジスタサイズを大きくし、トランジスタの電流能力を高めることで、高電圧側電源配線ＳＡＰからの電荷の引き抜き時間を短くすることが可能である。
さらに、実施の形態２では、ドレイントランジスタＤＲ＿Ｔｒに制御信号ＤＣを供給する配線が必要であったが、実施の形態３では、この配線は必要なく、実施の形態１と同様の配線領域があればよい。つまり、実施の形態３にかかるＤＲＡＭ３は、実施の形態２にかかるＤＲＡＭ２よりも配線領域の面積を削減することが可能である。
なお、上記実施の形態では、ＳＡイコライズ回路について説明したが、１つのＮＭＯＳトランジスタＮ１に対して、複数のＮＭＯＳトランジスタＮ２〜Ｎ４の組を有する構成とすることも可能である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、高いセル電圧を保持する場合について説明した。しかし、低いセル電圧の保持時間を長くする場合においても、本発明を適用することは可能である。例えば、プリチャージ電圧をＨＶＤＤよりも高く設定し、ディスチャージ期間に低電圧側電源配線ＳＡＮの電圧を上昇させる制御とするなど、適宜制御を変更すれば良い。この場合、ドレイントランジスタＤＲ＿Ｔｒ及び実施の形態３の第１のトランジスタは、ＰＭＯＳトランジスタを用い、ソースが電源電圧に接続される構成とすれば良い。
実施の形態１にかかるイコライズ回路を有するＤＲＡＭの回路図である。 実施の形態１にかかるセル電圧変化特性である。 実施の形態１にかかるイコライズ回路の動作を示すタイミングチャートである。 実施の形態１にかかるイコライズ回路においてディスチャージ動作を行わない場合の動作を示すタイミングチャートである。 実施の形態２にかかるイコライズ回路を有するＤＲＡＭの回路図である。 実施の形態２にかかるイコライズ回路の動作を示すタイミングチャートである。 実施の形態３にかかるイコライズ回路を有するＤＲＡＭの回路図である。 実施の形態３にかかるイコライズ回路の動作を示すタイミングチャートである。 従来のＤＲＡＭの回路図である。 従来のＤＲＡＭにおけるビット線の電圧の変化を示すタイミングチャートである。
符号の説明
１、２ ＤＲＡＭ
１０ メモリセルアレイ
１１ 記憶セル
２０ ビット線イコライズ回路群
２１ ビット線イコライズ回路
３０ ビット線基準電圧生成回路
４０ センスアンプ群
４１ センスアンプ
５０、５１ ＳＡイコライズ回路
６０ 基準電圧生成回路
７０、７１、７２ 制御回路
Ｂｉｔ、Ｂｉｔ＿Ｂ ビット線
Ｃ コンデンサ
ＤＲ＿Ｔｒ ドレイントランジスタ
Ｎ１〜Ｎ３、ＥＮ１〜ＥＮ３、ＳＮ１、ＳＮ２ ＮＭＯＳトランジスタ
ＳＰ１、ＳＰ２ ＰＭＯＳトランジスタ
ＧＴｒ ゲートトランジスタ
ＯＧ１ 出力ゲートトランジスタ
ＯＧ２ 出力ゲートトランジスタ
ＩＮＶ インバータ
Ｒ 電流制限抵抗
ＶＤＤ＿ＳＷ、ＶＳＳ＿ＳＷ 電源スイッチ
ＳＡＰ 高電圧側電源配線
ＳＡＮ 低電圧側電源配線
ＰＤＬ プリチャージ制御信号
ＷＤ ワード制御信号
ＳＷＣ１＿Ｂ 第１の制御信号
ＳＷＣ２ 第２の制御信号
ＳＷＣ１ 第３の制御信号
Ｙ 出力制御信号

Claims (17)

  1. 第１、第２の配線の電圧を略同一に設定するイコライズ回路であって、
    前記第１の配線と第１の電源との間に接続される第１のトランジスタと、
    前記第１、第２の配線との間に接続される第２のトランジスタとを有し、
    前記第１のトランジスタを導通状態とし、その後前記第２のトランジスタを導通状態とすることを特徴とするイコライズ回路。
  2. 前記第１の電源は、基準電圧生成回路が生成する基準電圧によって供給され、略同一の電圧となった前記第１、第２の配線の電圧は、当該基準電圧に基づき設定されることを特徴とする請求項１に記載のイコライズ回路。
  3. 前記基準電圧生成回路と前記第１のトランジスタとを接続する配線と電源電圧あるいは接地電圧との間に接続され、前記第１のトランジスタと同等の電流能力を有するドレイントランジスタをさらに有することを特徴とする請求項２に記載のイコライズ回路。
  4. 前記ドレイントランジスタは、複数の第１のトランジスタに対して１つがもうけられている場合、前記複数の第１のトランジスタの電流能力の合計と同等の電流能力を有することを特徴とする請求項３に記載のイコライズ回路。
  5. 前記ドレイントランジスタは、前記第１のトランジスタが導通状態であって、前記第２のトランジスタが非導通状態である状態において、導通状態に制御されることを特徴とする請求項３に記載のイコライズ回路。
  6. 前記基準電圧は、前記第１、第２の配線に供給される電圧の中点電圧に対し、オフセットを有していることを特徴とする請求項２乃至５のいずれか１項に記載のイコライズ回路。
  7. 前記基準電圧は、前記第１、第２の配線に供給される電圧の中点電圧よりも低い電圧であることを特徴とする請求項６に記載のイコライズ回路。
  8. 前記イコライズ回路は、さらに前記基準電圧生成回路と前記第１のトランジスタとの間に接続される電流制限抵抗を有することを特徴とする請求項２乃至７のいずれか１項に記載のイコライズ回路。
  9. 前記イコライズ回路は、揮発性半導体記憶装置において１対の配線間に接続されることを特徴とする請求項１乃至８のいずれか１項に記載のイコライズ回路。
  10. 前記揮発性半導体記憶装置は、ＤＲＡＭであることを特徴とする請求項９に記載のイコライズ回路。
  11. 前記第１の電源は、接地電圧又は電源電圧であることを特徴とする請求項１に記載のイコライズ回路。
  12. 第１、第２の配線の電圧を共に基準電圧生成回路が生成する基準電圧に設定するイコライズ回路の制御方法であって、
    前記第１の配線の電圧と前記基準電圧との電圧差を小さくし、
    その後、前記第１の配線の電圧と前記第２の配線の電圧とを略同じ電圧とすることを特徴とするイコライズ回路の制御方法。
  13. ビット線対の電位差を増幅するセンスアンプと、
    前記センスアンプに電源電位を供給する第１及び第２の配線と、
    前記第１及び第２の配線の電位を均等化するイコライズ回路とを有し、
    前記イコライズ回路は第１の制御信号及び第２の制御信号に基づいて前記第１及び第２の配線の電位を均等化することを特徴とする半導体記憶装置。
  14. 前記第１の制御信号は前記均等化の開始後、所定期間内に前記第１の配線と所定の電位線を接続する信号であることを特徴とする請求項１３に記載の半導体記憶装置。
  15. 前記第２の制御信号は前記所定期間経過後に、前記第２の配線と前記所定の電位線とを接続する信号であることを特徴とする請求項１３に記載の半導体記憶装置。
  16. 前記第１及び第２の配線は、前記所定の電位線の電位と略同じ電位に均等化されることを特徴とする請求項１４あるいは１５に記載の半導体記憶装置。
  17. 前記所定の電位は、前記センスアンプに供給する第１及び第２の電源電位の中点電位よりも低い電位であることを特徴とする請求項１４乃至１５のいずれか１項に記載の半導体記憶装置。
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