JP2004199778A - 半導体記憶装置 - Google Patents
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Abstract
【課題】回路規模の増大を伴なうことなく、電源電圧の低下を抑制して、安定かつ高速で動作する半導体記憶装置を実現する。
【解決手段】各メモリアレイブロックの周囲には、対応するメモリアレイブロックへアレイ電源電圧Vddsを供給するアレイ電源発生回路と、周辺回路に周辺電源電圧Vddpを供給する周辺電源発生回路とが配設される。各電源電圧は、同じ基準電圧レベルのもとで生成され、アレイ電源線APLおよび周辺電源線CPLを伝達する。アレイ電源発生回路1a,2aのアレイ電源線APLと、周辺電源発生回路5bの周辺電源線CPLとの間には、NチャネルMOSトランジスタTr5,Tr6が接続される。NチャネルMOSトランジスタTr5,Tr6は、ゲートに昇圧回路8からの昇圧電圧Vppを受けてオンされると、アレイ電源線APLと周辺電源線CPLとを電気的に結合する。
【選択図】 図3
【解決手段】各メモリアレイブロックの周囲には、対応するメモリアレイブロックへアレイ電源電圧Vddsを供給するアレイ電源発生回路と、周辺回路に周辺電源電圧Vddpを供給する周辺電源発生回路とが配設される。各電源電圧は、同じ基準電圧レベルのもとで生成され、アレイ電源線APLおよび周辺電源線CPLを伝達する。アレイ電源発生回路1a,2aのアレイ電源線APLと、周辺電源発生回路5bの周辺電源線CPLとの間には、NチャネルMOSトランジスタTr5,Tr6が接続される。NチャネルMOSトランジスタTr5,Tr6は、ゲートに昇圧回路8からの昇圧電圧Vppを受けてオンされると、アレイ電源線APLと周辺電源線CPLとを電気的に結合する。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、アレイ電源電圧および周辺電源電圧をメモリアレイおよび周辺回路にそれぞれ供給するための電源発生回路を備える半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置においては、安定かつ高速動作を実現すべく、メモリアレイを複数のメモリブロックに分割し、メモリブロックの両側にセンスアンプ回路を配置することにより、各ビット線対の長さを短くしてその負荷を軽減し、高速で十分な電圧レベルのメモリセルデータをセンスアンプ回路へ伝達してセンス動作の高速化を図っている。
【0003】
このような構成において、センスアンプ回路には、対応する列のメモリセルデータの検知および増幅を行なうために、電源電圧および接地電圧が供給される。長距離にわたって電源電圧および接地電圧を伝達する場合、電源電圧を供給する電源線の配線抵抗により、電源電圧および接地電圧のレベルが変動し、正確なセンス動作を行なうことができない。また、配線抵抗により、センスアンプ回路に電源電圧を高速で供給することができない。アレイ電源電圧の電圧レベルが低下した場合、センスアンプの電源ノードへ伝達される電圧レベルが低下し、センスアンプの動作速度が低下し、感度も悪くなる。感度の低下によってセンスマージンが低下すると、正確なメモリセルデータのセンス動作が妨げられるおそれがある。
【0004】
したがって、このようなセンスマージンの低下を防止し、センスアンプ回路に安定にセンス電源電圧および接地電圧を供給するために、電源線および接地線がメッシュ状にメモリアレイ上に配設するメッシュ電源配置が利用される。
【0005】
しかしながら、メッシュ電源配置においては、電源回路はメモリブロックの一方側に設けられており、電源回路からメモリブロック内の各メモリセルへの距離が異なる。このため、電源線の等価抵抗の値に差が生じることから、電源電圧の降下量が異なる。例えば、電源回路から最も遠い点に位置するメモリセルに対しては、電源線の配線抵抗が最も大きくなるため、所望の電源電圧を供給することができなくなる。したがって、この電源線の配線抵抗に起因する電圧降下によって、アレイ動作に対するマージンが小さくなり、安定な動作を保証することができなくなるという問題が生じる。
【0006】
このような問題を解決する手段の1つとしては、電源線の配線幅を広げることによって低抵抗化を図ることが挙げられる。しかしながら、配線幅を拡張することによって、回路規模が増大してしまうこと、またはレイアウトの自由度が制約されてしまうといった不具合が発生する。
【0007】
そこで、最近では、複数のセンスアンプ帯それぞれのセンス電源線の近傍に電源ドライバを配置し、対応するセンスアンプ帯のセンス電源線へ、対応のセンスアンプ帯の動作時に電源ノードから電流を供給する構成を備えた半導体記憶装置が提案されている(例えば、特許文献1参照)。これによって、高速にセンス電源線へ電流を供給することができ、センス電源電圧の低下を抑制することができる。
【0008】
また、矩形状の半導体基板領域を複数行複数列の小領域に分割し、中央の領域には制御回路を配置し、該中央領域を取り囲む残りの領域にはメモリアレイブロックを配置するという構成を備えた半導体記憶装置も提案されている(例えば、特許文献2参照)。この配置構成において、中央領域には周辺電源回路が配置されており、各メモリアレイブロックに対して最小の配線長をもって電源電圧を供給することができ、電源線の配線抵抗による電圧降下の影響を抑制することができる。また、半導体基板領域の一方向の両側において、メモリアレイブロック領域周辺の比較的大きな領域にはセンスアンプ電源回路が延在して配置される。センスアンプ電源回路は、センスアンプ動作時に流れる大きな消費電流を補償し、急激なセンスアンプ電源電圧を抑制するために、大きな容量値を有するカップリング容量を備える。したがって、面積の大きい周辺領域にセンスアンプ電源回路を配設することにより、この大きな面積を必要とするデカップリング容量を十分余裕を持って形成することができ、安定的にセンスアンプ電源電圧を生成することができる。
【0009】
【特許文献1】
特開2001−256781号公報(第10−17頁、第1図)
【0010】
【特許文献2】
特開平11−203862号公報(第17−18頁、第8図)
【0011】
【発明が解決しようとする課題】
しかしながら、これらの半導体記憶装置のうち、前者については、安定的にセンス電源電圧を供給するために、複数のセンスアンプ帯のそれぞれに対応して電源ドライバを配設する必要があることから、電源ドライバ配設に伴なう回路規模の増大を抑えることができない。
【0012】
また、後者については、分割されたメモリブロック配置と同じ面積の領域を制御回路形成領域として確保し、さらに周辺には、大きな占有面積を備えるセンスアンプ電源回路を配置することから、安定かつ高速動作を実現する一方で、回路面積が増大するというデメリットが生じてしまう。
【0013】
それゆえ、この発明の目的は、回路規模の増大を伴なうことなく、電源電圧の低下を抑制して、安定かつ高速なアレイ動作を実現する半導体記憶装置を提供することである。
【0014】
【課題を解決するための手段】
この発明に係る半導体記憶装置においては、各々が行列状に配列される複数のメモリセルを有する複数のメモリブロックを含むメモリアレイを備え、複数のメモリブロックは行方向および列方向に整列して配置され、各メモリブロックに対応して設けられ、第1の基準電圧に基づいて、複数のメモリセルへ伝達されるアレイ電源電圧を生成するためのアレイ電源発生回路と、アレイ電源電圧を前記メモリブロックに供給するためのアレイ電源線と、各メモリブロックに対応して設けられ、第1の基準電圧と同電位の第2の基準電圧に基づいて、対応のメモリブロック各々に含まれるメモリセル選択のための動作を行なう周辺回路に対する電源電圧を生成する周辺電源発生回路と、周辺回路に対する電源電圧を前記周辺回路に供給するための周辺電源線と、アレイ電源線を前記周辺電源線と電気的に結合するための接続トランジスタとを含む。
【0015】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0016】
[実施の形態1]
図1は、この発明の実施の形態1に従う半導体記憶装置におけるメモリマットの構成を概略的に示す図である。
【0017】
図1において、メモリマット100は、それぞれが行列状に配列される複数のメモリセルを有する4つのメモリアレイブロックMB#1〜MB#4に分割される。さらに、各メモリアレイブロックの周囲には、対応するメモリアレイブロックへ伝達されるアレイ電源電圧Vddsを生成するためのアレイ電源発生回路1a,1b,1c〜4a,4b,4cと、図示しない周辺回路に供給する周辺電源電圧Vddpを発生するための周辺電源発生回路5a,5b,5cと、外部電源回路6とが配設される。例えば、メモリアレイブロックMB#1は、その周囲にアレイ電源発生回路1a,1b,1cと、周辺電源発生回路5a,5bとを備える。以下において、アレイ電源発生回路1a,1b,1c〜4a,4b,4cおよび周辺電源発生回路5a,5b,5cを総称して、それぞれアレイ電源発生回路および周辺電源発生回路とも称する。
【0018】
同図において、これらの電源発生回路からメモリアレイブロックMB#1〜MB#4および図示しない周辺回路への給電は、メモリマット100上にメッシュ状に配設されたアレイ電源線APLおよび周辺電源線CPLを介して行なわれる。例えば、メモリアレイブロックMB#1においては、アレイ電源発生回路1a,1b,1cからそれぞれアレイ電源線APLを介してアレイ電源電圧Vddsが供給される。また、周辺回路(図示せず)には、周辺電源発生回路5a,5bから周辺電源線CPLを介して周辺電源電圧Vddpが供給される。
【0019】
外部電源回路6は、隣接するメモリアレイブロックの間に配置されており、メモリアレイブロックの周辺に延在して配設される外部電源線EPLを介して、外部電源電圧Exvddが対応するアレイ電源発生回路および周辺電源発生回路に伝達される。アレイ電源発生回路および周辺電源発生回路は、外部電源電圧Exvddを後述する内部の外部電源ノードに受けて、それぞれ所望の電源電圧を生成する。
【0020】
図2は、図1に示すアレイ電源発生回路および周辺電源発生回路の構成の一例を示す図である。これらのアレイ電源発生回路と周辺電源発生回路とは、共通の構成を備えるため、以下においては、これらを総称して、電源発生回路とも称する。
【0021】
図2を参照して、電源発生回路は、NチャネルMOSトランジスタTr1〜Tr4で構成されるカレントミラー差動増幅器と、カレントミラー差動増幅器から出力される2つの電圧レベルを比較する比較器COMと、アレイ(または周辺)電源ノード12と外部電源ノード11との間に接続され、比較器COMの出力信号に従って、外部電源ノード11からアレイ(または周辺)電源ノード12に電流を供給するドライブトランジスタDr1とを含む。
【0022】
NチャネルMOSトランジスタTr1,Tr2は、外部電源ノード11とNチャネルMOSトランジスタTr3,Tr4のドレインとの間にそれぞれ接続される。NチャネルMOSトランジスタTr1は、ゲートに基準電圧Vrefを受ける。NチャネルMOSトランジスタTr2は、ゲートに接続されるアレイ(または周辺)電源ノード12からアレイ(または周辺)電源電圧Vdds(またはVddp)を受ける。
【0023】
NチャネルMOSTr3,Tr4は、それぞれNチャネルMOSトランジスタTr1,Tr2のソースと接地電位との間に接続される。また、NチャネルMOSトランジスタTr3のゲートがNチャネルMOSトランジスタTr4のゲートおよびドレインに接続され、カレントミラー回路を構成する。なお、NチャネルMOSトランジスタTr3,Tr4のドレインは、それぞれ、比較器COMの第1および第2の入力端子に接続される。
【0024】
この図2に示す電源発生回路は、基準電圧Vrefとアレイ(または周辺)電源電圧とをカレントミラー差動増幅器で比較し、その比較結果をさらに比較器COMで差動増幅する。差動増幅された比較結果信号がドライブトランジスタDr1に入力されると、ドライブトランジスタDr1は、比較結果信号に応答してオン/オフ状態となり、外部電源ノード11とアレイ(または周辺)電源ノード12とを電気的に結合/分離する。このようにして、アレイ(または周辺)電源ノード12には外部電源ノード11から電流が供給されることから、アレイ(または周辺)電源電圧は、基準電圧Vrefの電圧レベルに保持される。この基準電圧Vrefの電圧レベルを適当な値に設定することにより、所望の電圧レベルのアレイ(または周辺)電源電圧が生成される。
【0025】
ここで、アレイ(または周辺)電源電圧の電圧レベルが、基準電圧Vrefよりも低い場合には、比較器COMの出力信号はL(論理ロー)レベルとなり、ドライブトランジスタDr1をオンして、外部電源ノード11からアレイ(または周辺)電源ノード12に電流を供給し、アレイ(または周辺)電源電圧の電圧レベルを上昇させる。
【0026】
このとき、外部電源ノード11に供給される外部電源電圧Exvddは、図1に示すように、外部電源回路6から外部電源線EPLを介して伝達される。したがって、長距離にわたって外部電源電圧Exvddを伝達する場合には、外部電源線EPLの配線抵抗によって、外部電源ノード11の電位レベルが外部電源電圧Exvddよりも降下してしまう。外部電源ノード11の電位が降下すると、ドライブトランジスタDr1のゲート−ソース間電位Vgsが低下するため、ドライブトランジスタDr1の電流駆動能力が低下することとなる。したがって、所望の電圧レベルのアレイ(または周辺)電源電圧を発生させることができないことから、メモリアレイブロック(または周辺回路)に対する給電能力が損なわれるという問題が生じる。
【0027】
さらに、再び図1を参照して、図2のアレイ電源発生回路で発生したアレイ電源電圧Vddsは、対応するメモリアレイブロックMB#n(MB#1〜MB#4)に供給される。このときアレイ電源線APLも配線抵抗を有することから、1つのメモリアレイブロック内において、アレイ電源発生回路からの距離に比例して、アレイ電源電圧Vddsの電圧降下が生じる。このため、アレイ電源発生回路から最遠点に位置するメモリセルにおいては、アレイ電源電圧Vddsの電圧レベルの低下によって十分なアレイ動作マージンを確保することができず、正確なアレイ動作ができなくなるおそれがある。
【0028】
そこで、本実施の形態では、図1の点線で囲まれた周辺電源線CPLとアレイ電源線APLとが配設される領域7a,7bにおいて、以下に示す電源線の配線構造を採用し、アレイ電源電圧の電圧レベル降下の緩和を図ることとする。
【0029】
図3は、図1の半導体記憶装置のメモリマット100内の領域7aにおける電源線の配線構造を模式的に示す図である。領域7a,7bにおける配線構造は、共通することから、領域7aにおける配線構造を代表的に示す。なお、図3(b)は、図3(a)の配線構造の変更例を示したものである。
【0030】
最初に、図3(a)を参照して、アレイ電源発生回路1aのアレイ電源線APLと、周辺電源発生回路5bの周辺電源線CPLとの間には、NチャネルMOSトランジスタTr5が配設される。同様に、アレイ電源発生回路2aのアレイ電源線APLと周辺電源発生回路5bの周辺電源線CPLとの間には、NチャネルMOSトランジスタTr6が配設される。なお、本実施の形態においては、MOSトランジスタは、スイッチ回路として用いられる接続トランジスタの代表例として適用される。
【0031】
NチャネルMOSトランジスタTr5,Tr6は、ゲートがワード線駆動電位等で用いられる昇圧電圧Vppを発生するための昇圧回路8に接続されており、昇圧電圧Vppを受けて常にオン状態に駆動される。ここで、NチャネルMOSトランジスタTr5,Tr6を昇圧電圧Vppによって駆動することとしたのは、トランジスタを十分にオンさせることができる電位を選択することによって、電流駆動能力を高めてトランジスタ自体のサイズを小型し、接続トランジスタの配設による回路規模の増大を抑えたことによる。
【0032】
したがって、オン状態に駆動されたNチャネルMOSトランジスタTr5,Tr6によって、アレイ電源線APLと周辺電源線CPLとは常に電気的に結合された状態となる。これによって、アレイ電源電圧Vddsは、周辺電源電圧Vddpと同電位となることから、アレイ電源電圧Vddsの電圧降下は、周辺電源線CPLからの給電によって緩和されることとなる。
【0033】
なお、図3に示す電源線の配線構造は、図2の電源発生回路において、アレイ電源電圧Vddsの基準電圧Vrefと周辺電源電圧Vddpの基準電圧Vrefとが等しいことを前提として成立する。また、接続トランジスタは、複数のアレイ電源線APLおよび周辺電源線に対して単数設ける構成でもよいが、電源線ごとに複数設ける構成とすることで、チップレイアウト時の効率およびレイアウトの自由度を高めることができる。
【0034】
また、図3(a)においては、アレイ電源線APLと周辺電源線CPLとをNチャネルMOSトランジスタによって結合する構成としたが、図3(b)に示すように、PチャネルMOSトランジスタによって結合する構成としても同様の効果を得ることができる。
【0035】
図3(b)は、領域7aにおける電源線の配線構造の変更例を模式的に示す図である。
【0036】
図3(b)に示すように、アレイ電源線APLと周辺電源線CPLとの間には、PチャネルMOSトランジスタTr7,Tr8が配設される。PチャネルMOSトランジスタTr7,Tr8のゲートには、各トランジスタが十分にオンできる電位である接地電位GNDが印加されることとなる。したがって、図3(a)と同様に、アレイ電源線APLと周辺電源線CPLとは常に結合された状態となり、アレイ電源電圧Vddsの電圧降下が緩和される。
【0037】
図4は、この発明の実施の形態1に従う半導体記憶装置におけるアレイ電源電圧Vddsの供給方法(図4(a))を、従来の半導体記憶装置における供給方法(図4(b))と比較して模式的に示す図である。各メモリアレイブロックへの供給方法は共通することから、図1のメモリアレイブロックMB#2にアレイ電源電圧Vddsを供給する場合を例として説明する。
【0038】
また、図5は、図4(a),(b)に示す2つの供給方法のもとで、アレイ電源発生回路からの最遠点において観測されるアレイ電源線APLの電位波形を概略的に示す図である。
【0039】
まず、図4(a)を参照して、アレイ電源発生回路2aには、外部電源回路6より外部電源線EPLを介して外部電源電圧Exvddが供給される。このとき、外部電源回路6からの最遠点Yに位置するアレイ電源発生回路2aに供給される外部電源電圧Exvddは、外部電源線EPLの配線抵抗によって電圧降下が生じる。続いて、アレイ電源発生回路2aは、供給された外部電源電圧Exvddをもとに、基準電圧Vrefの電圧レベルのアレイ電源電圧Vddsを発生し、メモリアレイブロックMB#2に供給する。
【0040】
このとき、メモリアレイブロックMB#2内部では、アレイ電源発生回路2aからの距離に比例して、アレイ電源線APLの配線抵抗による電圧降下が生じる。特に、アレイ電源発生回路2aからの最も遠い点(以下、アレイ電源最遠点と称す。)Xの電圧レベルにおいては、その降下量は最大となる。
【0041】
ここまでの給電方法は、図4(b)に示す従来の半導体記憶装置における給電方法と同様である。従来の給電方法におけるアレイ電源最遠点Xの電位は、図5に示すように、アレイ動作開始時(時刻t=t1)以降において、アレイ電源電圧Vddsの理想値(基準電圧Vrefと等価)から低下した波形となる。さらに、図2のアレイ電源発生回路において、アレイ電源ノード12への電流供給を活性化させることによって、アレイ電源最遠点Xの電位は徐々に回復する。このように、従来の給電方法では、アレイ電源電圧の低下によってアレイ動作時において十分なアレイ動作マージンを得ることができないことから、安定した動作を保証することができない。
【0042】
そこで、本実施の形態では、図4(a)に示すように、MOSトランジスタによってアレイ電源線APLと周辺電源線CPLとを電気的に結合する構成とすることで、アレイ電源最遠点Xには、アレイ電源発生回路2aからの給電パスに加えて、周辺電源発生回路5bからの給電パスが形成される。これによって、アレイ電源最遠点Xでの電圧レベルは、アレイ電源線APLの配線抵抗による低下量が抑えられ、図5に示す電位波形となる。本実施の形態によれば、アレイ電源最遠点Xにおいても配線抵抗の影響を抑えることができることから、安定動作を実現することができる。
【0043】
図6は、この発明の実施の形態1に従う半導体記憶装置のセンスアンプおよびその周辺部の構成を示す図である。
【0044】
図6において、図示しないワード線が選択状態へ駆動されると、メモリセルMCに含まれるアクセストランジスタ(図示せず)が導通し、メモリセルMCに格納されるデータに応じた電位変化がビット線BLに生じる。一方、相補のビット線ZBLは、プリチャージ状態の電圧レベルを維持する。さらに、ビット線対BL,ZBL間に現われた電位差が十分拡大されると、センス活性化信号が活性化する。センスアンプSAに接地電位およびセンス電源電圧が供給され、センスアンプSAは、センス動作を開始する。ビット線対BL,ZBLは、このセンス動作によって、それぞれ接地電圧およびセンス電源電圧レベルにまで記憶データに応じて駆動される。
【0045】
さらに、センスアンプSAと、グローバル入出力線GIO,/GIOとの間にそれぞれ図示しないゲート回路が設けられる。図示しないゲート回路は、それぞれ列選択線(図示せず)のそれぞれの対応する列選択信号の活性化に応答して、センスアンプSAとグローバル入出力線GIO,/GIOとを電気的に結合させる。センスアンプSAは、それぞれの列選択信号に応答して活性化されると、グローバル入出力線GIO,/GIOにデータを出力する。
【0046】
図6の構成において、グローバル入出力線GIO,/GIOの間には、PチャネルMOSトランジスタTr9が接続される。さらに、グローバル入出力線GIO,/GIOと周辺電源ノードVddpとの間には、それぞれプリチャージトランジスタとしてのPチャネルMOSトランジスタTr10,Tr11が接続される。PチャネルMOSトランジスタTr10,Tr11のゲートは、ともにGIO線イコライズ線/GIOEQに接続されており、その電位レベルに応じて周辺電源ノードVddpとグローバル入出力線GIO,/GIOとをそれぞれ電気的に結合する。さらに、PチャネルMOSトランジスタTr10,Tr11のゲートは、PチャネルMOSトランジスタTr9のゲートに接続される。したがって、GIO線イコライズ線/GIOEQがLレベルに活性化されたことに応答して、PチャネルMOSトランジスタTr9,Tr10,Tr11がオンされると、グローバル入出力線GIO,/GIOは、等しく周辺電源電圧Vddpレベルにプリチャージされる。
【0047】
図6に示すように、センスアンプSAおよびPチャネルMOSトランジスタTr9は、メモリアレイブロックMB#n内に配置されており、メモリアレイブロックMB#nに供給されるアレイ電源電圧Vddsによって駆動する。これは、センスアンプSAを周辺電源電圧Vddpによって駆動する構成とすると、メモリアレイブロックMB#n内に周辺電源線CPLをあらたに配設することが必要となり、配線面積効率が劣ってしまうことによる。
【0048】
一方、PチャネルMOSトランジスタTr10,Tr11は、周辺回路帯に収納されるプリアンプPA内に配置される。図6に示すように、プリアンプPAにおいて、PチャネルMOSトランジスタTr10,Tr11を駆動してグローバル入出力線GIO,/GIOを周辺電源電圧Vddpの電圧レベルにプリチャージし、さらに、メモリアレイブロックMB#n内のPチャネルMOSトランジスタTr9で両線をシャントする構成としたことによって、グローバル入出力線対の充電効率を高めることできる。
【0049】
図7は、図6に示すPチャネルMOSトランジスタTr9の断面構造を示す図である。
【0050】
図7を参照して、PチャネルMOSトランジスタTr9は、N型ウェル26内に設けられたP+拡散領域20,21と、P+拡散領域20,21の間に配置されたチャネル形成領域22とを含む。
【0051】
P+拡散領域20,21は、図示しないコンタクトを介して、それぞれグローバル入出力線GIO,/GIOに接続される。P+拡散領域20,21の間のチャネル形成領域22の上部には、絶縁膜23を介してゲート電極24が形成される。ゲート電極24は、さらに、図示しないコンタクトを介して、GIO線イコライズ線/GIOEQに接続される。N型ウェル26は、配線効率の点からアレイ電源線APLに接続されており、その電位はアレイ電源電圧Vddsに固定される。
【0052】
この構成からなるPチャネルMOSトランジスタTr9において、先に述べたようなアレイ電源線APLの配線抵抗による電位降下が生じると、以下に示す不具合が発生する。
【0053】
図8は、グローバル入出力線GIO,/GIOのプリチャージ時にPチャネルMOSトランジスタTr9で生じる不具合を説明するための模式図(図8(a))と、グローバル入出力線GIO,/GIOの電圧波形図(図8(b))とである。
【0054】
図8(a)を参照して、PチャネルMOSトランジスタTr9のゲートに接続されるGIO線イコライズ線/GIOEQがLレベルに活性化されると、グローバル入出力線GIO,/GIOは電気的に結合されて、等しく周辺電源電圧Vddpレベルにプリチャージされる。ここで、N型ウェル26の電位であるアレイ電源電圧Vddsに電圧降下が生じた場合には、アレイ電源線APLと周辺電源線CPLとが電気的に分離している従来の半導体記憶装置においては、周辺電源電圧Vddpがアレイ電源電圧Vddsよりも高電位となる関係が生じ、P+拡散領域20,21とN+拡散領域25との間には、図8(a)中に矢印で示す順方向のPN接合が形成されることとなる。かかるPN接合が形成されると、N型ウェル26内には矢印の方向に順方向電流が流れる。したがって、グローバル入出力線GIO,/GIOは、いずれもフローティングノードであるため、電圧レベルが低下してしまう。
【0055】
ここで、N型ウェル26の電位を固定するN+拡散領域25とP+拡散領域20,21との配置が図8(a)に示す構成であるときには、順方向電流パスの抵抗値が互いに異なるため、グローバル入出力線対GIO,/GIO間で電位レベルに不平衡が生じることとなる。このグローバル入出力線GIO,/GIO間の電位差は、図8(b)に示すように、グローバル入出力線/GIOの電位がグローバル入出力線GIOの電位よりもΔVだけ低下した状態で現われる。この電位差ΔVは、センスアンプSAがセンス動作を開始するとGIO線イコライズ線/GIOEQが非活性状態に駆動されることから、周辺電源電圧Vddpからグローバル入出力線GIO,/GIOへの充電は行なわれず、一定に保たれたままである。したがって、この電位差ΔVによってグローバル入出力線GIO,/GIOのセンス感度が悪化し、十分なデータの読出しマージンが確保されないという問題が起こりうる。
【0056】
また、アレイ動作時において、センスアンプSAがセンス動作を開始すると、多数のビット線の充放電電流が生じ、この充放電電流によってアレイ電源電圧Vddsに電圧降下が起こる。一方で、グローバル入出力線GIO,/GIOの電圧レベルは、周辺回路で生じる微小な充放電電流によってわずかに降下するのみである。したがって、従来の半導体記憶装置に見られるように、アレイ電源電圧Vddsとグローバル入出力線GIO,/GIOの電位とが別電源で駆動される場合には、グローバル入出力線GIO,/GIOの電位よりもアレイ電源電圧Vddsが低電位となってしまい、図8(a)に示すPN順方向電流が発生することとなる。
【0057】
これに対して、本実施の形態の半導体記憶装置は、図3に示すように、アレイ電源線APLと周辺電源線CPLとをMOSトランジスタによって結合する配線構成を採用することから、アレイ電源線APLと周辺電源線CPLとは常に同電位となり、図8(a)に示すPN順方向電流の発生は起こり得ない。したがって、グローバル入出力線GIO,/GIO間の電位の不平衡を解消し、十分な読出しマージンを確保することができる。
【0058】
以上のように、この発明の実施の形態1に従えば、アレイ電源電圧と周辺電源電圧との基準電圧が同電位である半導体記憶装置において、それぞれの電源電圧を伝達する電源線を電気的に結合することにより、配線抵抗によるアレイ電源電圧の降下を緩和して、十分なアレイ動作マージンを確保することが可能となる。
【0059】
また、アレイ電源線と周辺電源線とを接続トランジスタによって結合する構成とすることから、回路規模の増大を伴なうことなく、安定かつ高速なアレイ動作を実現することができる。
【0060】
[実施の形態2]
一般に初期故障を予め除去するためにデバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要性がある。現在このスクリーニングを行なう手法の1つとして、一般にバーンイン試験が採用されている。バーンイン試験は、実デバイスを用いて誘電体膜を直接評価することができる手法であり、アルミ配線のマイグレーションをはじめとする種々の不良要因を、高温かつ高電界のストレスを印加することによって顕在化させる試験である。
【0061】
一般的に、バーンイン試験においては、制御回路を構成するトランジスタに対して通常動作時よりも高い電源電圧が供給され高電界ストレスが掛けられる。このとき、ゲート酸化膜へのストレス印加においては、周辺回路を構成するトランジスタのゲートに高電圧を印加し、メモリセルを構成するトランジスタにさらに高い電圧を印加する場合がある。また、その逆として、メモリセルのトランジスタよりも周辺回路のトランジスタにより高い電圧を印加する場合もある。これは、周辺回路を構成するトランジスタとメモリセルを構成するトランジスタとでは、ゲート酸化膜厚等の違いからゲート酸化膜耐圧が異なることによる。
【0062】
したがって、バーンイン試験においては、アレイ電源発生回路と周辺電源発生回路とでは、それぞれメモリセルおよび周辺回路に対して異なる電源電圧を供給できることが必要とされる。そこで、本実施の形態では、図1に示す実施の形態1の半導体記憶装置において、アレイ電源線APLと周辺電源線CPLとが常時接続されていた構成を、バーンイン試験等のテストモードにエントリするときには両電源線が電気的に分離される構成へと展開させた半導体記憶装置を提案する。以下に、本実施の形態の半導体記憶装置の構成について詳細に説明する。
【0063】
図9は、この発明の実施の形態2に従う半導体記憶装置における1つのメモリアレイブロックMB#nおよび周辺回路の構成を概略的に示す図である。
【0064】
図9を参照して、半導体記憶装置は、行列上に配列される複数のメモリセルを有するメモリアレイブロックMB#n(MB#1〜MB#4)30と、与えられたロウアドレス信号をデコードし、このメモリアレイブロックMB#nのアドレス指定された行を選択状態へ駆動するためのロウデコーダ&ワードドライバ33と、与えられたコラムアドレス信号をデコードし、メモリアレイブロックMB#n30のアドレス指定された列を選択するためのコラムデコーダ29と、メモリアレイブロックMB#n30の各列に対応して配置され、対応の列上のメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ31と、センスアンプで検知された選択メモリセルの記憶データをさらに増幅するプリアンプおよび選択メモリセルへのデータを書込むためのドライブ回路からなるプリアンプ&ライトドライバ32とを含む。
【0065】
さらに、半導体記憶装置は、このメモリアレイブロックMB#n30へのアクセスを制御するために、外部から与えられるアドレス信号A0−12,BA0−1から内部アドレス信号を生成するアドレスバッファ回路34と、クロックイネーブル信号CKEおよび外部クロック信号CLKから内部クロック信号を生成するクロックバッファ回路36と、半導体記憶装置全体を制御するための制御信号およびモード指定信号を生成する制御回路&モードレジスタ35と、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、書込み制御信号/WE、チップセレクト信号/CSおよび内部クロック信号を受け、制御信号を生成する制御信号バッファ回路37と、図示しないグローバル入出力線対GIO,/GIO間の電圧に応じた論理レベルの信号を読出データとして外部に入出力する入力バッファ回路38および出力バッファ回路39とを含む。
【0066】
本実施の形態の半導体記憶装置は、さらに、バーンイン試験等を行なう際にテストモードへのエントリを制御するためのテスト信号TSIGを生成するテストモードエントリ回路40を含む。
【0067】
テストモードエントリ回路40は、メモリアレイマット内に配設されており、外部からのアドレス信号および制御信号に基づいて、テスト信号TSIGを発生する。ここで、制御信号とは、ロウアドレスストローブ信号/RAS,コラムアドレスストローブ信号/CAS,書込み制御信号/WE,チップセレクト信号/CSを含む。テストモードエントリ回路は、これらの信号の論理状態の組合せを判定し、その判定結果に基づいてテスト信号TSIGを生成する。なお、生成されたテスト信号TSIGは、制御回路&モードレジスタ35に入力されると、後述するように、メモリアレイブロックMB#n内に配置される接続トランジスタへと伝達される。
【0068】
図10は、この発明の実施の形態2に従うメモリマットの構成を概略的に示す図である。
【0069】
図10を参照して、本実施の形態の半導体記憶装置は、図1の実施の形態1の半導体記憶装置に対して、メモリマット100内にテストモードエントリ回路40が配設された構成であり、共通する部分についての説明は省略する。
【0070】
テストモードエントリ回路40は、外部からのアドレス信号A<0:5>および制御信号が入力されると、これらの信号の組合せによりテスト信号TSIGを生成する。テスト信号TSIGは、アレイ電源線APLと周辺電源線CPLとが交差する領域7a,7bへと伝達される。
【0071】
図11は、図10に示す領域7aにおける電源線の配線構造を概略的に示す図である。なお、図10の領域7a,7bにおいては、配線構造が共通することから、領域7aの配線構造について代表的に示す。
【0072】
図11(a)を参照して、アレイ電源線APLと周辺電源線CPLとの間には、接続トランジスタとして、NチャネルMOSトランジスタTr5,Tr6が配置される。NチャネルMOSトランジスタTr5,Tr6のゲートは、スイッチSW1に接続される。スイッチSW1は、テスト信号TSIGを制御信号として、その電位レベルに応じてNチャネルMOSトランジスタTr5,Tr6のゲートに選択的に昇圧電圧Vppまたは接地電位GNDを印加する。
【0073】
テスト信号TSIGは、後述するように、HレベルとLレベルの2つの電位レベルの間を遷移する信号である。テスト信号TSIGがHレベルのときには、半導体記憶装置はテストモードにエントリし、Lレベルのときには、通常動作に移行する。
【0074】
スイッチSW1は、テスト信号TSIGがHレベルのとき、すなわち、テストモードエントリ時には、接地電位GNDをNチャネルMOSトランジスタTr5,Tr6のゲートに印加する。これによって、NチャネルMOSトランジスタTr5,Tr6はいずれもオフ状態となり、アレイ電源線APLと周辺電源線CPLとは電気的に分離される。したがって、周辺電源発生回路5bとアレイ電源発生回路1a,2aとは、それぞれ独立した電源電圧を供給することが可能となる。
【0075】
一方、テスト信号TSIGがLレベルのとき、すなわち、通常動作時には、スイッチSW1は、昇圧電圧VppをNチャネルMOSトランジスタTr5,Tr6のゲートに印加する。これによって、NチャネルMOSトランジスタTr5,Tr6はいずれもオン状態となり、アレイ電源線APLと周辺電源線CPLとは電気的に結合される。したがって、アレイ電源線APLと周辺電源線CPLとは、同電位に保たれることから、配線抵抗によるアレイ電源電圧Vddsの電圧降下を周辺電源線CPLからの給電によって緩和することができる。
【0076】
なお、図11(b)は、図11(a)に示す電源線の配線構成の変更例である。本構成において、アレイ電源線APLと周辺電源線CPLとの間には、PチャネルMOSトランジスタTr7,Tr8が配設される。PチャネルMOSトランジスタTr7,Tr8のゲートは、スイッチSW2に接続される。スイッチSW2は、テスト信号TSIGを制御信号として、その電位レベルに応じてPチャネルMOSトランジスタTr7,Tr8のゲートに、PチャネルMOSトランジスタを十分にオフさせることが可能な電位(以下、PMOSオフ電位と称する。)または接地電位GNDを選択的に印加する。
【0077】
以上の構成において、テスト信号TSIGがHレベルのとき(テストモードエントリ時)には、スイッチSW2は、PMOSオフ電位をPチャネルMOSトランジスタTr7,Tr8のゲートに印加する。これによって、PチャネルMOSトランジスタTr7,Tr8はオフ状態となり、アレイ電源線APLと周辺電源線CPLとは電気的に分離され、各電源発生回路は、独立した電源電圧を供給することが可能となる。
【0078】
一方、テスト信号TSIGがLレベルのとき(通常動作時)には、スイッチSW2は、接地電位GNDをPチャネルMOSトランジスタTr7,Tr8のゲートに印加する。これによって、PチャネルMOSトランジスタTr7,Tr8はいずれもオン状態となり、アレイ電源線APLと周辺電源線CPLとは電気的に結合される。これによって、配線抵抗によるアレイ電源電圧Vddsの電圧降下が緩和される。
【0079】
図12は、テストモードエントリ回路40の一例の構成を示す図である。
図12を参照して、テストモードエントリ回路40は、テストモードエントリ信号生成部(図12(a))と、テストモードアドレス生成部(図12(b))と、テスト信号生成部(図12(c))とから構成される。
【0080】
図12(a)は、テストモードエントリ信号生成部の一例の構成を示す図である。
【0081】
図12(a)を参照して、テストモードエントリ信号生成部は、リセット信号RESETが入力される2入力AND回路41と、セット信号SETが入力される3入力AND回路42と、2入力NAND回路43,44と、2入力OR回路45と、奇数段のインバータで構成された遅延段47と、インバータ46と、2入力AND回路48とを含む。
【0082】
ここで、セット信号SET<0:2>(=SET(0)〜SET(2))とリセット信号RESET<0:1>(=RESET(0),RESET(1))とは、テストモードエントリ回路40に入力される制御信号の組合せによって生成された信号である。後述するように、セット信号SET<0:2>の論理レベルがすべてHレベルであり、かつリセット信号RESET<0:1>の論理レベルがすべてLレベルとなったときにのみ、半導体記憶装置はテストモードにエントリすることとなる。
【0083】
2入力AND回路41は、リセット信号RESET<0:1>をそれぞれ第1および第2の入力端子に論理レベルが反転されて入力されると、2信号の論理積の演算結果を出力する。3入力AND回路42は、セット信号SET<2:0>をそれぞれ第1〜第3の入力端子に受けると、3信号の論理積の演算結果を出力する。2入力AND回路41および3入力AND回路42の出力信号は、2入力NAND回路43の第1および第2の入力端子にそれぞれ入力されると、これらの2信号の論理積の結果が反転されて出力される。
【0084】
2入力AND回路41および2入力NAND回路43の出力信号は、続いて、後段の2入力NAND回路44および2入力OR回路45で構成されるフリップフロップ回路に入力される。
【0085】
最後に、2入力NAND回路44の出力信号は、インバータ46によって論理が反転され、テストモードエントリ信号TMEとして出力される。テストモードエントリ信号TMEは、セット信号SET<0:1>のすべてがHレベルとなり、かつリセット信号RESET<0:2>のすべてがLレベルとなったときには、その論理レベルがHレベルに駆動される。
【0086】
さらに、2入力NAND回路44の出力信号は、2入力AND回路48の第1の入力端子に論理が反転されて入力されるとともに、奇数段のインバータで構成される遅延段47を介して、2入力AND回路48の第2の入力端子に論理が反転されて入力される。2入力AND回路48の出力端子からは、これらの2入力信号の論理積の演算結果として、ストローブ信号STROBが出力される。生成されたストローブ信号STROBは、テストモードエントリ信号TMEがHレベルであるときにおいて、遅延段47の段数によって決まる所定の期間Hレベルを示す信号である。
【0087】
図12(b)は、テストモードアドレス信号生成部の一例の構成を示す図である。
【0088】
図12(b)を参照して、テストモードアドレス信号生成部は、図12(a)のテストモードエントリ信号生成部で生成されたテストモードエントリ信号TMEと外部からのアドレス信号A<0:5>(=A(0)〜A(5))を受ける2入力NAND回路49と、ラッチ回路52と、インバータ53〜55とを含む。
【0089】
2入力NAND回路49の出力端子とラッチ回路52との間には、トランスファゲート50が接続されており、ゲートにストローブ信号STROBおよびストローブ信号STROBの反転信号を受ける。トランスファゲート50は、ストローブ信号STROBがHレベルに駆動されたタイミングに応答してオンすると、2入力NAND回路49の出力信号をラッチ回路52へ伝達する。
【0090】
ラッチ回路52の出力信号は、後段のインバータ53,54に入力されると、インバータ54の出力端子よりテストモードアドレス信号TA<0:5>(=TA(0)〜TA(5))として出力される。さらに、インバータ54の出力信号は、インバータ55を介して論理レベルが反転されたテストモードアドレス信号ZTA<0:5>として出力される。
【0091】
以上の構成において、Hレベルのテストモードエントリ信号TMEおよび所定の期間Hレベルを示すストローブ信号STROBが入力されると、アドレス信号A<0:5>は、テストモードアドレス信号TA<0:5>に変換されることとなる。
【0092】
図12(c)は、テスト信号生成部の一例の構成を示す図である。
図12(c)を参照して、テスト信号生成部は、図12(b)のテストモードアドレス生成部で生成されたテストモードアドレス信号TA<0:2>,TA<3:5>がそれぞれ入力される3入力NAND回路56,57と、3入力NAND回路56,57の出力信号を受ける2入力AND回路59と、2入力NAND回路60と、2入力OR回路61と、ラッチ回路63と、インバータ62,64とを含む。
【0093】
3入力NAND回路56,57において、入力されるテストモードアドレス信号TA<0:2>,TA<3:5>のすべてがHレベルであるときに、出力端子からはそれぞれLレベルの信号が出力される。3入力NAND回路56,57のLレベルの出力信号は、論理が反転されて2入力AND回路59に入力されると、論理積の演算結果としてHレベルの出力信号が出力される。このHレベルの出力信号は、2入力NAND回路60の第1の入力端子に入力される。2入力NAND回路60の第2の入力端子には、偶数段のインバータで構成された遅延段58を介して、図12(a)のテストモードエントリ信号生成部で生成されたストローブ信号STROBが入力される。ストローブ信号STROBがHレベルに立上がる期間において、2入力NAND回路の出力端子からはLレベルの出力信号が出力される。
【0094】
さらに、このLレベルの出力信号は、2入力OR回路61の第1の入力端子に論理レベルが反転されて入力される。一方、テストモードエントリ信号TMEは、インバータ62にて論理レベルが反転されると、2入力OR回路61の第2の入力端子に論理レベルが反転されて入力される。2入力OR回路61の出力端子からは、テストモードエントリ信号TMEがHレベルのときにおいて、Hレベルの出力信号が出力される。このHレベルの出力信号は、ラッチ回路63でラッチされ、インバータ64を介して、Hレベルのテスト信号TSIGとして出力される。
【0095】
以上のように、テスト信号生成部では、テストモードエントリ信号TMEがHレベルに活性化されているときにおいて、Hレベルのテストモードアドレス信号TA<0:5>は、ストロボ信号STROBがHレベルとなるタイミングでラッチされ、Hレベルのテスト信号TSIGにデコードされて、テストモードエントリ回路40の外部に出力される。したがって、テスト信号TSIGの生成タイミングを決めるストローブ信号STROBは、テストモードアドレス信号TA<0:5>のすべてが確実にHレベルとなった状態において、LレベルからHレベルに遷移することが求められる。このため、図12(c)に示すように、ストローブ信号STROBの入力端子には、遅延段58を設け、活性化のタイミングをテストモードアドレス信号TA<0:5>の活性化のタイミングから遅らせている。
【0096】
図13は、図12のテストモードエントリ回路40におけるタイミングチャートである。
【0097】
図13に示すように、Hレベルのセット信号SET<0:2>およびLレベルのリセット信号RESET<0:1>によって、Hレベルのテストモードエントリ信号TMEが生成されるとともに、図12(a)の遅延段47で決まる所定期間においてHレベルを示すストローブ信号STROBが生成される。
【0098】
さらに、外部からのアドレス信号A<0:5>は、テストモードエントリ信号TMEがHレベルとなってテストモードに移行すると、ストローブ信号STROBがHレベルとなるタイミングで後段のラッチ回路52でラッチされ、テストモードアドレス信号TA<0:5>に変換される。テストモードアドレス信号TA<0:5>は、図13に示すように、テストモードエントリ信号TMEがHレベルに立上るタイミングでHレベルに遷移する。
【0099】
最後に、テストモードエントリ回路40は、テストモードアドレス信号TA<0:5>をストローブ信号STROBがHレベルとなる期間にラッチして、Hレベルのテスト信号TSIGを生成する。図13に示すように、テスト信号TSIGは、テストモードエントリ信号TMEが活性化されるタイミングよりも遅れて活性化される。この遅延分は、図12(c)の遅延段58を構成するインバータの段数によって決まる。
【0100】
図14は、図11に概略的に示した電源線の配線構造の一例を示す図である。
図14に示すように、アレイ電源発生回路1aのアレイ電源線APLと、周辺電源発生回路5bの周辺電源線CPLとは、NチャネルMOSトランジスタTr5によって電気的に結合される。NチャネルMOSトランジスタTr5のゲートと、昇圧電圧Vppを発生する昇圧回路(図示せず)および接地電位GNDとの間には、トランスファゲート65,66がそれぞれ接続される。
【0101】
トランスファゲート65,66は、それぞれ、図12のテストモードエントリ回路で生成されたテスト信号TSIGとテスト信号の反転信号/TSIGを受ける。
【0102】
トランスファゲート65は、テスト信号TSIGがLレベルに駆動されたタイミングに応答してオンすると、昇圧電圧VppをNチャネルMOSトランジスタTr5のゲートへ伝達する。一方、トランスファゲート66は、テスト信号TSIGがHレベルに駆動されたタイミングに応答してオンすると、接地電位GNDをNチャネルMOSトランジスタTr5のゲートへ伝達する。
【0103】
このようにして、テスト信号TSIGがHレベル(テスト信号/TSIGがLレベル)のとき、すなわちテストモードのときには、トランスファゲート66を介して接地電位GNDがNチャネルMOSトランジスタのゲートに印加されることから、NチャネルMOSトランジスタはオフとなり、アレイ電源線APLと周辺電源線CPLとは非導通状態に駆動される。これによって、アレイ電源発生回路1aと周辺電源発生回路5bとは、独立した電圧の印加が可能となる。
【0104】
これに対して、テスト信号TSIGがLレベル(テスト信号/TSIGがHレベル)のとき、通常動作モードのときには、トランスファゲート65を介して昇圧電圧VppがNチャネルMOSトランジスタTr5のゲートに印加される。したがって、NチャネルMOSトランジスタTr5はオン状態となることから、アレイ電源線APLと周辺電源線CPLとは導通状態に駆動される。これによって、アレイ電源線APLと周辺電源線CPLとは同電位となり、アレイ電源線APLの配線抵抗によるアレイ電源電圧の電圧降下が緩和されることとなる。
【0105】
以上のように、この発明の実施の形態2に従えば、テストモードにエントリするときには、アレイ電源線と周辺電源線との間の接続トランジスタをオフ状態に切り替えることにより、アレイ電源発生回路および周辺電源発生回路はそれぞれ独立した電源電圧の供給が可能となる。
【0106】
なお、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0107】
【発明の効果】
以上のように、この発明に係る半導体記憶装置によれば、アレイ電源電圧と周辺電源電圧との基準電圧が等しいときにおいて、それぞれの電源電圧を伝達するアレイ電源線と周辺電源線とを接続トランジスタを用いて電気的に結合することにより、配線抵抗によるアレイ電源電圧の電圧降下を緩和し、安定したアレイ動作を容易に実現することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に従う半導体記憶装置におけるメモリマットの構成を概略的に示す図である。
【図2】図1に示すアレイ電源発生回路および周辺電源発生回路の構成の一例を示す図である。
【図3】図1の半導体記憶装置のメモリマット内の領域7aにおける電源線の配線構造を模式的に示す図である。
【図4】この発明の実施の形態1に従う半導体記憶装置におけるアレイ電源電圧Vddsの供給方法(図4(a))を、従来の半導体記憶装置における供給方法(図4(b))と比較して模式的に示す図である。
【図5】図4のアレイ電源電圧供給方法においてアレイ電源発生回路からの最遠点でのアレイ電源電圧波形を概略的に示す図である。
【図6】この発明の実施の形態1に従う半導体記憶装置のセンスアンプおよびその周辺部の構成を示す図である。
【図7】図6に示すPチャネルMOSトランジスタTr9の断面構造を示す図である。
【図8】グローバル入出力線GIO,/GIOのプリチャージ時にPチャネルMOSトランジスタTr9で生じる不具合を説明するための模式図(図8(a))およびグローバル入出力線GIO,/GIOの電圧波形図(図8(b))である。
【図9】この発明の実施の形態2に従う半導体記憶装置における1つのメモリアレイブロックMB#nおよび周辺回路の構成を概略的に示す図である。
【図10】この発明の実施の形態2に従うメモリマットの構成を概略的に示す図である。
【図11】図10に示す領域7aにおける電源線の配線構造を概略的に示す図である。
【図12】テストモードエントリ回路40の一例の構成を示す図である。
【図13】図12のテストモードエントリ回路40におけるタイミングチャートである。
【図14】図11に概略的に示した電源線の配線構造の一例を示す図である。
【符号の説明】
MB#1〜MB#4 メモリアレイブロック、1a,1b,1c〜4a,4b,4c アレイ電源発生回路、5a,5b,5c 周辺電源発生回路、6 外部電源回路、8 昇圧回路、9 昇圧電源線、10 接地電源線、11 外部電源ノード、12 アレイ(または周辺)電源ノード、20,21 P+拡散領域、22 チャネル形成領域、23 絶縁膜、24 ゲート電極、25 N+拡散領域、30 メモリアレイブロック、31 センスアンプ、32 プリアンプ&ライトドライバ、33 ロウデコーダ&ワードドライバ、34 アドレスバッファ回路、35 制御回路&モードレジスタ、36 クロックバッファ回路、37 制御信号バッファ回路、38 入力バッファ回路、39 出力バッファ回路、40 テストモードエントリ回路、41,48,59 2入力AND回路、42 3入力AND回路、43,44,49,60 2入力NAND回路、45,612入力OR回路、46,51,53,54,55,64 インバータ、47,58 遅延段、50,65,66 トランスファゲート、52,63 ラッチ回路、56,57 3入力NAND回路、100 メモリマット、APL アレイ電源線、CPL 周辺電源線、EPL 外部電源線、Tr1〜Tr6 NチャネルMOSトランジスタ、Tr7〜Tr11 PチャネルMOSトランジスタ、COM 比較器、MC メモリセル、SW1,SW2 スイッチ。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、アレイ電源電圧および周辺電源電圧をメモリアレイおよび周辺回路にそれぞれ供給するための電源発生回路を備える半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置においては、安定かつ高速動作を実現すべく、メモリアレイを複数のメモリブロックに分割し、メモリブロックの両側にセンスアンプ回路を配置することにより、各ビット線対の長さを短くしてその負荷を軽減し、高速で十分な電圧レベルのメモリセルデータをセンスアンプ回路へ伝達してセンス動作の高速化を図っている。
【0003】
このような構成において、センスアンプ回路には、対応する列のメモリセルデータの検知および増幅を行なうために、電源電圧および接地電圧が供給される。長距離にわたって電源電圧および接地電圧を伝達する場合、電源電圧を供給する電源線の配線抵抗により、電源電圧および接地電圧のレベルが変動し、正確なセンス動作を行なうことができない。また、配線抵抗により、センスアンプ回路に電源電圧を高速で供給することができない。アレイ電源電圧の電圧レベルが低下した場合、センスアンプの電源ノードへ伝達される電圧レベルが低下し、センスアンプの動作速度が低下し、感度も悪くなる。感度の低下によってセンスマージンが低下すると、正確なメモリセルデータのセンス動作が妨げられるおそれがある。
【0004】
したがって、このようなセンスマージンの低下を防止し、センスアンプ回路に安定にセンス電源電圧および接地電圧を供給するために、電源線および接地線がメッシュ状にメモリアレイ上に配設するメッシュ電源配置が利用される。
【0005】
しかしながら、メッシュ電源配置においては、電源回路はメモリブロックの一方側に設けられており、電源回路からメモリブロック内の各メモリセルへの距離が異なる。このため、電源線の等価抵抗の値に差が生じることから、電源電圧の降下量が異なる。例えば、電源回路から最も遠い点に位置するメモリセルに対しては、電源線の配線抵抗が最も大きくなるため、所望の電源電圧を供給することができなくなる。したがって、この電源線の配線抵抗に起因する電圧降下によって、アレイ動作に対するマージンが小さくなり、安定な動作を保証することができなくなるという問題が生じる。
【0006】
このような問題を解決する手段の1つとしては、電源線の配線幅を広げることによって低抵抗化を図ることが挙げられる。しかしながら、配線幅を拡張することによって、回路規模が増大してしまうこと、またはレイアウトの自由度が制約されてしまうといった不具合が発生する。
【0007】
そこで、最近では、複数のセンスアンプ帯それぞれのセンス電源線の近傍に電源ドライバを配置し、対応するセンスアンプ帯のセンス電源線へ、対応のセンスアンプ帯の動作時に電源ノードから電流を供給する構成を備えた半導体記憶装置が提案されている(例えば、特許文献1参照)。これによって、高速にセンス電源線へ電流を供給することができ、センス電源電圧の低下を抑制することができる。
【0008】
また、矩形状の半導体基板領域を複数行複数列の小領域に分割し、中央の領域には制御回路を配置し、該中央領域を取り囲む残りの領域にはメモリアレイブロックを配置するという構成を備えた半導体記憶装置も提案されている(例えば、特許文献2参照)。この配置構成において、中央領域には周辺電源回路が配置されており、各メモリアレイブロックに対して最小の配線長をもって電源電圧を供給することができ、電源線の配線抵抗による電圧降下の影響を抑制することができる。また、半導体基板領域の一方向の両側において、メモリアレイブロック領域周辺の比較的大きな領域にはセンスアンプ電源回路が延在して配置される。センスアンプ電源回路は、センスアンプ動作時に流れる大きな消費電流を補償し、急激なセンスアンプ電源電圧を抑制するために、大きな容量値を有するカップリング容量を備える。したがって、面積の大きい周辺領域にセンスアンプ電源回路を配設することにより、この大きな面積を必要とするデカップリング容量を十分余裕を持って形成することができ、安定的にセンスアンプ電源電圧を生成することができる。
【0009】
【特許文献1】
特開2001−256781号公報(第10−17頁、第1図)
【0010】
【特許文献2】
特開平11−203862号公報(第17−18頁、第8図)
【0011】
【発明が解決しようとする課題】
しかしながら、これらの半導体記憶装置のうち、前者については、安定的にセンス電源電圧を供給するために、複数のセンスアンプ帯のそれぞれに対応して電源ドライバを配設する必要があることから、電源ドライバ配設に伴なう回路規模の増大を抑えることができない。
【0012】
また、後者については、分割されたメモリブロック配置と同じ面積の領域を制御回路形成領域として確保し、さらに周辺には、大きな占有面積を備えるセンスアンプ電源回路を配置することから、安定かつ高速動作を実現する一方で、回路面積が増大するというデメリットが生じてしまう。
【0013】
それゆえ、この発明の目的は、回路規模の増大を伴なうことなく、電源電圧の低下を抑制して、安定かつ高速なアレイ動作を実現する半導体記憶装置を提供することである。
【0014】
【課題を解決するための手段】
この発明に係る半導体記憶装置においては、各々が行列状に配列される複数のメモリセルを有する複数のメモリブロックを含むメモリアレイを備え、複数のメモリブロックは行方向および列方向に整列して配置され、各メモリブロックに対応して設けられ、第1の基準電圧に基づいて、複数のメモリセルへ伝達されるアレイ電源電圧を生成するためのアレイ電源発生回路と、アレイ電源電圧を前記メモリブロックに供給するためのアレイ電源線と、各メモリブロックに対応して設けられ、第1の基準電圧と同電位の第2の基準電圧に基づいて、対応のメモリブロック各々に含まれるメモリセル選択のための動作を行なう周辺回路に対する電源電圧を生成する周辺電源発生回路と、周辺回路に対する電源電圧を前記周辺回路に供給するための周辺電源線と、アレイ電源線を前記周辺電源線と電気的に結合するための接続トランジスタとを含む。
【0015】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0016】
[実施の形態1]
図1は、この発明の実施の形態1に従う半導体記憶装置におけるメモリマットの構成を概略的に示す図である。
【0017】
図1において、メモリマット100は、それぞれが行列状に配列される複数のメモリセルを有する4つのメモリアレイブロックMB#1〜MB#4に分割される。さらに、各メモリアレイブロックの周囲には、対応するメモリアレイブロックへ伝達されるアレイ電源電圧Vddsを生成するためのアレイ電源発生回路1a,1b,1c〜4a,4b,4cと、図示しない周辺回路に供給する周辺電源電圧Vddpを発生するための周辺電源発生回路5a,5b,5cと、外部電源回路6とが配設される。例えば、メモリアレイブロックMB#1は、その周囲にアレイ電源発生回路1a,1b,1cと、周辺電源発生回路5a,5bとを備える。以下において、アレイ電源発生回路1a,1b,1c〜4a,4b,4cおよび周辺電源発生回路5a,5b,5cを総称して、それぞれアレイ電源発生回路および周辺電源発生回路とも称する。
【0018】
同図において、これらの電源発生回路からメモリアレイブロックMB#1〜MB#4および図示しない周辺回路への給電は、メモリマット100上にメッシュ状に配設されたアレイ電源線APLおよび周辺電源線CPLを介して行なわれる。例えば、メモリアレイブロックMB#1においては、アレイ電源発生回路1a,1b,1cからそれぞれアレイ電源線APLを介してアレイ電源電圧Vddsが供給される。また、周辺回路(図示せず)には、周辺電源発生回路5a,5bから周辺電源線CPLを介して周辺電源電圧Vddpが供給される。
【0019】
外部電源回路6は、隣接するメモリアレイブロックの間に配置されており、メモリアレイブロックの周辺に延在して配設される外部電源線EPLを介して、外部電源電圧Exvddが対応するアレイ電源発生回路および周辺電源発生回路に伝達される。アレイ電源発生回路および周辺電源発生回路は、外部電源電圧Exvddを後述する内部の外部電源ノードに受けて、それぞれ所望の電源電圧を生成する。
【0020】
図2は、図1に示すアレイ電源発生回路および周辺電源発生回路の構成の一例を示す図である。これらのアレイ電源発生回路と周辺電源発生回路とは、共通の構成を備えるため、以下においては、これらを総称して、電源発生回路とも称する。
【0021】
図2を参照して、電源発生回路は、NチャネルMOSトランジスタTr1〜Tr4で構成されるカレントミラー差動増幅器と、カレントミラー差動増幅器から出力される2つの電圧レベルを比較する比較器COMと、アレイ(または周辺)電源ノード12と外部電源ノード11との間に接続され、比較器COMの出力信号に従って、外部電源ノード11からアレイ(または周辺)電源ノード12に電流を供給するドライブトランジスタDr1とを含む。
【0022】
NチャネルMOSトランジスタTr1,Tr2は、外部電源ノード11とNチャネルMOSトランジスタTr3,Tr4のドレインとの間にそれぞれ接続される。NチャネルMOSトランジスタTr1は、ゲートに基準電圧Vrefを受ける。NチャネルMOSトランジスタTr2は、ゲートに接続されるアレイ(または周辺)電源ノード12からアレイ(または周辺)電源電圧Vdds(またはVddp)を受ける。
【0023】
NチャネルMOSTr3,Tr4は、それぞれNチャネルMOSトランジスタTr1,Tr2のソースと接地電位との間に接続される。また、NチャネルMOSトランジスタTr3のゲートがNチャネルMOSトランジスタTr4のゲートおよびドレインに接続され、カレントミラー回路を構成する。なお、NチャネルMOSトランジスタTr3,Tr4のドレインは、それぞれ、比較器COMの第1および第2の入力端子に接続される。
【0024】
この図2に示す電源発生回路は、基準電圧Vrefとアレイ(または周辺)電源電圧とをカレントミラー差動増幅器で比較し、その比較結果をさらに比較器COMで差動増幅する。差動増幅された比較結果信号がドライブトランジスタDr1に入力されると、ドライブトランジスタDr1は、比較結果信号に応答してオン/オフ状態となり、外部電源ノード11とアレイ(または周辺)電源ノード12とを電気的に結合/分離する。このようにして、アレイ(または周辺)電源ノード12には外部電源ノード11から電流が供給されることから、アレイ(または周辺)電源電圧は、基準電圧Vrefの電圧レベルに保持される。この基準電圧Vrefの電圧レベルを適当な値に設定することにより、所望の電圧レベルのアレイ(または周辺)電源電圧が生成される。
【0025】
ここで、アレイ(または周辺)電源電圧の電圧レベルが、基準電圧Vrefよりも低い場合には、比較器COMの出力信号はL(論理ロー)レベルとなり、ドライブトランジスタDr1をオンして、外部電源ノード11からアレイ(または周辺)電源ノード12に電流を供給し、アレイ(または周辺)電源電圧の電圧レベルを上昇させる。
【0026】
このとき、外部電源ノード11に供給される外部電源電圧Exvddは、図1に示すように、外部電源回路6から外部電源線EPLを介して伝達される。したがって、長距離にわたって外部電源電圧Exvddを伝達する場合には、外部電源線EPLの配線抵抗によって、外部電源ノード11の電位レベルが外部電源電圧Exvddよりも降下してしまう。外部電源ノード11の電位が降下すると、ドライブトランジスタDr1のゲート−ソース間電位Vgsが低下するため、ドライブトランジスタDr1の電流駆動能力が低下することとなる。したがって、所望の電圧レベルのアレイ(または周辺)電源電圧を発生させることができないことから、メモリアレイブロック(または周辺回路)に対する給電能力が損なわれるという問題が生じる。
【0027】
さらに、再び図1を参照して、図2のアレイ電源発生回路で発生したアレイ電源電圧Vddsは、対応するメモリアレイブロックMB#n(MB#1〜MB#4)に供給される。このときアレイ電源線APLも配線抵抗を有することから、1つのメモリアレイブロック内において、アレイ電源発生回路からの距離に比例して、アレイ電源電圧Vddsの電圧降下が生じる。このため、アレイ電源発生回路から最遠点に位置するメモリセルにおいては、アレイ電源電圧Vddsの電圧レベルの低下によって十分なアレイ動作マージンを確保することができず、正確なアレイ動作ができなくなるおそれがある。
【0028】
そこで、本実施の形態では、図1の点線で囲まれた周辺電源線CPLとアレイ電源線APLとが配設される領域7a,7bにおいて、以下に示す電源線の配線構造を採用し、アレイ電源電圧の電圧レベル降下の緩和を図ることとする。
【0029】
図3は、図1の半導体記憶装置のメモリマット100内の領域7aにおける電源線の配線構造を模式的に示す図である。領域7a,7bにおける配線構造は、共通することから、領域7aにおける配線構造を代表的に示す。なお、図3(b)は、図3(a)の配線構造の変更例を示したものである。
【0030】
最初に、図3(a)を参照して、アレイ電源発生回路1aのアレイ電源線APLと、周辺電源発生回路5bの周辺電源線CPLとの間には、NチャネルMOSトランジスタTr5が配設される。同様に、アレイ電源発生回路2aのアレイ電源線APLと周辺電源発生回路5bの周辺電源線CPLとの間には、NチャネルMOSトランジスタTr6が配設される。なお、本実施の形態においては、MOSトランジスタは、スイッチ回路として用いられる接続トランジスタの代表例として適用される。
【0031】
NチャネルMOSトランジスタTr5,Tr6は、ゲートがワード線駆動電位等で用いられる昇圧電圧Vppを発生するための昇圧回路8に接続されており、昇圧電圧Vppを受けて常にオン状態に駆動される。ここで、NチャネルMOSトランジスタTr5,Tr6を昇圧電圧Vppによって駆動することとしたのは、トランジスタを十分にオンさせることができる電位を選択することによって、電流駆動能力を高めてトランジスタ自体のサイズを小型し、接続トランジスタの配設による回路規模の増大を抑えたことによる。
【0032】
したがって、オン状態に駆動されたNチャネルMOSトランジスタTr5,Tr6によって、アレイ電源線APLと周辺電源線CPLとは常に電気的に結合された状態となる。これによって、アレイ電源電圧Vddsは、周辺電源電圧Vddpと同電位となることから、アレイ電源電圧Vddsの電圧降下は、周辺電源線CPLからの給電によって緩和されることとなる。
【0033】
なお、図3に示す電源線の配線構造は、図2の電源発生回路において、アレイ電源電圧Vddsの基準電圧Vrefと周辺電源電圧Vddpの基準電圧Vrefとが等しいことを前提として成立する。また、接続トランジスタは、複数のアレイ電源線APLおよび周辺電源線に対して単数設ける構成でもよいが、電源線ごとに複数設ける構成とすることで、チップレイアウト時の効率およびレイアウトの自由度を高めることができる。
【0034】
また、図3(a)においては、アレイ電源線APLと周辺電源線CPLとをNチャネルMOSトランジスタによって結合する構成としたが、図3(b)に示すように、PチャネルMOSトランジスタによって結合する構成としても同様の効果を得ることができる。
【0035】
図3(b)は、領域7aにおける電源線の配線構造の変更例を模式的に示す図である。
【0036】
図3(b)に示すように、アレイ電源線APLと周辺電源線CPLとの間には、PチャネルMOSトランジスタTr7,Tr8が配設される。PチャネルMOSトランジスタTr7,Tr8のゲートには、各トランジスタが十分にオンできる電位である接地電位GNDが印加されることとなる。したがって、図3(a)と同様に、アレイ電源線APLと周辺電源線CPLとは常に結合された状態となり、アレイ電源電圧Vddsの電圧降下が緩和される。
【0037】
図4は、この発明の実施の形態1に従う半導体記憶装置におけるアレイ電源電圧Vddsの供給方法(図4(a))を、従来の半導体記憶装置における供給方法(図4(b))と比較して模式的に示す図である。各メモリアレイブロックへの供給方法は共通することから、図1のメモリアレイブロックMB#2にアレイ電源電圧Vddsを供給する場合を例として説明する。
【0038】
また、図5は、図4(a),(b)に示す2つの供給方法のもとで、アレイ電源発生回路からの最遠点において観測されるアレイ電源線APLの電位波形を概略的に示す図である。
【0039】
まず、図4(a)を参照して、アレイ電源発生回路2aには、外部電源回路6より外部電源線EPLを介して外部電源電圧Exvddが供給される。このとき、外部電源回路6からの最遠点Yに位置するアレイ電源発生回路2aに供給される外部電源電圧Exvddは、外部電源線EPLの配線抵抗によって電圧降下が生じる。続いて、アレイ電源発生回路2aは、供給された外部電源電圧Exvddをもとに、基準電圧Vrefの電圧レベルのアレイ電源電圧Vddsを発生し、メモリアレイブロックMB#2に供給する。
【0040】
このとき、メモリアレイブロックMB#2内部では、アレイ電源発生回路2aからの距離に比例して、アレイ電源線APLの配線抵抗による電圧降下が生じる。特に、アレイ電源発生回路2aからの最も遠い点(以下、アレイ電源最遠点と称す。)Xの電圧レベルにおいては、その降下量は最大となる。
【0041】
ここまでの給電方法は、図4(b)に示す従来の半導体記憶装置における給電方法と同様である。従来の給電方法におけるアレイ電源最遠点Xの電位は、図5に示すように、アレイ動作開始時(時刻t=t1)以降において、アレイ電源電圧Vddsの理想値(基準電圧Vrefと等価)から低下した波形となる。さらに、図2のアレイ電源発生回路において、アレイ電源ノード12への電流供給を活性化させることによって、アレイ電源最遠点Xの電位は徐々に回復する。このように、従来の給電方法では、アレイ電源電圧の低下によってアレイ動作時において十分なアレイ動作マージンを得ることができないことから、安定した動作を保証することができない。
【0042】
そこで、本実施の形態では、図4(a)に示すように、MOSトランジスタによってアレイ電源線APLと周辺電源線CPLとを電気的に結合する構成とすることで、アレイ電源最遠点Xには、アレイ電源発生回路2aからの給電パスに加えて、周辺電源発生回路5bからの給電パスが形成される。これによって、アレイ電源最遠点Xでの電圧レベルは、アレイ電源線APLの配線抵抗による低下量が抑えられ、図5に示す電位波形となる。本実施の形態によれば、アレイ電源最遠点Xにおいても配線抵抗の影響を抑えることができることから、安定動作を実現することができる。
【0043】
図6は、この発明の実施の形態1に従う半導体記憶装置のセンスアンプおよびその周辺部の構成を示す図である。
【0044】
図6において、図示しないワード線が選択状態へ駆動されると、メモリセルMCに含まれるアクセストランジスタ(図示せず)が導通し、メモリセルMCに格納されるデータに応じた電位変化がビット線BLに生じる。一方、相補のビット線ZBLは、プリチャージ状態の電圧レベルを維持する。さらに、ビット線対BL,ZBL間に現われた電位差が十分拡大されると、センス活性化信号が活性化する。センスアンプSAに接地電位およびセンス電源電圧が供給され、センスアンプSAは、センス動作を開始する。ビット線対BL,ZBLは、このセンス動作によって、それぞれ接地電圧およびセンス電源電圧レベルにまで記憶データに応じて駆動される。
【0045】
さらに、センスアンプSAと、グローバル入出力線GIO,/GIOとの間にそれぞれ図示しないゲート回路が設けられる。図示しないゲート回路は、それぞれ列選択線(図示せず)のそれぞれの対応する列選択信号の活性化に応答して、センスアンプSAとグローバル入出力線GIO,/GIOとを電気的に結合させる。センスアンプSAは、それぞれの列選択信号に応答して活性化されると、グローバル入出力線GIO,/GIOにデータを出力する。
【0046】
図6の構成において、グローバル入出力線GIO,/GIOの間には、PチャネルMOSトランジスタTr9が接続される。さらに、グローバル入出力線GIO,/GIOと周辺電源ノードVddpとの間には、それぞれプリチャージトランジスタとしてのPチャネルMOSトランジスタTr10,Tr11が接続される。PチャネルMOSトランジスタTr10,Tr11のゲートは、ともにGIO線イコライズ線/GIOEQに接続されており、その電位レベルに応じて周辺電源ノードVddpとグローバル入出力線GIO,/GIOとをそれぞれ電気的に結合する。さらに、PチャネルMOSトランジスタTr10,Tr11のゲートは、PチャネルMOSトランジスタTr9のゲートに接続される。したがって、GIO線イコライズ線/GIOEQがLレベルに活性化されたことに応答して、PチャネルMOSトランジスタTr9,Tr10,Tr11がオンされると、グローバル入出力線GIO,/GIOは、等しく周辺電源電圧Vddpレベルにプリチャージされる。
【0047】
図6に示すように、センスアンプSAおよびPチャネルMOSトランジスタTr9は、メモリアレイブロックMB#n内に配置されており、メモリアレイブロックMB#nに供給されるアレイ電源電圧Vddsによって駆動する。これは、センスアンプSAを周辺電源電圧Vddpによって駆動する構成とすると、メモリアレイブロックMB#n内に周辺電源線CPLをあらたに配設することが必要となり、配線面積効率が劣ってしまうことによる。
【0048】
一方、PチャネルMOSトランジスタTr10,Tr11は、周辺回路帯に収納されるプリアンプPA内に配置される。図6に示すように、プリアンプPAにおいて、PチャネルMOSトランジスタTr10,Tr11を駆動してグローバル入出力線GIO,/GIOを周辺電源電圧Vddpの電圧レベルにプリチャージし、さらに、メモリアレイブロックMB#n内のPチャネルMOSトランジスタTr9で両線をシャントする構成としたことによって、グローバル入出力線対の充電効率を高めることできる。
【0049】
図7は、図6に示すPチャネルMOSトランジスタTr9の断面構造を示す図である。
【0050】
図7を参照して、PチャネルMOSトランジスタTr9は、N型ウェル26内に設けられたP+拡散領域20,21と、P+拡散領域20,21の間に配置されたチャネル形成領域22とを含む。
【0051】
P+拡散領域20,21は、図示しないコンタクトを介して、それぞれグローバル入出力線GIO,/GIOに接続される。P+拡散領域20,21の間のチャネル形成領域22の上部には、絶縁膜23を介してゲート電極24が形成される。ゲート電極24は、さらに、図示しないコンタクトを介して、GIO線イコライズ線/GIOEQに接続される。N型ウェル26は、配線効率の点からアレイ電源線APLに接続されており、その電位はアレイ電源電圧Vddsに固定される。
【0052】
この構成からなるPチャネルMOSトランジスタTr9において、先に述べたようなアレイ電源線APLの配線抵抗による電位降下が生じると、以下に示す不具合が発生する。
【0053】
図8は、グローバル入出力線GIO,/GIOのプリチャージ時にPチャネルMOSトランジスタTr9で生じる不具合を説明するための模式図(図8(a))と、グローバル入出力線GIO,/GIOの電圧波形図(図8(b))とである。
【0054】
図8(a)を参照して、PチャネルMOSトランジスタTr9のゲートに接続されるGIO線イコライズ線/GIOEQがLレベルに活性化されると、グローバル入出力線GIO,/GIOは電気的に結合されて、等しく周辺電源電圧Vddpレベルにプリチャージされる。ここで、N型ウェル26の電位であるアレイ電源電圧Vddsに電圧降下が生じた場合には、アレイ電源線APLと周辺電源線CPLとが電気的に分離している従来の半導体記憶装置においては、周辺電源電圧Vddpがアレイ電源電圧Vddsよりも高電位となる関係が生じ、P+拡散領域20,21とN+拡散領域25との間には、図8(a)中に矢印で示す順方向のPN接合が形成されることとなる。かかるPN接合が形成されると、N型ウェル26内には矢印の方向に順方向電流が流れる。したがって、グローバル入出力線GIO,/GIOは、いずれもフローティングノードであるため、電圧レベルが低下してしまう。
【0055】
ここで、N型ウェル26の電位を固定するN+拡散領域25とP+拡散領域20,21との配置が図8(a)に示す構成であるときには、順方向電流パスの抵抗値が互いに異なるため、グローバル入出力線対GIO,/GIO間で電位レベルに不平衡が生じることとなる。このグローバル入出力線GIO,/GIO間の電位差は、図8(b)に示すように、グローバル入出力線/GIOの電位がグローバル入出力線GIOの電位よりもΔVだけ低下した状態で現われる。この電位差ΔVは、センスアンプSAがセンス動作を開始するとGIO線イコライズ線/GIOEQが非活性状態に駆動されることから、周辺電源電圧Vddpからグローバル入出力線GIO,/GIOへの充電は行なわれず、一定に保たれたままである。したがって、この電位差ΔVによってグローバル入出力線GIO,/GIOのセンス感度が悪化し、十分なデータの読出しマージンが確保されないという問題が起こりうる。
【0056】
また、アレイ動作時において、センスアンプSAがセンス動作を開始すると、多数のビット線の充放電電流が生じ、この充放電電流によってアレイ電源電圧Vddsに電圧降下が起こる。一方で、グローバル入出力線GIO,/GIOの電圧レベルは、周辺回路で生じる微小な充放電電流によってわずかに降下するのみである。したがって、従来の半導体記憶装置に見られるように、アレイ電源電圧Vddsとグローバル入出力線GIO,/GIOの電位とが別電源で駆動される場合には、グローバル入出力線GIO,/GIOの電位よりもアレイ電源電圧Vddsが低電位となってしまい、図8(a)に示すPN順方向電流が発生することとなる。
【0057】
これに対して、本実施の形態の半導体記憶装置は、図3に示すように、アレイ電源線APLと周辺電源線CPLとをMOSトランジスタによって結合する配線構成を採用することから、アレイ電源線APLと周辺電源線CPLとは常に同電位となり、図8(a)に示すPN順方向電流の発生は起こり得ない。したがって、グローバル入出力線GIO,/GIO間の電位の不平衡を解消し、十分な読出しマージンを確保することができる。
【0058】
以上のように、この発明の実施の形態1に従えば、アレイ電源電圧と周辺電源電圧との基準電圧が同電位である半導体記憶装置において、それぞれの電源電圧を伝達する電源線を電気的に結合することにより、配線抵抗によるアレイ電源電圧の降下を緩和して、十分なアレイ動作マージンを確保することが可能となる。
【0059】
また、アレイ電源線と周辺電源線とを接続トランジスタによって結合する構成とすることから、回路規模の増大を伴なうことなく、安定かつ高速なアレイ動作を実現することができる。
【0060】
[実施の形態2]
一般に初期故障を予め除去するためにデバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要性がある。現在このスクリーニングを行なう手法の1つとして、一般にバーンイン試験が採用されている。バーンイン試験は、実デバイスを用いて誘電体膜を直接評価することができる手法であり、アルミ配線のマイグレーションをはじめとする種々の不良要因を、高温かつ高電界のストレスを印加することによって顕在化させる試験である。
【0061】
一般的に、バーンイン試験においては、制御回路を構成するトランジスタに対して通常動作時よりも高い電源電圧が供給され高電界ストレスが掛けられる。このとき、ゲート酸化膜へのストレス印加においては、周辺回路を構成するトランジスタのゲートに高電圧を印加し、メモリセルを構成するトランジスタにさらに高い電圧を印加する場合がある。また、その逆として、メモリセルのトランジスタよりも周辺回路のトランジスタにより高い電圧を印加する場合もある。これは、周辺回路を構成するトランジスタとメモリセルを構成するトランジスタとでは、ゲート酸化膜厚等の違いからゲート酸化膜耐圧が異なることによる。
【0062】
したがって、バーンイン試験においては、アレイ電源発生回路と周辺電源発生回路とでは、それぞれメモリセルおよび周辺回路に対して異なる電源電圧を供給できることが必要とされる。そこで、本実施の形態では、図1に示す実施の形態1の半導体記憶装置において、アレイ電源線APLと周辺電源線CPLとが常時接続されていた構成を、バーンイン試験等のテストモードにエントリするときには両電源線が電気的に分離される構成へと展開させた半導体記憶装置を提案する。以下に、本実施の形態の半導体記憶装置の構成について詳細に説明する。
【0063】
図9は、この発明の実施の形態2に従う半導体記憶装置における1つのメモリアレイブロックMB#nおよび周辺回路の構成を概略的に示す図である。
【0064】
図9を参照して、半導体記憶装置は、行列上に配列される複数のメモリセルを有するメモリアレイブロックMB#n(MB#1〜MB#4)30と、与えられたロウアドレス信号をデコードし、このメモリアレイブロックMB#nのアドレス指定された行を選択状態へ駆動するためのロウデコーダ&ワードドライバ33と、与えられたコラムアドレス信号をデコードし、メモリアレイブロックMB#n30のアドレス指定された列を選択するためのコラムデコーダ29と、メモリアレイブロックMB#n30の各列に対応して配置され、対応の列上のメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ31と、センスアンプで検知された選択メモリセルの記憶データをさらに増幅するプリアンプおよび選択メモリセルへのデータを書込むためのドライブ回路からなるプリアンプ&ライトドライバ32とを含む。
【0065】
さらに、半導体記憶装置は、このメモリアレイブロックMB#n30へのアクセスを制御するために、外部から与えられるアドレス信号A0−12,BA0−1から内部アドレス信号を生成するアドレスバッファ回路34と、クロックイネーブル信号CKEおよび外部クロック信号CLKから内部クロック信号を生成するクロックバッファ回路36と、半導体記憶装置全体を制御するための制御信号およびモード指定信号を生成する制御回路&モードレジスタ35と、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、書込み制御信号/WE、チップセレクト信号/CSおよび内部クロック信号を受け、制御信号を生成する制御信号バッファ回路37と、図示しないグローバル入出力線対GIO,/GIO間の電圧に応じた論理レベルの信号を読出データとして外部に入出力する入力バッファ回路38および出力バッファ回路39とを含む。
【0066】
本実施の形態の半導体記憶装置は、さらに、バーンイン試験等を行なう際にテストモードへのエントリを制御するためのテスト信号TSIGを生成するテストモードエントリ回路40を含む。
【0067】
テストモードエントリ回路40は、メモリアレイマット内に配設されており、外部からのアドレス信号および制御信号に基づいて、テスト信号TSIGを発生する。ここで、制御信号とは、ロウアドレスストローブ信号/RAS,コラムアドレスストローブ信号/CAS,書込み制御信号/WE,チップセレクト信号/CSを含む。テストモードエントリ回路は、これらの信号の論理状態の組合せを判定し、その判定結果に基づいてテスト信号TSIGを生成する。なお、生成されたテスト信号TSIGは、制御回路&モードレジスタ35に入力されると、後述するように、メモリアレイブロックMB#n内に配置される接続トランジスタへと伝達される。
【0068】
図10は、この発明の実施の形態2に従うメモリマットの構成を概略的に示す図である。
【0069】
図10を参照して、本実施の形態の半導体記憶装置は、図1の実施の形態1の半導体記憶装置に対して、メモリマット100内にテストモードエントリ回路40が配設された構成であり、共通する部分についての説明は省略する。
【0070】
テストモードエントリ回路40は、外部からのアドレス信号A<0:5>および制御信号が入力されると、これらの信号の組合せによりテスト信号TSIGを生成する。テスト信号TSIGは、アレイ電源線APLと周辺電源線CPLとが交差する領域7a,7bへと伝達される。
【0071】
図11は、図10に示す領域7aにおける電源線の配線構造を概略的に示す図である。なお、図10の領域7a,7bにおいては、配線構造が共通することから、領域7aの配線構造について代表的に示す。
【0072】
図11(a)を参照して、アレイ電源線APLと周辺電源線CPLとの間には、接続トランジスタとして、NチャネルMOSトランジスタTr5,Tr6が配置される。NチャネルMOSトランジスタTr5,Tr6のゲートは、スイッチSW1に接続される。スイッチSW1は、テスト信号TSIGを制御信号として、その電位レベルに応じてNチャネルMOSトランジスタTr5,Tr6のゲートに選択的に昇圧電圧Vppまたは接地電位GNDを印加する。
【0073】
テスト信号TSIGは、後述するように、HレベルとLレベルの2つの電位レベルの間を遷移する信号である。テスト信号TSIGがHレベルのときには、半導体記憶装置はテストモードにエントリし、Lレベルのときには、通常動作に移行する。
【0074】
スイッチSW1は、テスト信号TSIGがHレベルのとき、すなわち、テストモードエントリ時には、接地電位GNDをNチャネルMOSトランジスタTr5,Tr6のゲートに印加する。これによって、NチャネルMOSトランジスタTr5,Tr6はいずれもオフ状態となり、アレイ電源線APLと周辺電源線CPLとは電気的に分離される。したがって、周辺電源発生回路5bとアレイ電源発生回路1a,2aとは、それぞれ独立した電源電圧を供給することが可能となる。
【0075】
一方、テスト信号TSIGがLレベルのとき、すなわち、通常動作時には、スイッチSW1は、昇圧電圧VppをNチャネルMOSトランジスタTr5,Tr6のゲートに印加する。これによって、NチャネルMOSトランジスタTr5,Tr6はいずれもオン状態となり、アレイ電源線APLと周辺電源線CPLとは電気的に結合される。したがって、アレイ電源線APLと周辺電源線CPLとは、同電位に保たれることから、配線抵抗によるアレイ電源電圧Vddsの電圧降下を周辺電源線CPLからの給電によって緩和することができる。
【0076】
なお、図11(b)は、図11(a)に示す電源線の配線構成の変更例である。本構成において、アレイ電源線APLと周辺電源線CPLとの間には、PチャネルMOSトランジスタTr7,Tr8が配設される。PチャネルMOSトランジスタTr7,Tr8のゲートは、スイッチSW2に接続される。スイッチSW2は、テスト信号TSIGを制御信号として、その電位レベルに応じてPチャネルMOSトランジスタTr7,Tr8のゲートに、PチャネルMOSトランジスタを十分にオフさせることが可能な電位(以下、PMOSオフ電位と称する。)または接地電位GNDを選択的に印加する。
【0077】
以上の構成において、テスト信号TSIGがHレベルのとき(テストモードエントリ時)には、スイッチSW2は、PMOSオフ電位をPチャネルMOSトランジスタTr7,Tr8のゲートに印加する。これによって、PチャネルMOSトランジスタTr7,Tr8はオフ状態となり、アレイ電源線APLと周辺電源線CPLとは電気的に分離され、各電源発生回路は、独立した電源電圧を供給することが可能となる。
【0078】
一方、テスト信号TSIGがLレベルのとき(通常動作時)には、スイッチSW2は、接地電位GNDをPチャネルMOSトランジスタTr7,Tr8のゲートに印加する。これによって、PチャネルMOSトランジスタTr7,Tr8はいずれもオン状態となり、アレイ電源線APLと周辺電源線CPLとは電気的に結合される。これによって、配線抵抗によるアレイ電源電圧Vddsの電圧降下が緩和される。
【0079】
図12は、テストモードエントリ回路40の一例の構成を示す図である。
図12を参照して、テストモードエントリ回路40は、テストモードエントリ信号生成部(図12(a))と、テストモードアドレス生成部(図12(b))と、テスト信号生成部(図12(c))とから構成される。
【0080】
図12(a)は、テストモードエントリ信号生成部の一例の構成を示す図である。
【0081】
図12(a)を参照して、テストモードエントリ信号生成部は、リセット信号RESETが入力される2入力AND回路41と、セット信号SETが入力される3入力AND回路42と、2入力NAND回路43,44と、2入力OR回路45と、奇数段のインバータで構成された遅延段47と、インバータ46と、2入力AND回路48とを含む。
【0082】
ここで、セット信号SET<0:2>(=SET(0)〜SET(2))とリセット信号RESET<0:1>(=RESET(0),RESET(1))とは、テストモードエントリ回路40に入力される制御信号の組合せによって生成された信号である。後述するように、セット信号SET<0:2>の論理レベルがすべてHレベルであり、かつリセット信号RESET<0:1>の論理レベルがすべてLレベルとなったときにのみ、半導体記憶装置はテストモードにエントリすることとなる。
【0083】
2入力AND回路41は、リセット信号RESET<0:1>をそれぞれ第1および第2の入力端子に論理レベルが反転されて入力されると、2信号の論理積の演算結果を出力する。3入力AND回路42は、セット信号SET<2:0>をそれぞれ第1〜第3の入力端子に受けると、3信号の論理積の演算結果を出力する。2入力AND回路41および3入力AND回路42の出力信号は、2入力NAND回路43の第1および第2の入力端子にそれぞれ入力されると、これらの2信号の論理積の結果が反転されて出力される。
【0084】
2入力AND回路41および2入力NAND回路43の出力信号は、続いて、後段の2入力NAND回路44および2入力OR回路45で構成されるフリップフロップ回路に入力される。
【0085】
最後に、2入力NAND回路44の出力信号は、インバータ46によって論理が反転され、テストモードエントリ信号TMEとして出力される。テストモードエントリ信号TMEは、セット信号SET<0:1>のすべてがHレベルとなり、かつリセット信号RESET<0:2>のすべてがLレベルとなったときには、その論理レベルがHレベルに駆動される。
【0086】
さらに、2入力NAND回路44の出力信号は、2入力AND回路48の第1の入力端子に論理が反転されて入力されるとともに、奇数段のインバータで構成される遅延段47を介して、2入力AND回路48の第2の入力端子に論理が反転されて入力される。2入力AND回路48の出力端子からは、これらの2入力信号の論理積の演算結果として、ストローブ信号STROBが出力される。生成されたストローブ信号STROBは、テストモードエントリ信号TMEがHレベルであるときにおいて、遅延段47の段数によって決まる所定の期間Hレベルを示す信号である。
【0087】
図12(b)は、テストモードアドレス信号生成部の一例の構成を示す図である。
【0088】
図12(b)を参照して、テストモードアドレス信号生成部は、図12(a)のテストモードエントリ信号生成部で生成されたテストモードエントリ信号TMEと外部からのアドレス信号A<0:5>(=A(0)〜A(5))を受ける2入力NAND回路49と、ラッチ回路52と、インバータ53〜55とを含む。
【0089】
2入力NAND回路49の出力端子とラッチ回路52との間には、トランスファゲート50が接続されており、ゲートにストローブ信号STROBおよびストローブ信号STROBの反転信号を受ける。トランスファゲート50は、ストローブ信号STROBがHレベルに駆動されたタイミングに応答してオンすると、2入力NAND回路49の出力信号をラッチ回路52へ伝達する。
【0090】
ラッチ回路52の出力信号は、後段のインバータ53,54に入力されると、インバータ54の出力端子よりテストモードアドレス信号TA<0:5>(=TA(0)〜TA(5))として出力される。さらに、インバータ54の出力信号は、インバータ55を介して論理レベルが反転されたテストモードアドレス信号ZTA<0:5>として出力される。
【0091】
以上の構成において、Hレベルのテストモードエントリ信号TMEおよび所定の期間Hレベルを示すストローブ信号STROBが入力されると、アドレス信号A<0:5>は、テストモードアドレス信号TA<0:5>に変換されることとなる。
【0092】
図12(c)は、テスト信号生成部の一例の構成を示す図である。
図12(c)を参照して、テスト信号生成部は、図12(b)のテストモードアドレス生成部で生成されたテストモードアドレス信号TA<0:2>,TA<3:5>がそれぞれ入力される3入力NAND回路56,57と、3入力NAND回路56,57の出力信号を受ける2入力AND回路59と、2入力NAND回路60と、2入力OR回路61と、ラッチ回路63と、インバータ62,64とを含む。
【0093】
3入力NAND回路56,57において、入力されるテストモードアドレス信号TA<0:2>,TA<3:5>のすべてがHレベルであるときに、出力端子からはそれぞれLレベルの信号が出力される。3入力NAND回路56,57のLレベルの出力信号は、論理が反転されて2入力AND回路59に入力されると、論理積の演算結果としてHレベルの出力信号が出力される。このHレベルの出力信号は、2入力NAND回路60の第1の入力端子に入力される。2入力NAND回路60の第2の入力端子には、偶数段のインバータで構成された遅延段58を介して、図12(a)のテストモードエントリ信号生成部で生成されたストローブ信号STROBが入力される。ストローブ信号STROBがHレベルに立上がる期間において、2入力NAND回路の出力端子からはLレベルの出力信号が出力される。
【0094】
さらに、このLレベルの出力信号は、2入力OR回路61の第1の入力端子に論理レベルが反転されて入力される。一方、テストモードエントリ信号TMEは、インバータ62にて論理レベルが反転されると、2入力OR回路61の第2の入力端子に論理レベルが反転されて入力される。2入力OR回路61の出力端子からは、テストモードエントリ信号TMEがHレベルのときにおいて、Hレベルの出力信号が出力される。このHレベルの出力信号は、ラッチ回路63でラッチされ、インバータ64を介して、Hレベルのテスト信号TSIGとして出力される。
【0095】
以上のように、テスト信号生成部では、テストモードエントリ信号TMEがHレベルに活性化されているときにおいて、Hレベルのテストモードアドレス信号TA<0:5>は、ストロボ信号STROBがHレベルとなるタイミングでラッチされ、Hレベルのテスト信号TSIGにデコードされて、テストモードエントリ回路40の外部に出力される。したがって、テスト信号TSIGの生成タイミングを決めるストローブ信号STROBは、テストモードアドレス信号TA<0:5>のすべてが確実にHレベルとなった状態において、LレベルからHレベルに遷移することが求められる。このため、図12(c)に示すように、ストローブ信号STROBの入力端子には、遅延段58を設け、活性化のタイミングをテストモードアドレス信号TA<0:5>の活性化のタイミングから遅らせている。
【0096】
図13は、図12のテストモードエントリ回路40におけるタイミングチャートである。
【0097】
図13に示すように、Hレベルのセット信号SET<0:2>およびLレベルのリセット信号RESET<0:1>によって、Hレベルのテストモードエントリ信号TMEが生成されるとともに、図12(a)の遅延段47で決まる所定期間においてHレベルを示すストローブ信号STROBが生成される。
【0098】
さらに、外部からのアドレス信号A<0:5>は、テストモードエントリ信号TMEがHレベルとなってテストモードに移行すると、ストローブ信号STROBがHレベルとなるタイミングで後段のラッチ回路52でラッチされ、テストモードアドレス信号TA<0:5>に変換される。テストモードアドレス信号TA<0:5>は、図13に示すように、テストモードエントリ信号TMEがHレベルに立上るタイミングでHレベルに遷移する。
【0099】
最後に、テストモードエントリ回路40は、テストモードアドレス信号TA<0:5>をストローブ信号STROBがHレベルとなる期間にラッチして、Hレベルのテスト信号TSIGを生成する。図13に示すように、テスト信号TSIGは、テストモードエントリ信号TMEが活性化されるタイミングよりも遅れて活性化される。この遅延分は、図12(c)の遅延段58を構成するインバータの段数によって決まる。
【0100】
図14は、図11に概略的に示した電源線の配線構造の一例を示す図である。
図14に示すように、アレイ電源発生回路1aのアレイ電源線APLと、周辺電源発生回路5bの周辺電源線CPLとは、NチャネルMOSトランジスタTr5によって電気的に結合される。NチャネルMOSトランジスタTr5のゲートと、昇圧電圧Vppを発生する昇圧回路(図示せず)および接地電位GNDとの間には、トランスファゲート65,66がそれぞれ接続される。
【0101】
トランスファゲート65,66は、それぞれ、図12のテストモードエントリ回路で生成されたテスト信号TSIGとテスト信号の反転信号/TSIGを受ける。
【0102】
トランスファゲート65は、テスト信号TSIGがLレベルに駆動されたタイミングに応答してオンすると、昇圧電圧VppをNチャネルMOSトランジスタTr5のゲートへ伝達する。一方、トランスファゲート66は、テスト信号TSIGがHレベルに駆動されたタイミングに応答してオンすると、接地電位GNDをNチャネルMOSトランジスタTr5のゲートへ伝達する。
【0103】
このようにして、テスト信号TSIGがHレベル(テスト信号/TSIGがLレベル)のとき、すなわちテストモードのときには、トランスファゲート66を介して接地電位GNDがNチャネルMOSトランジスタのゲートに印加されることから、NチャネルMOSトランジスタはオフとなり、アレイ電源線APLと周辺電源線CPLとは非導通状態に駆動される。これによって、アレイ電源発生回路1aと周辺電源発生回路5bとは、独立した電圧の印加が可能となる。
【0104】
これに対して、テスト信号TSIGがLレベル(テスト信号/TSIGがHレベル)のとき、通常動作モードのときには、トランスファゲート65を介して昇圧電圧VppがNチャネルMOSトランジスタTr5のゲートに印加される。したがって、NチャネルMOSトランジスタTr5はオン状態となることから、アレイ電源線APLと周辺電源線CPLとは導通状態に駆動される。これによって、アレイ電源線APLと周辺電源線CPLとは同電位となり、アレイ電源線APLの配線抵抗によるアレイ電源電圧の電圧降下が緩和されることとなる。
【0105】
以上のように、この発明の実施の形態2に従えば、テストモードにエントリするときには、アレイ電源線と周辺電源線との間の接続トランジスタをオフ状態に切り替えることにより、アレイ電源発生回路および周辺電源発生回路はそれぞれ独立した電源電圧の供給が可能となる。
【0106】
なお、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0107】
【発明の効果】
以上のように、この発明に係る半導体記憶装置によれば、アレイ電源電圧と周辺電源電圧との基準電圧が等しいときにおいて、それぞれの電源電圧を伝達するアレイ電源線と周辺電源線とを接続トランジスタを用いて電気的に結合することにより、配線抵抗によるアレイ電源電圧の電圧降下を緩和し、安定したアレイ動作を容易に実現することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に従う半導体記憶装置におけるメモリマットの構成を概略的に示す図である。
【図2】図1に示すアレイ電源発生回路および周辺電源発生回路の構成の一例を示す図である。
【図3】図1の半導体記憶装置のメモリマット内の領域7aにおける電源線の配線構造を模式的に示す図である。
【図4】この発明の実施の形態1に従う半導体記憶装置におけるアレイ電源電圧Vddsの供給方法(図4(a))を、従来の半導体記憶装置における供給方法(図4(b))と比較して模式的に示す図である。
【図5】図4のアレイ電源電圧供給方法においてアレイ電源発生回路からの最遠点でのアレイ電源電圧波形を概略的に示す図である。
【図6】この発明の実施の形態1に従う半導体記憶装置のセンスアンプおよびその周辺部の構成を示す図である。
【図7】図6に示すPチャネルMOSトランジスタTr9の断面構造を示す図である。
【図8】グローバル入出力線GIO,/GIOのプリチャージ時にPチャネルMOSトランジスタTr9で生じる不具合を説明するための模式図(図8(a))およびグローバル入出力線GIO,/GIOの電圧波形図(図8(b))である。
【図9】この発明の実施の形態2に従う半導体記憶装置における1つのメモリアレイブロックMB#nおよび周辺回路の構成を概略的に示す図である。
【図10】この発明の実施の形態2に従うメモリマットの構成を概略的に示す図である。
【図11】図10に示す領域7aにおける電源線の配線構造を概略的に示す図である。
【図12】テストモードエントリ回路40の一例の構成を示す図である。
【図13】図12のテストモードエントリ回路40におけるタイミングチャートである。
【図14】図11に概略的に示した電源線の配線構造の一例を示す図である。
【符号の説明】
MB#1〜MB#4 メモリアレイブロック、1a,1b,1c〜4a,4b,4c アレイ電源発生回路、5a,5b,5c 周辺電源発生回路、6 外部電源回路、8 昇圧回路、9 昇圧電源線、10 接地電源線、11 外部電源ノード、12 アレイ(または周辺)電源ノード、20,21 P+拡散領域、22 チャネル形成領域、23 絶縁膜、24 ゲート電極、25 N+拡散領域、30 メモリアレイブロック、31 センスアンプ、32 プリアンプ&ライトドライバ、33 ロウデコーダ&ワードドライバ、34 アドレスバッファ回路、35 制御回路&モードレジスタ、36 クロックバッファ回路、37 制御信号バッファ回路、38 入力バッファ回路、39 出力バッファ回路、40 テストモードエントリ回路、41,48,59 2入力AND回路、42 3入力AND回路、43,44,49,60 2入力NAND回路、45,612入力OR回路、46,51,53,54,55,64 インバータ、47,58 遅延段、50,65,66 トランスファゲート、52,63 ラッチ回路、56,57 3入力NAND回路、100 メモリマット、APL アレイ電源線、CPL 周辺電源線、EPL 外部電源線、Tr1〜Tr6 NチャネルMOSトランジスタ、Tr7〜Tr11 PチャネルMOSトランジスタ、COM 比較器、MC メモリセル、SW1,SW2 スイッチ。
Claims (5)
- 各々が行列状に配列される複数のメモリセルを有する複数のメモリブロックを含むメモリアレイを備え、
各前記メモリブロックに対応して設けられ、第1の基準電圧に基づいて、前記複数のメモリセルへ伝達されるアレイ電源電圧を生成するためのアレイ電源発生回路と、
前記アレイ電源電圧を前記メモリブロックに供給するためのアレイ電源線と、
各前記メモリブロックに対応して設けられ、前記第1の基準電圧と同電位の第2の基準電圧に基づいて、各前記メモリブロックに関連する周辺回路に対する電源電圧を生成するための周辺電源発生回路と、
前記周辺回路に対する電源電圧を前記周辺回路に供給するための周辺電源線と、
前記アレイ電源線を前記周辺電源線と電気的に結合するためのスイッチ回路とを含む、半導体記憶装置。 - 前記アレイ電源発生回路は、対応する前記メモリブロックの第1の方向についての周辺領域内に配置され、前記アレイ電源線を前記メモリブロック上にわたって第1の方向と直交する第2の方向に延在して配設し、
前記周辺電源発生回路は、対応する前記メモリブロックの第2の方向についての周辺領域内に配置され、前記周辺電源線を前記メモリブロックの外部にわたって第1の方向に延在して配設し、
前記スイッチ回路は、隣接する前記メモリブロックの間であって、前記アレイ電源線と前記周辺電源線とが交差する領域に配置される、請求項1に記載の半導体記憶装置。 - 前記スイッチ回路は、前記アレイ電源線と前記周辺電源線との間に電気的に結合されるNチャネル電界効果型トランジスタを含み、
前記Nチャネル電界効果型トランジスタのゲートには、昇圧電圧が印加される、請求項1に記載の半導体記憶装置。 - 前記スイッチ回路は、前記アレイ電源線と前記周辺電源線との間に電気的に結合されるPチャネル電界効果型トランジスタを含み、
前記Pチャネル電界効果型トランジスタのゲートには、接地電圧が印加される、請求項1に記載の半導体記憶装置。 - テストモードにエントリするためのテスト信号を生成するためのテストモードエントリ回路をさらに備え、
前記スイッチ回路は、前記テスト信号の活性/非活性化に応答してスイッチング動作を行ない、選択的に前記アレイ電源線と前記周辺電源線との間を電気的に結合する、請求項1に記載の半導体記憶装置。
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