TWI584302B - 用於半導體記憶體的控制裝置 - Google Patents

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TWI584302B
TWI584302B TW105125932A TW105125932A TWI584302B TW I584302 B TWI584302 B TW I584302B TW 105125932 A TW105125932 A TW 105125932A TW 105125932 A TW105125932 A TW 105125932A TW I584302 B TWI584302 B TW I584302B
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連南鈞
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Description

用於半導體記憶體的控制裝置
本發明是有關於一種裝置，特別是指一種用於一半導體記憶體的控制裝置。
參閱圖1，習知控制裝置11用於控制一半導體記憶體12。該半導體記憶體12包括一感測放大電路121及一記憶體單元陣列122。該記憶體單元陣列122包括複數個各自電連接該感測放大電路121且用來傳送一數據信號的位元線BL1~BLm、BLB1~BLBm，及複數間隔排列且互不電連接並各自用來傳送一切換信號的字元線(圖未式)。該控制裝置11用來產生一驅動控制信號vc，並將該驅動控制信號vc輸出至該感測放大電路121。該感測放大電路121根據該驅動控制信號vc感應及放大該等位元線BL1~BLm、BLB1~BLBm所傳送的該等數據信號，並產生一數據輸出vd。該控制裝置11包括一虛擬記憶體單元陣列111、一電晶體112、一控制電路113及一反相器114。
該虛擬記憶體單元陣列111及該電晶體112組合成一追蹤胞(tracking cell)，並用來模擬該記憶體單元陣列122被讀取時的行為模式，且藉由時序追蹤(timing tracking)來監控該記憶體單元陣列122的變化。該虛擬記憶體單元陣列111用來接收一預充電電壓信號vp，並據以產生一輸出信號vb。該電晶體112具有一接收該輸出信號vb的第一端、一接地的第二端，及一接收一控制信號TWL的控制端，該電晶體112根據該控制信號TWL而導通或不導通。該反相器114接收該輸出信號vb，並據以產生及輸出該驅動控制信號vc。該控制電路113電連接該電晶體112之該控制端及該反相器114，用來模擬該記憶體單元陣列122中該等字元線之該等切換信號為高邏輯準位時的行為模式，並產生該控制信號TWL。該控制電路113還接收來自該反相器114之該驅動控制信號vc，並根據該驅動控制信號vc來將該控制信號TWL的準位由高邏輯準位轉變成低邏輯準位。
參閱圖1、圖2，顯示當該控制裝置11及該半導體記憶體12的製程特性為一慢速-慢速(NMOS-Slow PMOS-Slow，NSPS)的角落(corner)型態時部份信號間的變化。參數VBL1、VBLB1分別為該等位元線BL1、BLB1所傳送的該等數據信號的一電位，參數V1為該等電位VBL1、VBLB1間的一電位差。操作時，該虛擬記憶體單元陣列111先根據該預充電電壓信號vp進行充 電，使得該輸出信號vb的電壓上升。當該電晶體112根據該控制信號TWL導通時，該輸出信號vb的電壓開始下降，且當該輸出信號vb的電壓小於或等於一預設值(即，該反相器114之一觸發點的電壓值)時，該驅動控制信號vc的準位由低邏輯準位轉變成高邏輯準位(即，時間點t2)，同時該控制電路113根據該驅動控制信號vc將該控制信號TWL的準位由高邏輯準位轉變成低邏輯準位，以致該電晶體112根據該控制信號TWL而不導通，且該虛擬記憶體單元陣列111繼續根據該預充電電壓信號vp進行充電。需注意的是，該電位差V1為驅動該感測放大電路121進行感測時所需的基本電位差，以確保該感測放大電路121可以正常運作。
參閱圖1、圖3，顯示當該控制裝置11及該半導體記憶體12的製程特性為一慢速-快速(NMOS-Slow PMOS-Fast，NSPF)的角落型態時部份信號間的變化。參數V2為該等電位VBL1、VBLB1間的一電位差。在NSPF角落型態下，由於該控制裝置11及該半導體記憶體12中的P型金氧半場效電晶體(圖未示)的速度為快速，使得在時間點t1時，該驅動控制信號vc就由低邏輯準位轉變成高邏輯準位(即，該控制裝置11提早驅動該感測放大電路111)，造成該等電位VBL1、VBLB1間的該電位差V2小於該電位差V1(見圖2)。也就是說，該控制裝置11在不同製程變異下，該等電位差V1、V2之間的變化差異大。因此，在NSPF角落型態下， 為使該電位差V2的大小相同(或近似)於該電位差V1的大小，必需另外調整習知控制裝置11，使該驅動控制信號vc由低邏輯準位轉變成高邏輯準位的時間延後(即，由時間點t1延至時間點t2)。
然而，若將NSPF角落型態下的該驅動控制信號vc由低邏輯準位轉變成高邏輯準位的時間延後，會造成在NSPS角落型態下，該驅動控制信號vc的準位由低邏輯準位轉變成高邏輯準位的時間也跟著往後延，使得該控制裝置11在NSPS角落型態下會更慢驅動該感測放大電路111進行感測，導致該半導體記憶體12的操作速度變慢。因此，習知控制裝置11仍有改進的空間。
因此，本發明之第一目的，即在提供一種可使半導體記憶體的操作速度變快的控制裝置。
於是，本發明控制裝置，適用於一半導體記憶體，該半導體記憶體包括一感測放大電路及一傳送複數個數據信號至該感測放大電路的記憶體單元陣列。該控制裝置包含一第一虛擬記憶體單元陣列、一調整電路、一第一電晶體、一反相器及一控制電路。
該第一虛擬記憶體單元陣列用來接收一預充電電壓信號，並據以產生一輸出信號。
該調整電路具有一電連接該第一虛擬記憶體單元陣列以接收該輸出信號的第一端及一第二端，該調整電路根據該輸出信號，在該第二端，輸出一調整信號。
該第一電晶體具有一電連接該調整電路之該第二端以接收該調整信號的第一端、一接地的第二端，及一接收一控制信號的控制端，該第一電晶體根據該控制信號而導通或不導通。
該反相器具有一電連接該調整電路以接收該調整信號的輸入端及一輸出端，該反相器根據該調整信號，在該輸出端產生一驅動控制信號，並將該驅動控制信號輸出至該感測放大電路，以致該感測放大電路根據該驅動控制信號感應及放大該等數據信號並輸出。
該控制電路電連接該第一電晶體之該控制端及該反相器之該輸出端，用來產生該控制信號，並將該控制信號輸出至該第一電晶體，且該控制電路還接收來自該反相器之該輸出端之該驅動控制信號，並於一預定時間後，根據該驅動控制信號將該控制信號的準位由高邏輯準位轉變成低邏輯準位。
本發明之第二目的，即在提供一種可使半導體記憶體的操作速度變快的控制裝置。
該控制裝置適用於一半導體記憶體，該半導體記憶體包括一感測放大電路及一傳送複數個數據信號至該感測放大電路 的記憶體單元陣列。該控制裝置包含一第一虛擬記憶體單元陣列、一調整電路、一第一電晶體、一反相器及一控制電路。
該第一虛擬記憶體單元陣列用來接收一預充電電壓信號，並據以產生一輸出信號。
該調整電路用來產生一調整信號。
該第一電晶體具有一電連接該第一虛擬記憶體單元陣列及該調整電路以分別接收該輸出信號及該調整信號的第一端、一接地的第二端，及一接收一控制信號的控制端，該第一電晶體根據該控制信號而導通或不導通。
該反相器具有一電連接該第一虛擬記憶體單元陣列及該調整電路以分別接收該輸出信號及該調整信號的輸入端及一輸出端，該反相器根據該輸出信號及該調整信號，在該輸出端產生一驅動控制信號，並將該驅動控制信號輸出至該感測放大電路，以致該感測放大電路根據該驅動控制信號感應及放大該等數據信號並輸出。
該控制電路電連接該第一電晶體之該控制端及該反相器之該輸出端，用來產生該控制信號，並將該控制信號輸出至該第一電晶體，且該控制電路還接收來自該反相器之該輸出端之該驅動控制信號，並於一預定時間後，根據該驅動控制信號將該控制信號的準位由高邏輯準位轉變成低邏輯準位。
2、2a‧‧‧控制裝置
21‧‧‧第一虛擬記憶體單元陣列
211‧‧‧記憶體單元
22‧‧‧第一電晶體
23‧‧‧調整電路
231‧‧‧第二電晶體
232‧‧‧第三電晶體
233‧‧‧第四電晶體
24‧‧‧控制電路
25‧‧‧反相器
26‧‧‧控制信號產生電路
23a‧‧‧調整電路
234‧‧‧第二虛擬記憶體單元陣列
235‧‧‧第二電晶體
2b‧‧‧控制裝置
23b‧‧‧調整電路
236‧‧‧充電開關單元
237‧‧‧放電開關單元
238‧‧‧充電電晶體
239‧‧‧充電電流源
240‧‧‧放電電晶體
241‧‧‧放電電流源
3‧‧‧半導體記憶體
31‧‧‧感測放大電路
32‧‧‧記憶體單元陣列
321‧‧‧記憶體單元
BL1‧‧‧位元線
BL2‧‧‧位元線
BLm‧‧‧位元線
BLB1‧‧‧位元線
BLB2‧‧‧位元線
BLBm‧‧‧位元線
Ci1‧‧‧第一控制輸入信號
Ci2‧‧‧第二控制輸入信號
TWL‧‧‧控制信號
I1‧‧‧充電電流
I2‧‧‧放電電流
N1‧‧‧第一端
t‧‧‧時間
t0‧‧‧預定時間
t1‧‧‧時間點
t2‧‧‧時間點
t1~t4‧‧‧時間點
V11‧‧‧電位差
V12‧‧‧電位差
Vb‧‧‧輸出信號
Vc‧‧‧驅動控制信號
Vbc‧‧‧偏壓控制信號
Vd‧‧‧數據輸出
Vo‧‧‧調整信號
Vp‧‧‧預充電電壓信號
Vt‧‧‧預設值
VBL1‧‧‧電位
VBLB1‧‧‧電位
VDD‧‧‧直流偏壓
VN1‧‧‧第一端的電位
WL1‧‧‧字元線
WL2‧‧‧字元線
WL3‧‧‧字元線
WLn‧‧‧字元線
本發明之其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中：圖1是一電路方塊圖，說明一習知適用於一半導體記憶體的控制裝置；圖2是一時序圖，說明該控制裝置及該半導體記憶體操作在一慢速-慢速的角落型態；圖3是一時序圖，說明該控制裝置及該半導體記憶體操作在一慢速-快速的角落型態；圖4是一電路方塊圖，說明本發明適用於一半導體記憶體之一控制裝置的第一實施例；圖5是一時序圖，說明該第一實施例操作在一慢速-快速的角落型態；圖6是一電路方塊圖，說明本發明控制裝置的第二實施例；圖7是一電路方塊圖，說明本發明控制裝置的第三實施例；及圖8是一時序圖，說明該第三實施例操作在一慢速-快速的角落型態。
在本發明被詳細描述之前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
<第一實施例>
參閱圖4，本發明控制裝置2的第一實施例適用於控制一半導體記憶體3。該半導體記憶體3包括一感測放大電路31及一記憶體單元陣列32。該記憶體單元陣列32包括複數個間隔排列且互不電連接的位元線BL1~BLm、BLB1~BLBm、複數個間隔排列且互不電連接的字元線WL1~WLn及複數個記憶體單元321。該等位元線BL1~BLm、BLB1~BLBm中之每一者電連該感測放大電路31且用來傳送一數據信號。該等字元線WL1~WLn與該等位元線BL1~BLm、BLB1~BLBm相互交錯且互不電連接，該等字元線WL1~WLn中之每一者用來傳送一切換信號。該等記憶體單元321呈陣列排列於該等位元線BL1~BLm、BLB1~BLBm與該等字元線WL1~WLn間，並分別電連接該等位元線BL1~BLm、BLB1~BLBm與該等字元線WL1~WLn，且各自受該切換信號控制以輸出該數據信號。在此實施例中，該控制裝置2包含一第一虛擬記憶體單元陣列(Dummy Memory Cell Array)21、一第一電晶體22、一調整電路23、一控制電路24及一反相器25。
該第一虛擬記憶體單元陣列21及該第一電晶體22組合成一追蹤胞(tracking cell)，並用來模擬該記憶體單元陣列32被讀 取時的行為模式，且藉由時序追蹤(timing tracking)來監控該記憶體單元陣列32的變化。該第一虛擬記憶體單元陣列21用來接收一預充電(precgarge)電壓信號Vp，並據以產生一輸出信號Vb。該第一虛擬記憶體單元陣列21包括複數個串聯連接的記憶體單元211。該等記憶體單元211、321中的每一者為一包括六個電晶體(圖未示)的靜態隨機存取記憶體(Static Random Access Memory，SRAM)，該靜態隨機存取記憶體的電路配置為本技術領域中具有通常知識者所熟知，為簡潔起見，於此不在贅述。
該第一電晶體22具有一接收一調整信號Vo的第一端N1、一接地的第二端，及一接收一控制信號TWL的控制端，該第一電晶體22根據該控制信號TWL而導通或不導通。在此實施例中，該第一電晶體22為一N型金氧半場效電晶體，該N型金氧半場效電晶體的汲極、源極及閘極分別為該第一電晶體22的該第一端、該第二端及該控制端。
該調整電路23具有一電連接該第一虛擬記憶體單元陣列21以接收該輸出信號Vb的第一端，及一電連接該第一電晶體22之該第一端N1的第二端。該調整電路23根據該輸出信號Vb，在其該第二端，輸出該調整信號Vo。在此實施例中，該調整電路23包括第二至第四電晶體231~233，該等第二至第四電晶體231~233中之每一者具有一第一端、一第二端及一控制端。
該第二電晶體231之該等第一與第二端分別電連接該調整電路23之該等第一與第二端，且該第二電晶體231之該控制端接收一偏壓控制信號Vbc，以致該第二電晶體231根據該偏壓控制信號Vbc而導通或不導通。該第三電晶體232之該第二端電連接該第二電晶體231之該控制端，且該第三電晶體232之該第一端與該控制端彼此電連接並用來接收一直流偏壓VDD，該第三電晶體232根據該直流偏壓VDD而導通或不導通。該第四電晶體233之該第一端電連接該第三電晶體232之該第二端，該第四電晶體233之該第二端與該控制端電連接至地。該第四電晶體233之該第一端的電位作為該偏壓控制信號Vbc。在此實施例中，該等第二及第四電晶體231、233中之每一者為一P型金氧半場效電晶體，該P型金氧半場效電晶體的源極、汲極及閘極分別為該等第二及第四電晶體231、233中之每一者的該第一端、該第二端及該控制端。該第三電晶體232為一N型金氧半場效電晶體，該N型金氧半場效電晶體的汲極、源極及閘極分別為該第三電晶體232的該第一端、該第二端及該控制端。
該反相器25具有一電連接該調整電路23以接收該調整信號Vo的輸入端及一輸出端。該反相器25根據該調整信號Vo，在其該輸出端產生一驅動控制信號Vc，並將該驅動控制信號Vc輸出至該感測放大電路31，以致該感測放大電路31根據該驅動控制信 號Vc感應及放大該等位元線BL1~BLm、BLB1~BLBm所傳送的該等數據信號，並產生一數據輸出Vd。
該控制電路24電連接該第一電晶體22之該控制端及該反相器25之該輸出端，用來模擬該記憶體單元陣列32中該等字元線WL1~WLn之該等切換信號為高邏輯準位時的行為模式，並產生該控制信號TWL，且將該控制信號TWL輸出至該第一電晶體22之該控制端。該控制電路24還接收來自該反相器25之該輸出端之該驅動控制信號Vc，並於一預定時間後，根據該驅動控制信號Vc將該控制信號TWL的準位由高邏輯準位轉變成低邏輯準位。舉例來說，操作時，該控制信號TWL的準位為高邏輯準位，且該驅動控制信號Vc的準位為低邏輯準位，當該驅動控制信號Vc的準位由低邏輯準位轉變成高邏輯準位後，該控制電路24於該預定時間後，根據該驅動控制信號Vc將該控制信號TWL的準位由高邏輯準位轉變成低邏輯準位。
參閱圖4、圖5，圖5顯示當該控制裝置2及該半導體記憶體3的製程特性為一慢速-快速(NMOS-Slow PMOS-Fast，NSPF)的角落(corner)型態時部份信號間的變化。參數VBL1、VBLB1分別為該等位元線BL1、BLB1所傳送的該等數據信號的一電位，參數V11為該等電位VBL1、VBLB1間的一電位差，參數t為時間，參數t0為該預定時間。操作時，該第一虛擬記憶體單元陣 列21先根據該預充電電壓信號Vp進行充電，使得該輸出信號Vb的電壓上升，且該調整電路23根據該輸出信號Vb輸出該調整信號Vo。當該第一電晶體22根據該控制信號TWL導通時，該調整信號Vo的電壓開始下降，且當該調整信號Vo的電壓小於或等於一預設值(即，該反相器25之一觸發點的電壓值)時，該驅動控制信號Vc的準位由低邏輯準位轉變成高邏輯準位，以驅動該感測放大電路31進行感測。同時，該控制電路24於該預定時間t0後，根據該驅動控制信號Vc將該控制信號TWL的準位由高邏輯準位轉變成低邏輯準位，以致該第一電晶體22根據該控制信號TWL而不導通，且該第一虛擬記憶體單元陣列21繼續根據該預充電電壓信號Vp進行充電。須說明的是，該調整信號Vo的電壓小於該預設值後(即，時間點t2)，由於一P型金氧半場效電晶體(圖未示，電連接在該反相器25之該輸入端與該第一電晶體22的該第一端N1間)會接收一預充電信號，且該P型金氧半場效電晶體的尺寸大於該第一電晶體22，因此，在該預定時間t0區間，該預充電信號會使該調整信號Vo的電壓上升。
相較於慢速-慢速(NMOS-Slow PMOS-Slow，NSPS)的角落型態，由於在NSPF角落型態下，該偏壓控制信號Vbc的電壓小於在NSPS角落型態下該偏壓控制信號Vbc的電壓，因此該第二電晶體231導通後其該等第一與第二端間的一導通電阻較小，以 致流經該第二電晶體231之該等第一與第二端間的一電流變大，使得該第一虛擬記憶體單元陣列21所具有的一電容量增加(即，該第一虛擬記憶體單元陣列21在進行充電時所儲存的電量變多)。在此情況下，當該第一電晶體22導通後，在時間點t2，該調整信號Vo的電壓才會下降至小於或等於該預設值，同時該驅動控制信號Vc的準位才由低邏輯準位轉變成高邏輯準位(相較於圖3，在NSPF角落型態下習知控制裝置11是在時間點t1就轉變成高邏輯準位)，使得該電位差V11的大小相同(或近似)於該電位差V1(見圖2)的大小，確保該感測放大電路31可以正常運作。藉此，在NSPF角落型態下，本發明控制裝置2不需另外將該驅動控制信號Vc由低邏輯準位轉變成高邏輯準位的時間延後，使得在NSPS角落型態下，該驅動控制信號Vc的準位由低邏輯準位轉變成高邏輯準位的時間也不需跟著延後，因此該半導體記憶體3相較於習知該半導體記憶體12(見圖1)具有較快的操作速度。
此外，當該控制裝置2及該半導體記憶體3的製程特性為一快速-慢速(NMOS-Fast PMOS-Slow，NFPS)的角落型態時，由於該偏壓控制信號Vbc的電壓上升，因此該第二電晶體231的該導通電阻變大，以致流經該第二電晶體231之該等第一與第二端間的該電流變小，使得該第一虛擬記憶體單元陣列21所具有的該電容量減少(即，該第一虛擬記憶體單元陣列21在進行充電時所儲 存的電量變少)。在此情況下，當該第一電晶體22導通時，該調整信號Vo的電壓下降至小於或等於該預設值的時間變短，使得該控制裝置2可以提早驅動該感測放大電路31。
<第二實施例>
參閱圖6，本發明控制裝置2a之第二實施例與第一實施例相似，二者不同之處在於：此實施例中，以一調整電路23a取代第一實施例中的該調整電路23(見圖4)，該調整電路23a用來產生該調整信號Vo；該第一電晶體22之該第一端N1係電連接該第一虛擬記憶體單元陣列21及該調整電路23a以分別接收該輸出信號Vb及該調整信號Vo；該反相器25的該輸入端電連接該第一虛擬記憶體單元陣列21及該調整電路23a以分別接收該輸出信號Vb及該調整信號Vo，且根據該輸出信號Vb及該調整信號Vo，在其該輸出端產生及輸出該驅動控制信號Vc。
在此實施例中，該調整電路23a包括一第二虛擬記憶體單元陣列234及一第二電晶體235。該第二虛擬記憶體單元陣列234具有一接收該預充電電壓信號Vp的第一端及一第二端。該第二虛擬記憶體單元陣列234的操作及電路配置與該第一虛擬記憶體單元陣列21相似，為簡潔起見，於此不在贅述。該第二電晶體235具有一電連接在該第二虛擬記憶體單元陣列234之該第二端的第一端、一輸出該調整信號Vo的第二端，及一接地的控制端。該第二電晶 體235為一P型金氧半場效電晶體，該P型金氧半場效電晶體的源極、汲極及閘極分別為該第二電晶體235的該第一端、該第二端及該控制端。
在此實施例中，該控制裝置2a及該半導體記憶體3的製程特性在NSPF角落型態時部份信號間的變化相似於圖5。操作時，該等第一及第二虛擬記憶體單元陣列21、234先根據該預充電電壓信號Vp進行充電，使得該第一電晶體22之該第一端N1的電位上升。當該第一電晶體22根據該控制信號TWL導通時，該第一端N1的電位(對應圖5之調整信號Vo的波形)開始下降，且當該第一端N1的電位大小小於或等於該預設值時，該驅動控制信號Vc的準位由低邏輯準位轉變成高邏輯準位。接著，當該驅動控制信號Vc的準位由低邏輯準位轉變成高邏輯準位時，該控制電路24於該預定時間後，根據該驅動控制信號Vc將該控制信號TWL的準位由高邏輯準位轉變成低邏輯準位，以致該第一電晶體22根據該控制信號TWL而不導通，且該等第一及第二虛擬記憶體單元陣列21、234繼續根據該預充電電壓信號Vp進行充電。
為方便說明起見，當該控制裝置2及該半導體記憶體3的製程特性為NSPS角落型態時，定義參數r1為此時該第二電晶體235導通後其該等第一與第二端間的一導通電阻值，定義參數i1為此時流經該第二電晶體235的一電流值(即，該調整信號Vo的一電 流值)，定義參數q1為此時該等第一及第二虛擬記憶體單元陣列21、234各自儲存的電量的一電量和。當該控制裝置2及該半導體記憶體3的製程特性為NSPF角落型態時，定義參數r2為此時該第二電晶體235導通後其該等第一與第二端間的一導通電阻值，定義參數i2為此時流經該第二電晶體235的一電流值，定義參數q2為此時該等第一及第二虛擬記憶體單元陣列21、234各自儲存的電量的一電量和。
由於該導通電阻值r2小於該導通電阻值r1，因此該電流值i2大於該電流值i1，且在NSPS角落型態及NSPF角落型態時流經該第一虛擬記憶體單元陣列21的電流近似，使得該電量q2會大於該電量q1。因此，相較於NSPS角落型態，在NSPF角落型態下，該第一端N1的該電位下降至小於或等於該預設值的時間會變長，使得該等位元線BL1、BLB1之該等電位VBL1、VBLB1間的一電位差變大至足夠使該感測放大電路31可以正常運作。藉此，本發明控制裝置2a不需為了增加NSPF角落型態下的該電位差而另外將該驅動控制信號Vc由低邏輯準位轉變成高邏輯準位的時間延後，因此該半導體記憶體3相較於習知該半導體記憶體12(見圖1)具有較快的操作速度。
<第三實施例>
參閱圖7，本發明控制裝置2b之第三實施例與第二實施例相似，二者不同之處在於：此實施例中，以一調整電路23b取代第二實施例中的該調整電路23a(見圖6)，且該控制裝置2b還包含一用來產生第一及第二控制輸入信號Ci1、Ci2的控制信號產生電路26。
在此實施例中，該調整電路23b包括一充電開關單元236及一放電開關單元237。
該充電開關單元236具有一接收該第一控制輸入信號Ci1的第一端及一第二端，該充電開關單元236根據該第一控制輸入信號Ci1允許一充電電流I1經由其該第二端流出。該充電開關單元236包括一充電電晶體238及一充電電流源239。該充電電晶體238具有一第一端、一電連接該充電開關單元236之該第二端的第二端，及一接收該第一控制輸入信號Ci1的控制端，該充電電晶體238受該第一控制輸入信號Ci1控制而導通或不導通。該充電電晶體238之該第二端的電位作為該調整信號Vo。該充電電流源239電連接該充電電晶體238的該第一端，並產生該充電電流I1。
該放電開關單元237具有一接收該第二控制輸入信號Ci2的第一端、一接地的第二端，及一電連接該充電開關單元236的該第二端的第三端，該放電開關單元237根據該第二控制輸入信號Ci2允許一放電電流I2自其該第三端經由其該第二端流入地。該 放電開關單元237包括一放電電晶體240及一放電電流源241。該放電電晶體240具有一電連接該放電開關單元237之該第三端的第一端、一第二端，及一接收該第二控制輸入信號Ci2的控制端，該放電電晶體240受該第二控制輸入信號Ci2控制而導通或不導通。該放電電流源241電連接在該放電電晶體240之該第二端與該放電開關單元237之該第二端之間。
需注意的是，該充電電晶體238為一P型金氧半場效電晶體，該P型金氧半場效電晶體的源極、汲極及閘極分別為該充電電晶體238的該第一端、該第二端及該控制端。該放電電晶體240為一N型金氧半場效電晶體，該N型金氧半場效電晶體的汲極、源極及閘極分別為該放電電晶體240的該第一端、該第二端及該控制端。
參閱圖7、圖8，圖8顯示當該控制裝置2b及該半導體記憶體3(見圖4)的製程特性為NSPF角落型態時部份信號間的變化。參數VBL1、VBLB1分別為該等位元線BL1、BLB1所傳送的該等數據信號的一電位，參數V12為該等電位VBL1、VBLB1間的一電位差，參數t為時間，參數t0為該預定時間，參數VN1為該第一電晶體22之該第一端N1的電位，參數Vt為該預設值(即，該反相器25之該觸發點的電壓值)。操作時，在時間點0~t1時，該第一虛擬記憶體單元陣列21已先根據該預充電電壓信號Vp進行充電，使得該 電位VN1大於該預設值Vt且小於該直流偏壓VDD。接著，在時間點t1~t2時，該充電電晶體238根據該第一控制輸入信號Ci1而導通，該放電電晶體240根據該第二控制輸入信號Ci2而不導通，且該第一電晶體22之該第一端N1接收該充電電流I1，以致該電位VN1持續上升。在時間點t2~t3時，該充電電晶體238根據該第一控制輸入信號Ci1而不導通，該放電電晶體240根據該第二控制輸入信號Ci2而導通時，該放電電流I2經由該放電開關單元237之該第二端流入地，以致該電位VN1開始下降。在時間點t3~t4時，該第一電晶體22根據該控制信號TWL導通，使得該電位VN1持續下降，且當該電位VN1的大小小於或等於該預設值Vt時，該驅動控制信號Vc的準位由低邏輯準位轉變成高邏輯準位。接著，當該驅動控制信號Vc的準位由低邏輯準位轉變成高邏輯準位時，該控制電路24於該預定時間t0後，根據該驅動控制信號Vc將該控制信號TWL的準位由高邏輯準位轉變成低邏輯準位，以致該第一電晶體22根據該控制信號TWL而不導通。
需注意的是，相較於在NSPS角落型態下，該充電電流I1的大小與該放電電流I2的大小近似，而在NSPF角落型態下，該充電電流I1的大小大於該放電電流I2的大小，以致該第一虛擬記憶體單元陣列21在NSPF角落型態下所儲存的電量較多。因此，該電位VN1下降至小於或等於該預設值Vt的時間增加，使得該電位差 V12的大小足夠使該感測放大電路31可以正常運作。藉此，在NSPF角落型態下，本發明控制裝置2b不需為了增加該電位差V12而另外將該驅動控制信號Vc由低邏輯準位轉變成高邏輯準位的時間延後，因此該半導體記憶體3相較於習知該半導體記憶體12(見圖1)具有較快的操作速度。
綜上所述，在NSPF角落型態下，本發明藉由該等調整電路23、23a、23b調整該第一電晶體22之該第一端N1所接收到的信號，使得當該第一電晶體22導通時，該調整信號Vo的電壓或該第一端N1的電位下降至小於或等於該預設值的時間增加，以致該等電位VBL1、VBLB1間的該電位差V11(V12)變大，使得本發明該等控制裝置2、2a、2b不需額外將該驅動控制信號Vc由低邏輯準位轉變成高邏輯準位的時間延後，藉此在NSPS角落型態下，該驅動控制信號Vc的準位由低邏輯準位轉變成高邏輯準位的時間也不需跟著延後，因而該半導體記憶體3具有較快的操作速度。
惟以上所述者，僅為本發明之實施例而已，當不能以此限定本發明實施之範圍，凡是依本發明申請專利範圍及專利說明書內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
2‧‧‧控制裝置
21‧‧‧第一虛擬記憶體單元陣列
211‧‧‧記憶體單元
22‧‧‧第一電晶體
23‧‧‧調整電路
231‧‧‧第二電晶體
232‧‧‧第三電晶體
233‧‧‧第四電晶體
24‧‧‧控制電路
25‧‧‧反相器
3‧‧‧半導體記憶體
31‧‧‧感測放大電路
32‧‧‧記憶體單元陣列
321‧‧‧記憶體單元
BL1‧‧‧位元線
BL2‧‧‧位元線
BLm‧‧‧位元線
BLB1‧‧‧位元線
BLB2‧‧‧位元線
BLBm‧‧‧位元線
TWL‧‧‧控制信號
N1‧‧‧第一端
Vb‧‧‧輸出信號
Vc‧‧‧驅動控制信號
Vbc‧‧‧偏壓控制信號
Vd‧‧‧數據輸出
Vo‧‧‧調整信號
Vp‧‧‧預充電電壓信號
VDD‧‧‧直流偏壓
WL 1‧‧‧字元線
WL 2‧‧‧字元線
WL 3‧‧‧字元線
WL n‧‧‧字元線

Claims (10)

  1. 一種控制裝置，適用於一半導體記憶體，該半導體記憶體包括一感測放大電路及一傳送複數個數據信號至該感測放大電路的記憶體單元陣列，該控制裝置包含：一第一虛擬記憶體單元陣列，用來接收一預充電電壓信號，並據以產生一輸出信號；一調整電路，具有一電連接該第一虛擬記憶體單元陣列以接收該輸出信號的第一端及一第二端，該調整電路根據該輸出信號，在該第二端，輸出一調整信號；一第一電晶體，具有一電連接該調整電路之該第二端以接收該調整信號的第一端、一接地的第二端，及一接收一控制信號的控制端，該第一電晶體根據該控制信號而導通或不導通；一反相器，具有一電連接該調整電路以接收該調整信號的輸入端及一輸出端，該反相器根據該調整信號，在該輸出端產生一驅動控制信號，並將該驅動控制信號輸出至該感測放大電路，以致該感測放大電路根據該驅動控制信號感應及放大該等數據信號並輸出；及一控制電路，電連接該第一電晶體之該控制端及該反相器之該輸出端，用來產生該控制信號，並將該控制信號輸出至該第一電晶體之該控制端，且該控制電路還接收來自該反相器之該輸出端之該驅動控制信號，並於一預定時間後，根據該驅動控制信號將該控制信號的準位由高邏輯準位轉變成低邏輯準位。
  2. 如請求項1所述的控制裝置，其中，該調整電路包括：一第二電晶體，電連接在該調整電路之該等第一與第二端之間，且具有一接收一偏壓控制信號的控制端，該第二電晶體根據該偏壓控制信號而導通或不導通；一第三電晶體，具有一第一端、一電連接該第二電晶體之該控制端的第二端及一控制端，該第一端及該控制端彼此電連接且用來接收一直流偏壓，該第三電晶體根據該直流偏壓而導通或不導通；及一第四電晶體，具有一電連接該第三電晶體之該第二端的第一端，及電連接至地的一第二端與一控制端，該第四電晶體之該第一端的電位作為該偏壓控制信號。
  3. 如請求項2所述的控制裝置，其中，該等第一及第三電晶體中之每一者為一N型金氧半場效電晶體，該等第二及第四電晶體中之每一者為一P型金氧半場效電晶體。
  4. 一種控制裝置，適用於一半導體記憶體，該半導體記憶體包括一感測放大電路及一傳送複數個數據信號至該感測放大電路的記憶體單元陣列，該控制裝置包含：一第一虛擬記憶體單元陣列，用來接收一預充電電壓信號，並據以產生一輸出信號；一調整電路，用來產生一調整信號；一第一電晶體，具有一電連接該第一虛擬記憶體單元陣列及該調整電路以分別接收該輸出信號及該調整信號的第一端、一接地的第二端，及一接收一控制信號的控制端，該第一電晶體根據該控制信號而導通或不導通； 一反相器，具有一電連接該第一虛擬記憶體單元陣列及該調整電路以分別接收該輸出信號及該調整信號的輸入端及一輸出端，該反相器根據該輸出信號及該調整信號，在該輸出端產生一驅動控制信號，並將該驅動控制信號輸出至該感測放大電路，以致該感測放大電路根據該驅動控制信號感應及放大該等數據信號並輸出；及一控制電路，電連接該第一電晶體之該控制端及該反相器之該輸出端，用來產生該控制信號，並將該控制信號輸出至該第一電晶體之該控制端，且該控制電路還接收來自該反相器之該輸出端之該驅動控制信號，並於一預定時間後，根據該驅動控制信號將該控制信號的準位由高邏輯準位轉變成低邏輯準位。
  5. 如請求項4所述的控制裝置，其中，該調整電路包括：一第二虛擬記憶體單元陣列，具有一接收該預充電電壓信號的第一端，及一第二端；及一第二電晶體，具有一電連接在該第二虛擬記憶體單元陣列之該第二端的第一端、一輸出該調整信號的第二端，及一接地的控制端。
  6. 如請求項5所述的控制裝置，其中，該第一電晶體為一N型金氧半場效電晶體，該第二電晶體為一P型金氧半場效電晶體。
  7. 如請求項4所述的控制裝置，其中，該調整電路包括： 一充電開關單元，具有一接收一第一控制輸入信號的第一端，及一第二端，該充電開關單元根據該第一控制輸入信號允許一充電電流經由其該第二端流出；及一放電開關單元，具有一接收一第二控制輸入信號的第一端、一接地的第二端，及一電連接該充電開關單元的該第二端的第三端，該放電開關單元根據該第二控制輸入信號允許一放電電流自其該第三端經由其該第二端流入地。
  8. 如請求項7所述的控制裝置，其中：該充電開關單元包括，一充電電晶體，具有一第一端、一電連接該充電開關單元之該第二端的第二端，及一接收該第一控制輸入信號的控制端，該充電電晶體受該第一控制輸入信號控制而導通或不導通，該充電電晶體之該第二端的電位作為該調整信號，及一充電電流源，電連接該充電電晶體的該第一端，並產生該充電電流；及該放電開關單元包括，一放電電晶體，具有一電連接該放電開關單元之該第三端的第一端、一第二端，及一接收該第二控制輸入信號的控制端，該放電電晶體受該第二控制輸入信號控制而導通或不導通，及一放電電流源，電連接在該放電電晶體之該第二端與該放電開關單元之該第二端之間。
  9. 如請求項8所述的控制裝置，其中，該第一電晶體與該放電電晶體中之每一者為一N型金氧半場效電晶體，該充電電晶體為一P型金氧半場效電晶體。
  10. 如請求項7所述的控制裝置，還包含：一控制信號產生電路，用來產生該等第一及第二控制輸入信號。
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