KR100734321B1 - 반도체 메모리 장치 및 이의 구동방법 - Google Patents

반도체 메모리 장치 및 이의 구동방법 Download PDF

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Abstract

반도체 메모리 장치가 개시된다. 보다 상세하게 상기 반도체 메모리 장치는, 데이터를 저장하는 다수의 메모리 셀을 포함하는 제1 및 제2 메모리 블록, 상기 제1 및 제2 메모리 블럭 사이에 공유되어 있으며 비트라인 쌍을 통해 상기 메모리 셀에 데이터를 기입하거나 독출하는 센스 앰프, 비트라인 이퀄라이징 신호를 발생시키는 비트라인 이퀄라이징 신호 발생부, 및 상기 비트라인 이퀄라이징 신호에 응답하여 상기 비트라인 쌍을 비트라인 프리차아지 전압으로 프리차아지 시키는을 포함하고 상기 비트라인 이퀄라이징 신호는 음의 전압값을 갖는 것을 특징으로 한다.

Description

반도체 메모리 장치 및 이의 구동방법{Semiconductor memory device and driving method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 공유 센스 앰프 구조를 갖는 메모리 장치를 나타내는 도면이다.
도 2는 종래의 저전압 반도체 메모리 장치의 동작 파형도이다.
도 3은 본 발명에 따른 반도체 메모리장치에서의 비트라인 이퀄라이징 회로를 나타내는 회로도이다.
도 4는 도 3에 도시된 비트라인 이퀄라이징 회로를 구비하는 본 발명의 반도체 메모리 장치의 동작 파형도이다.
도 5는 본 발명의 반도체 메모리 장치를 나타내는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 비트라인과 상보비트라인 쌍을 효율적으로 이퀄라이징(equalizing)하기 위한 구동 방법 및 이를 이용하 는 메모리 장치에 관한 것이다.
반도체 메모리 장치 중에서 DRAM은 센스 앰프를 이용하여 메모리 셀에 저장된 데이터를 감지 증폭한다. 센스 앰프는 메모리 셀의 비트라인과 연결되어 비트라인으로 차아지 셰어링(charge sharing)되는 전압 레벨과 비트라인 프리차아지 전압을 비교하여 메모리 셀 데이터를 판별한다. 센스 앰프 블럭은 하나의 메모리 블럭에 연결되어 그 메모리 블럭 내 메모리 셀들을 센싱할 수도 있지만, 2개의 메모리 블럭들에 공유되어 선택적으로 하나의 메모리 블럭과 연결되어 선택된 메모리 블럭 내 메모리 셀들을 센싱할 수 있다.
도 1은 일반적인 공유 센스 앰프 구조를 갖는 메모리 장치를 나타내는 도면이다. 이를 참조하면, 공유 센스 앰프 구조는 2개의 메모리 블럭(110, 120) 사이에, 비트라인 이퀄라이저 회로들(112, 122), 비트라인 아이소레이션(isolation) 회로들(116, 126), 센스 앰프 회로(129), 그리고 칼럼 선택 회로(140)가 배열된다. 비트라인 이퀄라이저 회로(112, 122)는 메모리 셀 데이터의 센싱 동작 이전에, 제1 메모리 블럭(110)과 제2 메모리 블럭(120) 내의 비트라인들(BL,/BL)을 비트라인 프리차아지 전압(VBL)으로 프리차아지시킨다. 제1 비트라인 아이소레이션 회로(116)는 제1 메모리 블럭(110) 내 메모리 셀 데이터를 센싱할 때 제1 메모리 블럭(110)의 비트라인들(BL, /BL)을 센스 앰프 회로(129)와 연결시킨다. 이 때, 제2 비트라인 아이소레이션 회로(126)는 센스 앰프 회로(129)와 제2 메모리 블럭(120)의 비트라인들(BL, /BL)과의 연결을 차단한다. 반대로, 제2 비트라인 아이소레이션 회로(126)가 제2 메모리 블럭(120)의 비트라인들(BL, /BL)과 센스 앰프 회로(129)를 연결시키면, 제1 비트라인 아이소레이션 회로(116)는 제1 메모리 블럭(110)의 비트라인들(BL, /BL)과 센스 앰프 회로(129)와의 연결을 차단한다. 칼럼 선택 회로(140)는 센스 앰프 회로(129)에 의해 센싱되는 제1 또는 제2 메모리 블럭(110, 120) 내 메모리 셀 데이터를 데이터 입출력 라인(IO, IOB)으로 전달한다.
이러한 공유 센스 앰프 구조에서 제1 메모리 블럭(110) 내 메모리 셀(MC0) 데이터를 센싱한 후 제2 메모리 블럭(120) 내 메모리 셀(MC1)을 센싱하는 과정을 살펴보면 다음과 같다. 먼저, 신호 제어부(131)는 어드레스 신호 및 비트라인 이퀄라이저 인에이블 신호를 입력받아 제 1 또는 제 2 메모리 블록(110,120)을 선택하도록 제어 신호를 제1노드(N1)를 통해 신호 유지부(133)로 출력하고 신호 유지부(133)에서는 입력받은 제어 신호가 원형대로 전달되도록 짝수개의 인버터를 통해 제어 신호를 레벨 쉬프터(137)로 출력한다. 레벨 쉬프터(137)를 통해 하이, 로우 판별 기준을 설정한 후 신호 구동부(135)로 입력된 레벨 쉬프터(137)의 출력신호는 제 2 노드(N2)를 거쳐 제 1 및 제 2 비트라인 이퀄라이징 신호(PEQi, PEQj)로써 인가된다.
제1 및 제2 비트라인 이퀄라이징 신호들(PEQi, PEQj)이 외부 전압(VEXT) 레벨인 하이레벨이면 비트라인(BL)과 상보 비트라인(/BL)은 비트라인 프리차아지 전압(VBL) 레벨로 프리차아지된다. 이 후, 제1 메모리 블럭(110) 내 메모리 셀(MC0)을 센싱하기 위하여, 제1 비트라인 이퀄라이징 신호(PEQi)가 접지 전압(VSS) 레벨인 로우레벨이 되고, 제1 비트라인 아이소레이션 신호(PISOi)가 승압 전압(VPP) 레벨의 하이레벨이 되고, 메모리 셀(MC0)의 워드라인(WLn-1)이 승압 전압(VPP) 레벨 로 인에이블되어, 메모리 셀(MC0) 데이터는 비트라인(BL)을 통해 차아지 셰어링되면서 센스 앰프 회로(129)로 전달된다. 센스 앰프 회로(129)는 차아지 셰어링된 비트라인(BL)의 전압 레벨과 상보 비트라인(/BL)의 비트라인 프리차아지 전압(VBL)을 비교하여 메모리 셀 데이터를 판단한다.
다음으로, 제2 메모리 블럭(120) 내 메모리 셀(MC1)을 센싱하기 위하여, 제2 비트라인 이퀄라이징 신호(PEQj)가 접지 전압(VSS) 레벨의 로우레벨이 되고, 워드라인(WL1)이 승압 전압(VPP) 레벨로 인에이블되고, 제2 비트라인 아이소레이션 신호(PISOj)가 승압 전압(VPP) 레벨의 하이레벨이 되어, 메모리 셀(MC1) 데이터는 비트라인(BL)을 통해 차아지 셰어링되면서 센스 앰프 회로(129)로 전달된다. 이 때, 제1 비트라인 이퀄라이징 신호(PEQi)는 외부 전압(VEXT) 레벨의 하이레벨이 되어 제1 메모리 블럭(110) 내 비트라인들(BL, /BL)을 비트라인 프리차아지 전압(VBL)으로 프리차아지시킨다.
여기에서, 제1 비트라인 이퀄라이징 신호(PEQi)를 접지 전압(VSS) 레벨의 로우레벨에서 외부 전압(VEXT) 레벨의 하이레벨로 상승시켜 비트라인들(BL, /BL)을 비트라인 프리차아지 전압(VBL)으로 프리차아지시키는 속도는 제1 이퀄라이저 트랜지스터(113)와 제2 이퀄라이저 트랜지스터(114)의 게이트-소스 전압(Vgs)과 관련이 있다. 제1 이퀄라이저 트랜지스터(113)와 제2 이퀄라이저 트랜지스터(114)는 엔모스 트랜지스터로 구성된다.
DRAM의 저전압 동작을 만족하기 위하여, 외부 전압(VEXT) 레벨이 점점 낮아져 예컨대, 1.0V 정도로 낮아지고 내부 전압(VINT) 레벨이 외부 전압(VEXT) 레벨을 따라서 1.0V 정도가 되고 비트라인 프리차아지 전압(VBL)은 내부 전압(VINT) 레벨의 반(half)에 해당하는 0.5V 정도로 설정된다고 가정하자. 그러면, 제1 및 제2 이퀄라이저 트랜지스터들(113, 114)의 게이트-소스 전압(Vgs)은 0.5V 정도 된다. 만약 제1 및 제2 이퀄라이저 트랜지스터들(113, 114)의 문턱 전압(threshold voltage)이 0.5V 이상일 경우, 제1 및 제2 이퀄라이저 트랜지스터들(113, 114)은 충분히 턴온되지 않기 때문에, 도 2에서처럼 프리차아지 영역에서 비트라인들(BL, /BL)은 동일 레벨로 프리차아지되지 않는다. 그러므로, 제1 및 제2 이퀄라이저 트랜지스터들(113, 114)의 게이트에 인가되는 비트라인 이퀄라이저 신호들(PEQi, PEQj)은 외부 전압(VEXT) 이상의 전압 레벨이 인가되어야 한다.
이와 같은 문제를 해결하기 위하여, 비트라인 이퀄라이저 신호들(PEQi, PEQj)은 DRAM이 저전압 동작일 때 외부 전압(VEXT) 레벨 이상으로 펌핑해 주는 방법이 제공되었다. 이 경우, DRAM이 저소비 전력을 만족하기 위한 저전압 동작 모드임에도 불구하고, DRAM은 펌핑 전류의 증가로 인하여 많은 전류가 소모되는 문제점을 지닌다.
또한, 엔모스 트랜지스터의 문턱 전압을 낮추는 방법이 제안되었다. 문턱 전압을 낮추면 트랜지스터가 턴오프되었을 때 전류가 증가하는 경향이 나타나게 되어 프리차아지 동작이 잘되기 때문이다. 하지만, 프리차아지 동작은 잘되는 반면 셀 캐패시터와 비트 라인이 차아지 쉐어링 동작을 하거나 비트 라인 센싱 동작을 할 때 제 1 이퀄라이저 트랜지스터(113)에 오프 커런트(off current)가 흐르게 되어, 비트 라인 센싱 페일(fail)이 발생하게 되고 혹시 센싱에 성공하더라도 그라운드 노드와 DC 패스가 생겨 다량의 커런트가 발생하게 된다. 특히 이퀄라이저 트랜지스터는 일반적으로 레이아웃 면적 문제로 좁은 폭을 사용하는데 이 경우 낮은 문턱전압 공정으로 사용하면 오프 커런트는 더욱 증가하는 경향이 보이게 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 저소비 전력에서도 안정적으로 이퀄라이징 동작을 수행할 수 있는 이퀄라이저를 구비하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 저소비 전력에서도 안정적으로 이퀄라이징 동작을 수행할 수 있도록 하는 반도체 메모리 장치의 구동방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기존의 엔모스형 비트라인 이퀄라이저 회로 대신에 피모스형 이퀄라이저 회로를 제공하고 상기 피모스형 이퀄라이저 회로를 보다 효율적으로 제어할 수 있는 이퀄라이징 신호 발생부를 제공한다.
보다 상세하게는, 상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 데이터를 저장하는 다수의 메모리 셀을 포함하는 제1 및 제2 메모리 블록, 상기 제1 및 제2 메모리 블럭 사이에 공유되어 있으며 비트라인 쌍을 통해 상기 메모리 셀에 데이터를 기입하거나 독출하는 센스 앰프, 비트라인 이퀄라이징 신호를 발생시키는 비트라인 이퀄라이징 신호 발생부, 및 상기 비트라인 이퀄라 이징 신호에 응답하여 상기 비트라인 쌍을 비트라인 프리차아지 전압으로 프리차아지 시키는 비트라인 이퀄라이저 회로를 구비하며, 특히 상기 비트라인 이퀄라이저 회로는 피모스 트랜지스터들을 포함하여 구성되고 상기 비트라인 이퀄라이징 신호는 음의 전압값을 갖는 것을 특징으로 한다.
바람직한 일실시예에 따르면 상기 비트라인 이퀄라이징 신호 발생부는, 어드레스 신호와 이퀄라이징 인에이블 신호를 입력받아 소정의 제어신호를 발생하는 신호 제어부, 상기 제어신호를 입력받아 손실없이 전달하기 위하여 상기 제어신호를 유지시켜 주는 신호 유지부, 상기 신호 유지부의 출력신호의 로우 레벨을 상기 음의 전압값으로 쉬프트하는 레벨쉬프터; 및 상기 레벨쉬프터의 출력신호를 입력받아 상기 비트라인 이퀄라이징 신호를 상기 이퀄라이저 회로에 제공하는 신호 구동부를 구비한다.
상기 비트라인 이퀄라이징 신호 발생부는, 상기 신호 유지부와 상기 레벨쉬프터 사이에 연결되고, 상기 신호 유지부의 출력신호의 위상을 반전시켜 상기 레벨쉬트터로 출력하는 반전부를 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 구동방법은, 어드레스 신호와 이퀄라이징 인에이블 신호를 입력받아 제어 신호를 발생하는 단계, 짝수개의 인버터를 이용하여 상기 제어 신호의 레벨을 유지시키는 단계, 상기 유지된 제어 신호의 로우 레벨을 음의 전압값을 갖는 바디 바이어스 전압으로 조정하는 단계, 및 상기 조정된 제어 신호를 비트라인 이퀄라이징 신호로서 비트라인 이퀄라이저 회로에 제공하는 단계를 구비하는 것을 특징으로 한다.
상기 본 발명에 따른 반도체 메모리 장치의 구동방법은, 상기 조정하는 단계 전에, 상기 유지된 제어 신호의 위상을 반전시키는 단계를 더 구비할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 반도체 메모리장치에서의 비트라인 이퀄라이징 회로를 나타내는 회로도이다. 도 3에 도시된 비트라인 이퀄라이징 회로는 피모스형 비트라인 이퀄라이저이며 제 1, 제 2, 제 3 피모스 이퀄라이저 트랜지스터(310, 320, 330)을 포함하여 구성된다. 상기 피모스형 비트라인 이퀄라이저에 이퀄라이징 신호(PEQi)를 센싱 동작 중일 때는 하이레벨, 프리차아지 동작 중일 때는 로우레벨로 인가하면, 제 1, 제 2, 제 3 피모스 이퀄라이저 트랜지스터(310, 320, 330) 중에서 게이트-소스간 전압 Vgs가 가장 낮은 트랜지스터는 제 3 피모스 트랜지스터(330)가 된다. 예를 들어, 피모스 트랜지스터의 문턱 전압(VTH)을 0.7V라 했을 때, 센싱중에 비트라인 이퀄라이징 신호(PEQi)로 1.5V를 인가하고, 프리차아지 동작 중에는 음의 전압값, 즉 VBB(-0.7V)를 인가하면 Vgs가 가장 낮은 제 3 피모스 트랜지스터(330)의 Vgs값은 1.3V로 턴온되기에 충분한 전압이다.
도 4는 도 3에 도시된 비트라인 이퀄라이징 회로를 구비하는 본 발명에 따른 반도체 메모리 장치의 동작 파형도이다. 도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치에서는 이퀄라이징 신호(PEQi)가 하이 레벨, 즉 외부에서 인가되는 전원전압(VEXT) 레벨일 때 센싱동작이 수행되고 로우 레벨, 즉 음의 전압값(VBB)일 때 프리차아지 동작이 수행된다.
도 5는 본 발명의 일실시예에 따른 반도체 메모리 장치를 상세히 나타내는 도면이다.
도 5를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리 장치는 2개의 메모리 블럭(510, 520) 사이에, 비트라인 이퀄라이저 회로들(512, 522), 비트라인 아이소레이션 회로들(516, 526), 센스 앰프 회로(529), 그리고 칼럼 선택 회로(540), 비트라인 이퀄라이징 신호 발생부(530)가 배열된다. 비트라인 이퀄라이저 회로(512, 522)는 메모리 셀 데이터의 센싱 동작 이전에, 비트라인 이퀄라이징 신호 발생부(530)로부터 입력받은 신호(PEQi, PEQj)에 응답하여 제1 메모리 블럭(510)과 제2 메모리 블럭(520) 내의 비트라인들(BL,/BL)을 비트라인 프리차아지 전압(VBL)으로 프리차아지시킨다.
제1 비트라인 아이소레이션 회로(516)는 제1 메모리 블럭(510) 내 메모리 셀 데이터를 센싱할 때 제1 메모리 블럭(510)의 비트라인들(BL, /BL)을 센스 앰프 회로(529)와 연결시킨다. 이 때, 제2 비트라인 아이소레이션 회로(526)는 센스 앰프 회로(529)와 제2 메모리 블럭(520)의 비트라인들(BL, /BL)과의 연결을 차단한다. 반대로, 제2 비트라인 아이소레이션 회로(526)가 제2 메모리 블럭(520)의 비트라인들(BL, /BL)과 센스 앰프 회로(529)를 연결시키면, 제1 비트라인 아이소레이션 회로(516)는 제1 메모리 블럭(510)의 비트라인들(BL, /BL)과 센스 앰프 회로(529)와의 연결을 차단한다. 칼럼 선택 회로(540)는 센스 앰프 회로(529)에 의해 센싱되는 제1 또는 제2 메모리 블럭(510, 520) 내 메모리 셀 데이터를 데이터 입출력 라인(IO, IOB)으로 전달한다.
구체적으로, 비트라인 아이소레이션 회로들(516, 526)은 제 1 및 제 2 비트라인 아이소레이션 신호(PISOi, PISOj)에 각각 응답하여 제 1 및 제 2 메모리 블록들(510, 520)을 공유 센스 앰프와 선택적으로 연결시킨다. 피모스 트랜지스터들(513-515)로 구성된 비트라인 이퀄라이저 회로들(512, 522)은 제 1 및 제 2 메모리 블록(510, 520) 내 비트라인들(BL, /BL)을 제 1 및 제 2 비트라인 이퀄라이징 신호(PEQi, PEQj)에 응답하여 비트라인 프리차아지 전압(VBL)으로 각각 프리차아지시킨다.
이퀄라이징 신호 발생부(530)는 신호 제어부(531), 신호유지부(533), 신호 반전부(534), 레벨 쉬프터(537), 신호 구동부(535)를 구비하고 있다. 신호 제어부(531), 신호유지부(533), 및 신호 반전부(534)는 하이 레벨 전원으로서 메모리 장치 내부에서 발생되는 내부전압(VINT)을 사용하고 로우 레벨 전원으로서 접지전압(VSS)을 사용한다. 반면에, 레벨 쉬프터(537)와 신호 구동부(535)는 하이 레벨 전원으로서 외부에서 인가되는 외부전압(VEXT)을 사용하고 로우 레벨 전원으로서 음의 전압값, 즉 바디 바이어스 전압(VBB) 생성부(539)에서 생성되는 바디 바이어스 전압(VBB)을 사용한다.
신호 제어부(531)는 어드레스 신호와 이퀄라이징 인에이블 신호를 입력받아 소정의 제어신호를 신호 유지부(533)로 출력한다. 신호 유지부(533)는 입력받은 상기 제어신호를 손실없이 전달하기 위하여 짝수개의 인버터를 구비하며 상기 제어신호를 유지시켜 준다. 반전부(534)는 신호 유지부(533)의 출력신호의 위상을 반전시 켜 레벨쉬트터(537)로 출력하며, 레벨 쉬프터(537)는 로우 레벨의 전압을 음의 전압값, 즉 바디 바이어스 전압(VBB)으로 낮추어 주는 역할을 한다.
바디 바이어스 전압(VBB)은 메모리 어레이의 엔모스 벌크 바이어스를 잡아 주기 위해 바디 바이어스 전압(VBB) 생성부(539)에서 생성되는 바디 바이어스 전압(VBB)을 그대로 사용할 수 있기 때문에 별도의 추가적인 바디 바이어스 전압(VBB) 생성회로를 필요로 하지 않는다. 신호 구동부(535)는 레벨 쉬프터(537)의 출력신호를 입력받아 제 1 또는 제 2 피모스 비트라인 이퀄라이징 신호(PEQi, PEQj)를 발생하여 제 1 또는 제 2 비트라인 이퀄라이저 회로부(512, 522)로 인가한다. 제 1 또는 제 2 피모스 비트라인 이퀄라이징 신호(PEQi, PEQj)의 로우레벨은 음의 전압값, 즉 바디 바이어스 전압(VBB)을 갖는다.
다시 설명하면, 신호 제어부(531)는 어드레스 신호 및 비트라인 이퀄라이저 인에이블 신호를 입력받아 제 1 또는 제 2 메모리 블록을 선택하도록 제어 신호를 출력하고 신호 유지부(533)에서는 입력받은 제어신호가 원형대로 전달되도록 짝수개의 인버터를 통해 신호를 레벨 쉬프터(537)로 출력한다. 레벨 쉬프터를 통해 하이, 로우 판별 기준을 설정한 후 신호 구동부(535)로 입력된 신호는 제 4 노드(N4)를 거쳐 제 1 및 제 2 비트라인 이퀄라이징 신호(PEQi, PEQj)로써 인가되며, 제 3 노드(N3)에서의 신호의 위상과 제 4 노드(N4)에서의 비트라인 이퀄라이징 신호(PEQi)의 위상은 서로 반대이다.
제1 및 제2 비트라인 이퀄라이징 신호들(PEQi, PEQj)이 외부 전압(VEXT) 레벨인 하이레벨이면 비트라인(BL)과 상보 비트라인(/BL)은 비트라인 프리차아지 전 압(VBL) 레벨로 프리차아지된다. 이 후, 제1 메모리 블럭(510) 내 메모리 셀(MC0)을 센싱하기 위하여, 제1 비트라인 이퀄라이징 신호(PEQi)가 외부인가 전압(VEXT) 레벨인 하이레벨이 되어 비트라인 이퀄라이저의 피모스 트랜지스터들(513-515)을 턴오프 시킨다. 제1 비트라인 아이소레이션 신호(PISOi)가 승압 전압(VPP) 레벨의 하이레벨이 되고, 메모리 셀(MC0)의 워드라인(WLn-1)이 승압 전압(VPP) 레벨로 인에이블되어, 메모리 셀(MC0) 데이터는 비트라인(BL)을 통해 차아지 셰어링되면서 센스 앰프 회로(529)로 전달된다. 센스 앰프 회로(529)는 차아지 셰어링된 비트라인(BL)의 전압 레벨과 상보 비트라인(/BL)의 비트라인 프리차아지 전압(VBL)을 비교하여 메모리 셀 데이터를 판단한다.
다음으로, 제2 메모리 블럭(520) 내 메모리 셀(MC1)을 센싱하기 위하여, 제2 비트라인 이퀄라이징 신호(PEQj)가 외부인가 전압(VEXT) 레벨의 하이레벨이 되고, 워드라인(WL1)이 승압 전압(VPP) 레벨로 인에이블되고, 제2 비트라인 아이소레이션 신호(PISOj)가 승압 전압(VPP) 레벨의 하이레벨이 되어, 메모리 셀(MC1) 데이터는 비트라인(BL)을 통해 차아지 셰어링되면서 센스 앰프 회로(529)로 전달된다. 이 때, 제1 비트라인 이퀄라이징 신호(PEQi)는 바디 바이어스 전압(VBB) 레벨의 로우레벨이 되어 비트라인 이퀄라이저의 피모스 트랜지스터들(513-515)을 턴온시켜 제1 메모리 블럭(510) 내 비트라인들(BL, /BL)을 비트라인 프리차아지 전압(VBL)으로 프리차아지시킨다.
이상에서 도면과 명세서에서 최적의 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이 지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치에서는 비트라인 이퀄라이저 회로가 피모스 트랜지스터들로 구성되고 비트라인 이퀄라이저 회로를 제어하는 비트라인 이퀄라이징 신호의 로우 레벨을 음의 전압값인 바디 바이어스 전압(VBB)으로 구동한다. 따라서 보다 낮은 외부인가 전압(VEXT)에서도 안정적으로 이퀄라이징 동작을 수행할 수 있다.

Claims (11)

  1. 데이터를 저장하는 다수의 메모리 셀을 포함하는 제1 및 제2 메모리 블럭;
    상기 제1 및 제2 메모리 블럭 사이에 공유되어 있으며 비트라인 쌍을 통해 상기 메모리 셀에 데이터를 기입하거나 독출하는 센스 앰프;
    비트라인 이퀄라이징 신호를 발생시키는 비트라인 이퀄라이징 신호 발생부; 및
    상기 비트라인 이퀄라이징 신호에 응답하여 상기 비트라인 쌍을 비트라인 프리차아지 전압으로 프리차아지 시키는 비트라인 이퀄라이저 회로를 구비하며,
    상기 비트라인 이퀄라이저 회로는 피모스 트랜지스터들을 포함하고 상기 비트라인 이퀄라이징 신호는 음의 전압값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 비트라인 이퀄라이징 신호 발생부는,
    어드레스 신호와 이퀄라이징 인에이블 신호를 입력받아 소정의 제어신호를 발생하는 신호 제어부;
    상기 제어신호를 입력받아 손실없이 전달하기 위하여 상기 제어신호를 유지시켜 주는 신호 유지부; 및
    상기 신호 유지부의 출력신호의 로우 레벨을 상기 음의 전압값으로 쉬프트하는 레벨쉬프터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 비트라인 이퀄라이징 신호 발생부는,
    상기 신호 유지부와 상기 레벨쉬프터 사이에 연결되고, 상기 신호 유지부의 출력신호의 위상을 반전시켜 상기 레벨쉬트터로 출력하는 반전부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 비트라인 이퀄라이징 신호 발생부는,
    상기 레벨쉬프터의 출력신호를 입력받아 상기 비트라인 이퀄라이징 신호를 상기 이퀄라이저 회로에 제공하는 신호 구동부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 레벨쉬프터와 상기 신호 구동부는 하이 레벨 전원으로서 외부에서 인가되는 외부전압을 사용하고 로우 레벨 전원으로서 상기 음의 전압값을 사용하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 음의 전압값으로서 상기 메모리 블록들에서 엔모스 벌크 바이어스를 잡아주기 위해 생성되는 바디 바이어스 전압이 사용되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 비트라인 이퀄라이저 회로는 상기 비트라인 이퀄라 이징 신호가 하이일 때 디스에이블되고 로우일 때 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 비트라인 이퀄라이징 신호에 응답하여 비트라인 쌍을 프리차아지 시키는 비트라인 이퀄라이저 회로를 구비하는 반도체 메모리 장치의 구동 방법에 있어서,
    어드레스 신호와 이퀄라이징 인에이블 신호를 입력받아 제어 신호를 발생하는 단계;
    상기 제어 신호의 레벨을 유지시키는 단계;
    상기 유지된 제어 신호의 로우 레벨을 음의 전압값을 갖는 바디 바이어스 전압으로 조정하는 단계; 및
    상기 조정된 제어 신호를 상기 비트라인 이퀄라이징 신호로서 상기 비트라인 이퀄라이저 회로에 제공하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  9. 제 8 항에 있어서,
    상기 조정하는 단계 전에, 상기 유지된 제어 신호의 위상을 반전시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  10. 제 8 항에 있어서, 상기 유지시키는 단계는,
    짝수개의 인버터를 이용하여 상기 제어 신호의 레벨을 유지시키는 것을 특징 으로 하는 반도체 메모리 장치의 구동 방법.
  11. 제 8 항에 있어서, 상기 음의 전압값을 갖는 바디 바이어스 전압은 상기 반도체 메모리 장치 내의 메모리 블록들에서 벌크 바이어스를 잡아주기 위해 생성되는 전압인 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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