JP2002025264A - 半導体装置 - Google Patents
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】本発明は、センスアンプの動作電位を生成する
ためのオーバードライブ回路において、オーバードライ
ブ後のビット線の電位を所望のリストア電位に容易に制
御できるようにすることを最も主要な特徴としている。 【解決手段】たとえば、センス動作時にビット線にリス
トア電位よりも高いオーバードライブ電位を印加するた
めのオーバードライブ電位生成回路12は、スイッチ回
路13を介して、センスアンプ15のドライブノードに
接続する。また、ビット線にリストア電位を印加するた
めのリストア電位生成回路をレギュレータ回路14によ
り構成し、これを、センスアンプ15のドライブノード
に直に接続する。これにより、オーバードライブ後のビ
ット線の電位がリストア電位に対して高すぎたり、低す
ぎたりした場合にも、容易に制御できる構成とされてい
る。
ためのオーバードライブ回路において、オーバードライ
ブ後のビット線の電位を所望のリストア電位に容易に制
御できるようにすることを最も主要な特徴としている。 【解決手段】たとえば、センス動作時にビット線にリス
トア電位よりも高いオーバードライブ電位を印加するた
めのオーバードライブ電位生成回路12は、スイッチ回
路13を介して、センスアンプ15のドライブノードに
接続する。また、ビット線にリストア電位を印加するた
めのリストア電位生成回路をレギュレータ回路14によ
り構成し、これを、センスアンプ15のドライブノード
に直に接続する。これにより、オーバードライブ後のビ
ット線の電位がリストア電位に対して高すぎたり、低す
ぎたりした場合にも、容易に制御できる構成とされてい
る。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に、センスアンプ用の電源回路として、
オーバードライブ方式の電源回路を備えるDRAM(D
ynamic Random Access read
write Memory)に関する。
するもので、特に、センスアンプ用の電源回路として、
オーバードライブ方式の電源回路を備えるDRAM(D
ynamic Random Access read
write Memory)に関する。
【0002】
【従来の技術】従来、DRAMにおいては、センスアン
プ用の電源回路として、センスの高感度化と高速化とを
可能にするオーバードライブ方式の電源回路が知られて
いる。これは、ビット線のセンス動作時に、センスアン
プの正の電極に、ビット線のリストア電位よりも高い電
位(所謂、オーバードライブ電位)を印加するようにし
たものである。
プ用の電源回路として、センスの高感度化と高速化とを
可能にするオーバードライブ方式の電源回路が知られて
いる。これは、ビット線のセンス動作時に、センスアン
プの正の電極に、ビット線のリストア電位よりも高い電
位(所謂、オーバードライブ電位)を印加するようにし
たものである。
【0003】図12は、センスアンプの動作電位を生成
するための、従来の、オーバードライブ方式の電源回路
(オーバードライブ回路)の構成例を示すものである。
するための、従来の、オーバードライブ方式の電源回路
(オーバードライブ回路)の構成例を示すものである。
【0004】この場合、オーバードライブ回路は、外部
電源(VCC)101に接続されたオーバードライブ電
位生成回路102、外部電源(VCC)103に接続さ
れたリストア電位生成回路104、および、スイッチ回
路105などを有して構成されている。
電源(VCC)101に接続されたオーバードライブ電
位生成回路102、外部電源(VCC)103に接続さ
れたリストア電位生成回路104、および、スイッチ回
路105などを有して構成されている。
【0005】オーバードライブ電位生成回路102は、
センス動作時に、ビット線をオーバードライブするため
のオーバードライブ電位(VIIA)を生成するもので
ある。また、このオーバードライブ電位は、周辺回路の
電源としても用いられるようになっている。リストア電
位生成回路104は、オーバードライブ(増幅)後のビ
ット線をリストアするためのリストア電位(VAA)を
生成するものである。スイッチ回路105は、上記オー
バードライブ電位または上記リストア電位のいずれか一
方を選択し、後述するセンスアンプを駆動するためのド
ライバに供給するものである。
センス動作時に、ビット線をオーバードライブするため
のオーバードライブ電位(VIIA)を生成するもので
ある。また、このオーバードライブ電位は、周辺回路の
電源としても用いられるようになっている。リストア電
位生成回路104は、オーバードライブ(増幅)後のビ
ット線をリストアするためのリストア電位(VAA)を
生成するものである。スイッチ回路105は、上記オー
バードライブ電位または上記リストア電位のいずれか一
方を選択し、後述するセンスアンプを駆動するためのド
ライバに供給するものである。
【0006】また、上記スイッチ回路105は、センス
アンプ駆動ドライバ(PSAD)106に接続されてい
る。このセンスアンプ駆動ドライバ106は、センスア
ンプ(S/A)107に接続されている。このセンスア
ンプ107には、センスアンプ駆動ドライバ(NSA
D)108が接続されている。なお、このセンスアンプ
駆動ドライバ108には、外部電源109が接続されて
いる。
アンプ駆動ドライバ(PSAD)106に接続されてい
る。このセンスアンプ駆動ドライバ106は、センスア
ンプ(S/A)107に接続されている。このセンスア
ンプ107には、センスアンプ駆動ドライバ(NSA
D)108が接続されている。なお、このセンスアンプ
駆動ドライバ108には、外部電源109が接続されて
いる。
【0007】図13は、上記したオーバードライブ回路
の回路構成を、より詳細に示すものである。
の回路構成を、より詳細に示すものである。
【0008】オーバードライブ回路は、出カインピーダ
ンスを低く抑える必要から、MOS(Metal Ox
ide Semiconductor)トランジスタで
構成する場合にはソースフォロアが用いられる。通常、
オーバードライブ電位生成回路102およびリストア電
位生成回路104は、正の電位を供給する。そのため、
オーバードライブ電位生成回路102は、n型MOSト
ランジスタ102aをソースフォロアにして構成されて
いる。同様に、リストア電位生成回路104は、n型M
OSトランジスタ104aをソースフォロアにして構成
されている。
ンスを低く抑える必要から、MOS(Metal Ox
ide Semiconductor)トランジスタで
構成する場合にはソースフォロアが用いられる。通常、
オーバードライブ電位生成回路102およびリストア電
位生成回路104は、正の電位を供給する。そのため、
オーバードライブ電位生成回路102は、n型MOSト
ランジスタ102aをソースフォロアにして構成されて
いる。同様に、リストア電位生成回路104は、n型M
OSトランジスタ104aをソースフォロアにして構成
されている。
【0009】スイッチ回路105は、p型MOSトラン
ジスタ105a,105bを用いて構成されている。な
お、この場合、スイッチ回路105のp型MOSトラン
ジスタ105a,105bによって、上記センスアンプ
駆動ドライバ106が兼用されている。
ジスタ105a,105bを用いて構成されている。な
お、この場合、スイッチ回路105のp型MOSトラン
ジスタ105a,105bによって、上記センスアンプ
駆動ドライバ106が兼用されている。
【0010】センスアンプ107は、p型MOSトラン
ジスタ107a,107bとn型MOSトランジスタ1
07c,107dとから構成されている。この場合、p
型MOSトランジスタ107aとn型MOSトランジス
タ107cとが、互いにドレインを共有して直列に接続
されている。また、p型MOSトランジスタ107bと
n型MOSトランジスタ107dとが、互いにドレイン
を共有して直列に接続されている。
ジスタ107a,107bとn型MOSトランジスタ1
07c,107dとから構成されている。この場合、p
型MOSトランジスタ107aとn型MOSトランジス
タ107cとが、互いにドレインを共有して直列に接続
されている。また、p型MOSトランジスタ107bと
n型MOSトランジスタ107dとが、互いにドレイン
を共有して直列に接続されている。
【0011】そして、p型MOSトランジスタ107a
とn型MOSトランジスタ107cとの接続点、およ
び、p型MOSトランジスタ107bとn型MOSトラ
ンジスタ107dの各ゲートには、ビット線BLtが接
続されている。また、p型MOSトランジスタ107b
とn型MOSトランジスタ107dとの接続点、およ
び、p型MOSトランジスタ107aとn型MOSトラ
ンジスタ107cの各ゲートには、上記ビット線BLt
と相補の関係にあるビット線BLcが接続されている。
とn型MOSトランジスタ107cとの接続点、およ
び、p型MOSトランジスタ107bとn型MOSトラ
ンジスタ107dの各ゲートには、ビット線BLtが接
続されている。また、p型MOSトランジスタ107b
とn型MOSトランジスタ107dとの接続点、およ
び、p型MOSトランジスタ107aとn型MOSトラ
ンジスタ107cの各ゲートには、上記ビット線BLt
と相補の関係にあるビット線BLcが接続されている。
【0012】また、p型MOSトランジスタ107a,
107bの各ソースの接続点(センスアンプ107の正
の電極)には、電源線110を介して、上記スイッチ回
路105が接続されている。n型MOSトランジスタ1
07c,107dの各ソースの接続点(センスアンプの
負の電極)には、上記センスアンプ駆動ドライバ108
が接続されている。
107bの各ソースの接続点(センスアンプ107の正
の電極)には、電源線110を介して、上記スイッチ回
路105が接続されている。n型MOSトランジスタ1
07c,107dの各ソースの接続点(センスアンプの
負の電極)には、上記センスアンプ駆動ドライバ108
が接続されている。
【0013】センスアンプ駆動ドライバ108は、n型
MOSトランジスタで構成されている。
MOSトランジスタで構成されている。
【0014】図14は、上記したオーバードライブ回路
を採用してなるDRAMの、メモリコア部のレイアウト
構造(オーバードライブ回路とその電源配線の配置例)
を示すものである。
を採用してなるDRAMの、メモリコア部のレイアウト
構造(オーバードライブ回路とその電源配線の配置例)
を示すものである。
【0015】この場合、複数のセルアレイ(Cell
s)111がマトリクス状に配置されている。各セルア
レイ111の上下(行方向)には、それぞれ、センスア
ンプ107が配置されている。また、各セルアレイ11
1の左右(列方向)には、それぞれ、セグメントロウデ
コーダ部(SRD)112が配置されている。
s)111がマトリクス状に配置されている。各セルア
レイ111の上下(行方向)には、それぞれ、センスア
ンプ107が配置されている。また、各セルアレイ11
1の左右(列方向)には、それぞれ、セグメントロウデ
コーダ部(SRD)112が配置されている。
【0016】なお、SSC113は、上記各センスアン
プ107と上記各セグメントロウデコーダ部112との
交点にそれぞれ設けられた回路エリアである。
プ107と上記各セグメントロウデコーダ部112との
交点にそれぞれ設けられた回路エリアである。
【0017】さらに、メモリコア部の周辺部(列方向の
一端側)には、セルアレイ111の各列にそれぞれ対応
して、メインロウデコーダ部114が設けられている。
各メインロウレコーダ部114の上下(行方向)には、
上記SSC113にそれぞれ対応して、回路エリア11
5が設けられている。
一端側)には、セルアレイ111の各列にそれぞれ対応
して、メインロウデコーダ部114が設けられている。
各メインロウレコーダ部114の上下(行方向)には、
上記SSC113にそれぞれ対応して、回路エリア11
5が設けられている。
【0018】また、メモリコア部の周辺部(行方向の一
端側)には、複数の、オーバードライブ電位生成回路ブ
ロック116およびリストア電位生成回路ブロック11
7が配置されている。この場合、各オーバードライブ電
位生成回路ブロック116は、上記オーバードライブ電
位生成回路102(n型MOSトランジスタ102a)
と上記スイッチ回路105(p型MOSトランジスタ1
05a)とによって構成されている。各リストア電位生
成回路ブロック117は、上記リストア電位生成回路1
04(n型MOSトランジスタ104a)と上記スイッ
チ回路105(p型MOSトランジスタ105b)とに
よって構成されている。
端側)には、複数の、オーバードライブ電位生成回路ブ
ロック116およびリストア電位生成回路ブロック11
7が配置されている。この場合、各オーバードライブ電
位生成回路ブロック116は、上記オーバードライブ電
位生成回路102(n型MOSトランジスタ102a)
と上記スイッチ回路105(p型MOSトランジスタ1
05a)とによって構成されている。各リストア電位生
成回路ブロック117は、上記リストア電位生成回路1
04(n型MOSトランジスタ104a)と上記スイッ
チ回路105(p型MOSトランジスタ105b)とに
よって構成されている。
【0019】上記回路ブロック116,117は、それ
ぞれ、上記電源線110を介して、上記センスアンプ1
07と接続されている。上記電源線110は、たとえ
ば、上記センスアンプ107の正の電極につながる第1
の階層のメタル配線110aと、上記回路ブロック11
6,117につながる第2の階層のメタル配線110b
とから構成されている。第1の階層のメタル配線110
aおよび第2の階層のメタル配線110bは、上記回路
エリア115内および上記センスアンプ107内におい
て、それぞれ接続されるようになっている。
ぞれ、上記電源線110を介して、上記センスアンプ1
07と接続されている。上記電源線110は、たとえ
ば、上記センスアンプ107の正の電極につながる第1
の階層のメタル配線110aと、上記回路ブロック11
6,117につながる第2の階層のメタル配線110b
とから構成されている。第1の階層のメタル配線110
aおよび第2の階層のメタル配線110bは、上記回路
エリア115内および上記センスアンプ107内におい
て、それぞれ接続されるようになっている。
【0020】しかしながら、上記した構成のオーバード
ライブ回路においては、オーバードライブ後のビット線
の電位がリストア電位に対して高くなりすぎた場合や低
くなりすぎた場合、オーバードライブ後のビット線の電
位を所望の電位に制御するのが難しいなどの欠点があっ
た。
ライブ回路においては、オーバードライブ後のビット線
の電位がリストア電位に対して高くなりすぎた場合や低
くなりすぎた場合、オーバードライブ後のビット線の電
位を所望の電位に制御するのが難しいなどの欠点があっ
た。
【0021】より具体的には、以下のような問題があっ
た。
た。
【0022】1.ロング・ラス・サイクル(Long−
RAS−Cycle)で動作させた場合に、リストア時
間が長くなる。その際、電位レベルがクリーピングし、
リストア電位が高くなりすぎる。
RAS−Cycle)で動作させた場合に、リストア時
間が長くなる。その際、電位レベルがクリーピングし、
リストア電位が高くなりすぎる。
【0023】2.オーバードライブしすぎた場合の、オ
ーバードライブ電位の引き下げ能力が弱い。
ーバードライブ電位の引き下げ能力が弱い。
【0024】3.オーバードライブ電位生成回路は、周
辺回路の電源回路と兼用されているため、センス動作時
の電源ノイズが周辺回路に伝播する。
辺回路の電源回路と兼用されているため、センス動作時
の電源ノイズが周辺回路に伝播する。
【0025】4.リストア電位生成回路とセンスアンプ
との距離が大きいため、リストア電位の供給に時間がか
かる。
との距離が大きいため、リストア電位の供給に時間がか
かる。
【0026】
【発明が解決しようとする課題】上記したように、従来
においては、センスの高感度化と高速化とを実現できる
ものの、オーバードライブ後のビット線の電位がリスト
ア電位に対して高くなりすぎた場合や低くなりすぎた場
合、オーバードライブ後のビット線の電位を所望の電位
に制御するのが難しいなどの欠点があった。
においては、センスの高感度化と高速化とを実現できる
ものの、オーバードライブ後のビット線の電位がリスト
ア電位に対して高くなりすぎた場合や低くなりすぎた場
合、オーバードライブ後のビット線の電位を所望の電位
に制御するのが難しいなどの欠点があった。
【0027】そこで、この発明は、オーバードライブ方
式によりビット線の電位を増幅した後の、ビット線の電
位がリストア電位に対して高くなりすぎた場合や低くな
りすぎた場合にも、リストア電位の電位レベルを安定さ
せることができ、オーバードライブ後のビット線の電位
を所望の電位に制御することが可能な半導体装置を提供
することを目的としている。
式によりビット線の電位を増幅した後の、ビット線の電
位がリストア電位に対して高くなりすぎた場合や低くな
りすぎた場合にも、リストア電位の電位レベルを安定さ
せることができ、オーバードライブ後のビット線の電位
を所望の電位に制御することが可能な半導体装置を提供
することを目的としている。
【0028】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、ビット線の電
位を増幅するセンスアンプと、前記ビット線のセンス動
作に必要なオーバードライブ電位を生成する第1の生成
回路と、この第1の生成回路で生成されたオーバードラ
イブ電位の、前記センスアンプの正の電極への供給を制
御するスイッチ回路と、前記センスアンプの正の電極に
接続され、オーバードライブ後の前記ビット線のリスト
ア電位を生成する、レギュレータ回路からなる第2の生
成回路とを具備したことを特徴とする。
めに、この発明の半導体装置にあっては、ビット線の電
位を増幅するセンスアンプと、前記ビット線のセンス動
作に必要なオーバードライブ電位を生成する第1の生成
回路と、この第1の生成回路で生成されたオーバードラ
イブ電位の、前記センスアンプの正の電極への供給を制
御するスイッチ回路と、前記センスアンプの正の電極に
接続され、オーバードライブ後の前記ビット線のリスト
ア電位を生成する、レギュレータ回路からなる第2の生
成回路とを具備したことを特徴とする。
【0029】また、この発明の半導体装置にあっては、
ワード線とビット線の交点に配置された複数のメモリセ
ルを有する複数のメモリセルブロックと、前記ビット線
の電位を増幅するための複数のセンスアンプを有する複
数のセンスアンプブロックと、前記ワード線を選択する
複数のロウデコーダを有する複数のロウデコーダ部と、
前記ビット線のセンス動作に必要なオーバードライブ電
位を生成する第1の生成回路と、この第1の生成回路で
生成されたオーバードライブ電位の、前記センスアンプ
の正の電極への供給を制御するスイッチ回路と、前記セ
ンスアンプの正の電極に接続され、オーバードライブ後
の前記ビット線のリストア電位を生成する、レギュレー
タ回路からなる第2の生成回路とを具備し、前記複数の
メモリセルブロックと前記複数のセンスアンプブロック
とは第1の方向に交互に配置され、前記複数のロウデコ
ーダ部は前記複数のメモリセルブロックと第1の方向と
直交する第2の方向に隣接して配置され、前記スイッチ
回路は、前記複数のロウデコーダ部に挟まれた領域に配
置されることを特徴とする。
ワード線とビット線の交点に配置された複数のメモリセ
ルを有する複数のメモリセルブロックと、前記ビット線
の電位を増幅するための複数のセンスアンプを有する複
数のセンスアンプブロックと、前記ワード線を選択する
複数のロウデコーダを有する複数のロウデコーダ部と、
前記ビット線のセンス動作に必要なオーバードライブ電
位を生成する第1の生成回路と、この第1の生成回路で
生成されたオーバードライブ電位の、前記センスアンプ
の正の電極への供給を制御するスイッチ回路と、前記セ
ンスアンプの正の電極に接続され、オーバードライブ後
の前記ビット線のリストア電位を生成する、レギュレー
タ回路からなる第2の生成回路とを具備し、前記複数の
メモリセルブロックと前記複数のセンスアンプブロック
とは第1の方向に交互に配置され、前記複数のロウデコ
ーダ部は前記複数のメモリセルブロックと第1の方向と
直交する第2の方向に隣接して配置され、前記スイッチ
回路は、前記複数のロウデコーダ部に挟まれた領域に配
置されることを特徴とする。
【0030】さらに、この発明の半導体装置にあって
は、ワード線とビット線の交点に配置された複数のメモ
リセルを有する複数のメモリセルブロックと、前記ビッ
ト線の電位を増幅するための複数のセンスアンプを有す
る複数のセンスアンプブロックと、複数の前記ワード線
に対応して前記複数のワード線の選択を制御するメイン
ワード線と、前記メインワード線の駆動を制御するメイ
ンロウデコーダ部と、一つのメインワード線に対応する
複数の前記ワード線から特定のワード線を選択する前記
複数のワード線と同数のワード線ドライバ線と、前記メ
インワード線と前記ワード線ドライバ線により駆動すべ
きワード線を選択し駆動するセグメントロウデコーダ部
と、ワード線ドライバ線を駆動する、ワード線ドライバ
部と、前記ビット線のセンス動作に必要なオーバードラ
イブ電位を生成する第1の生成回路と、この第1の生成
回路で生成されたオーバードライブ電位の、前記センス
アンプの正の電極への供給を制御するスイッチ回路と、
前記センスアンプの正の電極に接続され、オーバードラ
イブ後の前記ビット線のリストア電位を生成する、レギ
ュレータ回路からなる第2の生成回路とを具備し、前記
複数のメモリセルブロックと前記複数のセンスアンプブ
ロックとは第1の方向に交互に配置され、前記セグメン
トロウデコーダ部は前記複数のメモリセルブロックと第
1の方向と直交する第2の方向に隣接して配置され、前
記メインロウデコーダ部は前記セグメントロウデコーダ
部と第2の方向に隣接して配置され、前記ワード線ドラ
イバ部は前記セグメントロウデコーダ部と第1の方向に
隣接して配置され、前記スイッチ回路は前記セグメント
ロウデコーダ部に挟まれた領域に配置され、前記第1の
生成回路は複数の前記メモリセルブロックの端部で、前
記第1の方向に配置され、前記第2の生成回路は前記メ
インロウデコーダ部に挟まれた領域に配置されることを
特徴とする。
は、ワード線とビット線の交点に配置された複数のメモ
リセルを有する複数のメモリセルブロックと、前記ビッ
ト線の電位を増幅するための複数のセンスアンプを有す
る複数のセンスアンプブロックと、複数の前記ワード線
に対応して前記複数のワード線の選択を制御するメイン
ワード線と、前記メインワード線の駆動を制御するメイ
ンロウデコーダ部と、一つのメインワード線に対応する
複数の前記ワード線から特定のワード線を選択する前記
複数のワード線と同数のワード線ドライバ線と、前記メ
インワード線と前記ワード線ドライバ線により駆動すべ
きワード線を選択し駆動するセグメントロウデコーダ部
と、ワード線ドライバ線を駆動する、ワード線ドライバ
部と、前記ビット線のセンス動作に必要なオーバードラ
イブ電位を生成する第1の生成回路と、この第1の生成
回路で生成されたオーバードライブ電位の、前記センス
アンプの正の電極への供給を制御するスイッチ回路と、
前記センスアンプの正の電極に接続され、オーバードラ
イブ後の前記ビット線のリストア電位を生成する、レギ
ュレータ回路からなる第2の生成回路とを具備し、前記
複数のメモリセルブロックと前記複数のセンスアンプブ
ロックとは第1の方向に交互に配置され、前記セグメン
トロウデコーダ部は前記複数のメモリセルブロックと第
1の方向と直交する第2の方向に隣接して配置され、前
記メインロウデコーダ部は前記セグメントロウデコーダ
部と第2の方向に隣接して配置され、前記ワード線ドラ
イバ部は前記セグメントロウデコーダ部と第1の方向に
隣接して配置され、前記スイッチ回路は前記セグメント
ロウデコーダ部に挟まれた領域に配置され、前記第1の
生成回路は複数の前記メモリセルブロックの端部で、前
記第1の方向に配置され、前記第2の生成回路は前記メ
インロウデコーダ部に挟まれた領域に配置されることを
特徴とする。
【0031】この発明の半導体装置によれば、リストア
電位を正/負のどちらにもドライブできるようになる。
これにより、オーバードライブのタイミングのばらつき
による、リストア電位の電位レベルのばらつきを抑制す
ることが可能となるものである。
電位を正/負のどちらにもドライブできるようになる。
これにより、オーバードライブのタイミングのばらつき
による、リストア電位の電位レベルのばらつきを抑制す
ることが可能となるものである。
【0032】特に、第2の生成回路は、直接、センスア
ンプの正の電極に接続されるようにしている。このた
め、センスアンプとレギュレータ回路との間の抵抗を小
さくでき、ビット線へのリストア電位の供給を速くでき
る。
ンプの正の電極に接続されるようにしている。このた
め、センスアンプとレギュレータ回路との間の抵抗を小
さくでき、ビット線へのリストア電位の供給を速くでき
る。
【0033】しかも、第1の生成回路を、周辺回路を駆
動するための電源回路とは別の、専用の電源回路を用い
て構成するようにした場合には、センス動作時の電源ノ
イズが周辺回路に伝播されるのを防止できる。
動するための電源回路とは別の、専用の電源回路を用い
て構成するようにした場合には、センス動作時の電源ノ
イズが周辺回路に伝播されるのを防止できる。
【0034】また、レギュレータ回路を、センスアンプ
に近接して配置するようにした場合には、さらにセンス
アンプとレギュレータ回路との間の抵抗を小さくでき、
ビット線へのリストア電位の供給をより速くできる。
に近接して配置するようにした場合には、さらにセンス
アンプとレギュレータ回路との間の抵抗を小さくでき、
ビット線へのリストア電位の供給をより速くできる。
【0035】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【0036】(第1の実施形態)図1は、本発明の第1
の実施形態にかかる、センスアンプの動作電位を生成す
るための、オーバードライブ方式の電源回路(オーバー
ドライブ回路)の構成例を示すものである。
の実施形態にかかる、センスアンプの動作電位を生成す
るための、オーバードライブ方式の電源回路(オーバー
ドライブ回路)の構成例を示すものである。
【0037】この場合、オーバードライブ回路は、外部
電源(VCC)11に接続されたオーバードライブ電位
生成回路(第1の生成回路)12、スイッチ回路13、
レギュレータ回路(第2の生成回路)14、センスアン
プ(S/A)15、および、センスアンプ駆動ドライバ
(SAD)16を有して構成されている。なお、上記セ
ンスアンプ駆動ドライバ16には、外部電源17が接続
されている。
電源(VCC)11に接続されたオーバードライブ電位
生成回路(第1の生成回路)12、スイッチ回路13、
レギュレータ回路(第2の生成回路)14、センスアン
プ(S/A)15、および、センスアンプ駆動ドライバ
(SAD)16を有して構成されている。なお、上記セ
ンスアンプ駆動ドライバ16には、外部電源17が接続
されている。
【0038】オーバードライブ電位生成回路12は、セ
ンス動作時に、ビット線をオーバードライブするための
オーバードライブ電位(VIIA)を生成する、専用の
電源回路である。
ンス動作時に、ビット線をオーバードライブするための
オーバードライブ電位(VIIA)を生成する、専用の
電源回路である。
【0039】スイッチ回路13は、上記オーバードライ
ブ電位の、上記センスアンプ15の正の電極(SAP)
への供給を制御するためのものである。
ブ電位の、上記センスアンプ15の正の電極(SAP)
への供給を制御するためのものである。
【0040】レギュレータ回路14は、オーバードライ
ブ後のビット線をリストアするためのリストア電位(V
AA)を生成するもので、リストア電位を正/負のどち
らにもドライブできる。
ブ後のビット線をリストアするためのリストア電位(V
AA)を生成するもので、リストア電位を正/負のどち
らにもドライブできる。
【0041】センスアンプ15は、センス動作(初期セ
ンス)時に、ビット線にリストア電位よりも高いオーバ
ードライブ電位を印加するとともに、オーバードライブ
(増幅)後にはビット線の電位をリストア電位によって
制御するようになっている。
ンス)時に、ビット線にリストア電位よりも高いオーバ
ードライブ電位を印加するとともに、オーバードライブ
(増幅)後にはビット線の電位をリストア電位によって
制御するようになっている。
【0042】図2は、上記したオーバードライブ回路の
回路構成を、より詳細に示すものである。
回路構成を、より詳細に示すものである。
【0043】オーバードライブ電位生成回路12は、n
型MOSトランジスタ12aをソースフォロアにして構
成されている。
型MOSトランジスタ12aをソースフォロアにして構
成されている。
【0044】スイッチ回路13は、p型MOSトランジ
スタ13aと、このトランジスタ13aを制御するドラ
イバ13bとから構成されている。
スタ13aと、このトランジスタ13aを制御するドラ
イバ13bとから構成されている。
【0045】レギュレータ回路14は、リストア電位を
安定させるために、プッシュプル(Push−Pul
l)回路の構成とされている。なお、このレギュレータ
回路14の詳細については、後述する。
安定させるために、プッシュプル(Push−Pul
l)回路の構成とされている。なお、このレギュレータ
回路14の詳細については、後述する。
【0046】センスアンプ15は、p型MOSトランジ
スタ15a,15bとn型MOSトランジスタ15c,
15dとから構成されている。この場合、p型MOSト
ランジスタ15aとn型MOSトランジスタ15cと
が、互いにドレインを共有して直列に接続されている。
また、p型MOSトランジスタ15bとn型MOSトラ
ンジスタ15dとが、互いにドレインを共有して直列に
接続されている。
スタ15a,15bとn型MOSトランジスタ15c,
15dとから構成されている。この場合、p型MOSト
ランジスタ15aとn型MOSトランジスタ15cと
が、互いにドレインを共有して直列に接続されている。
また、p型MOSトランジスタ15bとn型MOSトラ
ンジスタ15dとが、互いにドレインを共有して直列に
接続されている。
【0047】そして、p型MOSトランジスタ15aと
n型MOSトランジスタ15cとの接続点、および、p
型MOSトランジスタ15bとn型MOSトランジスタ
15dの各ゲートには、ビット線BLtが接続されてい
る。また、p型MOSトランジスタ15bとn型MOS
トランジスタ15dとの接続点、および、p型MOSト
ランジスタ15aとn型MOSトランジスタ15cの各
ゲートには、上記ビット線BLtと相補の関係にあるビ
ット線BLcが接続されている。
n型MOSトランジスタ15cとの接続点、および、p
型MOSトランジスタ15bとn型MOSトランジスタ
15dの各ゲートには、ビット線BLtが接続されてい
る。また、p型MOSトランジスタ15bとn型MOS
トランジスタ15dとの接続点、および、p型MOSト
ランジスタ15aとn型MOSトランジスタ15cの各
ゲートには、上記ビット線BLtと相補の関係にあるビ
ット線BLcが接続されている。
【0048】また、p型MOSトランジスタ15a,1
5bの各ソースの接続点(センスアンプ15の正の電極
SAP)には、上記スイッチ回路13および上記レギュ
レータ回路14が接続されている。n型MOSトランジ
スタ15c,15dの各ソースの接続点(センスアンプ
の負の電極SAN)には、上記センスアンプ駆動ドライ
バ16が接続されている。
5bの各ソースの接続点(センスアンプ15の正の電極
SAP)には、上記スイッチ回路13および上記レギュ
レータ回路14が接続されている。n型MOSトランジ
スタ15c,15dの各ソースの接続点(センスアンプ
の負の電極SAN)には、上記センスアンプ駆動ドライ
バ16が接続されている。
【0049】センスアンプ駆動ドライバ16は、n型M
OSトランジスタ16aで構成されている。
OSトランジスタ16aで構成されている。
【0050】図3は、上記したオーバードライブ回路を
採用してなるDRAMの、メモリコア部のレイアウト構
造(オーバードライブ回路とその電源配線の配置例)を
示すものである。
採用してなるDRAMの、メモリコア部のレイアウト構
造(オーバードライブ回路とその電源配線の配置例)を
示すものである。
【0051】この場合、複数のセルアレイ(Cell
s)21がマトリクス状に配置されたセルアレイブロッ
ク21の上下方向(行方向)には、それぞれ、上記セン
スアンプを複数有するセンスアンプブロック15が配置
されている。また、各セルアレイ21の左右(列方向)
には、それぞれ、セグメントロウデコーダ部(SRD)
22が配置されている。
s)21がマトリクス状に配置されたセルアレイブロッ
ク21の上下方向(行方向)には、それぞれ、上記セン
スアンプを複数有するセンスアンプブロック15が配置
されている。また、各セルアレイ21の左右(列方向)
には、それぞれ、セグメントロウデコーダ部(SRD)
22が配置されている。
【0052】なお、SSC23は、上記各センスアンプ
ブロック15と上記各セグメントロウデコーダ部22と
の交点にそれぞれ設けられた回路エリアである。このS
SC23内には、それぞれ、上記スイッチ回路13が配
置されている。
ブロック15と上記各セグメントロウデコーダ部22と
の交点にそれぞれ設けられた回路エリアである。このS
SC23内には、それぞれ、上記スイッチ回路13が配
置されている。
【0053】さらに、メモリコア部の周辺部(列方向の
一端側)には、セルアレイブロック21の各列にそれぞ
れ対応して、メインロウデコーダ部24が設けられてい
る。各メインロウレコーダ部24の上下(行方向)に
は、上記SSC23にそれぞれ対応して、回路エリア2
5が設けられている。
一端側)には、セルアレイブロック21の各列にそれぞ
れ対応して、メインロウデコーダ部24が設けられてい
る。各メインロウレコーダ部24の上下(行方向)に
は、上記SSC23にそれぞれ対応して、回路エリア2
5が設けられている。
【0054】回路エリア25には、それぞれ、上記レギ
ュレータ回路14およびドライバ回路31が配置されて
いる。上記ドライバ回路31は、上記スイッチ回路13
内のドライバ13bにつながる信号線SEPを駆動する
ためのものである。上記レギュレータ回路14には、そ
れぞれ、上記スイッチ回路13につながる電源線(たと
えば、第1の階層のメタル配線)40が接続されてい
る。
ュレータ回路14およびドライバ回路31が配置されて
いる。上記ドライバ回路31は、上記スイッチ回路13
内のドライバ13bにつながる信号線SEPを駆動する
ためのものである。上記レギュレータ回路14には、そ
れぞれ、上記スイッチ回路13につながる電源線(たと
えば、第1の階層のメタル配線)40が接続されてい
る。
【0055】また、メモリコア部の周辺部(行方向の一
端側)には、複数の、オーバードライブ電位生成回路1
2、および、周辺回路用の内部電源電位生成回路41が
配置されている。上記オーバードライブ電位生成回路1
2は、それぞれ、電源線(たとえば、第2の階層のメタ
ル配線)42および電源線(たとえば、第1の階層のメ
タル配線)43を介して、上記スイッチ回路13と接続
されている。
端側)には、複数の、オーバードライブ電位生成回路1
2、および、周辺回路用の内部電源電位生成回路41が
配置されている。上記オーバードライブ電位生成回路1
2は、それぞれ、電源線(たとえば、第2の階層のメタ
ル配線)42および電源線(たとえば、第1の階層のメ
タル配線)43を介して、上記スイッチ回路13と接続
されている。
【0056】このような構成によれば、レギュレータ回
路14をセンスアンプ15の近傍に分散させて配置でき
るようになる。これにより、レギュレータ回路14とセ
ンスアンプ15との間の抵抗を小さくすることが可能と
なる。そのため、ビット線BLt,BLcへのリストア
電位の供給を高速化できる。
路14をセンスアンプ15の近傍に分散させて配置でき
るようになる。これにより、レギュレータ回路14とセ
ンスアンプ15との間の抵抗を小さくすることが可能と
なる。そのため、ビット線BLt,BLcへのリストア
電位の供給を高速化できる。
【0057】図4は、上記したレギュレータ回路14の
構成例を示すものである。
構成例を示すものである。
【0058】この場合、電源電圧VCCおよび接地電圧
VSS間に、p型MOSトランジスタ14aとn型MO
Sトランジスタ14bとが互いにソースを共有して直列
に接続されている。p型MOSトランジスタ14aのゲ
ートには、オペアンプ14cが接続されている。n型M
OSトランジスタ14bのゲートには、オペアンプ14
dが接続されている。オペアンプ14c,14dの各反
転入力端は共通に接続されて、回路の出力であるリスト
ア電位を制御するためのref電位が供給されるように
なっている。オペアンプ14c,14dの各非反転入力
端は、p型MOSトランジスタ14aとn型MOSトラ
ンジスタ14bとの接続点に共通に接続されている。そ
して、この接続点が、上記センスアンプ15の正の電極
SAPに接続されるようになっている。
VSS間に、p型MOSトランジスタ14aとn型MO
Sトランジスタ14bとが互いにソースを共有して直列
に接続されている。p型MOSトランジスタ14aのゲ
ートには、オペアンプ14cが接続されている。n型M
OSトランジスタ14bのゲートには、オペアンプ14
dが接続されている。オペアンプ14c,14dの各反
転入力端は共通に接続されて、回路の出力であるリスト
ア電位を制御するためのref電位が供給されるように
なっている。オペアンプ14c,14dの各非反転入力
端は、p型MOSトランジスタ14aとn型MOSトラ
ンジスタ14bとの接続点に共通に接続されている。そ
して、この接続点が、上記センスアンプ15の正の電極
SAPに接続されるようになっている。
【0059】レギュレータ回路14を、このようなプッ
シュプル回路の構成とすることにより、オーバードライ
ブ後のビット線BLt,BLcの電位が、リストア電位
に対して高くなりすぎた場合や低くなりすぎた場合に
も、ビット線BLt,BLcの電位を所望の電位に制御
することが容易に可能となる。
シュプル回路の構成とすることにより、オーバードライ
ブ後のビット線BLt,BLcの電位が、リストア電位
に対して高くなりすぎた場合や低くなりすぎた場合に
も、ビット線BLt,BLcの電位を所望の電位に制御
することが容易に可能となる。
【0060】図5は、上記したレギュレータ回路14の
回路構成を、より詳細に示すものである。
回路構成を、より詳細に示すものである。
【0061】この場合、上記オペアンプ14cは、電源
電圧と接地電圧との間に、直列に接続されたp型MOS
トランジスタ141 ,n型MOSトランジスタ142 ,
14 3 ,144 と、直列に接続されたp型MOSトラン
ジスタ145 ,n型MOSトランジスタ146 ,147
とが、並列に接続されてなる構成とされている。
電圧と接地電圧との間に、直列に接続されたp型MOS
トランジスタ141 ,n型MOSトランジスタ142 ,
14 3 ,144 と、直列に接続されたp型MOSトラン
ジスタ145 ,n型MOSトランジスタ146 ,147
とが、並列に接続されてなる構成とされている。
【0062】また、上記トランジスタ141 のゲートと
上記トランジスタ145 のゲートとが共通に接続される
とともに、その接続点は上記トランジスタ145 のドレ
インと上記トランジスタ146 のドレインとの接続点に
接続されている。
上記トランジスタ145 のゲートとが共通に接続される
とともに、その接続点は上記トランジスタ145 のドレ
インと上記トランジスタ146 のドレインとの接続点に
接続されている。
【0063】さらに、上記トランジスタ142 のソース
と上記トランジスタ143 のドレインとの接続点、およ
び、上記トランジスタ146 のソースと上記トランジス
タ147 のドレインとの接続点が、共通に接続されてい
る。
と上記トランジスタ143 のドレインとの接続点、およ
び、上記トランジスタ146 のソースと上記トランジス
タ147 のドレインとの接続点が、共通に接続されてい
る。
【0064】また、上記トランジスタ141 のドレイン
と上記トランジスタ142 のソースとの接続点は、上記
トランジスタ14aのゲートに接続されている。
と上記トランジスタ142 のソースとの接続点は、上記
トランジスタ14aのゲートに接続されている。
【0065】そして、オペアンプ14cの反転入力端と
しての、上記トランジスタ142 のゲートには、上記r
ef電位が供給されるようになっている。
しての、上記トランジスタ142 のゲートには、上記r
ef電位が供給されるようになっている。
【0066】オペアンプ14cの非反転入力は146 の
ゲートであり、レギュレータの出力であるSAPの信号
が入力される。
ゲートであり、レギュレータの出力であるSAPの信号
が入力される。
【0067】また、上記トランジスタ143 ,147 は
オペアンプのバイアス電流を制御するが、各ゲートには
インバータ148 の出力端が接続され、レギュレータ回
路14の動作を制御するための制御信号の反転信号が供
給されるようになっている。
オペアンプのバイアス電流を制御するが、各ゲートには
インバータ148 の出力端が接続され、レギュレータ回
路14の動作を制御するための制御信号の反転信号が供
給されるようになっている。
【0068】さらに、上記トランジスタ144 のゲート
には、このトランジスタ144 のオン/オフを選択する
ための選択信号が供給されるようになっている。
には、このトランジスタ144 のオン/オフを選択する
ための選択信号が供給されるようになっている。
【0069】一方、上記オペアンプ14dは、電源電圧
と接地電圧との間に、直列に接続されたp型MOSトラ
ンジスタ149 ,n型MOSトランジスタ1410,14
11,1412と、直列に接続されたp型MOSトランジス
タ1413,n型MOSトランジスタ1414,1415と
が、並列に接続されてなる構成とされている。
と接地電圧との間に、直列に接続されたp型MOSトラ
ンジスタ149 ,n型MOSトランジスタ1410,14
11,1412と、直列に接続されたp型MOSトランジス
タ1413,n型MOSトランジスタ1414,1415と
が、並列に接続されてなる構成とされている。
【0070】また、上記トランジスタ149 のゲートと
上記トランジスタ1413のゲートとが共通に接続される
とともに、その接続点は上記トランジスタ1413のドレ
インと上記トランジスタ1414のドレインとの接続点に
接続されている。
上記トランジスタ1413のゲートとが共通に接続される
とともに、その接続点は上記トランジスタ1413のドレ
インと上記トランジスタ1414のドレインとの接続点に
接続されている。
【0071】さらに、上記トランジスタ1410のソース
と上記トランジスタ1411のドレインとの接続点、およ
び、上記トランジスタ1414のソースと上記トランジス
タ1415のドレインとの接続点が、共通に接続されてい
る。
と上記トランジスタ1411のドレインとの接続点、およ
び、上記トランジスタ1414のソースと上記トランジス
タ1415のドレインとの接続点が、共通に接続されてい
る。
【0072】そして、オペアンプ14dの反転入力端と
しての、上記トランジスタ1414のゲートには、上記r
ef電位が供給されるようになっている。
しての、上記トランジスタ1414のゲートには、上記r
ef電位が供給されるようになっている。
【0073】オペアンプ14dの反転入力は1410のゲ
ートであり、レギュレータの出力であるSAPの信号が
入力される。
ートであり、レギュレータの出力であるSAPの信号が
入力される。
【0074】また、上記トランジスタ1411,1415は
オペアンプのバイアス電流を制御するが、各ゲートには
インバータ148 の出力端が接続され、レギュレータ回
路14の動作を制御するための制御信号の反転信号が供
給されるようになっている。
オペアンプのバイアス電流を制御するが、各ゲートには
インバータ148 の出力端が接続され、レギュレータ回
路14の動作を制御するための制御信号の反転信号が供
給されるようになっている。
【0075】さらに、上記トランジスタ1412のゲート
には、このトランジスタ1412のオン/オフを選択する
ための、上記選択信号が供給されるようになっている。
には、このトランジスタ1412のオン/オフを選択する
ための、上記選択信号が供給されるようになっている。
【0076】また、上記トランジスタ146 のゲートと
上記トランジスタ1410のゲートとが共通に接続される
とともに、その接続点は上記トランジスタ14aのソー
スに接続されている。
上記トランジスタ1410のゲートとが共通に接続される
とともに、その接続点は上記トランジスタ14aのソー
スに接続されている。
【0077】なお、上記オペアンプ14c,14dは、
さらに、共通回路部14eを有して構成されている。こ
の共通回路部14eは、極性切換回路と接続回路とから
なっている。
さらに、共通回路部14eを有して構成されている。こ
の共通回路部14eは、極性切換回路と接続回路とから
なっている。
【0078】極性切換回路は、p型MOSトランジスタ
1417とn型MOSトランジスタ1418とによって構成
されている。p型MOSトランジスタ1416は、そのゲ
ートが、上記インバータ回路148 の出力端に接続され
ている。また、このトランジスタ1416は、ソースが電
源電圧に接続され、ドレインが上記トランジスタ14 9
のドレインと上記トランジスタ1410のドレインとの接
続点、および、p型MOSトランジスタ1417のゲート
に接続されている。
1417とn型MOSトランジスタ1418とによって構成
されている。p型MOSトランジスタ1416は、そのゲ
ートが、上記インバータ回路148 の出力端に接続され
ている。また、このトランジスタ1416は、ソースが電
源電圧に接続され、ドレインが上記トランジスタ14 9
のドレインと上記トランジスタ1410のドレインとの接
続点、および、p型MOSトランジスタ1417のゲート
に接続されている。
【0079】p型MOSトランジスタ1417はソースが
電源電圧に接続され、ドレインがn型MOSトランジス
タ1418のドレインおよびゲートに接続されている。
電源電圧に接続され、ドレインがn型MOSトランジス
タ1418のドレインおよびゲートに接続されている。
【0080】n型MOSトランジスタ1418は、ゲート
が上記トランジスタ14bのゲートに接続され、ソース
が接地電圧に接続されている。
が上記トランジスタ14bのゲートに接続され、ソース
が接地電圧に接続されている。
【0081】接続回路は、p型MOSトランジスタ14
19とn型MOSトランジスタ1420とによって構成され
ている。p型MOSトランジスタ1419は、そのゲート
が、上記インバータ回路148 の出力端および上記トラ
ンジスタ1416のゲートに接続されている。また、この
トランジスタ1419はソースが電源電圧および上記トラ
ンジスタ14aのソースに接続され、ドレインが上記ト
ランジスタ141 のドレインと上記トランジスタ142
のドレインとの接続点および上記トランジスタ14aの
ゲートに接続されている。
19とn型MOSトランジスタ1420とによって構成され
ている。p型MOSトランジスタ1419は、そのゲート
が、上記インバータ回路148 の出力端および上記トラ
ンジスタ1416のゲートに接続されている。また、この
トランジスタ1419はソースが電源電圧および上記トラ
ンジスタ14aのソースに接続され、ドレインが上記ト
ランジスタ141 のドレインと上記トランジスタ142
のドレインとの接続点および上記トランジスタ14aの
ゲートに接続されている。
【0082】n型MOSトランジスタ1420は、そのゲ
ートが、上記インバータ回路148の入力端に接続され
て、レギュレータ回路14の動作を制御するための、上
記制御信号が供給されるようになっている。また、この
トランジスタ1420はドレインが上記トランジスタ14
18のゲートと上記トランジスタ14aのゲートとの接続
点に接続され、ソースが上記トランジスタ14bのソー
スおよび接地電圧に接続されている。
ートが、上記インバータ回路148の入力端に接続され
て、レギュレータ回路14の動作を制御するための、上
記制御信号が供給されるようになっている。また、この
トランジスタ1420はドレインが上記トランジスタ14
18のゲートと上記トランジスタ14aのゲートとの接続
点に接続され、ソースが上記トランジスタ14bのソー
スおよび接地電圧に接続されている。
【0083】このような構成のレギュレータ回路14
は、たとえば図6に示すように、制御信号により、その
動作が制御される。たとえば、制御信号が高い電位(H
i)の場合、この回路14の出力は高インピーダンス状
態になる。その場合、レギュレータ回路14は、センス
アンプ15との間がスイッチ(接続回路)によって切り
離された状態になる。
は、たとえば図6に示すように、制御信号により、その
動作が制御される。たとえば、制御信号が高い電位(H
i)の場合、この回路14の出力は高インピーダンス状
態になる。その場合、レギュレータ回路14は、センス
アンプ15との間がスイッチ(接続回路)によって切り
離された状態になる。
【0084】上記ref電位としては、上記トランジス
タ14a,14bでの貫通電流を小さくするために、上
記トランジスタ142 には所望のリストア電位よりも低
い電位が、上記トランジスタ1414には反対に高い電位
が与えられる。たとえば、所望のリストア電位を1.4
Vにしたい場合、上記トランジスタ142 には1.38
V、上記トランジスタ1414には1.42Vのref電
位が入力される。この場合、リストア電位は、1.4V
を中心に、プラス/マイナス20mVの不感帯を生じる
ことになる。
タ14a,14bでの貫通電流を小さくするために、上
記トランジスタ142 には所望のリストア電位よりも低
い電位が、上記トランジスタ1414には反対に高い電位
が与えられる。たとえば、所望のリストア電位を1.4
Vにしたい場合、上記トランジスタ142 には1.38
V、上記トランジスタ1414には1.42Vのref電
位が入力される。この場合、リストア電位は、1.4V
を中心に、プラス/マイナス20mVの不感帯を生じる
ことになる。
【0085】このレギュレータ回路14の動作スピード
を速くするためには、オペアンプ14c,14dのバイ
アス電流を大きくすれば良い。そこで、リストアの初期
においてはバイアス電流を大きくし、完了後はバイアス
電流を小さくする。これにより、動作スピードの高速化
と低消費電流化とを両立できる。
を速くするためには、オペアンプ14c,14dのバイ
アス電流を大きくすれば良い。そこで、リストアの初期
においてはバイアス電流を大きくし、完了後はバイアス
電流を小さくする。これにより、動作スピードの高速化
と低消費電流化とを両立できる。
【0086】このために、このレギュレータ回路14に
おいては、上記トランジスタ143,1411のサイズを
大きくし、大電流が流れるように構成する。そして、選
択信号によって上記トランジスタ144 ,1412がオン
状態になり、上記トランジスタ144 ,1412の電流経
路よりバイアス電流が流れるようにする。逆に、選択信
号を低い電位にした場合には、上記トランジスタ1
44 ,1412がオフ状態となり、上記トランジスタ14
7 ,1415の電流経路より、バイアス電流が流れるよう
にする。これにより、上記トランジスタ147 ,1415
を小さいサイズのトランジスタで構成しても、動作スピ
ードの高速化と低消費電流化が可能となる。
おいては、上記トランジスタ143,1411のサイズを
大きくし、大電流が流れるように構成する。そして、選
択信号によって上記トランジスタ144 ,1412がオン
状態になり、上記トランジスタ144 ,1412の電流経
路よりバイアス電流が流れるようにする。逆に、選択信
号を低い電位にした場合には、上記トランジスタ1
44 ,1412がオフ状態となり、上記トランジスタ14
7 ,1415の電流経路より、バイアス電流が流れるよう
にする。これにより、上記トランジスタ147 ,1415
を小さいサイズのトランジスタで構成しても、動作スピ
ードの高速化と低消費電流化が可能となる。
【0087】このような構成のレギュレータ回路14に
よれば、リストア電位の供給時以外は高インピーダンス
状態となるため、スイッチ回路を介さずに、直接、セン
スアンプ15のドライブノード(SAP)に接続でき
る。これにより、レギュレータ回路14とセンスアンプ
15との間の抵抗を小さくすることが可能となる。した
がって、リストア電位の供給にかかる時間を短縮するこ
とが可能となって、リストア時間を短くできる。
よれば、リストア電位の供給時以外は高インピーダンス
状態となるため、スイッチ回路を介さずに、直接、セン
スアンプ15のドライブノード(SAP)に接続でき
る。これにより、レギュレータ回路14とセンスアンプ
15との間の抵抗を小さくすることが可能となる。した
がって、リストア電位の供給にかかる時間を短縮するこ
とが可能となって、リストア時間を短くできる。
【0088】上記したように、リストア電位を正/負の
どちらにもドライブできるようにしている。
どちらにもドライブできるようにしている。
【0089】すなわち、リストア電位の生成に、プッシ
ュプル型のレギュレータ回路を用いるようにしている。
これにより、オーバードライブのタイミングのばらつき
による、リストア電位の電位レベルのばらつきを抑制す
ることが可能となる。したがって、オーバードライブ方
式によりビット線の電位を増幅した後の、ビット線の電
位がリストア電位に対して高くなりすぎた場合や低くな
りすぎた場合にも、リストア電位の電位レベルを安定さ
せることができ、オーバードライブ後のビット線の電位
を所望の電位に制御することが可能となるものである。
ュプル型のレギュレータ回路を用いるようにしている。
これにより、オーバードライブのタイミングのばらつき
による、リストア電位の電位レベルのばらつきを抑制す
ることが可能となる。したがって、オーバードライブ方
式によりビット線の電位を増幅した後の、ビット線の電
位がリストア電位に対して高くなりすぎた場合や低くな
りすぎた場合にも、リストア電位の電位レベルを安定さ
せることができ、オーバードライブ後のビット線の電位
を所望の電位に制御することが可能となるものである。
【0090】特に、レギュレータ回路を、直接、センス
アンプの正の電極に接続できるようになる。これによ
り、センスアンプとレギュレータ回路との間の抵抗を小
さくできる。その結果、リストア電位の供給にかかる時
間を短縮することが可能となって、リストア時間を短く
できる。
アンプの正の電極に接続できるようになる。これによ
り、センスアンプとレギュレータ回路との間の抵抗を小
さくできる。その結果、リストア電位の供給にかかる時
間を短縮することが可能となって、リストア時間を短く
できる。
【0091】また、レギュレータ回路を、センスアンプ
に近接して配置するようにしているため、さらにセンス
アンプとレギュレータ回路との間の抵抗を小さくでき
る。したがって、ビット線へのリストア電位の供給がよ
り速くなって、リストア時間をもっと短くすることが可
能となるものである。
に近接して配置するようにしているため、さらにセンス
アンプとレギュレータ回路との間の抵抗を小さくでき
る。したがって、ビット線へのリストア電位の供給がよ
り速くなって、リストア時間をもっと短くすることが可
能となるものである。
【0092】さらに、オーバードライブ電位生成回路
を、周辺回路を駆動するための電源回路(内部電源電位
生成回路)とは別の、専用の電源回路を用いて構成する
ようにしている。そのため、センス動作時の電源ノイズ
が周辺回路に伝播されるのを防止できる。
を、周辺回路を駆動するための電源回路(内部電源電位
生成回路)とは別の、専用の電源回路を用いて構成する
ようにしている。そのため、センス動作時の電源ノイズ
が周辺回路に伝播されるのを防止できる。
【0093】ここで、図7を参照して、オーバードライ
ブ電位生成回路を、周辺回路用の内部電源電位生成回路
とは別の、専用の電源回路を用いて構成した場合の具体
例について説明する。
ブ電位生成回路を、周辺回路用の内部電源電位生成回路
とは別の、専用の電源回路を用いて構成した場合の具体
例について説明する。
【0094】この場合、オーバードライブ電位生成回路
12を、周辺回路用の駆動電位VIIを生成する内部電
源電位生成回路(n型MOSトランジスタ)41とは別
の、専用の電源回路(n型MOSトランジスタ12a)
を用いて構成するようにしている。これにより、互いに
発生するノイズをアイソレーションすることが可能とな
るため、センス動作時の電源ノイズが周辺回路に伝播さ
れるのを防止できる。
12を、周辺回路用の駆動電位VIIを生成する内部電
源電位生成回路(n型MOSトランジスタ)41とは別
の、専用の電源回路(n型MOSトランジスタ12a)
を用いて構成するようにしている。これにより、互いに
発生するノイズをアイソレーションすることが可能とな
るため、センス動作時の電源ノイズが周辺回路に伝播さ
れるのを防止できる。
【0095】しかも、図3に示した構成において、周辺
回路用の内部電源電位生成回路41をオーバードライブ
電位生成回路12の近傍に配置するようにした場合に
は、オーバードライブ電位生成回路12と内部電源電位
生成回路41とで電位制御用の信号線(VPPI)を共
有できるようになる。
回路用の内部電源電位生成回路41をオーバードライブ
電位生成回路12の近傍に配置するようにした場合に
は、オーバードライブ電位生成回路12と内部電源電位
生成回路41とで電位制御用の信号線(VPPI)を共
有できるようになる。
【0096】スイッチ回路13の構成例を示すものであ
る。
る。
【0097】この場合、周辺回路用の駆動電位VIIと
オーバードライブ電位VIIAとが異なる。そのため、
オーバードライブ電位が供給されるp型MOSトランジ
スタ131 のドレインは、バックゲートに接続されてい
る。また、このトランジスタ131 を制御するp型MO
Sトランジスタ132 の、上記オーバードライブ電位が
供給されるドレインも、バックゲートに接続されてい
る。さらに、n型MOSトランジスタ133 は、ゲート
が上記トランジスタ132 のゲートに共通に接続され、
ソースが上記トランジスタ132 のソースに接続され、
ドレインが接地電圧に接続されるとともに、バックゲー
トに接続されている。
オーバードライブ電位VIIAとが異なる。そのため、
オーバードライブ電位が供給されるp型MOSトランジ
スタ131 のドレインは、バックゲートに接続されてい
る。また、このトランジスタ131 を制御するp型MO
Sトランジスタ132 の、上記オーバードライブ電位が
供給されるドレインも、バックゲートに接続されてい
る。さらに、n型MOSトランジスタ133 は、ゲート
が上記トランジスタ132 のゲートに共通に接続され、
ソースが上記トランジスタ132 のソースに接続され、
ドレインが接地電圧に接続されるとともに、バックゲー
トに接続されている。
【0098】このような構成とした場合、上記トランジ
スタ131 ,132 、133 のジャンクション順方向
によるリーク電流を防ぐことが可能となる。
スタ131 ,132 、133 のジャンクション順方向
によるリーク電流を防ぐことが可能となる。
【0099】なお、上記した本発明の第1の実施形態に
おいては、プッシュプル回路を用いてレギュレータ回路
を構成した場合について説明したが、図4に示した構成
に限らず、たとえば他の構成のプッシュプル回路を用い
てもレギュレータ回路は構成できる。
おいては、プッシュプル回路を用いてレギュレータ回路
を構成した場合について説明したが、図4に示した構成
に限らず、たとえば他の構成のプッシュプル回路を用い
てもレギュレータ回路は構成できる。
【0100】(第2の実施形態)図9は、本発明の第2
の実施形態にかかり、図4に示したプッシュプル回路の
変形例であり、ソースフォロア型のプッシュプル回路を
用いて、レギュレータ回路14Aを構成した場合の例を
示すものである。
の実施形態にかかり、図4に示したプッシュプル回路の
変形例であり、ソースフォロア型のプッシュプル回路を
用いて、レギュレータ回路14Aを構成した場合の例を
示すものである。
【0101】この場合、電源電圧VCCおよび接地電圧
VSS間に、n型MOSトランジスタ14A−1とp型
MOSトランジスタ14A−2とが互いにソースを共有
して直列に接続されている。n型MOSトランジスタ1
4A−1のゲートには、オペアンプ14A−3が接続さ
れている。p型MOSトランジスタ14A−2のゲート
には、オペアンプ14A−4が接続されている。オペア
ンプ14A−3,14 A−4の各非反転入力端は共通に
接続されて、回路の出力であるリストア電位を制御する
ためのref電位が供給されるようになっている。オペ
アンプ14A− 3,14A−4の各反転入力端は、n型
MOSトランジスタ14A−1とp型MOSトランジス
タ14A−2との接続点に共通に接続されている。そし
て、この接続点が、上記センスアンプ15の正の電極S
APに接続されるようになっている。
VSS間に、n型MOSトランジスタ14A−1とp型
MOSトランジスタ14A−2とが互いにソースを共有
して直列に接続されている。n型MOSトランジスタ1
4A−1のゲートには、オペアンプ14A−3が接続さ
れている。p型MOSトランジスタ14A−2のゲート
には、オペアンプ14A−4が接続されている。オペア
ンプ14A−3,14 A−4の各非反転入力端は共通に
接続されて、回路の出力であるリストア電位を制御する
ためのref電位が供給されるようになっている。オペ
アンプ14A− 3,14A−4の各反転入力端は、n型
MOSトランジスタ14A−1とp型MOSトランジス
タ14A−2との接続点に共通に接続されている。そし
て、この接続点が、上記センスアンプ15の正の電極S
APに接続されるようになっている。
【0102】このような構成のレギュレータ回路14A
を採用した場合にも、オーバードライブ回路としては、
上述した第1の実施形態の場合と略同様の効果が期待で
きる。
を採用した場合にも、オーバードライブ回路としては、
上述した第1の実施形態の場合と略同様の効果が期待で
きる。
【0103】(第3の実施形態)図10は、本発明の第
3の実施形態にかかり、図4に示したプッシュプル回路
の変形例であり、ソースフォロア型のn型MOSトラン
ジスタとソースコモン型のn型MOSトランジスタとを
直列に接続した、トーテムポール構造のプッシュプル回
路を用いて、レギュレータ回路14Bを構成した場合の
例を示すものである。
3の実施形態にかかり、図4に示したプッシュプル回路
の変形例であり、ソースフォロア型のn型MOSトラン
ジスタとソースコモン型のn型MOSトランジスタとを
直列に接続した、トーテムポール構造のプッシュプル回
路を用いて、レギュレータ回路14Bを構成した場合の
例を示すものである。
【0104】この場合、電源電圧VCCおよび接地電圧
VSS間に、ソースフォロアのn型MOSトランジスタ
14B−1とソースコモン型のn型MOSトランジスタ
14 B−2とが直列に接続されて、トーテムポール構造
が構成されている。n型MOSトランジスタ14B−1
のゲートには、オペアンプ14B−3が接続されてい
る。n型MOSトランジスタ14B−2のゲートには、
オペアンプ14B−4が接続されている。オペアンプ1
4B−3の非反転入力端およびオペアンプ14B −4の
反転入力端は共通に接続されて、回路の出力であるリス
トア電位を制御するためのref電位が供給されるよう
になっている。オペアンプ14B−3の反転入力端およ
びオペアンプ14B−4の非反転入力端は、両n型MO
Sトランジスタ14B−1,14B−2の接続点に共通
に接続されている。そして、この接続点が、上記センス
アンプ15の正の電極SAPに接続されるようになって
いる。
VSS間に、ソースフォロアのn型MOSトランジスタ
14B−1とソースコモン型のn型MOSトランジスタ
14 B−2とが直列に接続されて、トーテムポール構造
が構成されている。n型MOSトランジスタ14B−1
のゲートには、オペアンプ14B−3が接続されてい
る。n型MOSトランジスタ14B−2のゲートには、
オペアンプ14B−4が接続されている。オペアンプ1
4B−3の非反転入力端およびオペアンプ14B −4の
反転入力端は共通に接続されて、回路の出力であるリス
トア電位を制御するためのref電位が供給されるよう
になっている。オペアンプ14B−3の反転入力端およ
びオペアンプ14B−4の非反転入力端は、両n型MO
Sトランジスタ14B−1,14B−2の接続点に共通
に接続されている。そして、この接続点が、上記センス
アンプ15の正の電極SAPに接続されるようになって
いる。
【0105】このような構成のレギュレータ回路14B
を採用した場合にも、オーバードライブ回路としては、
上述した第1の実施形態の場合と略同様の効果が期待で
きる。
を採用した場合にも、オーバードライブ回路としては、
上述した第1の実施形態の場合と略同様の効果が期待で
きる。
【0106】(第4の実施形態)図11は、本発明の第
4の実施形態にかかり、図10に示した構成のレギュレ
ータ回路14Bにおいて、n型MOSトランジスタ14
B−1のゲート電位を、昇圧回路(ポンプ回路)を用い
て制御するように構成した場合の例を示すものである。
4の実施形態にかかり、図10に示した構成のレギュレ
ータ回路14Bにおいて、n型MOSトランジスタ14
B−1のゲート電位を、昇圧回路(ポンプ回路)を用い
て制御するように構成した場合の例を示すものである。
【0107】すなわち、ソースフォロア型のn型MOS
トランジスタ14B−1は、ゲート電位として、高い電
位が必要になる場合がある。その場合、昇圧回路14
B−5を用いて、n型MOSトランジスタ14B−1の
ゲート電位を制御するように、レギュレータ回路14
B’を構成するようにすれば良い。
トランジスタ14B−1は、ゲート電位として、高い電
位が必要になる場合がある。その場合、昇圧回路14
B−5を用いて、n型MOSトランジスタ14B−1の
ゲート電位を制御するように、レギュレータ回路14
B’を構成するようにすれば良い。
【0108】その他、本願発明は、上記各実施形態に限
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。さらに、
上記各実施形態には種々の段階の発明が含まれており、
開示される複数の構成要件における適宜な組み合わせに
より種々の発明が抽出され得る。たとえば、各実施形態
に示される全構成要件からいくつかの構成要件が削除さ
れても、発明が解決しようとする課題の欄で述べた課題
の少なくとも1つが解決でき、発明の効果の欄で述べら
れている効果の少なくとも1つが得られる場合には、こ
の構成要件が削除された構成が発明として抽出され得
る。
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。さらに、
上記各実施形態には種々の段階の発明が含まれており、
開示される複数の構成要件における適宜な組み合わせに
より種々の発明が抽出され得る。たとえば、各実施形態
に示される全構成要件からいくつかの構成要件が削除さ
れても、発明が解決しようとする課題の欄で述べた課題
の少なくとも1つが解決でき、発明の効果の欄で述べら
れている効果の少なくとも1つが得られる場合には、こ
の構成要件が削除された構成が発明として抽出され得
る。
【0109】
【発明の効果】以上、詳述したようにこの発明によれ
ば、オーバードライブ方式によりビット線の電位を増幅
した後の、ビット線の電位がリストア電位に対して高く
なりすぎた場合や低くなりすぎた場合にも、リストア電
位の電位レベルを安定させることができ、オーバードラ
イブ後のビット線の電位を所望の電位に制御することが
可能な半導体装置を提供できる。
ば、オーバードライブ方式によりビット線の電位を増幅
した後の、ビット線の電位がリストア電位に対して高く
なりすぎた場合や低くなりすぎた場合にも、リストア電
位の電位レベルを安定させることができ、オーバードラ
イブ後のビット線の電位を所望の電位に制御することが
可能な半導体装置を提供できる。
【図1】この発明の第1の実施形態にかかる、オーバー
ドライブ回路の概略構成を示すブロック図。
ドライブ回路の概略構成を示すブロック図。
【図2】同じく、オーバードライブ回路の具体的構成を
示す回路構成図。
示す回路構成図。
【図3】同じく、オーバードライブ回路とその電源配線
の配置例を示すメモリコア部の概略平面図。
の配置例を示すメモリコア部の概略平面図。
【図4】同じく、レギュレータ回路の一例を示す概略構
成図。
成図。
【図5】同じく、レギュレータ回路の具体的構成を示す
回路構成図。
回路構成図。
【図6】同じく、レギュレータ回路の動作を説明するた
めに示す概略図。
めに示す概略図。
【図7】同じく、オーバードライブ電位生成回路と周辺
回路用の内部電源電位生成回路とを、異なる電源回路を
用いて構成した場合の具体例を示す回路構成図。
回路用の内部電源電位生成回路とを、異なる電源回路を
用いて構成した場合の具体例を示す回路構成図。
【図8】同じく、オーバードライブ電位生成回路と内部
電源電位生成回路とを異なる電源回路により構成するよ
うにした場合を例に示す、スイッチ回路の構成図。
電源電位生成回路とを異なる電源回路により構成するよ
うにした場合を例に示す、スイッチ回路の構成図。
【図9】本発明の第2の実施形態にかかる、レギュレー
タ回路の一例を示す概略構成図。
タ回路の一例を示す概略構成図。
【図10】本発明の第3の実施形態にかかる、レギュレ
ータ回路の一例を示す概略構成図。
ータ回路の一例を示す概略構成図。
【図11】本発明の第4の実施形態にかかる、レギュレ
ータ回路の一例を示す概略構成図。
ータ回路の一例を示す概略構成図。
【図12】従来技術とその問題点を説明するために、オ
ーバードライブ回路の概略構成を示すブロック図。
ーバードライブ回路の概略構成を示すブロック図。
【図13】同じく、オーバードライブ回路の具体的構成
を示す回路構成図。
を示す回路構成図。
【図14】同じく、オーバードライブ回路とその電源配
線の配置例を示すメモリコア部の概略平面図。
線の配置例を示すメモリコア部の概略平面図。
11…外部電源(VCC) 12…オーバードライブ電位生成回路(第1の生成回
路) 12a…n型MOSトランジスタ 13,13’…スイッチ回路 13a…p型MOSトランジスタ 13b…ドライバ 131 ,132 …p型MOSトランジスタ 133 …n型MOSトランジスタ 14…レギュレータ回路(第2の生成回路) 14a…p型MOSトランジスタ 14b…n型MOSトランジスタ 14c,14d…オペアンプ 14e…共通回路部 141 ,145 ,149 ,1413,1416,1417,1
419…p型MOSトランジスタ 142 ,143 ,144 ,146 ,147 ,1410,1
411,1412,1414,1415,1418,1420…n型
MOSトランジスタ 148 …インバータ回路 14A…レギュレータ回路(第2の生成回路) 14A−1…n型MOSトランジスタ 14A−2…p型MOSトランジスタ 14A−3,14A−4…オペアンプ 14B,14B’…レギュレータ回路(第2の生成回
路) 14B−1…,14B−2…n型MOSトランジスタ 14B−3,14B−4…オペアンプ 14B−5…昇圧回路 15…センスアンプブロック 15a,15b…p型MOSトランジスタ 15c,15d…n型MOSトランジスタ 16…センスアンプ駆動ドライバ(SAD) 16a…n型MOSトランジスタ 17…外部電源 21…セルアレイブロック 22…セグメントロウデコーダ部(SRD) 23…SSC(回路エリア) 24…メインロウデコーダ部 25…回路エリア 31…ドライバ回路 40…信号線(第1の階層のメタル配線) 41…周辺回路用の内部電源電位生成回路 42…電源線 43…電源線 101…VCC電位(外部高電位電源端子) 102…オーバードライブ電位生成回路 102a…n型MOSトランジスタ 103…外部電源 104…リストア電位生成回路 104a…n型MOSトランジスタ 105…スイッチ回路 105a…p型MOSトランジスタ 105b…p型MOSトランジスタ 106…センスアンプ駆動ドライバ 107…センスアンプ 107a…p型MOSトランジスタ 107b…p型MOSトランジスタ 107c…n型MOSトランジスタ 107d…n型MOSトランジスタ 108…センスアンプ駆動ドライバ 109…外部電源 110…電源線 110a…第1の階層のメタル配線 110b…第2の階層のメタル配線 111…セルアレイ 112…セグメントロウデコーダ部 113…SSC(センスアンプ−セグメントロウデコー
ダ−クロス部) 114…メインロウデコーダ部 115…SMC(センスアンプ−メインロウデコーダ−
クロス部) 116…オーバードライブ電位生成回路ブロック 117…リストア電位生成回路ブロック VCC…電源電圧 VSS…接地電圧 SEP…信号線 BLt,BLc…ビット線 VIIA…オーバードライブ電位 SAP…センスアンプの正の電極(ドライブノード) VPPI…信号線 VII…周辺回路用の駆動電位 ref…ref電位
路) 12a…n型MOSトランジスタ 13,13’…スイッチ回路 13a…p型MOSトランジスタ 13b…ドライバ 131 ,132 …p型MOSトランジスタ 133 …n型MOSトランジスタ 14…レギュレータ回路(第2の生成回路) 14a…p型MOSトランジスタ 14b…n型MOSトランジスタ 14c,14d…オペアンプ 14e…共通回路部 141 ,145 ,149 ,1413,1416,1417,1
419…p型MOSトランジスタ 142 ,143 ,144 ,146 ,147 ,1410,1
411,1412,1414,1415,1418,1420…n型
MOSトランジスタ 148 …インバータ回路 14A…レギュレータ回路(第2の生成回路) 14A−1…n型MOSトランジスタ 14A−2…p型MOSトランジスタ 14A−3,14A−4…オペアンプ 14B,14B’…レギュレータ回路(第2の生成回
路) 14B−1…,14B−2…n型MOSトランジスタ 14B−3,14B−4…オペアンプ 14B−5…昇圧回路 15…センスアンプブロック 15a,15b…p型MOSトランジスタ 15c,15d…n型MOSトランジスタ 16…センスアンプ駆動ドライバ(SAD) 16a…n型MOSトランジスタ 17…外部電源 21…セルアレイブロック 22…セグメントロウデコーダ部(SRD) 23…SSC(回路エリア) 24…メインロウデコーダ部 25…回路エリア 31…ドライバ回路 40…信号線(第1の階層のメタル配線) 41…周辺回路用の内部電源電位生成回路 42…電源線 43…電源線 101…VCC電位(外部高電位電源端子) 102…オーバードライブ電位生成回路 102a…n型MOSトランジスタ 103…外部電源 104…リストア電位生成回路 104a…n型MOSトランジスタ 105…スイッチ回路 105a…p型MOSトランジスタ 105b…p型MOSトランジスタ 106…センスアンプ駆動ドライバ 107…センスアンプ 107a…p型MOSトランジスタ 107b…p型MOSトランジスタ 107c…n型MOSトランジスタ 107d…n型MOSトランジスタ 108…センスアンプ駆動ドライバ 109…外部電源 110…電源線 110a…第1の階層のメタル配線 110b…第2の階層のメタル配線 111…セルアレイ 112…セグメントロウデコーダ部 113…SSC(センスアンプ−セグメントロウデコー
ダ−クロス部) 114…メインロウデコーダ部 115…SMC(センスアンプ−メインロウデコーダ−
クロス部) 116…オーバードライブ電位生成回路ブロック 117…リストア電位生成回路ブロック VCC…電源電圧 VSS…接地電圧 SEP…信号線 BLt,BLc…ビット線 VIIA…オーバードライブ電位 SAP…センスアンプの正の電極(ドライブノード) VPPI…信号線 VII…周辺回路用の駆動電位 ref…ref電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土田 賢二 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 (72)発明者 竹内 淳 神奈川県横浜市港北区富士塚1−26−12 グリーンヒルズK/N 102 Fターム(参考) 5B024 AA15 BA09 BA27 CA07
Claims (12)
- 【請求項1】 ビット線の電位を増幅するセンスアンプ
と、 前記ビット線のセンス動作に必要なオーバードライブ電
位を生成する第1の生成回路と、 この第1の生成回路で生成されたオーバードライブ電位
の、前記センスアンプの正の電極への供給を制御するス
イッチ回路と、 前記センスアンプの正の電極に接続され、オーバードラ
イブ後の前記ビット線のリストア電位を生成する、レギ
ュレータ回路からなる第2の生成回路とを具備したこと
を特徴とする半導体装置。 - 【請求項2】 ワード線とビット線の交点に配置された
複数のメモリセルを有する複数のメモリセルブロック
と、 前記ビット線の電位を増幅するための複数のセンスアン
プを有する複数のセンスアンプブロックと、 前記ワード線を選択する複数のロウデコーダを有する複
数のロウデコーダ部と、 前記ビット線のセンス動作に必要なオーバードライブ電
位を生成する第1の生成回路と、 この第1の生成回路で生成されたオーバードライブ電位
の、前記センスアンプの正の電極への供給を制御するス
イッチ回路と、 前記センスアンプの正の電極に接続され、オーバードラ
イブ後の前記ビット線のリストア電位を生成する、レギ
ュレータ回路からなる第2の生成回路とを具備し、 前記複数のメモリセルブロックと前記複数のセンスアン
プブロックとは第1の方向に交互に配置され、 前記複数のロウデコーダ部は前記複数のメモリセルブロ
ックと第1の方向と直交する第2の方向に隣接して配置
され、 前記スイッチ回路は、前記複数のロウデコーダ部に挟ま
れた領域に配置されることを特徴とする半導体装置。 - 【請求項3】 前記第2の生成回路は前記複数のロウデ
コーダ部に挟まれた領域に配置されることを特徴とする
請求項2に記載の半導体装置。 - 【請求項4】 ワード線とビット線の交点に配置された
複数のメモリセルを有する複数のメモリセルブロック
と、 前記ビット線の電位を増幅するための複数のセンスアン
プを有する複数のセンスアンプブロックと、 複数の前記ワード線に対応して前記複数のワード線の選
択を制御するメインワード線と、 前記メインワード線の駆動を制御するメインロウデコー
ダ部と、 一つのメインワード線に対応する複数の前記ワード線か
ら特定のワード線を選択する前記複数のワード線と同数
のワード線ドライバ線と、 前記メインワード線と前記ワード線ドライバ線により駆
動すべきワード線を選択し駆動するセグメントロウデコ
ーダ部と、 ワード線ドライバ線を駆動する、ワード線ドライバ部
と、 前記ビット線のセンス動作に必要なオーバードライブ電
位を生成する第1の生成回路と、 この第1の生成回路で生成されたオーバードライブ電位
の、前記センスアンプの正の電極への供給を制御するス
イッチ回路と、 前記センスアンプの正の電極に接続され、オーバードラ
イブ後の前記ビット線のリストア電位を生成する、レギ
ュレータ回路からなる第2の生成回路とを具備し、 前記複数のメモリセルブロックと前記複数のセンスアン
プブロックとは第1の方向に交互に配置され、 前記セグメントロウデコーダ部は前記複数のメモリセル
ブロックと第1の方向と直交する第2の方向に隣接して
配置され、 前記メインロウデコーダ部は前記セグメントロウデコー
ダ部と第2の方向に隣接して配置され、 前記ワード線ドライバ部は前記セグメントロウデコーダ
部と第1の方向に隣接して配置され、 前記スイッチ回路は前記セグメントロウデコーダ部に挟
まれた領域に配置され、 前記第1の生成回路は複数の前記メモリセルブロックの
端部で、前記第1の方向に配置され、 前記第2の生成回路は前記メインロウデコーダ部に挟ま
れた領域に配置されることを特徴とする半導体装置。 - 【請求項5】 前記第1の生成回路は、センス動作のた
めに必要なオーバードライブ電位を生成する専用の電源
回路を用いて構成されることを特徴とする請求項1乃至
4に記載の半導体装置。 - 【請求項6】 前記レギュレータ回路は、前記オーバー
ドライブ後の所定のリストア期間内のみ、前記リストア
電位を生成し、それ以外は高インピーダンスを出力する
ように構成されてなることを特徴とする請求項1に記載
の半導体装置。 - 【請求項7】 前記レギュレータ回路は、p型MOSト
ランジスタとn型MOSトランジスタとを直列に接続し
てなる、プッシュプル回路を用いて構成されることを特
徴とする請求項1に記載の半導体装置。 - 【請求項8】 前記レギュレータ回路は、n型MOSト
ランジスタとp型MOSトランジスタとを直列に接続し
た、ソースフォロア型のプッシュプル回路を用いて構成
されることを特徴とする請求項1に記載の半導体装置。 - 【請求項9】 前記レギュレータ回路は、ソースフォロ
ア型のn型MOSトランジスタとソースコモン型のn型
MOSトランジスタとを直列に接続した、トーテムポー
ル構造のプッシュプル回路を用いて構成されることを特
徴とする請求項1に記載の半導体装置。 - 【請求項10】 前記ソースフォロア型のn型MOSト
ランジスタは、ゲート電位が昇圧回路を用いて制御され
ることを特徴とする請求項9に記載の半導体装置。 - 【請求項11】 前記プッシュプル回路を構成する各M
OSトランジスタのゲートにそれぞれオペアンプが接続
され、そのオペアンプは、リストア期間の初期における
バイアス電流が、リストア期間のその後におけるバイア
ス電流よりも大きくなるように制御されることを特徴と
する請求項7乃至10に記載の半導体装置。 - 【請求項12】 前記プッシュプル回路を構成する各M
OSトランジスタのゲートにそれぞれオペアンプが接続
され、そのオペアンプは、リストア期間の初期において
バイアス電流が流れるトランジスタのサイズは、リスト
ア期間のその後においてバイアス電流が流れるトランジ
スタのサイズよりも大きいことを特徴とする請求項7乃
至10に記載の半導体装置。
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A02 | Decision of refusal |
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