JP2002025264A - 半導体装置 - Google Patents
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】
【課題】本発明は、センスアンプの動作電位を生成する
ためのオーバードライブ回路において、オーバードライ
ブ後のビット線の電位を所望のリストア電位に容易に制
御できるようにすることを最も主要な特徴としている。 【解決手段】たとえば、センス動作時にビット線にリス
トア電位よりも高いオーバードライブ電位を印加するた
めのオーバードライブ電位生成回路１２は、スイッチ回
路１３を介して、センスアンプ１５のドライブノードに
接続する。また、ビット線にリストア電位を印加するた
めのリストア電位生成回路をレギュレータ回路１４によ
り構成し、これを、センスアンプ１５のドライブノード
に直に接続する。これにより、オーバードライブ後のビ
ット線の電位がリストア電位に対して高すぎたり、低す
ぎたりした場合にも、容易に制御できる構成とされてい
る。
ためのオーバードライブ回路において、オーバードライ
ブ後のビット線の電位を所望のリストア電位に容易に制
御できるようにすることを最も主要な特徴としている。 【解決手段】たとえば、センス動作時にビット線にリス
トア電位よりも高いオーバードライブ電位を印加するた
めのオーバードライブ電位生成回路１２は、スイッチ回
路１３を介して、センスアンプ１５のドライブノードに
接続する。また、ビット線にリストア電位を印加するた
めのリストア電位生成回路をレギュレータ回路１４によ
り構成し、これを、センスアンプ１５のドライブノード
に直に接続する。これにより、オーバードライブ後のビ
ット線の電位がリストア電位に対して高すぎたり、低す
ぎたりした場合にも、容易に制御できる構成とされてい
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に、センスアンプ用の電源回路として、
オーバードライブ方式の電源回路を備えるＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ ｒｅａｄ
ｗｒｉｔｅ Ｍｅｍｏｒｙ）に関する。
するもので、特に、センスアンプ用の電源回路として、
オーバードライブ方式の電源回路を備えるＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ ｒｅａｄ
ｗｒｉｔｅ Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭにおいては、センスアン
プ用の電源回路として、センスの高感度化と高速化とを
可能にするオーバードライブ方式の電源回路が知られて
いる。これは、ビット線のセンス動作時に、センスアン
プの正の電極に、ビット線のリストア電位よりも高い電
位（所謂、オーバードライブ電位）を印加するようにし
たものである。
プ用の電源回路として、センスの高感度化と高速化とを
可能にするオーバードライブ方式の電源回路が知られて
いる。これは、ビット線のセンス動作時に、センスアン
プの正の電極に、ビット線のリストア電位よりも高い電
位（所謂、オーバードライブ電位）を印加するようにし
たものである。
【０００３】図１２は、センスアンプの動作電位を生成
するための、従来の、オーバードライブ方式の電源回路
（オーバードライブ回路）の構成例を示すものである。
するための、従来の、オーバードライブ方式の電源回路
（オーバードライブ回路）の構成例を示すものである。
【０００４】この場合、オーバードライブ回路は、外部
電源（ＶＣＣ）１０１に接続されたオーバードライブ電
位生成回路１０２、外部電源（ＶＣＣ）１０３に接続さ
れたリストア電位生成回路１０４、および、スイッチ回
路１０５などを有して構成されている。
電源（ＶＣＣ）１０１に接続されたオーバードライブ電
位生成回路１０２、外部電源（ＶＣＣ）１０３に接続さ
れたリストア電位生成回路１０４、および、スイッチ回
路１０５などを有して構成されている。
【０００５】オーバードライブ電位生成回路１０２は、
センス動作時に、ビット線をオーバードライブするため
のオーバードライブ電位（ＶＩＩＡ）を生成するもので
ある。また、このオーバードライブ電位は、周辺回路の
電源としても用いられるようになっている。リストア電
位生成回路１０４は、オーバードライブ（増幅）後のビ
ット線をリストアするためのリストア電位（ＶＡＡ）を
生成するものである。スイッチ回路１０５は、上記オー
バードライブ電位または上記リストア電位のいずれか一
方を選択し、後述するセンスアンプを駆動するためのド
ライバに供給するものである。
センス動作時に、ビット線をオーバードライブするため
のオーバードライブ電位（ＶＩＩＡ）を生成するもので
ある。また、このオーバードライブ電位は、周辺回路の
電源としても用いられるようになっている。リストア電
位生成回路１０４は、オーバードライブ（増幅）後のビ
ット線をリストアするためのリストア電位（ＶＡＡ）を
生成するものである。スイッチ回路１０５は、上記オー
バードライブ電位または上記リストア電位のいずれか一
方を選択し、後述するセンスアンプを駆動するためのド
ライバに供給するものである。
【０００６】また、上記スイッチ回路１０５は、センス
アンプ駆動ドライバ（ＰＳＡＤ）１０６に接続されてい
る。このセンスアンプ駆動ドライバ１０６は、センスア
ンプ（Ｓ／Ａ）１０７に接続されている。このセンスア
ンプ１０７には、センスアンプ駆動ドライバ（ＮＳＡ
Ｄ）１０８が接続されている。なお、このセンスアンプ
駆動ドライバ１０８には、外部電源１０９が接続されて
いる。
アンプ駆動ドライバ（ＰＳＡＤ）１０６に接続されてい
る。このセンスアンプ駆動ドライバ１０６は、センスア
ンプ（Ｓ／Ａ）１０７に接続されている。このセンスア
ンプ１０７には、センスアンプ駆動ドライバ（ＮＳＡ
Ｄ）１０８が接続されている。なお、このセンスアンプ
駆動ドライバ１０８には、外部電源１０９が接続されて
いる。
【０００７】図１３は、上記したオーバードライブ回路
の回路構成を、より詳細に示すものである。
の回路構成を、より詳細に示すものである。
【０００８】オーバードライブ回路は、出カインピーダ
ンスを低く抑える必要から、ＭＯＳ（Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで
構成する場合にはソースフォロアが用いられる。通常、
オーバードライブ電位生成回路１０２およびリストア電
位生成回路１０４は、正の電位を供給する。そのため、
オーバードライブ電位生成回路１０２は、ｎ型ＭＯＳト
ランジスタ１０２ａをソースフォロアにして構成されて
いる。同様に、リストア電位生成回路１０４は、ｎ型Ｍ
ＯＳトランジスタ１０４ａをソースフォロアにして構成
されている。
ンスを低く抑える必要から、ＭＯＳ（Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで
構成する場合にはソースフォロアが用いられる。通常、
オーバードライブ電位生成回路１０２およびリストア電
位生成回路１０４は、正の電位を供給する。そのため、
オーバードライブ電位生成回路１０２は、ｎ型ＭＯＳト
ランジスタ１０２ａをソースフォロアにして構成されて
いる。同様に、リストア電位生成回路１０４は、ｎ型Ｍ
ＯＳトランジスタ１０４ａをソースフォロアにして構成
されている。
【０００９】スイッチ回路１０５は、ｐ型ＭＯＳトラン
ジスタ１０５ａ，１０５ｂを用いて構成されている。な
お、この場合、スイッチ回路１０５のｐ型ＭＯＳトラン
ジスタ１０５ａ，１０５ｂによって、上記センスアンプ
駆動ドライバ１０６が兼用されている。
ジスタ１０５ａ，１０５ｂを用いて構成されている。な
お、この場合、スイッチ回路１０５のｐ型ＭＯＳトラン
ジスタ１０５ａ，１０５ｂによって、上記センスアンプ
駆動ドライバ１０６が兼用されている。
【００１０】センスアンプ１０７は、ｐ型ＭＯＳトラン
ジスタ１０７ａ，１０７ｂとｎ型ＭＯＳトランジスタ１
０７ｃ，１０７ｄとから構成されている。この場合、ｐ
型ＭＯＳトランジスタ１０７ａとｎ型ＭＯＳトランジス
タ１０７ｃとが、互いにドレインを共有して直列に接続
されている。また、ｐ型ＭＯＳトランジスタ１０７ｂと
ｎ型ＭＯＳトランジスタ１０７ｄとが、互いにドレイン
を共有して直列に接続されている。
ジスタ１０７ａ，１０７ｂとｎ型ＭＯＳトランジスタ１
０７ｃ，１０７ｄとから構成されている。この場合、ｐ
型ＭＯＳトランジスタ１０７ａとｎ型ＭＯＳトランジス
タ１０７ｃとが、互いにドレインを共有して直列に接続
されている。また、ｐ型ＭＯＳトランジスタ１０７ｂと
ｎ型ＭＯＳトランジスタ１０７ｄとが、互いにドレイン
を共有して直列に接続されている。
【００１１】そして、ｐ型ＭＯＳトランジスタ１０７ａ
とｎ型ＭＯＳトランジスタ１０７ｃとの接続点、およ
び、ｐ型ＭＯＳトランジスタ１０７ｂとｎ型ＭＯＳトラ
ンジスタ１０７ｄの各ゲートには、ビット線ＢＬｔが接
続されている。また、ｐ型ＭＯＳトランジスタ１０７ｂ
とｎ型ＭＯＳトランジスタ１０７ｄとの接続点、およ
び、ｐ型ＭＯＳトランジスタ１０７ａとｎ型ＭＯＳトラ
ンジスタ１０７ｃの各ゲートには、上記ビット線ＢＬｔ
と相補の関係にあるビット線ＢＬｃが接続されている。
とｎ型ＭＯＳトランジスタ１０７ｃとの接続点、およ
び、ｐ型ＭＯＳトランジスタ１０７ｂとｎ型ＭＯＳトラ
ンジスタ１０７ｄの各ゲートには、ビット線ＢＬｔが接
続されている。また、ｐ型ＭＯＳトランジスタ１０７ｂ
とｎ型ＭＯＳトランジスタ１０７ｄとの接続点、およ
び、ｐ型ＭＯＳトランジスタ１０７ａとｎ型ＭＯＳトラ
ンジスタ１０７ｃの各ゲートには、上記ビット線ＢＬｔ
と相補の関係にあるビット線ＢＬｃが接続されている。
【００１２】また、ｐ型ＭＯＳトランジスタ１０７ａ，
１０７ｂの各ソースの接続点（センスアンプ１０７の正
の電極）には、電源線１１０を介して、上記スイッチ回
路１０５が接続されている。ｎ型ＭＯＳトランジスタ１
０７ｃ，１０７ｄの各ソースの接続点（センスアンプの
負の電極）には、上記センスアンプ駆動ドライバ１０８
が接続されている。
１０７ｂの各ソースの接続点（センスアンプ１０７の正
の電極）には、電源線１１０を介して、上記スイッチ回
路１０５が接続されている。ｎ型ＭＯＳトランジスタ１
０７ｃ，１０７ｄの各ソースの接続点（センスアンプの
負の電極）には、上記センスアンプ駆動ドライバ１０８
が接続されている。
【００１３】センスアンプ駆動ドライバ１０８は、ｎ型
ＭＯＳトランジスタで構成されている。
ＭＯＳトランジスタで構成されている。
【００１４】図１４は、上記したオーバードライブ回路
を採用してなるＤＲＡＭの、メモリコア部のレイアウト
構造（オーバードライブ回路とその電源配線の配置例）
を示すものである。
を採用してなるＤＲＡＭの、メモリコア部のレイアウト
構造（オーバードライブ回路とその電源配線の配置例）
を示すものである。
【００１５】この場合、複数のセルアレイ（Ｃｅｌｌ
ｓ）１１１がマトリクス状に配置されている。各セルア
レイ１１１の上下（行方向）には、それぞれ、センスア
ンプ１０７が配置されている。また、各セルアレイ１１
１の左右（列方向）には、それぞれ、セグメントロウデ
コーダ部（ＳＲＤ）１１２が配置されている。
ｓ）１１１がマトリクス状に配置されている。各セルア
レイ１１１の上下（行方向）には、それぞれ、センスア
ンプ１０７が配置されている。また、各セルアレイ１１
１の左右（列方向）には、それぞれ、セグメントロウデ
コーダ部（ＳＲＤ）１１２が配置されている。
【００１６】なお、ＳＳＣ１１３は、上記各センスアン
プ１０７と上記各セグメントロウデコーダ部１１２との
交点にそれぞれ設けられた回路エリアである。
プ１０７と上記各セグメントロウデコーダ部１１２との
交点にそれぞれ設けられた回路エリアである。
【００１７】さらに、メモリコア部の周辺部（列方向の
一端側）には、セルアレイ１１１の各列にそれぞれ対応
して、メインロウデコーダ部１１４が設けられている。
各メインロウレコーダ部１１４の上下（行方向）には、
上記ＳＳＣ１１３にそれぞれ対応して、回路エリア１１
５が設けられている。
一端側）には、セルアレイ１１１の各列にそれぞれ対応
して、メインロウデコーダ部１１４が設けられている。
各メインロウレコーダ部１１４の上下（行方向）には、
上記ＳＳＣ１１３にそれぞれ対応して、回路エリア１１
５が設けられている。
【００１８】また、メモリコア部の周辺部（行方向の一
端側）には、複数の、オーバードライブ電位生成回路ブ
ロック１１６およびリストア電位生成回路ブロック１１
７が配置されている。この場合、各オーバードライブ電
位生成回路ブロック１１６は、上記オーバードライブ電
位生成回路１０２（ｎ型ＭＯＳトランジスタ１０２ａ）
と上記スイッチ回路１０５（ｐ型ＭＯＳトランジスタ１
０５ａ）とによって構成されている。各リストア電位生
成回路ブロック１１７は、上記リストア電位生成回路１
０４（ｎ型ＭＯＳトランジスタ１０４ａ）と上記スイッ
チ回路１０５（ｐ型ＭＯＳトランジスタ１０５ｂ）とに
よって構成されている。
端側）には、複数の、オーバードライブ電位生成回路ブ
ロック１１６およびリストア電位生成回路ブロック１１
７が配置されている。この場合、各オーバードライブ電
位生成回路ブロック１１６は、上記オーバードライブ電
位生成回路１０２（ｎ型ＭＯＳトランジスタ１０２ａ）
と上記スイッチ回路１０５（ｐ型ＭＯＳトランジスタ１
０５ａ）とによって構成されている。各リストア電位生
成回路ブロック１１７は、上記リストア電位生成回路１
０４（ｎ型ＭＯＳトランジスタ１０４ａ）と上記スイッ
チ回路１０５（ｐ型ＭＯＳトランジスタ１０５ｂ）とに
よって構成されている。
【００１９】上記回路ブロック１１６，１１７は、それ
ぞれ、上記電源線１１０を介して、上記センスアンプ１
０７と接続されている。上記電源線１１０は、たとえ
ば、上記センスアンプ１０７の正の電極につながる第１
の階層のメタル配線１１０ａと、上記回路ブロック１１
６，１１７につながる第２の階層のメタル配線１１０ｂ
とから構成されている。第１の階層のメタル配線１１０
ａおよび第２の階層のメタル配線１１０ｂは、上記回路
エリア１１５内および上記センスアンプ１０７内におい
て、それぞれ接続されるようになっている。
ぞれ、上記電源線１１０を介して、上記センスアンプ１
０７と接続されている。上記電源線１１０は、たとえ
ば、上記センスアンプ１０７の正の電極につながる第１
の階層のメタル配線１１０ａと、上記回路ブロック１１
６，１１７につながる第２の階層のメタル配線１１０ｂ
とから構成されている。第１の階層のメタル配線１１０
ａおよび第２の階層のメタル配線１１０ｂは、上記回路
エリア１１５内および上記センスアンプ１０７内におい
て、それぞれ接続されるようになっている。
【００２０】しかしながら、上記した構成のオーバード
ライブ回路においては、オーバードライブ後のビット線
の電位がリストア電位に対して高くなりすぎた場合や低
くなりすぎた場合、オーバードライブ後のビット線の電
位を所望の電位に制御するのが難しいなどの欠点があっ
た。
ライブ回路においては、オーバードライブ後のビット線
の電位がリストア電位に対して高くなりすぎた場合や低
くなりすぎた場合、オーバードライブ後のビット線の電
位を所望の電位に制御するのが難しいなどの欠点があっ
た。
【００２１】より具体的には、以下のような問題があっ
た。
た。
【００２２】１．ロング・ラス・サイクル（Ｌｏｎｇ−
ＲＡＳ−Ｃｙｃｌｅ）で動作させた場合に、リストア時
間が長くなる。その際、電位レベルがクリーピングし、
リストア電位が高くなりすぎる。
ＲＡＳ−Ｃｙｃｌｅ）で動作させた場合に、リストア時
間が長くなる。その際、電位レベルがクリーピングし、
リストア電位が高くなりすぎる。
【００２３】２．オーバードライブしすぎた場合の、オ
ーバードライブ電位の引き下げ能力が弱い。
ーバードライブ電位の引き下げ能力が弱い。
【００２４】３．オーバードライブ電位生成回路は、周
辺回路の電源回路と兼用されているため、センス動作時
の電源ノイズが周辺回路に伝播する。
辺回路の電源回路と兼用されているため、センス動作時
の電源ノイズが周辺回路に伝播する。
【００２５】４．リストア電位生成回路とセンスアンプ
との距離が大きいため、リストア電位の供給に時間がか
かる。
との距離が大きいため、リストア電位の供給に時間がか
かる。
【００２６】
【発明が解決しようとする課題】上記したように、従来
においては、センスの高感度化と高速化とを実現できる
ものの、オーバードライブ後のビット線の電位がリスト
ア電位に対して高くなりすぎた場合や低くなりすぎた場
合、オーバードライブ後のビット線の電位を所望の電位
に制御するのが難しいなどの欠点があった。
においては、センスの高感度化と高速化とを実現できる
ものの、オーバードライブ後のビット線の電位がリスト
ア電位に対して高くなりすぎた場合や低くなりすぎた場
合、オーバードライブ後のビット線の電位を所望の電位
に制御するのが難しいなどの欠点があった。
【００２７】そこで、この発明は、オーバードライブ方
式によりビット線の電位を増幅した後の、ビット線の電
位がリストア電位に対して高くなりすぎた場合や低くな
りすぎた場合にも、リストア電位の電位レベルを安定さ
せることができ、オーバードライブ後のビット線の電位
を所望の電位に制御することが可能な半導体装置を提供
することを目的としている。
式によりビット線の電位を増幅した後の、ビット線の電
位がリストア電位に対して高くなりすぎた場合や低くな
りすぎた場合にも、リストア電位の電位レベルを安定さ
せることができ、オーバードライブ後のビット線の電位
を所望の電位に制御することが可能な半導体装置を提供
することを目的としている。
【００２８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、ビット線の電
位を増幅するセンスアンプと、前記ビット線のセンス動
作に必要なオーバードライブ電位を生成する第１の生成
回路と、この第１の生成回路で生成されたオーバードラ
イブ電位の、前記センスアンプの正の電極への供給を制
御するスイッチ回路と、前記センスアンプの正の電極に
接続され、オーバードライブ後の前記ビット線のリスト
ア電位を生成する、レギュレータ回路からなる第２の生
成回路とを具備したことを特徴とする。
めに、この発明の半導体装置にあっては、ビット線の電
位を増幅するセンスアンプと、前記ビット線のセンス動
作に必要なオーバードライブ電位を生成する第１の生成
回路と、この第１の生成回路で生成されたオーバードラ
イブ電位の、前記センスアンプの正の電極への供給を制
御するスイッチ回路と、前記センスアンプの正の電極に
接続され、オーバードライブ後の前記ビット線のリスト
ア電位を生成する、レギュレータ回路からなる第２の生
成回路とを具備したことを特徴とする。
【００２９】また、この発明の半導体装置にあっては、
ワード線とビット線の交点に配置された複数のメモリセ
ルを有する複数のメモリセルブロックと、前記ビット線
の電位を増幅するための複数のセンスアンプを有する複
数のセンスアンプブロックと、前記ワード線を選択する
複数のロウデコーダを有する複数のロウデコーダ部と、
前記ビット線のセンス動作に必要なオーバードライブ電
位を生成する第１の生成回路と、この第１の生成回路で
生成されたオーバードライブ電位の、前記センスアンプ
の正の電極への供給を制御するスイッチ回路と、前記セ
ンスアンプの正の電極に接続され、オーバードライブ後
の前記ビット線のリストア電位を生成する、レギュレー
タ回路からなる第２の生成回路とを具備し、前記複数の
メモリセルブロックと前記複数のセンスアンプブロック
とは第１の方向に交互に配置され、前記複数のロウデコ
ーダ部は前記複数のメモリセルブロックと第１の方向と
直交する第２の方向に隣接して配置され、前記スイッチ
回路は、前記複数のロウデコーダ部に挟まれた領域に配
置されることを特徴とする。
ワード線とビット線の交点に配置された複数のメモリセ
ルを有する複数のメモリセルブロックと、前記ビット線
の電位を増幅するための複数のセンスアンプを有する複
数のセンスアンプブロックと、前記ワード線を選択する
複数のロウデコーダを有する複数のロウデコーダ部と、
前記ビット線のセンス動作に必要なオーバードライブ電
位を生成する第１の生成回路と、この第１の生成回路で
生成されたオーバードライブ電位の、前記センスアンプ
の正の電極への供給を制御するスイッチ回路と、前記セ
ンスアンプの正の電極に接続され、オーバードライブ後
の前記ビット線のリストア電位を生成する、レギュレー
タ回路からなる第２の生成回路とを具備し、前記複数の
メモリセルブロックと前記複数のセンスアンプブロック
とは第１の方向に交互に配置され、前記複数のロウデコ
ーダ部は前記複数のメモリセルブロックと第１の方向と
直交する第２の方向に隣接して配置され、前記スイッチ
回路は、前記複数のロウデコーダ部に挟まれた領域に配
置されることを特徴とする。
【００３０】さらに、この発明の半導体装置にあって
は、ワード線とビット線の交点に配置された複数のメモ
リセルを有する複数のメモリセルブロックと、前記ビッ
ト線の電位を増幅するための複数のセンスアンプを有す
る複数のセンスアンプブロックと、複数の前記ワード線
に対応して前記複数のワード線の選択を制御するメイン
ワード線と、前記メインワード線の駆動を制御するメイ
ンロウデコーダ部と、一つのメインワード線に対応する
複数の前記ワード線から特定のワード線を選択する前記
複数のワード線と同数のワード線ドライバ線と、前記メ
インワード線と前記ワード線ドライバ線により駆動すべ
きワード線を選択し駆動するセグメントロウデコーダ部
と、ワード線ドライバ線を駆動する、ワード線ドライバ
部と、前記ビット線のセンス動作に必要なオーバードラ
イブ電位を生成する第１の生成回路と、この第１の生成
回路で生成されたオーバードライブ電位の、前記センス
アンプの正の電極への供給を制御するスイッチ回路と、
前記センスアンプの正の電極に接続され、オーバードラ
イブ後の前記ビット線のリストア電位を生成する、レギ
ュレータ回路からなる第２の生成回路とを具備し、前記
複数のメモリセルブロックと前記複数のセンスアンプブ
ロックとは第１の方向に交互に配置され、前記セグメン
トロウデコーダ部は前記複数のメモリセルブロックと第
１の方向と直交する第２の方向に隣接して配置され、前
記メインロウデコーダ部は前記セグメントロウデコーダ
部と第２の方向に隣接して配置され、前記ワード線ドラ
イバ部は前記セグメントロウデコーダ部と第１の方向に
隣接して配置され、前記スイッチ回路は前記セグメント
ロウデコーダ部に挟まれた領域に配置され、前記第１の
生成回路は複数の前記メモリセルブロックの端部で、前
記第１の方向に配置され、前記第２の生成回路は前記メ
インロウデコーダ部に挟まれた領域に配置されることを
特徴とする。
は、ワード線とビット線の交点に配置された複数のメモ
リセルを有する複数のメモリセルブロックと、前記ビッ
ト線の電位を増幅するための複数のセンスアンプを有す
る複数のセンスアンプブロックと、複数の前記ワード線
に対応して前記複数のワード線の選択を制御するメイン
ワード線と、前記メインワード線の駆動を制御するメイ
ンロウデコーダ部と、一つのメインワード線に対応する
複数の前記ワード線から特定のワード線を選択する前記
複数のワード線と同数のワード線ドライバ線と、前記メ
インワード線と前記ワード線ドライバ線により駆動すべ
きワード線を選択し駆動するセグメントロウデコーダ部
と、ワード線ドライバ線を駆動する、ワード線ドライバ
部と、前記ビット線のセンス動作に必要なオーバードラ
イブ電位を生成する第１の生成回路と、この第１の生成
回路で生成されたオーバードライブ電位の、前記センス
アンプの正の電極への供給を制御するスイッチ回路と、
前記センスアンプの正の電極に接続され、オーバードラ
イブ後の前記ビット線のリストア電位を生成する、レギ
ュレータ回路からなる第２の生成回路とを具備し、前記
複数のメモリセルブロックと前記複数のセンスアンプブ
ロックとは第１の方向に交互に配置され、前記セグメン
トロウデコーダ部は前記複数のメモリセルブロックと第
１の方向と直交する第２の方向に隣接して配置され、前
記メインロウデコーダ部は前記セグメントロウデコーダ
部と第２の方向に隣接して配置され、前記ワード線ドラ
イバ部は前記セグメントロウデコーダ部と第１の方向に
隣接して配置され、前記スイッチ回路は前記セグメント
ロウデコーダ部に挟まれた領域に配置され、前記第１の
生成回路は複数の前記メモリセルブロックの端部で、前
記第１の方向に配置され、前記第２の生成回路は前記メ
インロウデコーダ部に挟まれた領域に配置されることを
特徴とする。
【００３１】この発明の半導体装置によれば、リストア
電位を正／負のどちらにもドライブできるようになる。
これにより、オーバードライブのタイミングのばらつき
による、リストア電位の電位レベルのばらつきを抑制す
ることが可能となるものである。
電位を正／負のどちらにもドライブできるようになる。
これにより、オーバードライブのタイミングのばらつき
による、リストア電位の電位レベルのばらつきを抑制す
ることが可能となるものである。
【００３２】特に、第２の生成回路は、直接、センスア
ンプの正の電極に接続されるようにしている。このた
め、センスアンプとレギュレータ回路との間の抵抗を小
さくでき、ビット線へのリストア電位の供給を速くでき
る。
ンプの正の電極に接続されるようにしている。このた
め、センスアンプとレギュレータ回路との間の抵抗を小
さくでき、ビット線へのリストア電位の供給を速くでき
る。
【００３３】しかも、第１の生成回路を、周辺回路を駆
動するための電源回路とは別の、専用の電源回路を用い
て構成するようにした場合には、センス動作時の電源ノ
イズが周辺回路に伝播されるのを防止できる。
動するための電源回路とは別の、専用の電源回路を用い
て構成するようにした場合には、センス動作時の電源ノ
イズが周辺回路に伝播されるのを防止できる。
【００３４】また、レギュレータ回路を、センスアンプ
に近接して配置するようにした場合には、さらにセンス
アンプとレギュレータ回路との間の抵抗を小さくでき、
ビット線へのリストア電位の供給をより速くできる。
に近接して配置するようにした場合には、さらにセンス
アンプとレギュレータ回路との間の抵抗を小さくでき、
ビット線へのリストア電位の供給をより速くできる。
【００３５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３６】（第１の実施形態）図１は、本発明の第１
の実施形態にかかる、センスアンプの動作電位を生成す
るための、オーバードライブ方式の電源回路（オーバー
ドライブ回路）の構成例を示すものである。
の実施形態にかかる、センスアンプの動作電位を生成す
るための、オーバードライブ方式の電源回路（オーバー
ドライブ回路）の構成例を示すものである。
【００３７】この場合、オーバードライブ回路は、外部
電源（ＶＣＣ）１１に接続されたオーバードライブ電位
生成回路（第１の生成回路）１２、スイッチ回路１３、
レギュレータ回路（第２の生成回路）１４、センスアン
プ（Ｓ／Ａ）１５、および、センスアンプ駆動ドライバ
（ＳＡＤ）１６を有して構成されている。なお、上記セ
ンスアンプ駆動ドライバ１６には、外部電源１７が接続
されている。
電源（ＶＣＣ）１１に接続されたオーバードライブ電位
生成回路（第１の生成回路）１２、スイッチ回路１３、
レギュレータ回路（第２の生成回路）１４、センスアン
プ（Ｓ／Ａ）１５、および、センスアンプ駆動ドライバ
（ＳＡＤ）１６を有して構成されている。なお、上記セ
ンスアンプ駆動ドライバ１６には、外部電源１７が接続
されている。
【００３８】オーバードライブ電位生成回路１２は、セ
ンス動作時に、ビット線をオーバードライブするための
オーバードライブ電位（ＶＩＩＡ）を生成する、専用の
電源回路である。
ンス動作時に、ビット線をオーバードライブするための
オーバードライブ電位（ＶＩＩＡ）を生成する、専用の
電源回路である。
【００３９】スイッチ回路１３は、上記オーバードライ
ブ電位の、上記センスアンプ１５の正の電極（ＳＡＰ）
への供給を制御するためのものである。
ブ電位の、上記センスアンプ１５の正の電極（ＳＡＰ）
への供給を制御するためのものである。
【００４０】レギュレータ回路１４は、オーバードライ
ブ後のビット線をリストアするためのリストア電位（Ｖ
ＡＡ）を生成するもので、リストア電位を正／負のどち
らにもドライブできる。
ブ後のビット線をリストアするためのリストア電位（Ｖ
ＡＡ）を生成するもので、リストア電位を正／負のどち
らにもドライブできる。
【００４１】センスアンプ１５は、センス動作（初期セ
ンス）時に、ビット線にリストア電位よりも高いオーバ
ードライブ電位を印加するとともに、オーバードライブ
（増幅）後にはビット線の電位をリストア電位によって
制御するようになっている。
ンス）時に、ビット線にリストア電位よりも高いオーバ
ードライブ電位を印加するとともに、オーバードライブ
（増幅）後にはビット線の電位をリストア電位によって
制御するようになっている。
【００４２】図２は、上記したオーバードライブ回路の
回路構成を、より詳細に示すものである。
回路構成を、より詳細に示すものである。
【００４３】オーバードライブ電位生成回路１２は、ｎ
型ＭＯＳトランジスタ１２ａをソースフォロアにして構
成されている。
型ＭＯＳトランジスタ１２ａをソースフォロアにして構
成されている。
【００４４】スイッチ回路１３は、ｐ型ＭＯＳトランジ
スタ１３ａと、このトランジスタ１３ａを制御するドラ
イバ１３ｂとから構成されている。
スタ１３ａと、このトランジスタ１３ａを制御するドラ
イバ１３ｂとから構成されている。
【００４５】レギュレータ回路１４は、リストア電位を
安定させるために、プッシュプル（Ｐｕｓｈ−Ｐｕｌ
ｌ）回路の構成とされている。なお、このレギュレータ
回路１４の詳細については、後述する。
安定させるために、プッシュプル（Ｐｕｓｈ−Ｐｕｌ
ｌ）回路の構成とされている。なお、このレギュレータ
回路１４の詳細については、後述する。
【００４６】センスアンプ１５は、ｐ型ＭＯＳトランジ
スタ１５ａ，１５ｂとｎ型ＭＯＳトランジスタ１５ｃ，
１５ｄとから構成されている。この場合、ｐ型ＭＯＳト
ランジスタ１５ａとｎ型ＭＯＳトランジスタ１５ｃと
が、互いにドレインを共有して直列に接続されている。
また、ｐ型ＭＯＳトランジスタ１５ｂとｎ型ＭＯＳトラ
ンジスタ１５ｄとが、互いにドレインを共有して直列に
接続されている。
スタ１５ａ，１５ｂとｎ型ＭＯＳトランジスタ１５ｃ，
１５ｄとから構成されている。この場合、ｐ型ＭＯＳト
ランジスタ１５ａとｎ型ＭＯＳトランジスタ１５ｃと
が、互いにドレインを共有して直列に接続されている。
また、ｐ型ＭＯＳトランジスタ１５ｂとｎ型ＭＯＳトラ
ンジスタ１５ｄとが、互いにドレインを共有して直列に
接続されている。
【００４７】そして、ｐ型ＭＯＳトランジスタ１５ａと
ｎ型ＭＯＳトランジスタ１５ｃとの接続点、および、ｐ
型ＭＯＳトランジスタ１５ｂとｎ型ＭＯＳトランジスタ
１５ｄの各ゲートには、ビット線ＢＬｔが接続されてい
る。また、ｐ型ＭＯＳトランジスタ１５ｂとｎ型ＭＯＳ
トランジスタ１５ｄとの接続点、および、ｐ型ＭＯＳト
ランジスタ１５ａとｎ型ＭＯＳトランジスタ１５ｃの各
ゲートには、上記ビット線ＢＬｔと相補の関係にあるビ
ット線ＢＬｃが接続されている。
ｎ型ＭＯＳトランジスタ１５ｃとの接続点、および、ｐ
型ＭＯＳトランジスタ１５ｂとｎ型ＭＯＳトランジスタ
１５ｄの各ゲートには、ビット線ＢＬｔが接続されてい
る。また、ｐ型ＭＯＳトランジスタ１５ｂとｎ型ＭＯＳ
トランジスタ１５ｄとの接続点、および、ｐ型ＭＯＳト
ランジスタ１５ａとｎ型ＭＯＳトランジスタ１５ｃの各
ゲートには、上記ビット線ＢＬｔと相補の関係にあるビ
ット線ＢＬｃが接続されている。
【００４８】また、ｐ型ＭＯＳトランジスタ１５ａ，１
５ｂの各ソースの接続点（センスアンプ１５の正の電極
ＳＡＰ）には、上記スイッチ回路１３および上記レギュ
レータ回路１４が接続されている。ｎ型ＭＯＳトランジ
スタ１５ｃ，１５ｄの各ソースの接続点（センスアンプ
の負の電極ＳＡＮ）には、上記センスアンプ駆動ドライ
バ１６が接続されている。
５ｂの各ソースの接続点（センスアンプ１５の正の電極
ＳＡＰ）には、上記スイッチ回路１３および上記レギュ
レータ回路１４が接続されている。ｎ型ＭＯＳトランジ
スタ１５ｃ，１５ｄの各ソースの接続点（センスアンプ
の負の電極ＳＡＮ）には、上記センスアンプ駆動ドライ
バ１６が接続されている。
【００４９】センスアンプ駆動ドライバ１６は、ｎ型Ｍ
ＯＳトランジスタ１６ａで構成されている。
ＯＳトランジスタ１６ａで構成されている。
【００５０】図３は、上記したオーバードライブ回路を
採用してなるＤＲＡＭの、メモリコア部のレイアウト構
造（オーバードライブ回路とその電源配線の配置例）を
示すものである。
採用してなるＤＲＡＭの、メモリコア部のレイアウト構
造（オーバードライブ回路とその電源配線の配置例）を
示すものである。
【００５１】この場合、複数のセルアレイ（Ｃｅｌｌ
ｓ）２１がマトリクス状に配置されたセルアレイブロッ
ク２１の上下方向（行方向）には、それぞれ、上記セン
スアンプを複数有するセンスアンプブロック１５が配置
されている。また、各セルアレイ２１の左右（列方向）
には、それぞれ、セグメントロウデコーダ部（ＳＲＤ）
２２が配置されている。
ｓ）２１がマトリクス状に配置されたセルアレイブロッ
ク２１の上下方向（行方向）には、それぞれ、上記セン
スアンプを複数有するセンスアンプブロック１５が配置
されている。また、各セルアレイ２１の左右（列方向）
には、それぞれ、セグメントロウデコーダ部（ＳＲＤ）
２２が配置されている。
【００５２】なお、ＳＳＣ２３は、上記各センスアンプ
ブロック１５と上記各セグメントロウデコーダ部２２と
の交点にそれぞれ設けられた回路エリアである。このＳ
ＳＣ２３内には、それぞれ、上記スイッチ回路１３が配
置されている。
ブロック１５と上記各セグメントロウデコーダ部２２と
の交点にそれぞれ設けられた回路エリアである。このＳ
ＳＣ２３内には、それぞれ、上記スイッチ回路１３が配
置されている。
【００５３】さらに、メモリコア部の周辺部（列方向の
一端側）には、セルアレイブロック２１の各列にそれぞ
れ対応して、メインロウデコーダ部２４が設けられてい
る。各メインロウレコーダ部２４の上下（行方向）に
は、上記ＳＳＣ２３にそれぞれ対応して、回路エリア２
５が設けられている。
一端側）には、セルアレイブロック２１の各列にそれぞ
れ対応して、メインロウデコーダ部２４が設けられてい
る。各メインロウレコーダ部２４の上下（行方向）に
は、上記ＳＳＣ２３にそれぞれ対応して、回路エリア２
５が設けられている。
【００５４】回路エリア２５には、それぞれ、上記レギ
ュレータ回路１４およびドライバ回路３１が配置されて
いる。上記ドライバ回路３１は、上記スイッチ回路１３
内のドライバ１３ｂにつながる信号線ＳＥＰを駆動する
ためのものである。上記レギュレータ回路１４には、そ
れぞれ、上記スイッチ回路１３につながる電源線（たと
えば、第１の階層のメタル配線）４０が接続されてい
る。
ュレータ回路１４およびドライバ回路３１が配置されて
いる。上記ドライバ回路３１は、上記スイッチ回路１３
内のドライバ１３ｂにつながる信号線ＳＥＰを駆動する
ためのものである。上記レギュレータ回路１４には、そ
れぞれ、上記スイッチ回路１３につながる電源線（たと
えば、第１の階層のメタル配線）４０が接続されてい
る。
【００５５】また、メモリコア部の周辺部（行方向の一
端側）には、複数の、オーバードライブ電位生成回路１
２、および、周辺回路用の内部電源電位生成回路４１が
配置されている。上記オーバードライブ電位生成回路１
２は、それぞれ、電源線（たとえば、第２の階層のメタ
ル配線）４２および電源線（たとえば、第１の階層のメ
タル配線）４３を介して、上記スイッチ回路１３と接続
されている。
端側）には、複数の、オーバードライブ電位生成回路１
２、および、周辺回路用の内部電源電位生成回路４１が
配置されている。上記オーバードライブ電位生成回路１
２は、それぞれ、電源線（たとえば、第２の階層のメタ
ル配線）４２および電源線（たとえば、第１の階層のメ
タル配線）４３を介して、上記スイッチ回路１３と接続
されている。
【００５６】このような構成によれば、レギュレータ回
路１４をセンスアンプ１５の近傍に分散させて配置でき
るようになる。これにより、レギュレータ回路１４とセ
ンスアンプ１５との間の抵抗を小さくすることが可能と
なる。そのため、ビット線ＢＬｔ，ＢＬｃへのリストア
電位の供給を高速化できる。
路１４をセンスアンプ１５の近傍に分散させて配置でき
るようになる。これにより、レギュレータ回路１４とセ
ンスアンプ１５との間の抵抗を小さくすることが可能と
なる。そのため、ビット線ＢＬｔ，ＢＬｃへのリストア
電位の供給を高速化できる。
【００５７】図４は、上記したレギュレータ回路１４の
構成例を示すものである。
構成例を示すものである。
【００５８】この場合、電源電圧ＶＣＣおよび接地電圧
ＶＳＳ間に、ｐ型ＭＯＳトランジスタ１４ａとｎ型ＭＯ
Ｓトランジスタ１４ｂとが互いにソースを共有して直列
に接続されている。ｐ型ＭＯＳトランジスタ１４ａのゲ
ートには、オペアンプ１４ｃが接続されている。ｎ型Ｍ
ＯＳトランジスタ１４ｂのゲートには、オペアンプ１４
ｄが接続されている。オペアンプ１４ｃ，１４ｄの各反
転入力端は共通に接続されて、回路の出力であるリスト
ア電位を制御するためのｒｅｆ電位が供給されるように
なっている。オペアンプ１４ｃ，１４ｄの各非反転入力
端は、ｐ型ＭＯＳトランジスタ１４ａとｎ型ＭＯＳトラ
ンジスタ１４ｂとの接続点に共通に接続されている。そ
して、この接続点が、上記センスアンプ１５の正の電極
ＳＡＰに接続されるようになっている。
ＶＳＳ間に、ｐ型ＭＯＳトランジスタ１４ａとｎ型ＭＯ
Ｓトランジスタ１４ｂとが互いにソースを共有して直列
に接続されている。ｐ型ＭＯＳトランジスタ１４ａのゲ
ートには、オペアンプ１４ｃが接続されている。ｎ型Ｍ
ＯＳトランジスタ１４ｂのゲートには、オペアンプ１４
ｄが接続されている。オペアンプ１４ｃ，１４ｄの各反
転入力端は共通に接続されて、回路の出力であるリスト
ア電位を制御するためのｒｅｆ電位が供給されるように
なっている。オペアンプ１４ｃ，１４ｄの各非反転入力
端は、ｐ型ＭＯＳトランジスタ１４ａとｎ型ＭＯＳトラ
ンジスタ１４ｂとの接続点に共通に接続されている。そ
して、この接続点が、上記センスアンプ１５の正の電極
ＳＡＰに接続されるようになっている。
【００５９】レギュレータ回路１４を、このようなプッ
シュプル回路の構成とすることにより、オーバードライ
ブ後のビット線ＢＬｔ，ＢＬｃの電位が、リストア電位
に対して高くなりすぎた場合や低くなりすぎた場合に
も、ビット線ＢＬｔ，ＢＬｃの電位を所望の電位に制御
することが容易に可能となる。
シュプル回路の構成とすることにより、オーバードライ
ブ後のビット線ＢＬｔ，ＢＬｃの電位が、リストア電位
に対して高くなりすぎた場合や低くなりすぎた場合に
も、ビット線ＢＬｔ，ＢＬｃの電位を所望の電位に制御
することが容易に可能となる。
【００６０】図５は、上記したレギュレータ回路１４の
回路構成を、より詳細に示すものである。
回路構成を、より詳細に示すものである。
【００６１】この場合、上記オペアンプ１４ｃは、電源
電圧と接地電圧との間に、直列に接続されたｐ型ＭＯＳ
トランジスタ１４1 ，ｎ型ＭＯＳトランジスタ１４2 ，
１４ 3 ，１４4 と、直列に接続されたｐ型ＭＯＳトラン
ジスタ１４5 ，ｎ型ＭＯＳトランジスタ１４6 ，１４7
とが、並列に接続されてなる構成とされている。
電圧と接地電圧との間に、直列に接続されたｐ型ＭＯＳ
トランジスタ１４1 ，ｎ型ＭＯＳトランジスタ１４2 ，
１４ 3 ，１４4 と、直列に接続されたｐ型ＭＯＳトラン
ジスタ１４5 ，ｎ型ＭＯＳトランジスタ１４6 ，１４7
とが、並列に接続されてなる構成とされている。
【００６２】また、上記トランジスタ１４1 のゲートと
上記トランジスタ１４5 のゲートとが共通に接続される
とともに、その接続点は上記トランジスタ１４5 のドレ
インと上記トランジスタ１４6 のドレインとの接続点に
接続されている。
上記トランジスタ１４5 のゲートとが共通に接続される
とともに、その接続点は上記トランジスタ１４5 のドレ
インと上記トランジスタ１４6 のドレインとの接続点に
接続されている。
【００６３】さらに、上記トランジスタ１４2 のソース
と上記トランジスタ１４3 のドレインとの接続点、およ
び、上記トランジスタ１４6 のソースと上記トランジス
タ１４7 のドレインとの接続点が、共通に接続されてい
る。
と上記トランジスタ１４3 のドレインとの接続点、およ
び、上記トランジスタ１４6 のソースと上記トランジス
タ１４7 のドレインとの接続点が、共通に接続されてい
る。
【００６４】また、上記トランジスタ１４1 のドレイン
と上記トランジスタ１４2 のソースとの接続点は、上記
トランジスタ１４ａのゲートに接続されている。
と上記トランジスタ１４2 のソースとの接続点は、上記
トランジスタ１４ａのゲートに接続されている。
【００６５】そして、オペアンプ１４ｃの反転入力端と
しての、上記トランジスタ１４2 のゲートには、上記ｒ
ｅｆ電位が供給されるようになっている。
しての、上記トランジスタ１４2 のゲートには、上記ｒ
ｅｆ電位が供給されるようになっている。
【００６６】オペアンプ１４ｃの非反転入力は１４6 の
ゲートであり、レギュレータの出力であるＳＡＰの信号
が入力される。
ゲートであり、レギュレータの出力であるＳＡＰの信号
が入力される。
【００６７】また、上記トランジスタ１４3 ，１４7 は
オペアンプのバイアス電流を制御するが、各ゲートには
インバータ１４8 の出力端が接続され、レギュレータ回
路１４の動作を制御するための制御信号の反転信号が供
給されるようになっている。
オペアンプのバイアス電流を制御するが、各ゲートには
インバータ１４8 の出力端が接続され、レギュレータ回
路１４の動作を制御するための制御信号の反転信号が供
給されるようになっている。
【００６８】さらに、上記トランジスタ１４4 のゲート
には、このトランジスタ１４4 のオン／オフを選択する
ための選択信号が供給されるようになっている。
には、このトランジスタ１４4 のオン／オフを選択する
ための選択信号が供給されるようになっている。
【００６９】一方、上記オペアンプ１４ｄは、電源電圧
と接地電圧との間に、直列に接続されたｐ型ＭＯＳトラ
ンジスタ１４9 ，ｎ型ＭＯＳトランジスタ１４10，１４
11，１４12と、直列に接続されたｐ型ＭＯＳトランジス
タ１４13，ｎ型ＭＯＳトランジスタ１４14，１４15と
が、並列に接続されてなる構成とされている。
と接地電圧との間に、直列に接続されたｐ型ＭＯＳトラ
ンジスタ１４9 ，ｎ型ＭＯＳトランジスタ１４10，１４
11，１４12と、直列に接続されたｐ型ＭＯＳトランジス
タ１４13，ｎ型ＭＯＳトランジスタ１４14，１４15と
が、並列に接続されてなる構成とされている。
【００７０】また、上記トランジスタ１４9 のゲートと
上記トランジスタ１４13のゲートとが共通に接続される
とともに、その接続点は上記トランジスタ１４13のドレ
インと上記トランジスタ１４14のドレインとの接続点に
接続されている。
上記トランジスタ１４13のゲートとが共通に接続される
とともに、その接続点は上記トランジスタ１４13のドレ
インと上記トランジスタ１４14のドレインとの接続点に
接続されている。
【００７１】さらに、上記トランジスタ１４10のソース
と上記トランジスタ１４11のドレインとの接続点、およ
び、上記トランジスタ１４14のソースと上記トランジス
タ１４15のドレインとの接続点が、共通に接続されてい
る。
と上記トランジスタ１４11のドレインとの接続点、およ
び、上記トランジスタ１４14のソースと上記トランジス
タ１４15のドレインとの接続点が、共通に接続されてい
る。
【００７２】そして、オペアンプ１４ｄの反転入力端と
しての、上記トランジスタ１４14のゲートには、上記ｒ
ｅｆ電位が供給されるようになっている。
しての、上記トランジスタ１４14のゲートには、上記ｒ
ｅｆ電位が供給されるようになっている。
【００７３】オペアンプ１４ｄの反転入力は１４10のゲ
ートであり、レギュレータの出力であるＳＡＰの信号が
入力される。
ートであり、レギュレータの出力であるＳＡＰの信号が
入力される。
【００７４】また、上記トランジスタ１４11，１４15は
オペアンプのバイアス電流を制御するが、各ゲートには
インバータ１４8 の出力端が接続され、レギュレータ回
路１４の動作を制御するための制御信号の反転信号が供
給されるようになっている。
オペアンプのバイアス電流を制御するが、各ゲートには
インバータ１４8 の出力端が接続され、レギュレータ回
路１４の動作を制御するための制御信号の反転信号が供
給されるようになっている。
【００７５】さらに、上記トランジスタ１４12のゲート
には、このトランジスタ１４12のオン／オフを選択する
ための、上記選択信号が供給されるようになっている。
には、このトランジスタ１４12のオン／オフを選択する
ための、上記選択信号が供給されるようになっている。
【００７６】また、上記トランジスタ１４6 のゲートと
上記トランジスタ１４10のゲートとが共通に接続される
とともに、その接続点は上記トランジスタ１４ａのソー
スに接続されている。
上記トランジスタ１４10のゲートとが共通に接続される
とともに、その接続点は上記トランジスタ１４ａのソー
スに接続されている。
【００７７】なお、上記オペアンプ１４ｃ，１４ｄは、
さらに、共通回路部１４ｅを有して構成されている。こ
の共通回路部１４ｅは、極性切換回路と接続回路とから
なっている。
さらに、共通回路部１４ｅを有して構成されている。こ
の共通回路部１４ｅは、極性切換回路と接続回路とから
なっている。
【００７８】極性切換回路は、ｐ型ＭＯＳトランジスタ
１４17とｎ型ＭＯＳトランジスタ１４18とによって構成
されている。ｐ型ＭＯＳトランジスタ１４16は、そのゲ
ートが、上記インバータ回路１４8 の出力端に接続され
ている。また、このトランジスタ１４16は、ソースが電
源電圧に接続され、ドレインが上記トランジスタ１４ 9
のドレインと上記トランジスタ１４10のドレインとの接
続点、および、ｐ型ＭＯＳトランジスタ１４17のゲート
に接続されている。
１４17とｎ型ＭＯＳトランジスタ１４18とによって構成
されている。ｐ型ＭＯＳトランジスタ１４16は、そのゲ
ートが、上記インバータ回路１４8 の出力端に接続され
ている。また、このトランジスタ１４16は、ソースが電
源電圧に接続され、ドレインが上記トランジスタ１４ 9
のドレインと上記トランジスタ１４10のドレインとの接
続点、および、ｐ型ＭＯＳトランジスタ１４17のゲート
に接続されている。
【００７９】ｐ型ＭＯＳトランジスタ１４17はソースが
電源電圧に接続され、ドレインがｎ型ＭＯＳトランジス
タ１４18のドレインおよびゲートに接続されている。
電源電圧に接続され、ドレインがｎ型ＭＯＳトランジス
タ１４18のドレインおよびゲートに接続されている。
【００８０】ｎ型ＭＯＳトランジスタ１４18は、ゲート
が上記トランジスタ１４ｂのゲートに接続され、ソース
が接地電圧に接続されている。
が上記トランジスタ１４ｂのゲートに接続され、ソース
が接地電圧に接続されている。
【００８１】接続回路は、ｐ型ＭＯＳトランジスタ１４
19とｎ型ＭＯＳトランジスタ１４20とによって構成され
ている。ｐ型ＭＯＳトランジスタ１４19は、そのゲート
が、上記インバータ回路１４8 の出力端および上記トラ
ンジスタ１４16のゲートに接続されている。また、この
トランジスタ１４19はソースが電源電圧および上記トラ
ンジスタ１４ａのソースに接続され、ドレインが上記ト
ランジスタ１４1 のドレインと上記トランジスタ１４2
のドレインとの接続点および上記トランジスタ１４ａの
ゲートに接続されている。
19とｎ型ＭＯＳトランジスタ１４20とによって構成され
ている。ｐ型ＭＯＳトランジスタ１４19は、そのゲート
が、上記インバータ回路１４8 の出力端および上記トラ
ンジスタ１４16のゲートに接続されている。また、この
トランジスタ１４19はソースが電源電圧および上記トラ
ンジスタ１４ａのソースに接続され、ドレインが上記ト
ランジスタ１４1 のドレインと上記トランジスタ１４2
のドレインとの接続点および上記トランジスタ１４ａの
ゲートに接続されている。
【００８２】ｎ型ＭＯＳトランジスタ１４20は、そのゲ
ートが、上記インバータ回路１４8の入力端に接続され
て、レギュレータ回路１４の動作を制御するための、上
記制御信号が供給されるようになっている。また、この
トランジスタ１４20はドレインが上記トランジスタ１４
18のゲートと上記トランジスタ１４ａのゲートとの接続
点に接続され、ソースが上記トランジスタ１４ｂのソー
スおよび接地電圧に接続されている。
ートが、上記インバータ回路１４8の入力端に接続され
て、レギュレータ回路１４の動作を制御するための、上
記制御信号が供給されるようになっている。また、この
トランジスタ１４20はドレインが上記トランジスタ１４
18のゲートと上記トランジスタ１４ａのゲートとの接続
点に接続され、ソースが上記トランジスタ１４ｂのソー
スおよび接地電圧に接続されている。
【００８３】このような構成のレギュレータ回路１４
は、たとえば図６に示すように、制御信号により、その
動作が制御される。たとえば、制御信号が高い電位（Ｈ
ｉ）の場合、この回路１４の出力は高インピーダンス状
態になる。その場合、レギュレータ回路１４は、センス
アンプ１５との間がスイッチ（接続回路）によって切り
離された状態になる。
は、たとえば図６に示すように、制御信号により、その
動作が制御される。たとえば、制御信号が高い電位（Ｈ
ｉ）の場合、この回路１４の出力は高インピーダンス状
態になる。その場合、レギュレータ回路１４は、センス
アンプ１５との間がスイッチ（接続回路）によって切り
離された状態になる。
【００８４】上記ｒｅｆ電位としては、上記トランジス
タ１４ａ，１４ｂでの貫通電流を小さくするために、上
記トランジスタ１４2 には所望のリストア電位よりも低
い電位が、上記トランジスタ１４14には反対に高い電位
が与えられる。たとえば、所望のリストア電位を１．４
Ｖにしたい場合、上記トランジスタ１４2 には１．３８
Ｖ、上記トランジスタ１４14には１．４２Ｖのｒｅｆ電
位が入力される。この場合、リストア電位は、１．４Ｖ
を中心に、プラス／マイナス２０ｍＶの不感帯を生じる
ことになる。
タ１４ａ，１４ｂでの貫通電流を小さくするために、上
記トランジスタ１４2 には所望のリストア電位よりも低
い電位が、上記トランジスタ１４14には反対に高い電位
が与えられる。たとえば、所望のリストア電位を１．４
Ｖにしたい場合、上記トランジスタ１４2 には１．３８
Ｖ、上記トランジスタ１４14には１．４２Ｖのｒｅｆ電
位が入力される。この場合、リストア電位は、１．４Ｖ
を中心に、プラス／マイナス２０ｍＶの不感帯を生じる
ことになる。
【００８５】このレギュレータ回路１４の動作スピード
を速くするためには、オペアンプ１４ｃ，１４ｄのバイ
アス電流を大きくすれば良い。そこで、リストアの初期
においてはバイアス電流を大きくし、完了後はバイアス
電流を小さくする。これにより、動作スピードの高速化
と低消費電流化とを両立できる。
を速くするためには、オペアンプ１４ｃ，１４ｄのバイ
アス電流を大きくすれば良い。そこで、リストアの初期
においてはバイアス電流を大きくし、完了後はバイアス
電流を小さくする。これにより、動作スピードの高速化
と低消費電流化とを両立できる。
【００８６】このために、このレギュレータ回路１４に
おいては、上記トランジスタ１４3，１４11のサイズを
大きくし、大電流が流れるように構成する。そして、選
択信号によって上記トランジスタ１４4 ，１４12がオン
状態になり、上記トランジスタ１４4 ，１４12の電流経
路よりバイアス電流が流れるようにする。逆に、選択信
号を低い電位にした場合には、上記トランジスタ１
４4 ，１４12がオフ状態となり、上記トランジスタ１４
7 ，１４15の電流経路より、バイアス電流が流れるよう
にする。これにより、上記トランジスタ１４7 ，１４15
を小さいサイズのトランジスタで構成しても、動作スピ
ードの高速化と低消費電流化が可能となる。
おいては、上記トランジスタ１４3，１４11のサイズを
大きくし、大電流が流れるように構成する。そして、選
択信号によって上記トランジスタ１４4 ，１４12がオン
状態になり、上記トランジスタ１４4 ，１４12の電流経
路よりバイアス電流が流れるようにする。逆に、選択信
号を低い電位にした場合には、上記トランジスタ１
４4 ，１４12がオフ状態となり、上記トランジスタ１４
7 ，１４15の電流経路より、バイアス電流が流れるよう
にする。これにより、上記トランジスタ１４7 ，１４15
を小さいサイズのトランジスタで構成しても、動作スピ
ードの高速化と低消費電流化が可能となる。
【００８７】このような構成のレギュレータ回路１４に
よれば、リストア電位の供給時以外は高インピーダンス
状態となるため、スイッチ回路を介さずに、直接、セン
スアンプ１５のドライブノード（ＳＡＰ）に接続でき
る。これにより、レギュレータ回路１４とセンスアンプ
１５との間の抵抗を小さくすることが可能となる。した
がって、リストア電位の供給にかかる時間を短縮するこ
とが可能となって、リストア時間を短くできる。
よれば、リストア電位の供給時以外は高インピーダンス
状態となるため、スイッチ回路を介さずに、直接、セン
スアンプ１５のドライブノード（ＳＡＰ）に接続でき
る。これにより、レギュレータ回路１４とセンスアンプ
１５との間の抵抗を小さくすることが可能となる。した
がって、リストア電位の供給にかかる時間を短縮するこ
とが可能となって、リストア時間を短くできる。
【００８８】上記したように、リストア電位を正／負の
どちらにもドライブできるようにしている。
どちらにもドライブできるようにしている。
【００８９】すなわち、リストア電位の生成に、プッシ
ュプル型のレギュレータ回路を用いるようにしている。
これにより、オーバードライブのタイミングのばらつき
による、リストア電位の電位レベルのばらつきを抑制す
ることが可能となる。したがって、オーバードライブ方
式によりビット線の電位を増幅した後の、ビット線の電
位がリストア電位に対して高くなりすぎた場合や低くな
りすぎた場合にも、リストア電位の電位レベルを安定さ
せることができ、オーバードライブ後のビット線の電位
を所望の電位に制御することが可能となるものである。
ュプル型のレギュレータ回路を用いるようにしている。
これにより、オーバードライブのタイミングのばらつき
による、リストア電位の電位レベルのばらつきを抑制す
ることが可能となる。したがって、オーバードライブ方
式によりビット線の電位を増幅した後の、ビット線の電
位がリストア電位に対して高くなりすぎた場合や低くな
りすぎた場合にも、リストア電位の電位レベルを安定さ
せることができ、オーバードライブ後のビット線の電位
を所望の電位に制御することが可能となるものである。
【００９０】特に、レギュレータ回路を、直接、センス
アンプの正の電極に接続できるようになる。これによ
り、センスアンプとレギュレータ回路との間の抵抗を小
さくできる。その結果、リストア電位の供給にかかる時
間を短縮することが可能となって、リストア時間を短く
できる。
アンプの正の電極に接続できるようになる。これによ
り、センスアンプとレギュレータ回路との間の抵抗を小
さくできる。その結果、リストア電位の供給にかかる時
間を短縮することが可能となって、リストア時間を短く
できる。
【００９１】また、レギュレータ回路を、センスアンプ
に近接して配置するようにしているため、さらにセンス
アンプとレギュレータ回路との間の抵抗を小さくでき
る。したがって、ビット線へのリストア電位の供給がよ
り速くなって、リストア時間をもっと短くすることが可
能となるものである。
に近接して配置するようにしているため、さらにセンス
アンプとレギュレータ回路との間の抵抗を小さくでき
る。したがって、ビット線へのリストア電位の供給がよ
り速くなって、リストア時間をもっと短くすることが可
能となるものである。
【００９２】さらに、オーバードライブ電位生成回路
を、周辺回路を駆動するための電源回路（内部電源電位
生成回路）とは別の、専用の電源回路を用いて構成する
ようにしている。そのため、センス動作時の電源ノイズ
が周辺回路に伝播されるのを防止できる。
を、周辺回路を駆動するための電源回路（内部電源電位
生成回路）とは別の、専用の電源回路を用いて構成する
ようにしている。そのため、センス動作時の電源ノイズ
が周辺回路に伝播されるのを防止できる。
【００９３】ここで、図７を参照して、オーバードライ
ブ電位生成回路を、周辺回路用の内部電源電位生成回路
とは別の、専用の電源回路を用いて構成した場合の具体
例について説明する。
ブ電位生成回路を、周辺回路用の内部電源電位生成回路
とは別の、専用の電源回路を用いて構成した場合の具体
例について説明する。
【００９４】この場合、オーバードライブ電位生成回路
１２を、周辺回路用の駆動電位ＶＩＩを生成する内部電
源電位生成回路（ｎ型ＭＯＳトランジスタ）４１とは別
の、専用の電源回路（ｎ型ＭＯＳトランジスタ１２ａ）
を用いて構成するようにしている。これにより、互いに
発生するノイズをアイソレーションすることが可能とな
るため、センス動作時の電源ノイズが周辺回路に伝播さ
れるのを防止できる。
１２を、周辺回路用の駆動電位ＶＩＩを生成する内部電
源電位生成回路（ｎ型ＭＯＳトランジスタ）４１とは別
の、専用の電源回路（ｎ型ＭＯＳトランジスタ１２ａ）
を用いて構成するようにしている。これにより、互いに
発生するノイズをアイソレーションすることが可能とな
るため、センス動作時の電源ノイズが周辺回路に伝播さ
れるのを防止できる。
【００９５】しかも、図３に示した構成において、周辺
回路用の内部電源電位生成回路４１をオーバードライブ
電位生成回路１２の近傍に配置するようにした場合に
は、オーバードライブ電位生成回路１２と内部電源電位
生成回路４１とで電位制御用の信号線（ＶＰＰＩ）を共
有できるようになる。
回路用の内部電源電位生成回路４１をオーバードライブ
電位生成回路１２の近傍に配置するようにした場合に
は、オーバードライブ電位生成回路１２と内部電源電位
生成回路４１とで電位制御用の信号線（ＶＰＰＩ）を共
有できるようになる。
【００９６】スイッチ回路１３の構成例を示すものであ
る。
る。
【００９７】この場合、周辺回路用の駆動電位ＶＩＩと
オーバードライブ電位ＶＩＩＡとが異なる。そのため、
オーバードライブ電位が供給されるｐ型ＭＯＳトランジ
スタ１３1 のドレインは、バックゲートに接続されてい
る。また、このトランジスタ１３1 を制御するｐ型ＭＯ
Ｓトランジスタ１３2 の、上記オーバードライブ電位が
供給されるドレインも、バックゲートに接続されてい
る。さらに、ｎ型ＭＯＳトランジスタ１３3 は、ゲート
が上記トランジスタ１３2 のゲートに共通に接続され、
ソースが上記トランジスタ１３2 のソースに接続され、
ドレインが接地電圧に接続されるとともに、バックゲー
トに接続されている。
オーバードライブ電位ＶＩＩＡとが異なる。そのため、
オーバードライブ電位が供給されるｐ型ＭＯＳトランジ
スタ１３1 のドレインは、バックゲートに接続されてい
る。また、このトランジスタ１３1 を制御するｐ型ＭＯ
Ｓトランジスタ１３2 の、上記オーバードライブ電位が
供給されるドレインも、バックゲートに接続されてい
る。さらに、ｎ型ＭＯＳトランジスタ１３3 は、ゲート
が上記トランジスタ１３2 のゲートに共通に接続され、
ソースが上記トランジスタ１３2 のソースに接続され、
ドレインが接地電圧に接続されるとともに、バックゲー
トに接続されている。
【００９８】このような構成とした場合、上記トランジ
スタ１３1 ，１３２ 、１３3 のジャンクション順方向
によるリーク電流を防ぐことが可能となる。
スタ１３1 ，１３２ 、１３3 のジャンクション順方向
によるリーク電流を防ぐことが可能となる。
【００９９】なお、上記した本発明の第１の実施形態に
おいては、プッシュプル回路を用いてレギュレータ回路
を構成した場合について説明したが、図４に示した構成
に限らず、たとえば他の構成のプッシュプル回路を用い
てもレギュレータ回路は構成できる。
おいては、プッシュプル回路を用いてレギュレータ回路
を構成した場合について説明したが、図４に示した構成
に限らず、たとえば他の構成のプッシュプル回路を用い
てもレギュレータ回路は構成できる。
【０１００】（第２の実施形態）図９は、本発明の第２
の実施形態にかかり、図４に示したプッシュプル回路の
変形例であり、ソースフォロア型のプッシュプル回路を
用いて、レギュレータ回路１４Ａを構成した場合の例を
示すものである。
の実施形態にかかり、図４に示したプッシュプル回路の
変形例であり、ソースフォロア型のプッシュプル回路を
用いて、レギュレータ回路１４Ａを構成した場合の例を
示すものである。
【０１０１】この場合、電源電圧ＶＣＣおよび接地電圧
ＶＳＳ間に、ｎ型ＭＯＳトランジスタ１４Ａ−１とｐ型
ＭＯＳトランジスタ１４Ａ−２とが互いにソースを共有
して直列に接続されている。ｎ型ＭＯＳトランジスタ１
４Ａ−１のゲートには、オペアンプ１４Ａ−３が接続さ
れている。ｐ型ＭＯＳトランジスタ１４Ａ−２のゲート
には、オペアンプ１４Ａ−４が接続されている。オペア
ンプ１４Ａ−３，１４ Ａ−４の各非反転入力端は共通に
接続されて、回路の出力であるリストア電位を制御する
ためのｒｅｆ電位が供給されるようになっている。オペ
アンプ１４Ａ− ３，１４Ａ−４の各反転入力端は、ｎ型
ＭＯＳトランジスタ１４Ａ−１とｐ型ＭＯＳトランジス
タ１４Ａ−２との接続点に共通に接続されている。そし
て、この接続点が、上記センスアンプ１５の正の電極Ｓ
ＡＰに接続されるようになっている。
ＶＳＳ間に、ｎ型ＭＯＳトランジスタ１４Ａ−１とｐ型
ＭＯＳトランジスタ１４Ａ−２とが互いにソースを共有
して直列に接続されている。ｎ型ＭＯＳトランジスタ１
４Ａ−１のゲートには、オペアンプ１４Ａ−３が接続さ
れている。ｐ型ＭＯＳトランジスタ１４Ａ−２のゲート
には、オペアンプ１４Ａ−４が接続されている。オペア
ンプ１４Ａ−３，１４ Ａ−４の各非反転入力端は共通に
接続されて、回路の出力であるリストア電位を制御する
ためのｒｅｆ電位が供給されるようになっている。オペ
アンプ１４Ａ− ３，１４Ａ−４の各反転入力端は、ｎ型
ＭＯＳトランジスタ１４Ａ−１とｐ型ＭＯＳトランジス
タ１４Ａ−２との接続点に共通に接続されている。そし
て、この接続点が、上記センスアンプ１５の正の電極Ｓ
ＡＰに接続されるようになっている。
【０１０２】このような構成のレギュレータ回路１４Ａ
を採用した場合にも、オーバードライブ回路としては、
上述した第１の実施形態の場合と略同様の効果が期待で
きる。
を採用した場合にも、オーバードライブ回路としては、
上述した第１の実施形態の場合と略同様の効果が期待で
きる。
【０１０３】（第３の実施形態）図１０は、本発明の第
３の実施形態にかかり、図４に示したプッシュプル回路
の変形例であり、ソースフォロア型のｎ型ＭＯＳトラン
ジスタとソースコモン型のｎ型ＭＯＳトランジスタとを
直列に接続した、トーテムポール構造のプッシュプル回
路を用いて、レギュレータ回路１４Ｂを構成した場合の
例を示すものである。
３の実施形態にかかり、図４に示したプッシュプル回路
の変形例であり、ソースフォロア型のｎ型ＭＯＳトラン
ジスタとソースコモン型のｎ型ＭＯＳトランジスタとを
直列に接続した、トーテムポール構造のプッシュプル回
路を用いて、レギュレータ回路１４Ｂを構成した場合の
例を示すものである。
【０１０４】この場合、電源電圧ＶＣＣおよび接地電圧
ＶＳＳ間に、ソースフォロアのｎ型ＭＯＳトランジスタ
１４Ｂ−１とソースコモン型のｎ型ＭＯＳトランジスタ
１４ Ｂ−２とが直列に接続されて、トーテムポール構造
が構成されている。ｎ型ＭＯＳトランジスタ１４Ｂ−１
のゲートには、オペアンプ１４Ｂ−３が接続されてい
る。ｎ型ＭＯＳトランジスタ１４Ｂ−２のゲートには、
オペアンプ１４Ｂ−４が接続されている。オペアンプ１
４Ｂ−３の非反転入力端およびオペアンプ１４Ｂ −４の
反転入力端は共通に接続されて、回路の出力であるリス
トア電位を制御するためのｒｅｆ電位が供給されるよう
になっている。オペアンプ１４Ｂ−３の反転入力端およ
びオペアンプ１４Ｂ−４の非反転入力端は、両ｎ型ＭＯ
Ｓトランジスタ１４Ｂ−１，１４Ｂ−２の接続点に共通
に接続されている。そして、この接続点が、上記センス
アンプ１５の正の電極ＳＡＰに接続されるようになって
いる。
ＶＳＳ間に、ソースフォロアのｎ型ＭＯＳトランジスタ
１４Ｂ−１とソースコモン型のｎ型ＭＯＳトランジスタ
１４ Ｂ−２とが直列に接続されて、トーテムポール構造
が構成されている。ｎ型ＭＯＳトランジスタ１４Ｂ−１
のゲートには、オペアンプ１４Ｂ−３が接続されてい
る。ｎ型ＭＯＳトランジスタ１４Ｂ−２のゲートには、
オペアンプ１４Ｂ−４が接続されている。オペアンプ１
４Ｂ−３の非反転入力端およびオペアンプ１４Ｂ −４の
反転入力端は共通に接続されて、回路の出力であるリス
トア電位を制御するためのｒｅｆ電位が供給されるよう
になっている。オペアンプ１４Ｂ−３の反転入力端およ
びオペアンプ１４Ｂ−４の非反転入力端は、両ｎ型ＭＯ
Ｓトランジスタ１４Ｂ−１，１４Ｂ−２の接続点に共通
に接続されている。そして、この接続点が、上記センス
アンプ１５の正の電極ＳＡＰに接続されるようになって
いる。
【０１０５】このような構成のレギュレータ回路１４Ｂ
を採用した場合にも、オーバードライブ回路としては、
上述した第１の実施形態の場合と略同様の効果が期待で
きる。
を採用した場合にも、オーバードライブ回路としては、
上述した第１の実施形態の場合と略同様の効果が期待で
きる。
【０１０６】（第４の実施形態）図１１は、本発明の第
４の実施形態にかかり、図１０に示した構成のレギュレ
ータ回路１４Ｂにおいて、ｎ型ＭＯＳトランジスタ１４
Ｂ−１のゲート電位を、昇圧回路（ポンプ回路）を用い
て制御するように構成した場合の例を示すものである。
４の実施形態にかかり、図１０に示した構成のレギュレ
ータ回路１４Ｂにおいて、ｎ型ＭＯＳトランジスタ１４
Ｂ−１のゲート電位を、昇圧回路（ポンプ回路）を用い
て制御するように構成した場合の例を示すものである。
【０１０７】すなわち、ソースフォロア型のｎ型ＭＯＳ
トランジスタ１４Ｂ−１は、ゲート電位として、高い電
位が必要になる場合がある。その場合、昇圧回路１４
Ｂ−５を用いて、ｎ型ＭＯＳトランジスタ１４Ｂ−１の
ゲート電位を制御するように、レギュレータ回路１４
Ｂ’を構成するようにすれば良い。
トランジスタ１４Ｂ−１は、ゲート電位として、高い電
位が必要になる場合がある。その場合、昇圧回路１４
Ｂ−５を用いて、ｎ型ＭＯＳトランジスタ１４Ｂ−１の
ゲート電位を制御するように、レギュレータ回路１４
Ｂ’を構成するようにすれば良い。
【０１０８】その他、本願発明は、上記各実施形態に限
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。さらに、
上記各実施形態には種々の段階の発明が含まれており、
開示される複数の構成要件における適宜な組み合わせに
より種々の発明が抽出され得る。たとえば、各実施形態
に示される全構成要件からいくつかの構成要件が削除さ
れても、発明が解決しようとする課題の欄で述べた課題
の少なくとも１つが解決でき、発明の効果の欄で述べら
れている効果の少なくとも１つが得られる場合には、こ
の構成要件が削除された構成が発明として抽出され得
る。
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。さらに、
上記各実施形態には種々の段階の発明が含まれており、
開示される複数の構成要件における適宜な組み合わせに
より種々の発明が抽出され得る。たとえば、各実施形態
に示される全構成要件からいくつかの構成要件が削除さ
れても、発明が解決しようとする課題の欄で述べた課題
の少なくとも１つが解決でき、発明の効果の欄で述べら
れている効果の少なくとも１つが得られる場合には、こ
の構成要件が削除された構成が発明として抽出され得
る。
【０１０９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、オーバードライブ方式によりビット線の電位を増幅
した後の、ビット線の電位がリストア電位に対して高く
なりすぎた場合や低くなりすぎた場合にも、リストア電
位の電位レベルを安定させることができ、オーバードラ
イブ後のビット線の電位を所望の電位に制御することが
可能な半導体装置を提供できる。
ば、オーバードライブ方式によりビット線の電位を増幅
した後の、ビット線の電位がリストア電位に対して高く
なりすぎた場合や低くなりすぎた場合にも、リストア電
位の電位レベルを安定させることができ、オーバードラ
イブ後のビット線の電位を所望の電位に制御することが
可能な半導体装置を提供できる。
【図１】この発明の第１の実施形態にかかる、オーバー
ドライブ回路の概略構成を示すブロック図。
ドライブ回路の概略構成を示すブロック図。
【図２】同じく、オーバードライブ回路の具体的構成を
示す回路構成図。
示す回路構成図。
【図３】同じく、オーバードライブ回路とその電源配線
の配置例を示すメモリコア部の概略平面図。
の配置例を示すメモリコア部の概略平面図。
【図４】同じく、レギュレータ回路の一例を示す概略構
成図。
成図。
【図５】同じく、レギュレータ回路の具体的構成を示す
回路構成図。
回路構成図。
【図６】同じく、レギュレータ回路の動作を説明するた
めに示す概略図。
めに示す概略図。
【図７】同じく、オーバードライブ電位生成回路と周辺
回路用の内部電源電位生成回路とを、異なる電源回路を
用いて構成した場合の具体例を示す回路構成図。
回路用の内部電源電位生成回路とを、異なる電源回路を
用いて構成した場合の具体例を示す回路構成図。
【図８】同じく、オーバードライブ電位生成回路と内部
電源電位生成回路とを異なる電源回路により構成するよ
うにした場合を例に示す、スイッチ回路の構成図。
電源電位生成回路とを異なる電源回路により構成するよ
うにした場合を例に示す、スイッチ回路の構成図。
【図９】本発明の第２の実施形態にかかる、レギュレー
タ回路の一例を示す概略構成図。
タ回路の一例を示す概略構成図。
【図１０】本発明の第３の実施形態にかかる、レギュレ
ータ回路の一例を示す概略構成図。
ータ回路の一例を示す概略構成図。
【図１１】本発明の第４の実施形態にかかる、レギュレ
ータ回路の一例を示す概略構成図。
ータ回路の一例を示す概略構成図。
【図１２】従来技術とその問題点を説明するために、オ
ーバードライブ回路の概略構成を示すブロック図。
ーバードライブ回路の概略構成を示すブロック図。
【図１３】同じく、オーバードライブ回路の具体的構成
を示す回路構成図。
を示す回路構成図。
【図１４】同じく、オーバードライブ回路とその電源配
線の配置例を示すメモリコア部の概略平面図。
線の配置例を示すメモリコア部の概略平面図。
１１…外部電源（ＶＣＣ） １２…オーバードライブ電位生成回路（第１の生成回
路） １２ａ…ｎ型ＭＯＳトランジスタ １３，１３’…スイッチ回路 １３ａ…ｐ型ＭＯＳトランジスタ １３ｂ…ドライバ １３1 ，１３2 …ｐ型ＭＯＳトランジスタ １３3 …ｎ型ＭＯＳトランジスタ １４…レギュレータ回路（第２の生成回路） １４ａ…ｐ型ＭＯＳトランジスタ １４ｂ…ｎ型ＭＯＳトランジスタ １４ｃ，１４ｄ…オペアンプ １４ｅ…共通回路部 １４1 ，１４5 ，１４9 ，１４13，１４16，１４17，１
４19…ｐ型ＭＯＳトランジスタ １４2 ，１４3 ，１４4 ，１４6 ，１４7 ，１４10，１
４11，１４12，１４14，１４15，１４18，１４20…ｎ型
ＭＯＳトランジスタ １４8 …インバータ回路 １４Ａ…レギュレータ回路（第２の生成回路） １４Ａ−１…ｎ型ＭＯＳトランジスタ １４Ａ−２…ｐ型ＭＯＳトランジスタ １４Ａ−３，１４Ａ−４…オペアンプ １４Ｂ，１４Ｂ’…レギュレータ回路（第２の生成回
路） １４Ｂ−１…，１４Ｂ−２…ｎ型ＭＯＳトランジスタ １４Ｂ−３，１４Ｂ−４…オペアンプ １４Ｂ−５…昇圧回路 １５…センスアンプブロック １５ａ，１５ｂ…ｐ型ＭＯＳトランジスタ １５ｃ，１５ｄ…ｎ型ＭＯＳトランジスタ １６…センスアンプ駆動ドライバ（ＳＡＤ） １６ａ…ｎ型ＭＯＳトランジスタ １７…外部電源 ２１…セルアレイブロック ２２…セグメントロウデコーダ部（ＳＲＤ） ２３…ＳＳＣ（回路エリア） ２４…メインロウデコーダ部 ２５…回路エリア ３１…ドライバ回路 ４０…信号線（第１の階層のメタル配線） ４１…周辺回路用の内部電源電位生成回路 ４２…電源線 ４３…電源線 １０１…ＶＣＣ電位（外部高電位電源端子） １０２…オーバードライブ電位生成回路 １０２ａ…ｎ型ＭＯＳトランジスタ １０３…外部電源 １０４…リストア電位生成回路 １０４ａ…ｎ型ＭＯＳトランジスタ １０５…スイッチ回路 １０５ａ…ｐ型ＭＯＳトランジスタ １０５ｂ…ｐ型ＭＯＳトランジスタ １０６…センスアンプ駆動ドライバ １０７…センスアンプ １０７ａ…ｐ型ＭＯＳトランジスタ １０７ｂ…ｐ型ＭＯＳトランジスタ １０７ｃ…ｎ型ＭＯＳトランジスタ １０７ｄ…ｎ型ＭＯＳトランジスタ １０８…センスアンプ駆動ドライバ １０９…外部電源 １１０…電源線 １１０ａ…第１の階層のメタル配線 １１０ｂ…第２の階層のメタル配線 １１１…セルアレイ １１２…セグメントロウデコーダ部 １１３…ＳＳＣ（センスアンプ−セグメントロウデコー
ダ−クロス部） １１４…メインロウデコーダ部 １１５…ＳＭＣ（センスアンプ−メインロウデコーダ−
クロス部） １１６…オーバードライブ電位生成回路ブロック １１７…リストア電位生成回路ブロック ＶＣＣ…電源電圧 ＶＳＳ…接地電圧 ＳＥＰ…信号線 ＢＬｔ，ＢＬｃ…ビット線 ＶＩＩＡ…オーバードライブ電位 ＳＡＰ…センスアンプの正の電極（ドライブノード） ＶＰＰＩ…信号線 ＶＩＩ…周辺回路用の駆動電位 ｒｅｆ…ｒｅｆ電位
路） １２ａ…ｎ型ＭＯＳトランジスタ １３，１３’…スイッチ回路 １３ａ…ｐ型ＭＯＳトランジスタ １３ｂ…ドライバ １３1 ，１３2 …ｐ型ＭＯＳトランジスタ １３3 …ｎ型ＭＯＳトランジスタ １４…レギュレータ回路（第２の生成回路） １４ａ…ｐ型ＭＯＳトランジスタ １４ｂ…ｎ型ＭＯＳトランジスタ １４ｃ，１４ｄ…オペアンプ １４ｅ…共通回路部 １４1 ，１４5 ，１４9 ，１４13，１４16，１４17，１
４19…ｐ型ＭＯＳトランジスタ １４2 ，１４3 ，１４4 ，１４6 ，１４7 ，１４10，１
４11，１４12，１４14，１４15，１４18，１４20…ｎ型
ＭＯＳトランジスタ １４8 …インバータ回路 １４Ａ…レギュレータ回路（第２の生成回路） １４Ａ−１…ｎ型ＭＯＳトランジスタ １４Ａ−２…ｐ型ＭＯＳトランジスタ １４Ａ−３，１４Ａ−４…オペアンプ １４Ｂ，１４Ｂ’…レギュレータ回路（第２の生成回
路） １４Ｂ−１…，１４Ｂ−２…ｎ型ＭＯＳトランジスタ １４Ｂ−３，１４Ｂ−４…オペアンプ １４Ｂ−５…昇圧回路 １５…センスアンプブロック １５ａ，１５ｂ…ｐ型ＭＯＳトランジスタ １５ｃ，１５ｄ…ｎ型ＭＯＳトランジスタ １６…センスアンプ駆動ドライバ（ＳＡＤ） １６ａ…ｎ型ＭＯＳトランジスタ １７…外部電源 ２１…セルアレイブロック ２２…セグメントロウデコーダ部（ＳＲＤ） ２３…ＳＳＣ（回路エリア） ２４…メインロウデコーダ部 ２５…回路エリア ３１…ドライバ回路 ４０…信号線（第１の階層のメタル配線） ４１…周辺回路用の内部電源電位生成回路 ４２…電源線 ４３…電源線 １０１…ＶＣＣ電位（外部高電位電源端子） １０２…オーバードライブ電位生成回路 １０２ａ…ｎ型ＭＯＳトランジスタ １０３…外部電源 １０４…リストア電位生成回路 １０４ａ…ｎ型ＭＯＳトランジスタ １０５…スイッチ回路 １０５ａ…ｐ型ＭＯＳトランジスタ １０５ｂ…ｐ型ＭＯＳトランジスタ １０６…センスアンプ駆動ドライバ １０７…センスアンプ １０７ａ…ｐ型ＭＯＳトランジスタ １０７ｂ…ｐ型ＭＯＳトランジスタ １０７ｃ…ｎ型ＭＯＳトランジスタ １０７ｄ…ｎ型ＭＯＳトランジスタ １０８…センスアンプ駆動ドライバ １０９…外部電源 １１０…電源線 １１０ａ…第１の階層のメタル配線 １１０ｂ…第２の階層のメタル配線 １１１…セルアレイ １１２…セグメントロウデコーダ部 １１３…ＳＳＣ（センスアンプ−セグメントロウデコー
ダ−クロス部） １１４…メインロウデコーダ部 １１５…ＳＭＣ（センスアンプ−メインロウデコーダ−
クロス部） １１６…オーバードライブ電位生成回路ブロック １１７…リストア電位生成回路ブロック ＶＣＣ…電源電圧 ＶＳＳ…接地電圧 ＳＥＰ…信号線 ＢＬｔ，ＢＬｃ…ビット線 ＶＩＩＡ…オーバードライブ電位 ＳＡＰ…センスアンプの正の電極（ドライブノード） ＶＰＰＩ…信号線 ＶＩＩ…周辺回路用の駆動電位 ｒｅｆ…ｒｅｆ電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土田 賢二 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 竹内 淳 神奈川県横浜市港北区富士塚１−26−12 グリーンヒルズＫ／Ｎ 102 Ｆターム(参考） 5B024 AA15 BA09 BA27 CA07
Claims (12)
- 【請求項１】 ビット線の電位を増幅するセンスアンプ
と、 前記ビット線のセンス動作に必要なオーバードライブ電
位を生成する第１の生成回路と、 この第１の生成回路で生成されたオーバードライブ電位
の、前記センスアンプの正の電極への供給を制御するス
イッチ回路と、 前記センスアンプの正の電極に接続され、オーバードラ
イブ後の前記ビット線のリストア電位を生成する、レギ
ュレータ回路からなる第２の生成回路とを具備したこと
を特徴とする半導体装置。 - 【請求項２】 ワード線とビット線の交点に配置された
複数のメモリセルを有する複数のメモリセルブロック
と、 前記ビット線の電位を増幅するための複数のセンスアン
プを有する複数のセンスアンプブロックと、 前記ワード線を選択する複数のロウデコーダを有する複
数のロウデコーダ部と、 前記ビット線のセンス動作に必要なオーバードライブ電
位を生成する第１の生成回路と、 この第１の生成回路で生成されたオーバードライブ電位
の、前記センスアンプの正の電極への供給を制御するス
イッチ回路と、 前記センスアンプの正の電極に接続され、オーバードラ
イブ後の前記ビット線のリストア電位を生成する、レギ
ュレータ回路からなる第２の生成回路とを具備し、 前記複数のメモリセルブロックと前記複数のセンスアン
プブロックとは第１の方向に交互に配置され、 前記複数のロウデコーダ部は前記複数のメモリセルブロ
ックと第１の方向と直交する第２の方向に隣接して配置
され、 前記スイッチ回路は、前記複数のロウデコーダ部に挟ま
れた領域に配置されることを特徴とする半導体装置。 - 【請求項３】 前記第２の生成回路は前記複数のロウデ
コーダ部に挟まれた領域に配置されることを特徴とする
請求項２に記載の半導体装置。 - 【請求項４】 ワード線とビット線の交点に配置された
複数のメモリセルを有する複数のメモリセルブロック
と、 前記ビット線の電位を増幅するための複数のセンスアン
プを有する複数のセンスアンプブロックと、 複数の前記ワード線に対応して前記複数のワード線の選
択を制御するメインワード線と、 前記メインワード線の駆動を制御するメインロウデコー
ダ部と、 一つのメインワード線に対応する複数の前記ワード線か
ら特定のワード線を選択する前記複数のワード線と同数
のワード線ドライバ線と、 前記メインワード線と前記ワード線ドライバ線により駆
動すべきワード線を選択し駆動するセグメントロウデコ
ーダ部と、 ワード線ドライバ線を駆動する、ワード線ドライバ部
と、 前記ビット線のセンス動作に必要なオーバードライブ電
位を生成する第１の生成回路と、 この第１の生成回路で生成されたオーバードライブ電位
の、前記センスアンプの正の電極への供給を制御するス
イッチ回路と、 前記センスアンプの正の電極に接続され、オーバードラ
イブ後の前記ビット線のリストア電位を生成する、レギ
ュレータ回路からなる第２の生成回路とを具備し、 前記複数のメモリセルブロックと前記複数のセンスアン
プブロックとは第１の方向に交互に配置され、 前記セグメントロウデコーダ部は前記複数のメモリセル
ブロックと第１の方向と直交する第２の方向に隣接して
配置され、 前記メインロウデコーダ部は前記セグメントロウデコー
ダ部と第２の方向に隣接して配置され、 前記ワード線ドライバ部は前記セグメントロウデコーダ
部と第１の方向に隣接して配置され、 前記スイッチ回路は前記セグメントロウデコーダ部に挟
まれた領域に配置され、 前記第１の生成回路は複数の前記メモリセルブロックの
端部で、前記第１の方向に配置され、 前記第２の生成回路は前記メインロウデコーダ部に挟ま
れた領域に配置されることを特徴とする半導体装置。 - 【請求項５】 前記第１の生成回路は、センス動作のた
めに必要なオーバードライブ電位を生成する専用の電源
回路を用いて構成されることを特徴とする請求項１乃至
４に記載の半導体装置。 - 【請求項６】 前記レギュレータ回路は、前記オーバー
ドライブ後の所定のリストア期間内のみ、前記リストア
電位を生成し、それ以外は高インピーダンスを出力する
ように構成されてなることを特徴とする請求項１に記載
の半導体装置。 - 【請求項７】 前記レギュレータ回路は、ｐ型ＭＯＳト
ランジスタとｎ型ＭＯＳトランジスタとを直列に接続し
てなる、プッシュプル回路を用いて構成されることを特
徴とする請求項１に記載の半導体装置。 - 【請求項８】 前記レギュレータ回路は、ｎ型ＭＯＳト
ランジスタとｐ型ＭＯＳトランジスタとを直列に接続し
た、ソースフォロア型のプッシュプル回路を用いて構成
されることを特徴とする請求項１に記載の半導体装置。 - 【請求項９】 前記レギュレータ回路は、ソースフォロ
ア型のｎ型ＭＯＳトランジスタとソースコモン型のｎ型
ＭＯＳトランジスタとを直列に接続した、トーテムポー
ル構造のプッシュプル回路を用いて構成されることを特
徴とする請求項１に記載の半導体装置。 - 【請求項１０】 前記ソースフォロア型のｎ型ＭＯＳト
ランジスタは、ゲート電位が昇圧回路を用いて制御され
ることを特徴とする請求項９に記載の半導体装置。 - 【請求項１１】 前記プッシュプル回路を構成する各Ｍ
ＯＳトランジスタのゲートにそれぞれオペアンプが接続
され、そのオペアンプは、リストア期間の初期における
バイアス電流が、リストア期間のその後におけるバイア
ス電流よりも大きくなるように制御されることを特徴と
する請求項７乃至１０に記載の半導体装置。 - 【請求項１２】 前記プッシュプル回路を構成する各Ｍ
ＯＳトランジスタのゲートにそれぞれオペアンプが接続
され、そのオペアンプは、リストア期間の初期において
バイアス電流が流れるトランジスタのサイズは、リスト
ア期間のその後においてバイアス電流が流れるトランジ
スタのサイズよりも大きいことを特徴とする請求項７乃
至１０に記載の半導体装置。
Priority Applications (6)
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060926 |