KR101145420B1 - 코어 전압 상승 방지 회로 - Google Patents
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Abstract
Description
도 1은 센스 앰프 동작 전압(rto)을 발생하는 구동 회로도이다.
도 2는 종래 코어 전압 상승 방지 회로의 블럭도이다.
도 3은 본 발명에 따른 코어 전압 상승 방지 회로의 상세 회로도이다.
도 4는 본 발명에 따른 코어 전압 상승 방지 회로의 신호들의 타이밍도이다.
<도면의 주요 부분에 대한 설명>
10 : 센스 앰프 구동 회로 20 : 신호 발생기
30 : 전압 비교부 40 : 스위칭부
110 : 신호 조합부 120 : 딜레이부
130 : 신호 발생기 140 : 인에이블 신호 생성부
150 : 전압 분배기 160 : 차동 증폭기
170 : 제 1 스위칭부 180 : 제 2 스위칭부
본 발명은 반도체 메모리 회로에 관한 것으로, 특히 코어 전압의 상승을 방지하는 코어 전압 상승 방지 회로에 관한 것이다.
디램(DRAM)의 저전압화에 응답하여 코어 전압(VDL)이 외부 전원 전압(Vdd)보다 낮게 사용될 경우, 비트 라인 쌍 중 '하이(High)'쪽으로 벌어지는 스피드가 느려지게 되어, 이를 보상해 주기 위해, 센스 앰프 동작 초기에는 외부 전원 전압(Vdd)으로 동작시키고, 이후에는 코어 전압(Vcore)으로 동작시키고 있다. 이러한 방식을 오버 드라이빙(overdriving)이라 한다.
도 1은 센스 앰프 동작 전압(rto)을 발생하는 구동 회로도이다.
센스 앰프 동작 전압 발생 회로는 소스에 오버 드라이빙 전압(Vdd)이 인가되고 게이트에 제 1 센스 앰프 구동 인에이블 신호(sap0)가 입력되며 드레인을 생성단으로 하는 NMOS 트랜지스터(N11)와, 소스에 코어 전압(Vcore)이 인가되고 게이트에 제 2 센스 앰프 구동 인에이블 신호(sap1)가 입력되며 드레인을 NMOS 트랜지스터(N11)의 드레인과 함께 공통 생성단으로 하는 NMOS 트랜지스터(N12)로 구성된다.
도 1을 참조하면, 비트라인을 하이 레벨로 증폭시키기 위한 센스 앰프 동작 전압(rto)의 발생 동작을 살펴보면 다음과 같다.
셀에서 데이터를 읽을 때 제 1 센스 앰프 구동 인에이블 신호(sap0)가 먼저 하이 레벨로 인가된다. 일정한 시간 후에 제 1 센스 앰프 구동 인에이블 신호(sap0)가 로우 레벨로 인가되는 동시에 제 2 센스 앰프 구동 인에이블 신호(sap1)가 하이 레벨로 인가된다. 즉, 비트라인은 제 1 센스 앰프 구동 인에이블 신호 (sap0)가 하이 레벨로 인가되는 동안에는 오버 드라이빙 전압(Vdd)으로 구동되며, 제 2 센스 앰프 구동 인에이블 신호(sap1)가 하이 레벨로 인가되는 동안에는 코어 전압(Vcore)으로 구동된다. 그러나 반도체의 집적도가 증가하고 칩사이즈가 커지게 되면서 제 1 센스 앰프 구동 인에이블 신호(sap0)와 제 2 센스 앰프 구동 인에이블 신호(sap1)의 불균형(skew)이 발생하게 되고, 이로 인하여 제 1 센스 앰프 구동 인에이블 신호(sap0)가 로우 레벨로 천이되는 시간의 차이가 발생된다. 응답하여서, 일부 비트라인이 오버 드라이빙 전압(Vdd)에 의해 구동되는 시간이 길어지게 되고 이러한 비트라인의 전압이 코어 전압(Vcore)보다 높게 된다. 이 후 제 2 센스 앰프 구동 인에이블 신호(sap1)가 하이 레벨로 인가되면 코어 전압(Vcore)보다 높은 비트라인과 코어 전압(Vcore)이 쇼트(short)되면서 코어 전압(Vcore)이 기존 값보다 상승하게 된다. 이러한 코어 전압(Vcore)의 상승을 방지하기 위하여 코어 전압(Vcore)의 레벨이 높아지면 코어 전압(Vcore)과 접지 전원(Vss)을 쇼트(short)시켜 코어 전압(Vcore)의 레벨을 낮추는 코어 전압(Vcore) 상승 방지 회로를 사용한다.
도 2는 종래 코어 전압 상승 방지 회로의 블럭도이다. 도 2를 참조하며, 제 1 센스 앰프 구동 인에이블 신호(sap0)가 로우 레벨이 되면서 오버드라이빙 동작이 끝나면 신호 발생기(20)에서 일정한 폭의 펄스(releaseEn)를 발생된다. 발생된 펄스(releaseEn)가 하이 레벨일 동안 전압 비교부(30)에서 코어 전압(Vcore)의 상승 여부를 판별하여 릴리즈 구동 신호(releaseDRV)를 발생한다. 릴리즈 구동 신호(releaseDRV)에 의하여 스위칭부(40)에서 코어 전압(Vcore)과 접지 전원(Vss)을 연결하거나 분리한다. 그러나 인에이블 신호(releaseEn)가 하이 레벨인 동안 다른 뱅 크(bank)가 활성화되어 해당 뱅크의 비트라인이 오버드라이빙 될 경우, 코어 전압(Vcore)이 오버드라이빙 전압(Vdd)에 가까운 레벨인 비트라인과 접지 전원(Vss)에 같이 연결되어 전류 소모량이 급격하게 증가하고, 이로 인하여 코어 전압(Vcore)의 레벨이 불안정한 값을 가지게 된다.
응답하여서 본 발명은 어느 한 뱅크에서 릴리즈 동작이 끝나고 다른 뱅크에서 릴리즈 동작이 시작될 때, 릴리즈 정지 신호를 발생하는 제어부와 오버드라이빙 동작 후 지연시간을 주는 제어부로 코어 전압을 낮추어 오버드라이빙과 릴리즈 동작이 동시에 진행되면서 생성되는 전류 소모를 줄임으로써, 안정적인 소자의 동작을 유도하고 저전력 메모리 소자를 구현하는 데 있다.
본 발명에 따른 코어 전압 상승 방지 회로는 입력된 뱅크 신호를 조합하여 제 1 인에이블 신호를 생성하고, 상기 제 1 인에이블 신호를 일정한 지연 시간을 갖도록하여 제 2 인에이블 신호를 생성하고, 상기 제 2 인에이블 신호에 응답하여 제 3 인에이블 신호를 생성하는 오버 드라이빙 신호 지연부와, 상기 제 1 인에이블 신호와 상기 제 2 인에이블 신호에 응답하여 릴리즈 정지 신호를 생성하고, 릴리지 정지 신호와 제 3 인에이블 신호에 응답하여 릴리즈 인에이블 신호를 생성하는 인에이블 신호 생성부와, 상기 릴리즈 인에이블 신호에 응답하여 코어 전압과 기준 전압을 비교 하여 구동 신호를 생성하는 전압 비교부, 및 상기 구동신호 및 상기 릴리즈 인에이블 신호에 응답하여 코어 전압을 낮추거나 유지하는 스위칭부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 코어 전압 상승 방지 회로의 상세 회로도이다. 도시된 바와 같이 본 발명에 따른 코어 전압 상승 방지 회로는 신호 조합부(110), 딜레이부(120), 신호 발생부(130), 인에이블 신호 생성부(140), 전압 분배기(150), 차동 증폭기(160), 제 1 스위칭부(170), 및 제 2 스위칭부(180)를 포함하여 구성된다.
신호 조합부(110)는 도 1에서 뱅크(bank)의 제 1 센스 앰프 구동 인에이블 신호(sap0)를 발생하는 신호들(bsg_p0~bsg_p3)을 각각 인가 받아 조합하는 인버터(I111~I114)와 낸드게이트(ND111 및 ND112) 및 노어게이트(NOR111)을 포함하여 구성된다. 신호 조합부(110)는 신호들(bsg_p0~bsg_p3)을 조합하여 제 1 조합신호(bsg_det)를 생성한다.
딜레이부(120)는 신호 조합부(110)에서 생성된 제 1 조합신호(bsg_det)를 지연시켜 제 2 조합신호(bsg_detd)를 생성한다.
신호 발생기(130)는 제 2 조합신호(bsg_detd)를 인가 받아 릴리즈 인에이블 신호(releaseEn)를 생성한다.
인에이블 신호 생성부(140)는 제 1 조합신호(bsg_det)와 제 2 조합신호(bsg_detd)를 조합하여 릴리즈정지신호(releaseStop)를 생성하는 노어 게이트(NR141) 및 인버터(I141)와, 릴리즈정지신호(releaseStop)와 릴리즈 인에이블 신호(releaseEn)를 조합하여 인에이블 신호(enable)를 생성하는 낸드 게이트(ND141) 및 인버터(I142~I144)를 포함하여 구성된다.
전압 분배기(150)는 코어 전압(Vcore)과 접지 전원(Vss) 사이에 직렬로 연결된 NMOS 트랜지스터(N151 및 N152)를 포함하여 구성된다. NMOS 트랜지스터(N151)의 게이트는 노드(ND)에 접속되고, NMOS 트랜지스터(N152)는 접지 전원(Vss)에 연결된다. 노드(ND)의 전위는 코어 전압(Vcore)의 1/2 값을 가지며, 노드(ND)의 전위는 차동 증폭기(160)에 공급된다.
차동 증폭기(160)는 커런트 미러 구조를 갖는 NMOS 트랜지스터(N161 및 N162)와, 차동 입력 구조를 가지는 NMOS 트랜지스터(N163 및 N164), 및 차동 증폭기(210)를 인에이블시키는 NMOS 트랜지스터(N165)를 포함하여 구성된다. NMOS 트랜지스터(N161)는 외부 전원 전압(Vdd)과 노드(NB) 사이에 연결되고, 노드(NA)의 전위에 응답하여 외부 전원 전압(Vdd)과 노드(NB) 사이에 흐르는 전류량을 조절한다. NMOS 트랜지스터(N162)는 외부 전원 전압(Vdd)과 노드(NA) 사이에 연결되고, 노드(NA)의 전위에 응답하여 외부 전원 전압(Vdd)과 노드(NA) 사이에 흐르는 전류량을 조절한다. NMOS 트랜지스터(N163)는 노드(NB)와 노드(NC) 사이에 연결되고, 기준 전압(Vref)에 응답하여 노드(NB)와 노드(NC) 사이에 흐르는 전류량을 조절한다. NMOS 트랜지스터(N164)는 노드(NA)와 노드(NC) 사이에 연결되고, 분배 전압(VA;1/2Vcore)에 의해 턴온되어 노드(NA)와 노드(NC) 사이에 흐르는 전류량을 조절한다. NMOS 트렌지스터(N165)는 노드(NC)와 접지 전원(Vss) 사이에 연결되고, 인에이블(enable) 신호에 응답하여 노드(NC)와 접지 전원(Vss)을 연결한다.
제 1 스위칭부(170)는 코어 전압(Vcore)과 접지 전원(Vss) 사이에 연결된 NMOS 트랜지스터(N171)를 포함하여 구성된다. NMOS 트랜지스터(N171)는 차동 증폭기(160)의 노드(NB)의 전위에 응답하여 턴온/턴오프되어 코어 전압(Vcore)과 접지 전원(Vss)을 연결하거나 분리한다.
제 2 스위칭부(180)는 노드(NB)와 접지 전원(Vss) 사이에 연결된 NMOS 트랜지스터(N180)를 포함하여 구성된다. NMOS 트랜지스터(N181)는 반전된 인에이블 신호(enable)에 응답하여 턴온/턴오프되어 노드(NB)와 접지 전원(Vss)을 연결하거나 분리한다.
도 4는 본 발명에 따른 코어 전압 상승 방지 회로의 동작을 설명하기 위한 신호들의 타이밍도이다. 도 4를 참조하여 본 발명에 따른 코어 전압 상승 방지 회로의 동작을 상세히 설명하면 다음과 같다.
4개의 뱅크(bank) 중 어느 하나에서 제 1 센스 앰프 구동 인에이블 신호(sap0)를 발생하는 신호(bsg_p0~bsg_p3중 어느 하나; 예를 들어 bsg_p0)가 인에이블 되면, 신호 조합부(110)에서 제 1 조합 신호(bsg_det)을 생성한다. 생성된 제 1 조합 신호(bsg_det)는 딜레이부(120)에 의하여 일정한 지연시간(t1)을 갖는 제 2 조합신호(bsg_detd)로 생성된다. 오버드라이빙 동작 후 코어 전압(Vcore)과 하이 레벨의 비트 라인 사이의 차지 세어링(charhe sharing)이 일어난 후 코어 전압의 레벨을 낮추어 주는 것이 적당하므로 지연시간(t1)을 주는 것이 바람직하다. 만약 지연시간(t1)이 없다면 코어 전압(Vcore)을 매개로 하여 하이 레벨의 비트라인이 접지 전원(Vss)으로 디스차지될 시 전류 소모량이 급격하게 일어나게 된다.
생성된 제 2 조합신호(bsg_detd)가 로우 레벨로 천이될 때(오버드라이빙이 끝난 후 t1의 시간이 지난 시점), 신호 발생기(130)는 제 2 조합신호(bsg_detd)를 인가 받아 일정한 폭(t2)의 릴리즈 인에이블 신호(releaseEn)를 생성한다. 릴리즈 인에이블 신호(releaseEn)는 제 1 조합 신호(bsg_det)가 로우 레벨로 천이되는 시점에 하이 레벨로 인에이블 되는 신호이다. 릴리즈 인에이블 신호(releaseEn)가 하이 레벨일 동안 코어 전압 릴리즈 동작(Vcore release)이 가능하다.
릴리즈 동작 후 다른 뱅크에서 제 1 센스 앰프 구동 인에이블 신호(sap0)를 발생하는 신호(bsg_p1~bsg_p3중 어느 하나; 예를 들어 bsg_p1)가 인가되면서 오버드라이빙 동작이 시작되면 제 1 조합 신호(bsg_det)는 신호 조합부(110)에 의해 다시 하이 레벨로 천이 된다.
제 1 조합신호(bsg_det)와 제 2 조합신호(bsg_detd)가 인에이블 신호 생성부(140)에 인가되어 노어 게이트(NR141)와 인버터(I141)에 의해서 릴리즈 정지신호(releaseStop)가 생성된다. 릴리즈 정지신호(releaseStop)는 제 1 조합신호(bsg_det)보다 일정 시간(t1) 만큼 펄스 폭이 넓으며, 제 1 조합신호(bsg_det)와 함께 인에이블되는 하이 레벨의 신호이다. 릴리즈 정지신호(releaseStop)의 폭을 일정 시간(t1) 만큼 늘리는 것은 딜레이부(120)에서 제 1 조합 신호(bsg_det)에 지연시간을 주어 제 2 조합 신호(bsg_detd)생성하는 것과 같은 목적이다. 낸드 게이트(ND141)은 릴리즈 정지신호(releaseStop)와 릴리즈 인에이블신호(releaseEn)를 조합하여 인에이블 신호(En)를 차동 증폭기(160) 및 제 2 스위칭부(180)에 생성한다. 응답하여서 다른 뱅크에서 오버드라이빙 동작을 수행할 경우, 코어 전압 릴리즈 동작을 디스에이블하는 릴리즈 정지신호(releaseStop)에 의하여 코어 전압 릴리즈 동작이 중지된다. 또한 오버드라이빙 동작이 끝난 후, 코어 전압 릴리즈가 시작되기까지 일정 시간(t1) 만큼의 지연시간을 주어 코어 전아 릴리즈 동작시 전력 소모가 줄어든다.
전압 분배기(150)는 코어 전압(Vcore)의 분배 전압(1/2 Vcore)을 차동 증폭기(160)의 NMOS 트랜지스터(164)에 생성하여 NMOS 트랜지스터(164)가 턴온되어 노드(NA)와 노드(NC) 사이에 흐르는 전류량을 조절한다. 기준 전압(Vref)은 NMOS 트랜지스터(N163)에 인가되며, NMOS 트랜지스터(N163)가 턴온되어 노드(NB)와 노드(NC) 사이에 흐르는 전류량을 조절하게 된다. 응답하여서, 코어 전압(Vcore)의 분배 전압이 기준 전압(Vref) 보다 높게 되면 노드(NA)의 전위가 낮아지게 되고 이로 인하여 노드(NB)의 전위가 노드(NA)보다 높아진다.
노드(NB)의 전위는 제 1 스위칭부(170)로 인가되어 NMOS 트랜지스터(N171)가 턴온된다. 응답하여서 코어 전압(Vcore)이 접지 전원(Vss)에 연결되어 코어 전압(Vcore)의 레벨이 낮아지게 된다.
인에이블 신호 생성부(140)에서 생성되는 인에이블 신호(enable)가 로우 레 벨이 되면(코어 전압 릴리즈 동작이 끝나면) 로우 레벨의 인에이블 신호(enable)는 인버터(I144)에 의해 하이 레벨이 되어 제 2 스위칭부(180)의 NMOS 트랜지스터(N181)가 턴온된다. 응답하여서 노드(NB)와 접지 전원(Vss)이 연결되어 노드(NB)의 전위는 로우 레벨이 된다. 로우 레벨의 노드(NB)의 전위에 응답하여 제 1 스위칭부(170)의 NMOS 트랜지스터(N171)은 턴오프 되어 코어 전압(Vcore)과 접지 전원(Vss)이 분리된다.
제 1 센스 앰프 구동 인에이블 신호(sap0)를 발생하는 신호(bsg_p0)가 디스에이블된 후 일정 시간(t1) 후에 인에이블 신호가 일정 시간(t2)동안 하이 레벨이 되면서 코어 전압(Vcore)과 접지 전원(Vss)을 연결하여 높아진 코어 전압(Vcore)을 낮추게 된다. 하지만 두 번째 신호(bsg_p1)가 디스에이블 되면서 오버드라이빙이 시작되면 릴리즈정지신호(releaseStop)가 하이 레벨로 발생되어 코어 전압 릴리즈 동작이 t3의 시간만에 끝나게 된다. 이때, t3는 t2보다 작은 값을 가지게 된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면 어느 한 뱅크에서 릴리즈 동작이 끝나고 다른 뱅크에서 릴 리즈 동작이 시작될 때, 릴리즈 정지 신호를 발생하는 제어부와 오버드라이빙 동작 후 지연시간을 주는 제어부로 코어 전압을 낮추어 오버드라이빙과 릴리즈 동작이 동시에 진행되면서 생성되는 전류 소모를 줄임으로써, 안정적인 소자의 동작을 유도하고 저전력 메모리 소자를 구현할 수 있다.
Claims (6)
- 다수의 뱅크 신호에 응답하여 제 1 인에이블 신호를 생성하고, 상기 제 1 인에이블 신호를 지연시켜 제 2 인에이블 신호를 생성하고, 상기 제 2 인에이블 신호에 응답하여 제 3 인에이블 신호를 생성하는 오버 드라이빙 신호 지연부;상기 제 1 인에이블 신호와 상기 제 2 인에이블 신호에 응답하여 릴리즈 정지 신호를 생성하고, 상기 릴리즈 정지 신호와 상기 제 3 인에이블 신호에 응답하여 릴리즈 인에이블 신호를 생성하는 인에이블 신호 생성부;상기 릴리즈 인에이블 신호에 응답하여 코어 전압과 기준 전압을 비교하여 구동 신호를 생성하는 전압 비교부; 및상기 구동신호 및 상기 릴리즈 인에이블 신호에 응답하여 상기 코어 전압을 제어하는 스위칭부를 포함하여 구성되는 코어 전압 상승 방지 회로.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 릴리즈 정지 신호의 펄스폭은 상기 제 1 인에이블 신호의 펄스폭 보다 큰 코어 전압 상승 방지 회로.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 오버 드라이빙 신호 지연부는,상기 제 1 인에이블 신호를 지연시켜 상기 제 2 인에이블 신호를 생성하는 딜레이부;상기 제 2 인에이블 신호에 응답하여 릴리즈 동작을 인에이블 시키는 제 3 인에이블 신호를 생성하는 신호 발생기를 포함하여 구성되는 코어 전압 상승 방지 회로.
- 삭제
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 전압 비교부는상기 코어 전압의 분배 전압을 생성하는 전압 분배기; 및상기 분배 전압과 상기 기준 전압을 비교하여 상기 구동 전압을 생성하는 차동 증폭기를 포함하여 구성되는 코어 전압 상승 방지 회로.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.상기 구동 신호에 응답하여 상기 코어 전압과 접지 전원을 연결하는 제 1 스위칭부; 및상기 릴리즈 인에이블 신호에 응답하여 상기 구동 신호를 디스에이블 시키는 제 2 스위칭부를 포함하여 구성되는 코어 전압 상승 방지 회로.
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KR1020050064777A KR101145420B1 (ko) | 2005-07-18 | 2005-07-18 | 코어 전압 상승 방지 회로 |
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KR20050059790A (ko) * | 2003-12-15 | 2005-06-21 | 주식회사 하이닉스반도체 | 감지증폭기의 오버 드라이빙 제어회로 |
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