KR100586557B1 - 센스앰프 오버드라이빙 회로 및 반도체 장치 - Google Patents

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Abstract

본 발명은 제 1 인에이블 신호에 응답하여 내부전압단으로부터의 내부전압을 센스앰프에 공급하는 제 1 전압 구동부와; 셀 블럭의 선택을 위한 블럭 선택신호와, 상기 제 1 인에이블신호가 인에이블된 후 소정시간 동안 인에이블되는 제 2 인에이블신호를 논리연산하여 출력하는 논리부와; 상기 논리부로부터의 신호에 응답하여 외부전압을 상기 내부전압단으로 공급하는 제 2 전압 구동부를 포함하여 구성되는 센스앰프 오버드라이빙 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
센스앰프 오버드라이빙 회로

Description

센스앰프 오버드라이빙 회로 및 반도체 장치{Sense Amplifier Overdriving Circuit and Semiconductor Device}
도 1은 본 발명에 의한 일실시예에 따른 반도체 장치의 구조를 도시한 것이다.
도 2는 본 발명에 의한 일실시예에 따른 센스앰프 오버드라이빙 회로의 구성을 도시한 것이다.
도 3은 상기 도 2의 실시예에서 사용되는 각 신호들의 타이밍도를 도시한 것이다.
도 4는 본 발명에 따른 반도체 장치의 센스앰프 구동시 내부전압(VCORE)단의 전압레벨 변화를 종래기술의 경우와 비교하기 위하여 도시한 것이다.
도 5는 본 발명에 의한 다른 실시예에 따른 센스앰프 오버드라이빙 회로의 구성을 도시한 것이다.
본 발명은 센스앰프 오버드라이빙 회로 및 이를 포함하는 반도체 장치에 관한 것으로, 더욱 구체적으로는 센스앰프의 구동시 내부전압의 급격한 하강을 방지하기 위하여 센스앰프를 소정구간 동안 외부전압 레벨로 오버드라이빙함에 있어 실제 활성화되는 셀 블럭에 속해 있는 센스앰프에만 상기 오버드라이빙이 실시될 수 있도록 하여 전류의 소모를 감소시켜 에너지 효율을 증가시킬 수 있도록 하는 센스앰프 오버드라이빙 회로 및 그 반도체 장치에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체 장치에 대한 기술개발이 이루어지고 있다.
일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호를 받아들이고, 이 때에 받아들인 로우 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다.
이 때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스 앰프의 동작시점을 알리는 센스앰프 인에이블 신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고, 센스앰프 구동회로에 의해 센스 앰프 바이어스 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 천이되어 센스앰프를 구동시키게 된다. 상기 센스앰프가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트 라인쌍(BL,/BL)이 큰 전위차로 천이되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더는 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터 버스 라인(DB,/DB)으로 전달하여 소자 외부로 출력하게 된다.
즉, 이러한 동작에서 비트라인쌍(BL,/BL)은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 1/2Vcc로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스 앰프가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)의 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 변하게 된다. 이렇게 증폭된 비트 라인의 데이터가 컬럼 디코더 출력신호(yi)에 의해 데이터 버스라인(DB,/DB)으로 전달되게 되는 것이다.
그런데, 상기에서 센스앰프가 코어전압인 내부전압(VCORE)을 인가받아 그 동작을 개시하는 시점에서는 갑자기 많은 전류가 소요됨으로 인하여, 도 4에 도시된 바와 같이, 내부전압(VCORE)이 급격하게 하강하는 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 센스앰프가 동작을 시작하는 시점에 외부전압단과 내부전압단을 단락시켜 상기 내부전압단으로 외부전압을 공급하는 방법이 널리 적용되어 왔는데, 이를 센스앰프 오버드라이빙이라 하며 이를 수행하는 회로 구성을 센스앰프 오버드라이빙 회로라고 말한다. 그런데, 종래에는 상기 센스앰프 오버드라이빙을 함에 있어 셀 어레이에 포함된 각 셀 블럭의 동작 여부와는 상관없이 모든 셀 블럭에 외부전압이 인가되도록 되어 있었다. 이에 따라, 종래에는 센스앰프 오버드라이빙을 수행함에 있어 불필요한 전류 소모가 과다하게 발생하여 반도체 장치의 에너지 효율을 떨어뜨리는 큰 요인이 되는 문제점이 있었다(도 4 참조).
따라서, 본 발명이 이루고자 하는 기술적 과제는 센스앰프의 구동시 내부전압의 급격한 하강을 방지하기 위하여 센스앰프를 소정구간 동안 외부전압 레벨로 오버드라이빙함에 있어 실제 활성화되는 셀 블럭에 속해 있는 센스앰프에만 상기 오버드라이빙이 실시될 수 있도록 하여 전류의 소모를 감소시켜 에너지 효율을 증가시킬 수 있도록 하는 센스앰프 오버드라이빙 회로 및 그 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제 1 인에이블 신호에 응답 하여 내부전압단으로부터의 내부전압을 센스앰프에 공급하는 제 1 전압 구동부와; 셀 블럭의 선택을 위한 블럭 선택신호와, 상기 제 1 인에이블신호가 인에이블된 후 소정시간 동안 인에이블되는 제 2 인에이블신호를 논리연산하여 출력하는 논리부와; 상기 논리부로부터의 신호에 응답하여 외부전압을 상기 내부전압단으로 공급하는 제 2 전압 구동부를 포함하여 구성되는 센스앰프 오버드라이빙 회로를 제공한다.
또한, 본 발명은 센스앰프의 구동시 내부전압의 급격한 하강을 방지하기 위하여 각 센스앰프를 소정구간 동안 외부전압 레벨로 오버드라이빙하는 복수의 센스앰프 오버드라이빙 회로를 포함하는 반도체 장치에 있어서, 상기 각각의 센스앰프 오버드라이빙 회로는 제 1 인에이블 신호에 응답하여 내부전압단으로부터의 내부전압을 적어도 하나 이상의 센스앰프에 공급하는 제 1 전압 구동부와; 각 셀 블럭을 선택하기 위한 블럭 선택신호와, 상기 제 1 인에이블신호가 인에이블된 후 소정시간 동안 인에이블되는 제 2 인에이블신호를 논리연산하여 출력하는 논리부와; 상기 논리부로부터의 신호에 응답하여 외부전압을 상기 내부전압단으로 공급하는 제 2 전압 구동부를 포함하여 구성되는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명에서, 상기 제 2 전압 구동부는 상기 블럭 선택신호와 제 2 인에이블신호가 모두 인에이블되는 경우에 턴-온되는 것이 바람직하다.
본 발명에서, 상기 논리부는 상기 블럭 선택신호와 제 2 인에이블신호를 부정논리곱 연산하여 출력하는 것이 바람직하다.
본 발명에서, 상기 제 2 전압 구동부는 PMOS 소자인 것이 바람직하다.
본 발명에서, 상기 논리부는 상기 블럭 선택신호와 제 2 인에이블신호를 논리곱 연산하여 출력하는 것이 바람직하다.
본 발명에서, 상기 제 2 전압 구동부는 NMOS 소자인 것이 바람직하다.
본 발명에서, 상기 제 1 인에이블 신호는 센스앰프의 동작을 제어하는 센스앰프 인에이블신호인 것이 바람직하다.
본 발명에서, 상기 제 2 인에이블 신호는 센스앰프의 오버드라이빙 여부를 제어하는 센스앰프 오버드라이빙 신호인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명에 의한 일실시예에 따른 반도체 장치의 구조를 도시한 것이고, 도 2는 본 발명에 의한 일실시예에 따른 센스앰프 오버드라이빙 회로의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명에 의한 센스앰프 오버드라이빙 회로는 센스앰프 인에이블 신호(SAP)에 응답하여 내부전압단으로부터의 내부전압(VC0RE)을 센스앰프(100)에 공급하는 전압 구동부인 NMOS(N11)와; 셀 블럭의 선택을 위한 블럭 선택신호(BS)와, 상기 센스앰프 인에이블신호(SAP)가 인에이블된 후 소정시간 동안 인에이블되는 센스 앰프 오버드라이빙(overdriving) 신호(SAOVDP)를 부정논리 곱 연산하여 출력하는 낸드게이트(ND110)와; 상기 낸드게이트(ND110)로부터의 신호에 응답하여 외부전압(VDD)을 상기 내부전압단으로 공급하는 전압 구동부인 PMOS(P110)를 포함하여 구성된다.
그리고, 도 1 및 도 2에 도시된 바와 같이, 본 발명에 의한 반도체 장치는 센스앰프(100)의 구동시 내부전압(VCORE)의 급격한 하강을 방지하기 위하여 각 센스앰프(100)를 소정구간 동안 외부전압(VDD) 레벨로 오버드라이빙하는 복수의 센스앰프 오버드라이빙 회로를 포함하는 반도체 장치로서, 상기 각각의 센스앰프 오버드라이빙 회로는 센스앰프 인에이블 신호(SAP)에 응답하여 내부전압단으로부터의 내부전압(VCORE)을 적어도 하나 이상의 센스앰프(100)에 공급하는 전압 구동부인 NMOS(N11)와; 각 셀 블럭을 선택하기 위한 블럭 선택신호(BS)와, 상기 센스앰프 인에이블신호(SAP)가 인에이블된 후 소정시간 동안 인에이블되는 센스앰프 오버드라이빙 신호(SAOVDP)를 부정논리곱 연산하여 출력하는 낸드게이트(ND110)와; 상기 낸드게이트(ND110)로부터의 신호에 응답하여 외부전압(VDD)을 상기 내부전압단으로 공급하는 전압 구동부인 PMOS(P110)를 포함하여 구성된다.
상기에서, 블럭선택신호(BS)는, 하나의 워드라인에 의하여 인에이블되는 셀 어레이 영역을 의미하는 각각의 셀 블럭(cell block)을 선택하기 위한 신호로서, 도 3에 도시된 바와 같이, 데이터의 입출력 동작이 수행되는 구간인 액티브 동작 구간 동안에 인에이블되어 데이터의 입력 또는 출력이 이루어지는 해당 셀 블럭을 선택하는 신호이다. 그리고, 센스앰프 인에이블신호(SAP)는 도 3에 도시된 바와 같이, 블럭선택신호(BS)가 인에이블된 후 인에이블 신호(SAN)와 함께 인에이블되어 센스앰프(100)에 전원을 공급하는 인에이블신호이다. 아울러, 센스앰프 오버드라이빙 신호(SAOVDP)는 센스앰프 인에이블신호(SAP)가 인에이블되어 센스앰프(100)가 동작을 시작하는 시점에 인에이블되어 소정시간 경과 후 디스에이블되는 신호로서, 상기 소정시간 동안 내부전압단으로 외부전압을 공급하여 센스앰프(100)를 오버드라이빙하기 위한 신호이다.
이와 같이 구성된 본 실시예의 동작을 도 1 내지 도 4를 참조하여 구체적으로 설명한다.
우선, 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드(standby mode)시에는 비트라인쌍(BL, /BL)은 1/2Vcc로 프리차지되어 있다. 이 때에는 도 3에 도시된 바와 같이, 센스앰프 인에이블 신호(SAP), 인에이블신호(SAN), 센스앰프 오버드라이빙 신호(SAOVDP) 및 블럭선택신호(BS)가 모두 로우 레벨로 디스에이블되어 있으므로, NMOS(N11), NMOS(N12) 및 PMOS(P110)가 모두 턴-오프되고 센스앰프(100)는 동작을 하지 않고 있다.
이후, 반도체 장치가 데이터의 입력 또는 출력 등의 실질적인 동작을 수행하는 액티브 모드에 진입하게 되면, 도 3에 도시된 바와 같이, 실제동작이 이루어지는 셀 블럭에 대해서는 해당 블럭선택신호(BS)가 하이레벨로 인에이블되고, 곧이어 센스앰프 인에이블신호(SAP)와 인에이블신호(SAN)도 하이레벨로 인에이블된다. 아울러, 센스앰프(100)를 외부전압(VDD) 레벨로 오버드라이브하기 위하여 센스앰프 오버드라빙 신호(SAOVDP)도 소정 시간 동안 인에이블된다. 이에 따라, 센스앰프 (100)가 동작을 시작하는 시점부터 상기 소정 시간 동안에는 내부전압(VCORE)이 급격하게 하강하는 것을 방지하기 위하여, 상기 센스앰프(100)는 외부전압(VDD)에 의하여 오버드라이빙된다.
그런데, 본 발명에 따르면, 상기 오버드라이빙을 함에 있어, 상기 블럭선택신호(BS)를 이용하여 실제 동작하는 셀 블럭에 대해서만 오버드라이빙이 수행되도록 함으로써, 종래에 비하여 전류의 소모를 획기적으로 감소시킬 수 있다. 이를 구체적으로 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 각 셀 블럭에 외부전압을 공급하는 전압공급 구동부인 PMOS 소자는 각각의 셀블럭을 선택하기 위한 블럭선택신호(BS0, BS1,...)와 센스앰프 오버드라이빙 신호(SAOVDP)를 논리연산한 신호에 응답하여 동작한다.
이를 도 2를 참조하여 더 구체적으로 살펴 보면, 만약 해당 셀 블럭이 실제 동작을 수행하는 셀 블럭인 경우에는 블럭선택 신호(BS)는 도 3에 도시된 바와 같이 액티브 모드 진입과 함께 하이레벨로 천이된다. 아울러, 센스 앰프(100)의 오버드라이빙을 위하여 센스앰프 오버드라이빙 신호(SAOVDP)도 소정 시간 동안 하이레벨로 인에이블된다. 이에 따라, 도 2에서, 낸드게이트(ND110)는 로우레벨의 신호를 출력하므로, 인버터(IV110)와 인버터(IV111)에 의하여 버퍼링된 신호를 게이트로 인가받는 PMOS(P110)는 턴-온되어 외부전압(VDD)을 내부전압단으로 공급한다. 따라서, 상기 블럭선택신호(BS)에 의하여 선택된 셀 블럭에 대해서는, 해당 센스앰프(100)의 동작 개시 시점에서 외부전압(VDD)에 의한 오버드라이빙이 이루어짐으로써, 내부전압단의 전위가 급격하게 하강하는 현상이 발생하지 않는다.
한편, 만약 해당 셀 블럭이 실제 동작을 수행하지 않는 셀 블럭인 경우에는 블럭선택 신호(BS)는 도 3에 도시된 것과는 달리 액티브 모드 진입시에도 계속 로우레벨의 상태를 유지한다. 이에 따라, 센스앰프 오버드라이빙 신호(SAOVDP)가 하이레벨로 인에이블된다 하더라도, 도 2에서, 낸드게이트(ND110)는 하이레벨의 신호를 출력하므로, 인버터(IV110)와 인버터(IV111)에 의하여 버퍼링된 신호를 게이트로 인가받는 PMOS(P110)는 턴-오프되어 외부전압(VDD)을 내부전압단으로 공급하지 않는다. 따라서, 실제 동작이 이루어지지 않는 셀 블럭에 대해서는, 외부전압(VDD)이 내부전압단으로 공급되지 아니하여 오버드라이빙이 수행되지 않는다. 도 4는 본 발명에 따른 반도체 장치의 센스앰프 구동시 내부전압(VCORE)단의 전압레벨 변화를 종래기술의 경우와 비교하기 위하여 도시한 것으로서, 도시된 바와 같이 본 발명에 따르면 과도한 오버드라이빙을 방지할 수 있다.
이와 같이, 본 발명에 따른 센스앰프 오버드라이빙 회로 및 이를 이용한 반도체 장치에서는, 센스앰프의 구동시 내부전압의 급격한 하강을 방지하기 위하여 센스앰프를 소정구간 동안 외부전압 레벨로 오버드라이빙함에 있어, 실제 활성화되는 셀 블럭에 속해 있는 센스앰프에만 상기 오버드라이빙이 수행될 수 있도록 하고, 실제 동작이 이루어지지 않는 셀블럭에 속해 있는 센스앰프에는 오버드라이빙이 수행되지 않도록 함으로써, 전류의 소모를 획기적으로 감소시킬 수 있다.
다음으로, 이후 도 3에 도시된 바와 같이, 센스앰프 오버드라이빙신호(SAOVDP)가 하이레벨에서 로우레벨로 천이되면, 오버드라이빙이 수행되고 있던 셀블럭이라 하더라도, 도 2에서 낸드게이트(ND110)의 출력은 하이레벨이 되어 PMOS(P110)는 턴-오프된다. 따라서, 해당 센스앰프에 대한 오버드라이빙 동작이 완료되고, 내부전압단의 전위는 내부전압(VCORE) 레벨을 유지하게 된다.
한편, 상기 실시예에서는 외부전압(VDD)을 공급하는 전압 구동부로서 PMOS(P110)를 사용하고 논리게이트로서 낸드게이트(ND110)를 사용하였으나, 경우에 따라서는 도 5에 도시된 바와 같이 외부전압(VDD)을 공급하는 전압 구동부로는 NMOS(N110)를 사용하고 논리게이트로는 논리곱 연산을 수행하는 앤드게이트(AND110)를 사용할 수도 있다.
이상 설명한 바와 같이, 본 발명에 따른 센스앰프 오버드라이빙 회로 및 이를 이용한 반도체 장치는 센스앰프의 구동시 내부전압의 급격한 하강을 방지하기 위하여 센스앰프를 소정구간 동안 외부전압 레벨로 오버드라이빙함에 있어 실제 활성화되는 셀 블럭에 속해 있는 센스앰프에만 오버드라이빙이 실시될 수 있도록 함으로써, 전류의 소모를 획기적으로 감소시켜 에너지 효율을 증가시킬 수 있는 효과가 있다.

Claims (16)

  1. 제 1 인에이블 신호에 응답하여 내부전압단으로부터의 내부전압을 센스앰프에 공급하는 제 1 전압 구동부와;
    셀 블럭의 선택을 위한 블럭 선택신호와, 상기 제 1 인에이블신호가 인에이블된 후 소정시간 동안 인에이블되는 제 2 인에이블신호를 논리연산하여 출력하는 논리부와;
    상기 논리부로부터의 신호에 응답하여 외부전압을 상기 내부전압단으로 공급하는 제 2 전압 구동부를 포함하여 구성되는 센스앰프 오버드라이빙 회로.
  2. 제 1 항에 있어서,
    상기 제 2 전압 구동부는 상기 블럭 선택신호와 제 2 인에이블신호가 모두 인에이블되는 경우에 턴-온되는 센스앰프 오버드라이빙 회로.
  3. 제 1 항에 있어서,
    상기 논리부는 상기 블럭 선택신호와 제 2 인에이블신호를 부정논리곱 연산하여 출력하는 센스앰프 오버드라이빙 회로.
  4. 제 3항에 있어서,
    상기 제 2 전압 구동부는 PMOS 소자인 센스앰프 오버드라이빙 회로.
  5. 제 1 항에 있어서,
    상기 논리부는 상기 블럭 선택신호와 제 2 인에이블신호를 논리곱 연산하여 출력하는 센스앰프 오버드라이빙 회로.
  6. 제 5항에 있어서,
    상기 제 2 전압 구동부는 NMOS 소자인 센스앰프 오버드라이빙 회로.
  7. 제 1 항에 있어서,
    상기 제 1 인에이블 신호는 센스앰프의 동작을 제어하는 센스앰프 인에이블신호인 센스앰프 오버드라이빙 회로.
  8. 제 1 항에 있어서,
    상기 제 2 인에이블 신호는 센스앰프의 오버드라이빙 여부를 제어하는 센스앰프 오버드라이빙 신호인 센스앰프 오버드라이빙 회로.
  9. 센스앰프의 구동시 내부전압의 급격한 하강을 방지하기 위하여 각 센스앰프를 소정구간 동안 외부전압 레벨로 오버드라이빙하는 복수의 센스앰프 오버드라이빙 회로를 포함하는 반도체 장치에 있어서,
    상기 각각의 센스앰프 오버드라이빙 회로는
    제 1 인에이블 신호에 응답하여 내부전압단으로부터의 내부전압을 적어도 하나 이상의 센스앰프에 공급하는 제 1 전압 구동부와;
    각 셀 블럭을 선택하기 위한 블럭 선택신호와, 상기 제 1 인에이블신호가 인에이블된 후 소정시간 동안 인에이블되는 제 2 인에이블신호를 논리연산하여 출력하는 논리부와;
    상기 논리부로부터의 신호에 응답하여 외부전압을 상기 내부전압단으로 공급하는 제 2 전압 구동부를 포함하여 구성되는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 2 전압 구동부는 상기 블럭 선택신호와 제 2 인에이블신호가 모두 인에이블되는 경우에 턴-온되는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 논리부는 상기 블럭 선택신호와 제 2 인에이블신호를 부정논리곱 연산하여 출력하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제 2 전압 구동부는 PMOS 소자인 반도체 장치.
  13. 제 9 항에 있어서,
    상기 논리부는 상기 블럭 선택신호와 제 2 인에이블신호를 논리곱 연산하여 출력하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제 2 전압 구동부는 NMOS 소자인 반도체 장치.
  15. 제 9 항에 있어서,
    상기 제 1 인에이블 신호는 센스앰프의 동작을 제어하는 센스앰프 인에이블신호인 반도체 장치.
  16. 제 9 항에 있어서,
    상기 제 2 인에이블 신호는 센스앰프의 오버드라이빙 여부를 제어하는 센스앰프 오버드라이빙 신호인 반도체 장치.
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