JP2003228981A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003228981A
JP2003228981A JP2002028559A JP2002028559A JP2003228981A JP 2003228981 A JP2003228981 A JP 2003228981A JP 2002028559 A JP2002028559 A JP 2002028559A JP 2002028559 A JP2002028559 A JP 2002028559A JP 2003228981 A JP2003228981 A JP 2003228981A
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potential
control signal
circuit
sense amplifier
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JP2002028559A
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Masaharu Wada
政春 和田
Kenji Tsuchida
賢二 土田
Tsuneo Inaba
恒夫 稲場
Toshimi Ikeda
稔美 池田
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Toshiba Corp
Fujitsu Ltd
Original Assignee
Toshiba Corp
Fujitsu Ltd
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  • Engineering & Computer Science (AREA)
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Abstract

(57)【要約】 【課題】DRAMにおいて、オーバードライブ方式を採用し
たビット線センスアンプによりビット線電位を読み出す
時のビット線参照電位を調整可能とし、読み出し動作の
サイクルを短くしてもセルデータを正しく読み出す。 【解決手段】データ読み出し後、オーバードライブ電圧
によって増幅されたビット線と相補対をなすビット線(B
L-T)、(BL-C)のイコライズ動作に際して、オーバードラ
イブ電圧で過剰に充電されていた電荷を例えば接地電位
に放電し、放電タイミングの調整でビット線イコライズ
電位を調整する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にビット線センスアンプの読み出し速度を改善
するためにオーバードライブ方式を採用したメモリコア
部におけるビット線イコライズ電位の補正に関するもの
であり、例えばメモリ集積回路、ロジック混載半導体メ
モリなどの半導体記憶装置に適用される。
【０００２】
【従来の技術】ダイナミック型メモリ(DRAM)において、
メモリセルからの微小信号データの増幅、読み出し及び
リストアを行うビット線センスアンプの読み出し速度を
改善するために、セルデータ増幅の初期にビット線セン
スアンプの駆動にリストア電位より高い電圧（オーバー
ドライブ電圧）を使用し、高速にデータ増幅を行うオー
バードライブ方式が採用される場合がある。
【０００３】図１５は、従来のオーバードライブ方式を
採用したDRAMコア部におけるビット線センスアンプとDR
AMセルとの接続関係の一部を示している。
【０００４】図１５において、20は外部I/O と正論理で
対応するビット線(BL-T)及び外部I/O と負論理で対応す
るビット線(BL-C)からなる相補対をなすビット線であ
る。21は上記ビット線対(BL-T)、(BL-C)にそれぞれ接続
されたメモリセル、22は上記メモリセル21に接続された
ワード線(WL ＿N,WL＿N+1)である。23はビット線イコラ
イズ回路（プリチャージ回路を含む）、28はＰ型センス
アンプ、29はＮ型センスアンプ、37はＰ型センスアンプ
ドライバ、30はＰ型センスアンプ駆動線、40はＮ型セン
スアンプドライバ、31はＮ型センスアンプ駆動線であ
る。35はリストア電位より高いオーバードライブ電位を
生成するオーバードライブ電位生成回路、36はリストア
電位生成回路である。
【０００５】上記Ｐ型センスアンプドライバ37は、リス
トア制御信号線33により制御されるリストア用のPMOSFE
T と、オーバードライブ制御信号線32により制御される
オーバードライブ用のPMOSFET を有する。Ｎ型センスア
ンプドライバ40は、Ｎ型センスアンプ制御信号線34によ
り制御されるNMOSFET を有する。
【０００６】図１６は、図１５に示した構成を有するDR
AMコア部の動作波形の一例を示している。
【０００７】図１６において、1 は"1" データを書きこ
まれたストレージノードSN-Hの電位、2 は"0" データを
書きこまれたストレージノードSN-Lの電位、3 はビット
線イコライズ電位のレベル、4 は"1" データを読み出す
ビット線の電位、5 は"0" データを読み出すビット線の
電位、6 はＰ型センスアンプドライバ37の出力ノードの
電位、7 は前記Ｎ型センスアンプドライバ40の出力ノー
ドの電位、8 はオーバードライブ期間(Over-driving)、
9 はオーバードライブ後のリストア電位安定化期間(Reg
ulation)、10はセルデータ読み出しサイクルにおけるア
クティブ期間(Active-timing) 、11はビット線プリチャ
ージ期間(Pre-charge-timing) 、12はワード線WLの電位
である。
【０００８】図１６に示すように、ビット線に転送され
たセルデータの読み出しの初期に、Ｐ型センスアンプ28
にリストア電位より高いオーバードライブ電位を印加し
てビット線のセンスタイミングを早める。このオーバー
ドライブ動作を停止させ、オーバードライブ電位に充電
されているビット線をリストア電位に安定化させた後、
ビット線対をプリチャージするとともにその電位をイコ
ライズする。
【０００９】ところで、DRAMの高速化に伴って上記した
ような読み出し動作の高速化を図るためにアクティブ期
間を短くしていくと、ビット線をリストア電位に安定化
させるタイミングが削られることになる。この結果、オ
ーバードライブ動作により高い電位に充電された高電位
側のビット線及び低い電位に充電された低電位側のビッ
ト線の電位をイコライズした時の電位は、オーバードラ
イブ動作による電位上昇の影響を受けるので、リストア
電位の中間値よりも高くなる。
【００１０】しかし、イコライズされたビット線対は次
のサイクルでセルデータを読み出す場合の参照電位に用
いられるので、前記したようにオーバードライブ動作に
よる電位上昇の影響を受けてビット線対の電位が高くな
っている状態でセルデータ読み出し動作を行うと、"1"
データの読み出しマージンが減少し、セルデータを正し
く読み出すことができなくなる。
【００１１】
【発明が解決しようとする課題】上記したように従来の
DRAMは、読み出し動作のサイクルを短くしていくと、オ
ーバードライブ方式を採用したビット線センスアンプに
よりビット線電位を読み出す時、ビット線のイコライズ
電位がオーバードライブ動作による電位上昇の影響を受
け、データの読み出しマージンが変化し、セルデータを
正しく読み出すことができなくなるという問題があっ
た。
【００１２】本発明は上記の問題点を解決すべくなされ
たもので、オーバードライブ方式を採用したビット線セ
ンスアンプによりビット線電位を読み出す時のビット線
参照電位を調整することができ、読み出し動作のサイク
ルを短くしてもセルデータを正しく読み出すことができ
る半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の第１の半導体記
憶装置は、行列状に配置された複数のメモリセルによっ
て構成されるメモリセルアレイと、前記メモリセルに接
続された複数のビット線と、前記ビット線の電位を増幅
するビット線センスアンプと、前記ビット線のリストア
電位を生成するリストア電位生成回路と、前記ビット線
のリストア電位とは異なるオーバードライブ電位を生成
するオーバードライブ電位生成回路と、オーバードライ
ブ制御信号により制御されるタイミングで前記オーバー
ドライブ電位を前記ビット線センスアンプに接続し、ま
たは、リストア制御信号により制御されるタイミングで
前記リストア電位を前記ビット線センスアンプに接続す
る第１のセンスアンプドライバと、センス制御信号によ
り制御されるタイミングで前記ビット線センスアンプを
所定電位に接続する第２のセンスアンプドライバと、前
記複数のビット線のうち相補対をなすビット線対に接続
され、ビット線イコライズ制御信号により制御されるタ
イミングで前記ビット線対の電位を平均化するビット線
イコライズ回路と、前記ビット線対に接続され、ディス
チャージ制御信号により制御されるタイミングで前記ビ
ット線対の電位をディスチャージ電位に接続するディス
チャージ回路とを具備することを特徴とする。
【００１４】本発明の第２の半導体記憶装置は、行列状
に配置された複数のメモリセルによって構成されるメモ
リセルアレイと、前記メモリセルに接続された複数のビ
ット線と、前記ビット線の電位を増幅するビット線セン
スアンプと、前記ビット線のリストア電位を生成するリ
ストア電位生成回路と、前記ビット線のリストア電位と
は異なるオーバードライブ電位を生成するオーバードラ
イブ電位生成回路と、オーバードライブ制御信号により
制御されるタイミングで前記オーバードライブ電位を前
記ビット線センスアンプに接続し、または、リストア制
御信号により制御されるタイミングで前記リストア電位
を前記ビット線センスアンプに接続する第１のセンスア
ンプドライバと、センス制御信号により制御されるタイ
ミングで前記ビット線センスアンプを所定電位に接続す
る第２のセンスアンプドライバと、前記複数のビット線
のうち相補対をなすビット線対に接続され、ビット線イ
コライズ制御信号により制御されるタイミングで前記ビ
ット線対の電位を平均化するビット線イコライズ回路
と、ビット線プリチャージ制御信号により制御されるタ
イミングで前記ビット線対にビット線プリチャージ電位
を供給するビット線プリチャージ回路と、前記ビット線
プリチャージ回路に前記ビット線プリチャージ電位を接
続するビット線プリチャージ電位線と、前記ビット線プ
リチャージ電位線に接続され、ディスチャージ制御信号
により制御されるタイミングで前記ビット線対の電位を
前記ビット線プリチャージ回路を介してディスチャージ
電位に接続するディスチャージ回路とを具備することを
特徴とする。
【００１５】本発明の第３の半導体記憶装置は、第２の
半導体記憶装置において、前記ビット線プリチャージ電
位線の途中で前記ディスチャージ回路の接続ノードより
もビット線プリチャージ電位供給元に近い側に挿入され
たスイッチ回路をさらに具備し、前記スイッチ回路は前
記ディスチャージ制御信号の活性化期間にオフ状態に制
御されることを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１７】＜第１の実施形態に係るDRAMの一例＞図１
は、第１の実施形態として、オーバードライブ方式を採
用した512Mビット(512M bits) のDRAMのチップ13全体の
パターンレイアウトを示す。
【００１８】このチップ13には、16個の32M ビット領域
(32M bits array)14からなる。
【００１９】図２（ａ）は、図１中から32M ビット領域
14の１個分を取り出して拡大して示す。
【００２０】この32M ビット領域は、128 個の256kビッ
トのサブアレイ16が16行×8 列のマトリクス状に配列さ
れており、その行方向一端側にメインロウデコーダ(Mai
n Row Decoder;MRD)のアレイ(MRD-array)15 が配置され
ており、全体で8k本のワード線(8k Word lines) と4k本
のビット線(4k-bit lines)を有する。
【００２１】図２（ｂ）は、図２（ａ）中の256kビット
のサブアレイ16の１個分を周辺部とともに取り出して拡
大してパターンレイアウトを示す。
【００２２】このサブアレイは、256k bits セルアレイ
(256k bits cell array)16a の行方向端部にセグメント
ロウデコーダ(Segment Row Decoder;SRD) のアレイ(SRD
-array)17 が配置されており、列方向端部にビット線セ
ンスアンプアレイ(S/A) のアレイ(S/A-array)18 が配置
されている。なお、19はS/A アレイ18とSRD アレイ17が
交差する領域(S/A-SRD-cross) であり、S/A アレイ18と
SRD アレイ17を制御する回路が配置される。
【００２３】＜第１の実施形態に係るコア部＞図３は、
図２（ａ）中のS/A アレイ18の一部を取り出して示すブ
ロック図である。
【００２４】図４は、図３に示した回路と図２（ａ）中
のセルアレイ16a との接続関係の一部を取り出して示
す。
【００２５】図３及び図４において、20は外部I/O と正
論理で対応するビット線(BL-T)及び外部I/O と負論理で
対応するビット線(BL-C)からなる相補対をなすビット線
である。21は上記ビット線対20、21にそれぞれ接続され
たメモリセル、22は上記メモリセル21に接続されたワー
ド線(WL ＿N,WL＿N+1)である。
【００２６】41はビット線対BL-T,BL-C に接続されたビ
ット線センスアンプ(S/A) であり、Ｐ型S/A(P-S/A)28及
びＮ型S/A(N-S/A)29によって構成される。P-S/A28 は、
SAP駆動線(SAP)30 を介してＰ型S/A ドライバ(PSD)37
に接続されており、Ｐ型S/Aドライバ(PSD)37 から正電
荷が供給される。N-S/A29 は、SAN 駆動線(SAN)31を介
してＮ型S/A ドライバ(NSD)40 に接続されており、Ｎ型
S/A ドライバ(NSD)40から負電荷が供給される。
【００２７】上記PSD37 は、リストア信号がリストア制
御信号線33を介してゲート電極に供給されるリストア用
のPMOSFET トランジスタと、オーバードライブ制御信号
がオーバードライブ制御信号線32を介してゲート電極に
供給されるオーバードライブ用のPMOSFET を有する。前
記NSD40 は、センスドライブ制御信号がセンスドライブ
制御信号線34を介してゲート電極に供給されるセンス用
のNMOSFET トランジスタからなり、接地線39を介して接
地電位VSS に接続されている。
【００２８】36はビット線対BL-T,BL-C 対にリストア電
位を供給するためのリストア電位生成回路(PS-1)であ
り、35はビット線対BL-T,BL-C 対にリストア電位より高
いオーバードライブ電位を生成するオーバードライブ電
位生成回路である。
【００２９】上記リストア電位生成回路(PS-1)36はリス
トア電位線27を介して前記PSD 37に接続されており、オ
ーバードライブ電位生成回路(PS-2)35はオーバードライ
ブ電位線26を介して前記PSD 37に接続されている。
【００３０】さらに、センスアンプ領域には、前記S/A
などの他に、ビット線対BL-T,BL-C対の電位をプリチャ
ージ・イコライズするビット線プリチャージ・イコライ
ズ回路(EQL) 44が配置され、さらに、本実施形態ではビ
ット線対BL-T,BL-C 対をディスチャージするディスチャ
ージ回路(DSC)45 が付加されている。上記ビット線イコ
ライズ回路(EQL) は、プリチャージ回路部42及びイコラ
イズ回路部43を備えている。
【００３１】プリチャージ回路部42は、ビット線プリチ
ャージ電位VBLEQ を供給するビット線プリチャージ電位
線24とビット線(BL-T)、(BL-C)との間にそれぞれ接続さ
れたNMOSFET 44b によって構成される。このNMOSFET 44
b のゲート電極は、ビット線プリチャージ制御信号EQLC
N を供給するプリチャージ制御信号線50に接続されてい
る。
【００３２】イコライズ回路部43は、ビット線対BL-T,B
L-C 間にドレイン・ソース間が接続されたNMOSFET44aに
よって構成される。このNMOSFET44aのゲート電極は、ビ
ット線イコライズ制御信号BLEQL を供給するイコライズ
制御信号線25に接続されている。
【００３３】上記構成により、プリチャージ回路部42
は、プリチャージ制御信号線50から与えられるビット線
プリチャージ制御信号EQLCN によってプリチャージ動作
が制御され、イコライズ回路部43は、イコライズ制御信
号線25から与えられるビット線イコライズ制御信号BLEQ
L によってイコライズ動作が制御される。
【００３４】前記ディスチャージ回路(DSC)45 は、前記
プリチャージ・イコライズ回路(EQL)44 の近傍に配置さ
れており、ビット線対BL-T,BL-C とディスチャージ電位
（ビット線のリストア電位より低い電位、本例では接地
電位）との間にそれぞれドレイン・ソース間が接続され
た２個のNMOSFET 45a で構成されており、それぞれのゲ
ート電極はディスチャージ制御信号DCS を供給するディ
スチャージ制御信号線48に接続されている。これによ
り、ディスチャージ回路(DSC)45 は、ディスチャージタ
イミング制御信号DCS によってディスチャージ動作が制
御される。
【００３５】図５は、図４に示した回路を有するDRAMコ
ア部においてメモリセルから"1" データを読み出す("1"
Reading) 時の動作波形の一例を示す。
【００３６】図６は、図４に示した回路を有するDRAMコ
ア部においてメモリセルから"0" データを読み出す("0"
Reading) 時の動作波形の一例を示す。
【００３７】図７は、図５及び図６に示した動作と制御
信号のタイミングとの関係を示している。ここで、オー
バードライブ制御信号(Over-drive)、ディスチャージ制
御信号(discharge) 、ビット線イコライズ制御信号(BL-
equalize) 、ビット線プリチャージ制御信号(BL PRE CH
ARGE) は、全て正論理で表現している。
【００３８】図５乃至図７において、1 は"1" データを
書きこまれたストレージノードSN-Hの電位、2 は"0" デ
ータを書きこまれたストレージノードSN-Lの電位、3 は
ビット線イコライズ電位のレベル、4 は"1" データを読
み出すビット線の電位、5 は"0" データを読み出すビッ
ト線の電位、6 はＰ型センスアンプドライバ37の出力ノ
ードSAP-P の電位、7 は前記Ｎ型センスアンプドライバ
40の出力ノードSAN-Nの電位、12はワード線WLの電位で
ある。
【００３９】図７に示すように、オーバードライブ制御
信号(Over-drive)が所定期間活性化した後、ディスチャ
ージ制御信号(discharge) 及びビット線イコライズ制御
信号(BL-equalize) がそれぞれ活性化し、ディスチャー
ジ制御信号(discharge) が非活性状態になった後にビッ
ト線プリチャージ制御信号(BL PRE CHARGE) が活性化す
る。
【００４０】即ち、図７において、ワード線WLの電位12
が立ち上がる前に、ビット線イコライズ制御信号とビッ
ト線プリチャージ制御信号は非活性状態になり、セルデ
ータがビット線に転送された後、Ｐ型センスアンプにリ
ストア電位より高い電位のオーバードライブ制御信号を
印加する。
【００４１】そして、"1" データをリストアするストレ
ージノード1 が十分充電された時点で、オーバードライ
ブ動作を終了し、ビット線のイコライズ動作とディスチ
ャージ動作を行う。このディスチャージ動作により必要
な電荷をディスチャージすることにより、ビット線参照
電位を調整（ビット線のイコライズ電位を補正）した
後、ディスチャージ制御信号を非活性状態にし、ビット
線のプリチャージ動作を行う。なお、上記ディスチャー
ジ制御信号(discharge) を非活性状態にした時にビット
線イコライズ制御信号(BL-equalize) を非活性状態にし
てもよい。
【００４２】図８は、図７中の各制御信号をそれぞれ所
望のタイミングで調整して生成するための複数のタイミ
ング生成回路のうちの１個を代表的に示している。
【００４３】このタイミング生成回路53は、２個の二入
力ナンドゲートからなるフリップフロップ回路54と、抵
抗R とMOS キャパシタC からなるディレイ回路(Delay-l
ine)55と、２個のインバータ回路56、57とからなる。
【００４４】このタイミング生成回路53は、入力信号
が"L" レベルに立ち下がった時点から、ディレイ回路(D
elay-line)55を信号が通過するまでに時間だけ、出力(o
utput)として"H" レベルのパルスを出力する。
【００４５】前記ディレイ回路55は、抵抗R の抵抗値と
MOS キャパシタC の容量値を必要に応じて変えられるよ
うに、図示しないが、メタル配線、トランジスタのスイ
ッチまたはフューズなどで接続変更が可能なように構成
されている。
【００４６】この抵抗値と容量値を変えることにより、
実際のデバイスの評価上、適切なタイミングに調整する
ことができる。例えば図７中に示したように、オーバー
ドライブ制御信号(Over-drive)とディスチャージ制御信
号(discharge) のタイミングを変えることにより、ビッ
ト線のイコライズ電位を所望値に調整することが可能に
なる。
【００４７】そして、このようなイコライズ電位の所望
値にビット線イコライズ電位が合致するように、図９を
参照して後述するビット線プリチャージ電位生成回路で
生成するビット線プリチャージ電位VBLEQ を調整するよ
うにする。
【００４８】図９は、図７中のビット線イコライズ電位
が所望のレベルになるようにビット線プリチャージ電位
VBLEQ を調整して生成することが可能なビット線プリチ
ャージ電位生成回路の一例を示している。
【００４９】このビット線プリチャージ電位生成回路57
において、57a は電源電圧VCC から相異なる２つの参照
電圧V1、V2を生成する抵抗分圧回路である。57b は第１
の電圧比較回路（オペアンプ）であり、非反転入力端
(+) にビット線プリチャージ電位生成回路の出力ノード
24の電圧VBLEQ が帰還入力し、反転入力端(-) に参照電
圧V1が入力する。この電圧比較回路57b の出力電圧は、
VCC ノードと出力ノード24との間にソース・ドレイン間
が接続されたドライバ用のPMOSFET 57d のゲート電極に
接続されている。
【００５０】57c は第２の電圧比較回路（オペアンプ）
であり、非反転入力端(+) に前記出力電圧VBLEQ が帰還
入力し、反転入力端(-) に参照電圧V2が入力する。この
電圧比較回路57c の出力電圧は、出力ノード24と接地電
位VSS ノードとの間にドレイン・ソース間が接続された
ドライバ用のNMOSFET 57e のゲート電極に接続されてい
る。
【００５１】上記ビット線プリチャージ電位生成回路57
においては、図示しないが、メタル配線、トランジスタ
のスイッチまたはフューズなどで接続変更して抵抗57a
の分割比を変更することが可能なように構成されてい
る。したがって、必要に応じて抵抗57a の分割比を変え
ることにより、ビット線プリチャージ電位VBLEQ を所望
値に調整することが可能になる。
【００５２】上記したような第１の実施形態に係るコア
部を備えたDRAMによれば、オーバードライブ方式を採用
したビット線センスアンプによりビット線電位を読み出
す時にビット線参照電位を調整することができ、読み出
し動作のサイクルを短くしてもセルデータを正しく読み
出すことができる。
【００５３】また、読み出しデータ"1","0" のどちらか
にマージンが少ない場合でも、ディスチャージのタイミ
ングあるいはビット線プリチャージ電位の調整によっ
て、次の読み出し動作のサイクルのビット線参照電位を
調整することができるので、読み出しマージンを稼ぐこ
とができる。
【００５４】＜第２の実施形態に係るコア部＞図１０
は、図１及び図２に示したDRAMにおける第２の実施形態
に係るコア部において、図２（ａ）中に示したセルアレ
イ16とセンスアンプアレイ18との接続関係の一部を取り
出して示している。
【００５５】図１０において、ディスチャージ回路(DS
C)46 は、ビット線プリチャージ電位VBLEQ を供給する
ためのビット線プリチャージ電位線（VBLEQ ）24a とデ
ィスチャージ電位との間にドレイン・ソース間が接続さ
れたNMOSFET で構成され、そのゲート電極にディスチャ
ージ制御信号線(Discharge Control Signal)48が接続さ
れている。この場合、ディスチャージ回路47は、各ビッ
ト線対毎に対応して設けられている。
【００５６】各制御信号のタイミングは、第１の実施形
態と比べて、基本的には同様であるが、ディスチャージ
回路46がオンの期間にはビット線プリチャージ回路部42
をオン状態にするようにビット線プリチャージ信号のタ
イミングが変更されている。
【００５７】このような構成によれば、プリチャージサ
イクルの初期に、ディスチャージ回路46により、ビット
線プリチャージ電位線（VBLEQ ）24を介してビット線対
のディスチャージ動作が行われるようになる。このよう
にビット線対の電位をディスチャージしてビット線のイ
コライズ電位を補正することができるので、第１の実施
形態と同様の効果が得られる。
【００５８】第２の実施形態によれば、第１の実施形態
と比べてディスチャージ用のMOSFETの数を半分に減らす
ことができる。
【００５９】＜第３の実施形態に係るコア部＞図１１
は、図１及び図２に示したDRAMにおける第３の実施形態
に係るコア部ににおいて、図２（ａ）中に示したセルア
レイ16とセンスアンプアレイ18との接続関係の一部を取
り出して示している。
【００６０】図１２（ａ）〜（ｃ）は、図１１中に示す
ディスチャージ回路47がセンスアンプのアレイ内で分散
配置されている例を示している。
【００６１】図１１及び図１２に示す回路は、図１０を
参照して前述した第２の実施形態の回路と比べて、ディ
スチャージ回路47は、複数のビット線対毎に対応して設
けられている点が異なり、その他は同じであるので図１
０中と同一符号を付している。
【００６２】図１２（ａ）中、51はセンスアンプアレイ
領域であり、図２（ａ）中に示したS/A アレイ18と、S/
A-SRD-cross 領域19を含む。52は上記センスアンプアレ
イ領域51を横方向（ビット線長さ方向）に拡大して示し
ている。さらに、ビット線プリチャージ・イコライズ回
路44及びディスチャージ回路47を取り出して拡大して示
している。
【００６３】第３の実施形態によれば、基本的には第２
の実施形態と同様の動作により同様の効果が得られるほ
か、第２の実施形態と比べてディスチャージ用のMOSFET
の数を大幅に減らすことができるので、レイアウト面積
を縮小することができる。
【００６４】＜第４の実施形態に係るコア部＞図１３
は、図１及び図２に示したDRAMにおける第４の実施形態
に係るコア部において、図２（ａ）中に示したセルアレ
イ16とセンスアンプアレイ18との接続関係の一部を取り
出して示している。
【００６５】図１４（ａ）〜（ｃ）は、図１３中に示す
ディスチャージ回路47がセンスアンプのアレイ内で分散
配置され、さらに、スイッチ回路（EQLCN ）49が付加さ
れている様子を示す回路図である。
【００６６】図１３及び図１４に示す回路は、図１１及
び図１２を参照して前述した第３の実施形態の回路と比
べて次の（１）、（２）が異なり、その他は同じである
ので、図１１中及び図１２中と同一符号を付している。
【００６７】（１）ビット線プリチャージ電位線（VBLE
Q ）24の途中で前記ディスチャージ回路47の接続ノード
よりもビット線プリチャージ電位供給元に近い側にスイ
ッチ回路49が挿入されており、このスイッチ回路49はデ
ィスチャージ制御信号DCS(Discharge Control Signal)
の活性化期間にオフ状態に制御される。
【００６８】このスイッチ回路49は、ビット線プリチャ
ージ電位線（VBLEQ ）24の途中にドレイン・ソース間が
接続されたNMOSFET で構成され、そのゲート電極にディ
スチャージ制御信号DCS の活性化期間には非活性レベル
になる信号(EQLCN)50 が印加される。
【００６９】（２）ビット線プリチャージ制御信号はビ
ット線イコライズ制御信号と同じ配線25から供給され
る、つまり、ビット線プリチャージ回路部42とビット線
イコライズ回路部43とが同じイコライズ制御信号で制御
されるビット線プリチャージ・イコライズ回路44が設け
られている。
【００７０】図１３及び図１４に示す回路の動作は、図
１１及び図１２を参照して前述した回路の動作と比べ
て、基本的に同様であるが、ビット線プリチャージ回路
部とビット線イコライズ回路部が同じタイミングで制御
される点と、ディスチャージ回路47がオン状態の時にス
イッチ回路49がオフ状態に制御される点が異なる。
【００７１】これにより、ビット線プリチャージ・イコ
ライズ回路44によるビット線対のプリチャージ・イコラ
イズ動作時の初期に、ディスチャージ回路47により、ビ
ット線プリチャージ電位線（VBLEQ ）24を介してビット
線対のディスチャージ動作が行われるようになる。この
ディスチャージ動作時に、スイッチ回路49がオフ状態に
制御されるので、ディスチャージ動作がビット線プリチ
ャージ信号線24を通じて他の回路に及ぼす影響は防止さ
れる。
【００７２】第４の実施形態によれば、基本的には第３
の実施形態と同様の動作により同様の効果が得られるほ
か、ディスチャージ回路47の動作がビット線プリチャー
ジ信号線24を通じて他の回路に及ぼす影響を防止するこ
とができ、しかも、ビット線プリチャージ回路専用のビ
ット線プリチャージ制御信号線を省略することができる
ので、第３の実施形態の回路と比べてセンスアンプ列方
向に走る配線の数を一つ減らすことができる。
【００７３】なお、上記第４の実施形態に示したような
タイミングでビット線プリチャージ回路部とビット線プ
リチャージ回路部を制御するのであれば、第１〜第３の
実施形態の配線をそのまま利用し、ビット線プリチャー
ジ回路部を制御するビット線プリチャージ制御信号とビ
ット線イコライズ回路部を制御するビット線イコライズ
制御信号を別々の配線から供給するようにしても構わな
い。
【００７４】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、オーバードライブ方式を採用したビット線セ
ンスアンプによりビット線電位を読み出す時のビット線
参照電位を調整することができ、読み出し動作のサイク
ルを短くしてもセルデータを正しく読み出すことができ
る。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の一例として512Mビッ
トのDRAMのチップ全体ぱのターンレイアウトを示す図。
【図２】図１中から32M ビット領域の１個分を取り出し
て拡大してパターンレイアウトを示す図及びサブアレイ
の１個分を取り出して示す。
【図３】図１及び図２に示したDRAMにおける第１の実施
形態に係るコア部において、図２中のS/A アレイの一部
を取り出して示すブロック図である。
【図４】図３に示した回路と図２中のセルアレイとの接
続関係の一部を取り出して示す回路図。
【図５】図４に示した回路を有するDRAMコア部において
メモリセルから"1" データを読み出す("1" Reading) 時
の動作の一例を示す波形図。
【図６】図４に示した回路を有するDRAMコア部において
メモリセルから"0" データを読み出す("0" Reading) 時
の動作の一例を示す波形図。
【図７】図５及び図６に示した動作を纏めて示すととも
にオーバードライブ、ディスチャージ、ビット線イコラ
イズ、ビット線プリチャージなどの制御タイミングを示
す波形図。
【図８】図７中の各制御信号をそれぞれ所望のタイミン
グで調整して生成するための複数のタイミング生成回路
のうちの１個を代表的に示す回路図。
【図９】図７中のビット線イコライズ電位が所望のレベ
ルになるようにビット線プリチャージ電位を調整して生
成することが可能なビット線プリチャージ電位生成回路
の一例を示す回路図。
【図１０】図１及び図２に示したDRAMにおける第２の実
施形態に係るコア部において、図２（ａ）中に示したS/
A アレイとの接続関係の一部を取り出して示す回路図。
【図１１】図１及び図２に示したDRAMにおける第３の実
施形態に係るコア部において、図２（ａ）中に示したS/
A アレイの一部を取り出して示す回路図。
【図１２】図１１中に示すディスチャージ回路がS/A ア
レイ内で分散配置されている例を示す図。
【図１３】図１及び図２に示したDRAMにおける第４の実
施形態に係るコア部において、図２（ａ）中に示したS/
A アレイの一部を取り出して示す回路図。
【図１４】図１３中に示すディスチャージ回路がS/A ア
レイ内で分散配置され、さらにスイッチ回路が配置され
ている例を示す図。
【図１５】従来のオーバードライブ方式を採用したDRAM
コア部におけるビット線センスアンプとDRAMセルとの接
続関係の一部を示す回路図。
【図１６】図１５に示した構成を有するDRAMコア部のセ
ルデータ読み出し動作、リストア動作の一例を示す波形
図。
【符号の説明】
20…相補対をなすビット線(BL-T)、(BL-C)、 21…DRAMメモリセル、 22…ワード線(WL ＿N,WL＿N+1)、 24…ビット線プリチャージ電位線、 25…イコライズ制御信号線線、 26…オーバードライブ電位線 27…リストア電位線、 28…Ｐ型S/A(P-S/A)、 29…Ｎ型S/A(N-S/A)、 30…Ｐ型S/A 駆動線、 31…Ｎ型S/A 駆動線、 32…オーバードライブ制御信号線、 33…リストア制御信号線、 34…センスドライブ制御信号線、 35…オーバードライブ電位生成回路(PS-2)、 36…リストア電位生成回路(PS-1)、 37…Ｐ型S/A ドライバ(PSD) 、 39…センスドライブ制御信号線、 40…Ｎ型S/A ドライバ(NSD) 、 41…ビット線センスアンプ(S/A) 、 42…ビット線プリチャージ回路部、 43…ビット線イコライズ回路部、 44…ビット線プリチャージ・イコライズ回路(EQL) 、 44a,44b …NMOSFET 、 45…ディスチャージ回路(DSC) 、 48…ディスチャージ制御信号線、 50…プリチャージ制御信号線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土田 賢二 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 稲場 恒夫 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 池田 稔美 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5M024 AA44 BB14 BB15 CC63 CC65 CC70 CC84 PP01 PP02 PP03 PP07

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置された複数のメモリセルに
    よって構成されるメモリセルアレイと、 前記メモリセルに接続された複数のビット線と、 前記ビット線の電位を増幅するビット線センスアンプ
    と、 前記ビット線のリストア電位を生成するリストア電位生
    成回路と、 前記ビット線のリストア電位とは異なるオーバードライ
    ブ電位を生成するオーバードライブ電位生成回路と、 オーバードライブ制御信号により制御されるタイミング
    で前記オーバードライブ電位を前記ビット線センスアン
    プに接続し、または、リストア制御信号により制御され
    るタイミングで前記リストア電位を前記ビット線センス
    アンプに接続する第１のセンスアンプドライバと、 センス制御信号により制御されるタイミングで前記ビッ
    ト線センスアンプを所定電位に接続する第２のセンスア
    ンプドライバと、 前記複数のビット線のうち相補対をなすビット線対に接
    続され、ビット線イコライズ制御信号により制御される
    タイミングで前記ビット線対の電位を平均化するビット
    線イコライズ回路と、 前記ビット線対に接続され、ディスチャージ制御信号に
    より制御されるタイミングで前記ビット線対の電位をデ
    ィスチャージ電位に接続するディスチャージ回路とを具
    備することを特徴とする半導体記憶装置。
  2. 【請求項２】 前記ディスチャージ回路は、前記ビット
    線対と前記ディスチャージ電位との間にそれぞれドレイ
    ン・ソース間が接続された２個のNMOSFET で構成され、
    それぞれのゲート電極に前記ディスチャージ制御信号が
    供給されることを特徴とする請求項１記載の半導体記憶
    装置。
  3. 【請求項３】 ビット線プリチャージ制御信号により制
    御されるタイミングで前記ビット線対にビット線プリチ
    ャージ電位を供給するビット線プリチャージ回路と、 前記ビット線プリチャージ回路に前記ビット線プリチャ
    ージ電位を接続するビット線プリチャージ電位線とをさ
    らに具備することを特徴とする請求項１または２記載の
    半導体記憶装置。
  4. 【請求項４】 前記オーバードライブ電位生成回路は、
    前記ビット線のリストア電位より高いオーバードライブ
    電位を生成し、 前記第１のセンスアンプドライバは、Ｐ型センスアンプ
    ドライバであり、 前記第２のセンスアンプドライバは、前記センス制御信
    号により制御されるタイミングで前記ビット線センスア
    ンプを接地電位に接続するＮ型センスアンプドライバで
    あることを特徴とする請求項１乃至３のいずれか１項に
    記載の半導体記憶装置。
  5. 【請求項５】 前記ディスチャージ電位は接地電位であ
    ることを特徴とする請求項４記載の半導体記憶装置。
  6. 【請求項６】 行列状に配置された複数のメモリセルに
    よって構成されるメモリセルアレイと、 前記メモリセルに接続された複数のビット線と、 前記ビット線の電位を増幅するビット線センスアンプ
    と、 前記ビット線のリストア電位を生成するリストア電位生
    成回路と、 前記ビット線のリストア電位とは異なるオーバードライ
    ブ電位を生成するオーバードライブ電位生成回路と、 オーバードライブ制御信号により制御されるタイミング
    で前記オーバードライブ電位を前記ビット線センスアン
    プに接続し、または、リストア制御信号により制御され
    るタイミングで前記リストア電位を前記ビット線センス
    アンプに接続する第１のセンスアンプドライバと、 センス制御信号により制御されるタイミングで前記ビッ
    ト線センスアンプを所定電位に接続する第２のセンスア
    ンプドライバと、 前記複数のビット線のうち相補対をなすビット線対に接
    続され、ビット線イコライズ制御信号により制御される
    タイミングで前記ビット線対の電位を平均化するビット
    線イコライズ回路と、 ビット線プリチャージ制御信号により制御されるタイミ
    ングで前記ビット線対にビット線プリチャージ電位を供
    給するビット線プリチャージ回路と、 前記ビット線プリチャージ回路に前記ビット線プリチャ
    ージ電位を接続するビット線プリチャージ電位線と、 前記ビット線プリチャージ電位線に接続され、ディスチ
    ャージ制御信号により制御されるタイミングで前記ビッ
    ト線対の電位を前記ビット線プリチャージ回路を介して
    ディスチャージ電位に接続するディスチャージ回路とを
    具備することを特徴とする半導体記憶装置。
  7. 【請求項７】 前記ディスチャージ回路は、前記ビット
    線プリチャージ電位線と前記ディスチャージ電位との間
    にドレイン・ソース間が接続されたNMOSFETで構成さ
    れ、そのゲート電極に前記ディスチャージ制御信号が供
    給されることを特徴とする請求項６記載の半導体記憶装
    置。
  8. 【請求項８】 前記ディスチャージ回路は、各ビット線
    対毎に対応して設けられていることを特徴とする請求項
    ６または７記載の半導体記憶装置。
  9. 【請求項９】 前記ディスチャージ回路は、複数のビッ
    ト線対毎に対応して設けられ、前記ビット線センスアン
    プのアレイ内で分散配置されていることを特徴とする請
    求項６または７記載の半導体記憶装置。
  10. 【請求項１０】 前記ビット線プリチャージ電位線の途
    中で前記ディスチャージ回路の接続ノードよりもビット
    線プリチャージ電位供給元に近い側に挿入されたスイッ
    チ回路をさらに具備し、前記スイッチ回路は前記ディス
    チャージ制御信号の活性化期間にオフ状態に制御される
    ことを特徴とする請求項６乃至９のいずれか１項に記載
    の半導体記憶装置。
  11. 【請求項１１】 前記スイッチ回路は、前記ビット線プ
    リチャージ電位線の途中にドレイン・ソース間が接続さ
    れたNMOSFET で構成され、そのゲート電極に前記ディス
    チャージ制御信号の活性化期間には非活性レベルになる
    信号が印加されることを特徴とする請求項１０記載の半
    導体記憶装置。
  12. 【請求項１２】 前記オーバードライブ電位生成回路
    は、前記ビット線のリストア電位より高いオーバードラ
    イブ電位を生成し、 前記第１のセンスアンプドライバは、Ｐ型センスアンプ
    ドライバであり、 前記第２のセンスアンプドライバは、前記センス制御信
    号により制御されるタイミングで前記ビット線センスア
    ンプを接地電位に接続するＮ型センスアンプドライバで
    あることを特徴とする請求項６乃至１１のいずれか１項
    に記載の半導体記憶装置。
  13. 【請求項１３】 前記ディスチャージ電位は接地電位で
    あることを特徴とする請求項１２記載の半導体記憶装
    置。
  14. 【請求項１４】 前記メモリセルからのデータの読み出
    しに際して、アクティブ期間にメモリセルを選択し、前
    記オーバードライブ制御信号を所定期間活性化させた
    後、プリチャージ期間に、前記ビット線イコライズ制御
    信号及び前記ディスチャージ制御信号をそれぞれ所定期
    間活性化することによって前記ビット線対のイコライズ
    電位を次の読み出しサイクルでのビット線電位読み出し
    に必要な所望の電位に設定し、前記ディスチャージ制御
    信号を非活性状態にさせることを特徴とする請求項１乃
    至５のいずれか１項に記載の半導体記憶装置。
  15. 【請求項１５】 前記メモリセルからのデータの読み出
    しに際して、アクティブ期間にメモリセルを選択し、前
    記オーバードライブ制御信号を所定期間活性化させた
    後、プリチャージ期間に、前記ビット線イコライズ制御
    信号を活性化するとともに、ビット線プリチャージ制御
    信号及び前記ディスチャージ制御信号をそれぞれ所定期
    間活性化することによって前記ビット線対のイコライズ
    電位を次の読み出しサイクルでのビット線電位読み出し
    に必要な所望の電位に設定し、前記ディスチャージ制御
    信号を非活性状態にした後に前記スイッチ回路をオン状
    態に制御することを特徴とする請求項６乃至１４のいず
    れか１項に記載の半導体記憶装置。
  16. 【請求項１６】 前記ビット線プリチャージ制御信号は
    前記ビット線イコライズ制御信号と同じ配線から供給さ
    れることを特徴とする請求項１５記載の半導体記憶装
    置。
  17. 【請求項１７】 前記ディスチャージ制御信号を生成す
    るタイミングを制御可能なディスチャージ制御信号生成
    回路をさらに具備することを特徴とする請求項１乃至１
    ６のいずれか１項に記載の半導体記憶装置。
  18. 【請求項１８】 前記ビット線プリチャージ電位の生成
    レベルを制御可能なビット線プリチャージ電位生成回路
    をさらに具備することを特徴とする請求項１乃至１７の
    いずれか１項に記載の半導体記憶装置。
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