KR100582392B1 - 반도체메모리소자 - Google Patents

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KR100582392B1
KR100582392B1 KR1020040113610A KR20040113610A KR100582392B1 KR 100582392 B1 KR100582392 B1 KR 100582392B1 KR 1020040113610 A KR1020040113610 A KR 1020040113610A KR 20040113610 A KR20040113610 A KR 20040113610A KR 100582392 B1 KR100582392 B1 KR 100582392B1
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Abstract

본 발명은 비트라인 쌍의 프리차지전압의 레벨을 안정적으로 유지시키므로서 프리차지 특성을 향상시킬 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 외부 전원전압을 인가받아 제1 전원전압을 생성하기 위한 제1 전원전압 생성수단; 및 상기 제1 전원전압의 하프 전압레벨을 갖는 프리차지전압을 드라이빙하기 위한 제1 전원전압 하프 드라이버와, 상기 프리차지전압의 기대되는 레벨을 갖는 기준전압을 생성하기 위한 기준전압 생성부와, 상기 기준전압에 대응하는 레벨이 유지되도록 상기 프리차지전압의 공급단을 풀다운 구동하기 위한 풀다운 구동부를 구비하는 프리차지전압 생성수단을 구비하는 반도체메모리소자를 제공한다.
프리차지전압, 차지 쉐어링 법칙, 마진, 리프레쉬, tRPmin

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체메모리소자 내 내부전원 발생장치의 블록 구성도.
도 2는 일반적인 반도체메모리소자 내 코어블록의 구성도.
도 3a 및 도 3b는 반도체메모리소자 내 코어블록 액세스에 따른 신호 및 도 1의 동작 파형도.
도 4a는 단위메모리셀 및 비트라인을 간략히 구조화하여 도시한 도면.
도 4b는 도 4a를 모델링하여 도시한 도면.
도 5는 본 발명의 일 실시 예에 따른 반도체메모리소자 내 내부전원 발생장치의 블록 구성도.
도 6은 도 5의 풀다운 구동부의 내부 회로도.
도 7은 메모리셀의 액세스에 따른 신호 및 본 발명의 내부 전원전압의 레벨 변화를 함께 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
100 : VDL 전원전압 생성부
200 : VBLP 전원전압 생성부
220 : VDL 하프 드라이버
240 : 풀다운 구동부
260 : VBLP 기준전압 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 안정적인 내부전원의 생성을 통해 리프레쉬 특성을 향상시킬 수 있는 반도체메모리소자에 관한 것이다.
반도체 메모리 소자에서 내부 전원으로 사용하는 내부 전압 발생장치(Vint generator)는 외부 전원전압(External voltage, VDD)을 공급받아 다양한 레벨의 내부 전원전압(Internal voltage)을 만드는 회로이다.
특히, 메모리 반도체의 최근 추세가 저전압, 저소비 전력화되어 감에 따라 디램 제품에서 내부 전압 발생기를 채용하고 있다.
내부 전압 발생기는 높은 외부전압을 가했을 때, 내부적으로 낮은 전압을 만들어 칩을 동작시킴으로써 소비 전력을 줄이고 성능을 향상시키는 것이다.
한편, 이와같이 소자의 내부에서 사용되는 전압을 자체적으로 생성하므로, 주변온도, 공정, 또는 압력 등의 변동에 관계없이 안정적인 내부전압을 생성하는 것에 많은 노력이 있어왔다.
도 1은 종래기술에 따른 반도체메모리소자 내 내부전원 발생장치의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 내부전원 발생장치는 외부 전원전압 VDD을 인가받아 전원전압 VCORE를 생성하기 위한 VCORE 전원전압 생성부(10)와, 외부 전원전압 VDD을 인가받아 전원전압 VDL를 생성하기 위한 VDL 전원전압 생성부(20)와, 전원전압 VCORE의 하프 전압레벨을 갖는 전원전압 VCP를 드라이빙하기 위한 VCORE 하프 드라이버(30)와, 전원전압 VDL의 하프 전압레벨을 갖는 프리차지전압 VBLP를 드라이빙하기 위한 VDL 하프 드라이버(40)를 구비한다.
그리고 VCORE 전원전압 생성부(10)는 외부 전원전압 VDD을 인가받아 전원전압 VCORE에 대한 기준전압(VCORE_REF)을 생성하기 위한 VCORE 기준전압 생성부(14)와, 기준전압(VCORE_REF)에 대응하는 레벨의 전원전압 VCORE을 공급하기 위한 VCORE 드라이버(16)와, 퓨즈옵션을 통해 기준전압(VCORE_REF)의 레벨을 조절하기 위한 VCORE 기준전압 레벨 조절부(12)를 구비한다.
VDL 전원전압 생성부(20)는 외부 전원전압 VDD을 인가받아 전원전압 VDL에 대한 기준전압(VDL_REF)을 생성하기 위한 VDL 기준전압 생성부(24)와, 기준전압 (VDL_REF)에 대응하는 레벨의 전원전압 VDL을 공급하기 위한 VDL 드라이버(26)와, 퓨즈옵션을 통해 기준전압(VDL_REF)의 레벨을 조절하기 위한 VDL 기준전압 레벨 조절부(22)를 구비한다.
동작을 간략히 살펴보면, VCORE 드라이버(16)는 VCORE 기준전압 생성부(14)의 기준전압(VCORE_REF) 레벨에 대응하는 전원전압 VCORE를 공급하며, VDL 드라이버(26) 역시 VDL 기준전압 생성부(24)의 기준전압(VDL_REF) 레벨에 대응하는 전원전압 VDL를 공급한다.
그리고 VCORE 하프 드라이버(30)는 전원전압 VCORE의 하프 전압레벨을 갖는 전원전압 VCP를 공급하며, VDL 하프 드라이버(40)는 전원전압 VDL의 하프 전압레벨을 갖는 프리차지전압 VBLP를 공급한다.
한편, 전술한 내부전원 발생장치에 의해 생성된 전원전압을 인가받는 반도체메모리소자의 코어블록 및 이의 구동에 따른 전원전압의 레벨 변화를 살펴보도록 한다.
도 2는 일반적인 반도체메모리소자 내 코어블록의 구성도이다.
도 2를 참조하면, 코어블록은 데이터를 저장하기 위한 단위메모리셀어레이(58)와, 워드라인(WL0, WL1)의 활성화 시 메모리셀(58)의 데이터가 인가되며 한개의 비트라인 감지증폭기(50)를 공유하는 상위 및 하위 비트라인 쌍(BL, BLB)과, 상위 및 하위 비트라인(BL 및 BLB) 사이에 연결되어 선택된 비트라인 쌍에 실린 메모 리셀 데이터를 가지며, 비트라인 감지증폭기(50)의 실질적 감지 및 증폭의 대상이 되는 비트라인감지증폭단 쌍(SA, SAB)과, 비트라인분리신호(BISH, BISL)에 응답하여 비트라인 쌍(BL, BLB)을 비트라인감지증폭단 쌍(SA, SAB)에 연결 또는 분리시키기 위한 상위 및 하위 비트라인분리부(52, 54)와, 균등화신호(BLEQ)에 응답하여 비트라인감지증폭단 쌍(SA, SAB)을 프리차지 시키기 위한 프리차지부(56)와, 비트라인감지증폭단 쌍(SA, SAB)의 전압차를 감지 및 증폭시키기 위한 비트라인 감지증폭기(50)를 구비한다.
다음에서는 도 3a 및 도 3b를 참조하여, 메모리셀의 액세스에 따른 동작 및 전원전압의 레벨 변화를 살펴보도록 한다.
먼저, 액티브 커맨드(ACT)에 의해 워드라인이 활성화되므로, 메모리셀의 데이터가 비트라인(BL)에 미세전압 △V + β으로 유입된다.
이어, 비트라인 감지증폭기 구동신호(S/A enb)가 활성화되어, 비트라인 쌍(BL, /BLB) 사이의 전압 차이를 감지하여 전원전압 VCORE 및 VSS 레벨로 증폭시킨다.
이후, 프리차지커맨드(PCG)에 의해 워드라인(WL0)이 비활성화되므로, 비트라인 감지증폭기(50)에 의해 증폭된 비트라인(BL)의 데이터가 메모리셀에 재저장된다.
그리고 프리차지부(56)는 균등화신호(BLEQ)의 활성화에 응답하여 비트라인 쌍(BL, BLB)을 서로 연결시키고, 프리차지전압 VBLP레벨로 프리차지 시킨다.
한편, JEDEC 스펙에 따른 tRPmin만을 보장한 후, 동일한 단위메모리셀어레이 (58) 내 워드라인(WL1)을 연속적으로 액세스하게 되면, 비트라인 쌍(BL, BLB)의 프리차지 레벨이 VCORE/2를 갖게 되어 메모리셀의 데이터가 비트라인(BL)에 미세전압 △V로 유입된다.
이와같이, 첫번째 메모리셀을 액세스하는 경우와 두번째 액세스하는 경우, 비트라인(BL)에 인가되는 미세전압의 레벨차이가 β만큼 발생하는데, 이는 차지 쉐어링 법칙에 의한 것으로 비트라인 쌍의 프리차지전압 VBLP의 레벨 차이에 의해 발생된다.
다음에서는 도 4a 및 도 4b를 참조하여 단위메모리셀 및 비트라인의 모델링을 통해, 차지 쉐어링 법칙에 관해 살펴보도록 한다.
도 4a는 단위메모리셀 및 비트라인을 간략히 구조화하여 도시한 도면으로서, 워드라인(WL)을 게이트 입력으로 가지며 비트라인(BL) 및 노드 n2사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 노드 n2 및 전원전압 VCP의 공급단 사이에 배치된 커패시터 CS와, 비트라인(BL)에 접속된 기생 커패시터 CBL로 이뤄진다.
참고적으로, 비트라인(BL)과 NMOS트랜지스터(NM1)의 접속노드는 n1으로 나타낸다.
도 4b는 도 4a를 모델링하여 도시한 도면으로서, NMOS트랜지스터(NM1)는 워드라인(WL)의 활성화 여부에 따라 비트라인(BL)과 노드 n2를 절체하기 위한 스위치이다.
도시된 바와 같이, 워드라인이 활성화되지 않아 스위치가 턴온되기 이전에, 노드 n1은 프리차지전압 VBLP의 레벨을 가지며 노드 n2는 전원전압 VCORE레벨을 갖는다. 이때, 스위치가 턴온되면 노드 n1 및 노드 n2는 동일한 전압레벨 V를 갖게된다.
따라서, 이를 정리해 보면 하기 수학식 1을 얻을 수 있다.
CS×(VCORE － VCP) ＋ CBLVBLP 〓 (CS ＋ CBL) × V
상기 수학식 1에서 V는 스위치가 턴온되어 노드 n1 및 n2가 갖게되는 전원전압레벨을 의미한다.
이때, 메모리셀에 저장된 데이터는 논리레벨 'H'로서 전원전압 VCORE의 레벨을 갖는다고 가정하고, 이를 정리하면 하기 수학식 2와 같다.
Figure 112004061905582-pat00001
상기 수학식 2는 비트라인의 프리차지전압의 레벨이 전원전압 VSS인 경우이므로, 프리차지전압의 레벨을 프리차지전압 VBLP로 가정하기 위해서는 우항에서 VBLP를 추가로 빼주어야 한다. 이를 정리한 것이 하기 수학식 3이다.
Figure 112004061905582-pat00002
상기 수학식 3에 도시된 바와 같이, 워드라인의 활성화로 비트라인에 인가되는 메모리셀의 미세전압은 비트라인 프리차지전압 VBLP의 레벨이 낮아질 수록 높아지는 것을 알 수 있다.
다시 언급하면, 메모리셀에 저장된 데이터의 전압레벨이 동일하다고 할 때, 비트라인 쌍의 프리차지전압 레벨의 차이로 인해 비트라인에 인가되는 메모리셀의 미세전압 레벨이 달라지는 것이다.
따라서, 도 3에 도시된 바와 같이 첫번째와 두번째 액세스 시 발생하는 미세전압의 레벨 차이 β는 프리차지전압의 레벨 차이에 의한 것임을 알 수 있다.
한편, 종래기술에 따른 내부전원 발생장치는 tRPmin만이 보장된 뒤 연속적으로 워드라인이 액세스되는 경우, VBLP 전원전압 생성부의 구동량이 VCORE 드라이버에 비해 작기 때문에 프리차지전압 VBLP의 전압레벨이 전원전압 VCORE레벨을 따라 상승된다.
따라서, 메모리셀에 저장된 전압레벨이 동일하다고 하더라도 비트라인에 인가되는 메모리셀의 미세전압 레벨이 낮아지기 때문에, 프리차지 특성이 나빠지는 문제점이 발생한다.
참고적으로, tRPmin은 이전 프리차지커맨드의 인가 이후 다음 액티브커맨드가 인가되기 위해 필요한 최소한의 시간을 의미한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 비트라인 쌍의 프리차지전압의 레벨을 안정적으로 유지시키므로서 프리차지 특성을 향상시킬 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 외부 전원전압을 인가받아 제1 전원전압을 생성하기 위한 제1 전원전압 생성수단; 및 상기 제1 전원전압의 하프 전압레벨을 갖는 프리차지전압을 드라이빙하기 위한 제1 전원전압 하프 드라이버와, 상기 프리차지전압의 기대되는 레벨을 갖는 기준전압을 생성하기 위한 기준전압 생성부와, 상기 기준전압에 대응하는 레벨이 유지되도록 상기 프리차지전압의 공급단을 풀다운 구동하기 위한 풀다운 구동부를 구비하는 프리차지전압 생성수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 일 실시 예에 따른 반도체메모리소자 내 내부전원 발생장치의 블록 구성도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 내부전원 발생장치는 외부 전원전압 VDD을 인가받아 전원전압 VDL를 생성하기 위한 VDL 전원전압 생성부(100)와, 전원전압 VDL의 하프 전압레벨을 갖는 프리차지전압 VBLP를 드라이빙하기 위한 VDL 하프 드라이버(220)와, 원하는 프리차지전압 VBLP의 레벨을 갖는 기준전압을 생성하기 위한 기준전압 생성부(260)와, 기준전압(Href)에 대응하는 레벨이 유지되도록 프리차지전압 VBLP의 공급단을 풀다운 구동하기 위한 풀다운 구동부(240)를 구비하는 VBLP 전원전압 생성부(200)를 구비한다.
그리고 내부전원 발생장치는 외부 전원전압 VDD을 인가받아 전원전압 VCORE를 생성하기 위한 VCORE 전원전압 생성부(300)와, 전원전압 VCORE를의 하프 전압레벨을 갖는 전원전압 VCP를 드라이빙하기 위한 VCORE 하프 드라이버(400)를 더 구비한다.
참고적으로, VDL 전원전압 생성부(100)와, VCORE 전원전압 생성부(300)는 종래와 동일한 블록 구성으로 가지므로, 이에 대한 구체적 설명은 생략하도록 한다.
도 6은 도 5의 풀다운 구동부(240)의 내부 회로도이다.
도 6을 참조하면, 풀다운 구동부(240)는 기준전압(Href)에 대한 프리차지전압 VBLP의 레벨을 감지하여 레벨 감지신호를 출력하기 위한 레벨 감지부(242)와, 파워업신호(pwrup)에 응답하여 레벨 감지부(242)를 초기화 시키기 위한 초기화부 (244)와, 레벨 감지신호에 응답하여 프리차지전압 VBLP의 공급단을 풀다운 구동하기 위한 풀다운 드라이버(NM2)를 구비한다.
풀다운 드라이버(NM2)는 레벨 감지신호를 게이트 입력으로 가지며 프리차지전압 VBLP의 공급단과 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터로 구현된다.
동작을 간략히 살펴보면, VDL 전원전압 생성부(100)는 외부 전원전압 VDD를 인가받아 전원전압 VDL를 공급한다.
그리고 VDL 하프 드라이버(220)는 전원전압 VDL의 하프 전압레벨을 갖는 프리차지전압 VBLP을 드라이빙하며, 기준전압 생성부(260)는 기준전압(Href)을 생성한다. 풀다운 구동부(240)는 레벨 감지부(242)를 통해 프리차지전압 VBLP의 레벨이 기준전압(Href) 보다 상승하는 경우 풀다운 드라이버(NM1)를 통해 프리차지전압 VBLP의 공급단을 풀다운 구동하므로서, 프리차지전압 VBLP가 기준전압(Href)의 레벨을 유지하도록 한다.
도 7은 메모리셀의 액세스에 따른 신호 및 본 발명의 내부 전원전압의 레벨 변화를 함께 도시한 도면이다.
도 7을 참조하면, 본 발명에 따른 내부전원 발생장치는 동일 단위메모리셀어레이 내 워드라인을 tRPmin만을 보장한 뒤 연속적으로 액세스하는 경우에도, 프리 차지전압 VBLP의 레벨을 최초 조정된 VCORE/2 - α로 유지하는 것을 알 수 있다.
따라서, 연속적으로 액세스하는 경우에도, 프리차지전압의 - α 하강에 따라 비트라인에 인가되는 메모리셀의 미세전압 레벨이 β만큼 상승되므로, 데이터의 논리레벨을 판단하는데 상승된 β만큼의 마진이 생긴다.
그러므로, 본 발명의 일 실시 예에 따른 내부전원 발생장치를 구비하는 반도체메모리소자는 풀다운 구동부를 통해 비트라인 쌍의 프리차지전압의 상승시 프리차지전압의 공급단을 풀다운 구동하여 프리차지전압을 VCORE/2 - α로 지속적으로 유지하므로서, 미세전압의 상승분에 의해 발생된 마진 β만큼 리프레쉬의 주기를 늦출 수 있다.
즉, 리프레쉬 특성이 향상된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 프리차지전압의 레벨을 전원전압 VCORE/2보다 낮추어 주므로서, 차지 쉐어링 법칙에 따른 상승분 만큼 데이터의 페일 판별에 대한 마진을 갖게되어, 리프레쉬 특성을 향상시킨다.

Claims (3)

  1. 외부 전원전압을 인가받아 제1 전원전압을 생성하기 위한 제1 전원전압 생성수단; 및
    상기 제1 전원전압의 하프 전압레벨을 갖는 프리차지전압을 드라이빙하기 위한 제1 전원전압 하프 드라이버와, 상기 프리차지전압의 기대되는 레벨을 갖는 기준전압을 생성하기 위한 기준전압 생성부와, 상기 기준전압에 대응하는 레벨이 유지되도록 상기 프리차지전압의 공급단을 풀다운 구동하기 위한 풀다운 구동부를 구비하는 프리차지전압 생성수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 풀다운 구동부는,
    상기 기준전압에 대한 상기 프리차지전압의 레벨을 감지하여 레벨 감지신호를 출력하기 위한 레벨 감지부와,
    파워업신호에 응답하여 상기 레벨 감지부를 초기화 시키기 위한 초기화부와,
    상기 레벨 감지신호에 응답하여 상기 프리차지전압의 공급단을 풀다운 구동하기 위한 풀다운 드라이버
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 풀다운 드라이버는,
    상기 레벨 감지신호를 게이트 입력으로 가지며 상기 프리차지전압의 공급단과 제2 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터로 구현되는 것을 특징으로 하는 반도체메모리소자.
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