KR100892727B1 - 반도체 메모리 장치 및 그의 비트라인 감지 증폭 방법 - Google Patents

반도체 메모리 장치 및 그의 비트라인 감지 증폭 방법 Download PDF

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Abstract

본 발명은 비트라인 감지 증폭시 일정 구간 동안 오버 드라이브 동작하는 반도체 메모리 장치 및 그의 비트라인 감지 증폭 방법에 관한 것으로서, 본 발명에 따른 반도체 메모리 장치는 센스앰프 인에이블 신호와 컬럼 커맨드에 의해 발생하는 컬럼 펄스에 응답하여 비트라인 센스앰프 인에이블 시점과 컬럼 선택 시점을 각각 포함하는 인에이블 구간을 갖는 오버 드라이버 인에이블 신호를 생성하는 오버 드라이빙 제어부와, 상기 오버 드라이버 인에이블 신호에 응답하여 노멀 풀 업 드라이브 전압보다 높은 레벨의 오버 드라이브 전압을 비트라인 센스앰프의 풀 업 노드로 제공하는 오버 드라이버를 포함한다. 상기 구성에 따라, 본 발명에 따른 반도체 메모리 장치는 컬럼 선택시 비트라인의 전위가 하강하는 것을 방지하여 후속 동작에서 불량이 발생하는 것을 방지할 수 있는 효과가 있다.

Description

반도체 메모리 장치 및 그의 비트라인 감지 증폭 방법{SEMICONDUCTOR MEMORY DEVICE AND BITLINE SENSE AMPLIFYING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비트라인 감지 증폭시 일정 구간 동안 오버 드라이브 동작하는 반도체 메모리 장치 및 그의 비트라인 감지 증폭 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 코어(Core)의 AC 특성인 tRCD(RAS to CAS Delay Time)의 향상을 위해 비트라인 센스앰프의 오버 드라이빙(Over Driving)을 사용하고 있다.
즉, 액티브 커맨드가 인가되면 워드라인이 인에이블되어 셀 데이터가 비트라인에 실리고, 이에 의해 도 1에 도시된 바와 같이, 차지 쉐어링이 발생하여 비트라인 쌍(BL,BLB)이 일정 레벨의 전위 차를 갖게 된다.
그 후, 비트라인 센스앰프가 인에이블되어 비트라인 쌍(BL,BLB)이 코어 전압 VCORE과 접지 전압 VSS 레벨로 각각 증폭되는데, 이때, tRCD 향상을 위해 오버 드라이버가 사용된다.
이러한 오버 드라이버는 오버 드라이버 인에이블 신호 ODEN의 인에이블 구간 동안 코어 전압 VCORE단과 전원 전압 VDD단을 단락시켜 코어 전압 VCORE 보다 높은 레벨의 전압을 비트라인 센스앰프의 풀 업 노드로 공급하는 역할을 한다.
이때, 오버 드라이버의 동작 구간을 설정하는 오버 드라이버 인에이블 신호 ODEN는 종래에, 도 2와 같은 구조를 갖는 오버 드라이빙 펄스 발생 회로를 통해 발생한다.
구체적으로, 종래의 오버 드라이빙 펄스 발생 회로는, 도 2에 도시된 바와 같이, 센스앰프 인에이블 신호 SAEN를 지연 및 반전시키는 지연 반전부(20)와, 센스앰프 인에이블 신호 SAEN와 지연 반전부(20)의 출력을 논리 조합하여 오버 드라이버 인에이블 신호 ODEN로 출력하는 조합부(22)로 구성된다
이러한 구성을 갖는 종래의 오버 드라이빙 펄스 발생 회로는 센스앰프 인에이블 신호 SAEN를 이용하여 소정의 펄스 폭을 갖는 오버 드라이버 인에이블 신호 ODEN를 생성하며, 이때의 오버 드라이버 인에이블 신호 ODEN의 펄스 폭은 지연 반전부(20)의 지연 정도에 따라 결정된다.
하지만, 지연 반전부(20)의 지연 정도에 따라 결정되는 오버 드라이버 인에이블 신호 ODEN의 펄스 폭이 큰 경우, 코어 전압 VCORE단과 전원 전압 VDD단이 단락되는 시간이 길어짐에 따라 오버 드라이브 전압의 레벨이 필요 이상으로 상승할 수 있다. 이 경우, 비트라인 센스앰프의 노멀 드라이빙 시에도 비트라인의 전위가 코어 전압 VCORE보다 높게 형성되어 프리차지 시 정상적인 프리차지가 이루어지지 않아 불량이 발생할 수 있는 문제점이 있다.
반대로, 지연 반전부(20)의 지연 정도에 따라 결정되는 오버 드라이버 인에 이블 신호 ODEN의 펄스 폭이 작은 경우, 비트라인 센스앰프의 오버 드라이빙이 충분히 이루어지지 않아서 tRCD 특성이 나빠지질 수 있는 문제점이 있다.
한편, 도 1에 도시된 바와 같이, 오버 드라이빙이 끝난 후 소정 시간 뒤에 컬럼 선택 신호 YI가 인에이블되어 비트라인 쌍(BL,BLB)과 로컬 입출력 라인 쌍(LIO,LIOB)이 연결된다.
이때, 로컬 입출력 라인 쌍(LIO,LIOB)은 코어 전압 VCORE보다 낮은 레벨(통상적으로 1/2 VCORE)로 프리차지된 상태이므로, 비트라인 쌍(BL,BLB)과 로컬 입출력 라인 쌍(LIO,LIOB)이 연결됨에 따라 코어 전압 VCORE 레벨을 갖는 비트라인(BL)에서 레벨 하강이 발생한다.
이 경우에 있어서, 특히 tRCD_min(Minimum RAS to CAS Delay Time) 조건에서 비트라인(BL)의 레벨이 큰 폭으로 하강하거나, 일정 시간 내에 충분한 레벨로 회복되지 않으면, 로컬 입출력 라인 쌍(LIO,LIOB)이 충분한 전위 차를 갖지 못할 수 있다.
따라서, 로컬 입출력 라인 쌍(LIO,LIOB)의 전위차를 감지 증폭하는 입출력 센스앰프(10)에서 센싱 동작이 정상적으로 이루어지지 않거나, 입출력 센스앰프(10)의 센싱 동작이 늦어짐에 따라 데이터가 글로벌 입출력 라인(GIO)에 늦게 전달되어 후속 동작에서 불량이 발생할 수 있는 문제점이 있다.
본 발명은 컬럼 선택시 비트라인의 전압 하강에 의한 불량을 방지할 수 있는 반도체 메모리 장치 및 그의 비트라인 감지 증폭 방법을 제공한다.
본 발명은 오버 드라이빙 구간을 적절히 제어하여 오버 드라이빙 부족 또는 과도에 의한 불량을 방지할 수 있는 반도체 메모리 장치 및 그의 비트라인 감지 증폭 방법을 제공한다.
본 발명의 일면에 따른 반도체 메모리 장치는, 비트라인 센스앰프 인에이블 시점과 컬럼 선택 시점을 각각 포함하는 인에이블 구간을 갖는 오버 드라이버 인에이블 신호를 생성하는 오버 드라이빙 제어부; 및 상기 오버 드라이버 인에이블 신호에 응답하여 노멀 풀 업 드라이브 전압보다 높은 레벨의 오버 드라이브 전압을 비트라인 센스앰프의 풀 업 노드로 제공하는 오버 드라이버;를 포함함을 특징으로 한다.
상기 구성에서, 상기 오버 드라이빙 제어부는 액티브 커맨드의 입력에 의해 인에이블되고 프리차지 커맨드의 입력에 의해 디스에이블되는 센스앰프 인에이블 신호와, 비트라인과 입출력 라인 간을 연결하기 위한 컬럼 선택 신호의 소스가 되는 컬럼 펄스에 응답하여 상기 오버 드라이버 인에이블 신호를 생성함이 바람직하다.
또한, 상기 오버 드라이빙 제어부는 상기 비트라인 센스앰프 인에이블 시점 을 포함하는 제 1 인에이블 구간과 상기 컬럼 선택 시점을 포함하는 제 2 인에이블 구간을 갖는 상기 오버 드라이버 인에이블 신호를 생성하며, 상기 제 1 및 제 2 인에이블 구간은 서로 분리됨이 바람직하다.
아울러, 상기 오버 드라이빙 제어부는, 상기 센스앰프 인에이블 신호에 응답하여 상기 비트라인 센스앰프 인에이블 시점을 포함하는 제 1 인에이블 구간을 갖는 제 1 오버 드라이빙 펄스를 발생하는 제 1 오버 드라이빙 펄스 발생부; 상기 컬럼 펄스에 응답하여 상기 컬럼 선택 시점을 포함하는 제 2 인에이블 구간을 갖는 제 2 오버 드라이빙 펄스를 발생하는 제 2 오버 드라이빙 펄스 발생부; 및 상기 제 1 및 제 2 오버 드라이빙 펄스를 논리 조합하여 상기 오버 드라이버 인에이블 신호를 생성하는 오버 드라이버 인에이블부;를 포함함이 바람직하다.
상기 오버 드라이빙 제어부의 구성에서, 상기 제 2 오버 드라이빙 펄스 발생부는 상기 컬럼 펄스에 의해 발생하는 컬럼 선택 신호의 인에이블 구간을 포함하는 제 2 인에이블 구간을 갖는 상기 제 2 오버드라이빙 펄스를 발생함이 바람직하다.
상기 오버 드라이빙 제어부의 구성에서, 상기 오버 드라이버 인에이블부는 상기 제 1 및 제 2 오버 드라이빙 펄스 중 최소한 하나가 인에이블 상태일 때 인에이블되는 상기 오버 드라이버 인에이블 신호를 생성함이 바람직하다.
상기 구성에서, 상기 오버 드라이빙 제어부는, 상기 오버 드라이브 전압과 기준 전압을 비교하여 검출 신호로 출력하는 레벨 검출부; 및 상기 검출 신호와 상기 제 2 오버 드라이빙 펄스를 논리 조합하여 상기 오버 드라이버 인에이블부로 제공하는 조합부;를 더 포함함이 바람직하다.
상기 오버 드라이빙 제어부의 구성에서, 상기 레벨 검출부는 상기 오버 드라이브 전압이 상기 기준 전압 레벨보다 낮을 때 상기 검출 신호를 인에이블시켜 출력함이 바람직하다.
상기 오버 드라이빙 제어부의 구성에서, 상기 조합부는 상기 검출 신호가 디스에이블 상태일 때 상기 제 2 오버 드라이빙 펄스를 디스에이블시키고, 상기 검출 신호가 인에이블 상태일 때 상기 제 2 오버 드라이빙 펄스를 인에이블시켜 상기 오버 드라이버 인에이블부로 제공함이 바람직하다.
본 발명의 다른 일면에 따른 반도체 메모리 장치는, 노멀 풀 업 드라이브 전압과 노멀 풀 다운 드라이브 전압을 풀 업 노드와 풀 다운 노드로 각각 제공하며, 오버 드라이버 인에이블 신호의 상태에 따라 상기 노멀 풀 업 드라이브 전압보다 높은 레벨의 오버 드라이브 전압을 상기 풀 업 노드로 선택적으로 제공하는 센스앰프 드라이버; 상기 풀 업 노드와 상기 풀 다운 노드로 공급되는 전압으로써 비트라인 쌍의 전위차를 감지 증폭하는 비트라인 센스앰프; 및 컬럼 동작시 상기 풀 업 노드의 전위를 검출하여 상기 오버 드라이버 인에이블 신호의 상태를 제어하는 오버 드라이빙 제어부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 오버 드라이빙 제어부는, 컬럼 커맨드에 의해 발생하는 컬럼 펄스를 이용하여 오버 드라이빙 펄스를 발생하는 오버 드라이빙 펄스 발생부; 상기 풀 업 노드의 전위와 기준 전압의 레벨을 비교하여 검출 신호로 출력하는 레벨 검출부; 및 상기 오버 드라이빙 펄스와 상기 검출 신호를 논리 조합하여 상기 오버 드라이버 인에이블 신호를 생성하는 오버 드라이버 인에이블부;를 포함함이 바람직하다.
상기 오버 드라이빙 제어부의 구성에서, 상기 오버 드라이빙 펄스 발생부는 상기 컬럼 펄스에 의해 발생하는 컬럼 선택 신호의 인에이블 구간을 포함하는 오버 드라이빙 펄스를 발생함이 바람직하다.
상기 오버 드라이빙 제어부의 구성에서, 상기 레벨 검출부는 상기 리드 또는 라이트 동작시 발생하는 스트로브 신호에 응답하여 상기 풀 업 노드의 전위와 기준 전압의 레벨을 비교하며, 상기 풀 업 노드의 전위가 상기 기준 전압 레벨보다 낮을 때 상기 검출 신호를 인에이블시켜 출력함이 바람직하다.
상기 오버 드라이빙 제어부의 구성에서, 상기 오버 드라이버 인에이블부는 상기 검출 신호가 디스에이블 상태일 때 상기 오버 드라이버 인에이블 신호를 디스에이블시키고, 상기 검출 신호가 인에이블 상태일 때 상기 오버 드라이버 인에이블 신호를 인에이블시켜 출력함이 바람직하다.
본 발명의 또 다른 일면에 따른 반도체 메모리 장치는, 센스앰프 인에이블 신호에 응답하여 비트라인 센스앰프 인에이블 시점을 포함하는 제 1 인에이블 구간을 갖는 제 1 오버 드라이빙 펄스를 발생하는 제 1 오버 드라이빙 펄스 발생부; 컬럼 커맨드에 의해 발생하는 컬럼 펄스에 응답하여 컬럼 선택 시점을 포함하는 제 2 인에이블 구간을 갖는 제 2 오버 드라이빙 펄스를 발생하는 제 2 오버 드라이빙 펄스 발생부; 비트라인 센스앰프의 풀 업 노드의 전위와 기준 전압의 레벨을 비교하여 검출 신호로 출력하는 레벨 검출부; 상기 제 1 및 제 2 오버 드라이빙 펄스와 상기 검출 신호를 논리 조합하여 상기 오버 드라이버 인에이블 신호를 생성하는 오 버 드라이버 인에이블부; 및 상기 오버 드라이버 인에이블 신호에 응답하여 정상 풀 업 드라이브 전압보다 높은 레벨의 오버 드라이브 전압을 상기 비트라인 센스앰프의 풀 업 노드로 제공하는 오버 드라이버;를 포함함을 특징으로 한다.
여기서, 상기 센스앰프 인에이블 신호는 액티브 커맨드의 입력에 의해 인에이블되고 프리차지 커맨드의 입력에 의해 디스에이블되는 신호이며, 상기 컬럼 펄스는 비트라인과 입출력 라인 간을 연결하기 위한 컬럼 선택 신호의 소스가 되는 펄스임이 바람직하다.
상기 구성에서, 상기 제 2 오버 드라이빙 펄스 발생부는 상기 컬럼 선택 신호의 인에이블 구간을 포함하는 상기 제 2 인에이블 구간을 갖는 상기 제 2 오버 드라이빙 펄스를 발생함이 바람직하다.
상기 구성에서, 상기 레벨 검출부는 상기 오버 드라이브 전압의 레벨이 상기 기준 전압 레벨보다 높을 때 상기 검출 신호를 인에이블시켜 출력함이 바람직하다.
상기 레벨 검출부의 구성에 대응하여 상기 오버 드라이버 인에이블부는, 상기 제 1 오버 드라이빙 펄스와 상기 검출 신호를 논리 조합하여서, 상기 검출 신호가 디스에이블 상태일 때 상기 제 1 오버 드라이빙 펄스에 대응되고 상기 검출 신호가 인에이블 상태일 때 디스에이블되는 조합 신호를 출력하는 제 1 조합부; 및 상기 조합 신호와 상기 제 2 오버 드라이빙 펄스 신호를 논리 조합하여서, 상기 조합 신호와 상기 제 2 오버 드라이빙 펄스 신호 중 최소한 하나가 인에이블될 때 인에이블되는 상기 오버 드라이버 인에이블 신호를 출력하는 제 2 조합부;를 포함함이 바람직하다.
상기 구성에서, 상기 레벨 검출부는 상기 오버 드라이브 전압의 레벨이 상기 기준 전압 레벨보다 낮을 때 상기 검출 신호를 인에이블시켜 출력함이 바람직하다.
상기 레벨 검출부의 구성에 대응하여 상기 오버 드라이버 인에이블부는, 상기 제 2 오버 드라이빙 펄스와 상기 검출 신호를 논리 조합하여서, 상기 검출 신호가 인에이블 상태일 때 상기 제 2 오버 드라이빙 펄스에 대응되고 상기 검출 신호가 디스에이블 상태일 때 디스에이블되는 조합 신호를 출력하는 제 1 조합부; 및 상기 조합 신호와 상기 제 1 오버 드라이빙 펄스 신호를 논리 조합하여서, 상기 조합 신호와 상기 제 1 오버 드라이빙 펄스 신호 중 최소한 하나가 인에이블될 때 인에이블되는 상기 오버 드라이버 인에이블 신호를 출력하는 제 2 조합부;를 포함함이 바람직하다.
상기 구성에서, 상기 레벨 검출부는, 상기 오버 드라이브 전압과 제 1 기준 전압의 레벨을 비교하여서, 상기 오버 드라이브 전압의 레벨이 제 1 기준 전압 레벨보다 높을 때 제 1 검출 신호를 인에이블시켜 출력하는 제 1 검출부; 및 상기 오버 드라이브 전압과 제 2 기준 전압의 레벨을 비교하여서, 상기 오버 드라이브 전압의 레벨이 제 2 기준 전압 레벨보다 낮을 때 제 2 검출 신호를 인에이블시켜 출력하는 제 2 검출부;를 포함함이 바람직하다.
상기 레벨 검출부의 구성에 대응하여 상기 오버 드라이버 인에이블부는, 상기 제 1 오버 드라이빙 펄스와 상기 제 1 검출 신호를 논리 조합하여서, 상기 제 1 검출 신호가 디스에이블 상태일 때 상기 제 1 오버 드라이빙 펄스에 대응되고 상기 제 1 검출 신호가 인에이블 상태일 때 디스에이블되는 제 1 조합 신호를 출력하는 제 1 조합부; 상기 제 2 오버 드라이빙 펄스와 상기 제 2 검출 신호를 논리 조합하여서, 상기 제 2 검출 신호가 인에이블 상태일 때 상기 제 2 오버 드라이빙 펄스에 대응되고 상기 제 2 검출 신호가 디스에이블 상태일 때 디스에이블되는 제 2 조합 신호를 출력하는 제 2 조합부; 및 상기 제 1 조합 신호와 상기 제 2 조합 신호를 논리 조합하여서, 상기 제 1 및 제 2 조합 신호 중 최소한 하나가 인에이블될 때 인에이블되는 상기 오버 드라이버 인에이블 신호를 출력하는 제 3 조합부;를 포함함이 바람직하다.
본 발명의 일면에 따른 비트라인 감지 증폭 방법은, 센스앰프 인에이블 신호의 인에이블 시점과 제 1 시점 사이에서 비트라인 쌍을 오버 드라이브 전압과 노멀 풀 다운 드라이브 전압으로 차동 증폭하는 제 1 오버 드라이빙 단계; 상기 제 1 시점과 컬럼 펄스의 인에이블 시점 사이에서 상기 비트라인 쌍을 노멀 풀 업 드라이브 전압과 상기 노멀 풀 다운 드라이브 전압으로 차동 증폭하는 제 1 노멀 드라이빙 단계; 상기 컬럼 펄스의 인에이블 시점과 제 2 시점 사이에서 상기 비트라인 쌍을 상기 오버 드라이브 전압과 상기 노멀 풀 다운 드라이브 전압으로 차동 증폭하는 제 2 오버 드라이빙 단계; 및 상기 제 2 시점과 프리차지 시점 사이에서 상기 비트라인 쌍을 노멀 풀 업 드라이브 전압과 상기 노멀 풀 다운 드라이브 전압으로 차동 증폭하는 제 2 노멀 드라이빙 단계;를 포함함을 특징으로 한다.
여기서, 상기 오버 드라이브 전압은 상기 노멀 풀 업 드라이브 전압보다 높은 레벨의 전압이고, 상기 노멀 풀 업 드라이브 전압은 상기 노멀 풀 다운 드라이브 전압보다 높은 레벨의 전압임이 바람직하며, 특히, 상기 오버 드라이브 전압은 전원 전압 또는 승압 전압이고, 상기 노멀 풀 업 드라이브 전압은 코어 전압이며, 상기 노멀 풀 다운 드라이브 전압은 접지 전압이 바람직하다.
그리고, 상기 센스앰프 인에이블 신호는 액티브 커맨드의 입력에 의해 인에이블되고 프리차지 커맨드의 입력에 의해 디스에이블되는 신호이고, 상기 컬럼 펄스는 상기 비트라인 쌍과 입출력 라인 쌍 간을 연결하기 위한 컬럼 선택 신호의 소스가 되는 펄스임이 바람직하다.
또한, 상기 컬럼 펄스의 인에이블 시점과 상기 제 2 시점 사이에서 상기 비트라인 쌍과 입출력 라인 쌍 간이 연결됨이 바람직하다.
상기 제 1 오버 드라이빙 단계에서, 상기 오버 드라이브 전압으로써 증폭되는 제 1 비트라인의 전위를 검출하여 상기 제 1 시점을 조절하는 오버 드라이빙 조절 단계가 더 포함됨이 바람직하다.
여기서, 상기 오버 드라이빙 조절 단계는 상기 제 1 비트라인의 전위가 기준 전압 레벨을 넘을 때를 상기 제 1 시점으로 설정함이 바람직하다.
상기 제 2 오버 드라이빙 단계에서, 상기 컬럼 펄스가 인에이블된 시점부터 상기 노멀 풀 업 드라이브 전압으로써 증폭되는 제 1 비트라인의 전위를 검출하여 상기 제 1 비트라인을 상기 오버 드라이브 전압으로 증폭하는 시점을 조절하는 오버 드라이빙 조절 단계가 더 포함됨이 바람직하다.
여기서, 상기 오버 드라이빙 조절 단계는 상기 제 1 비트라인의 전위가 기준 전압 레벨보다 낮을 때 상기 제 1 비트라인을 상기 오버 드라이브 전압으로써 증폭함이 바람직하다.
본 발명은 컬럼 선택시 오버 드라이브 동작을 통해 비트라인의 전위 하강을 방지할 수 있으므로, RCD_min 조건에서도 입출력 라인 쌍이 충분한 전위 차를 가질 수 있으며, 그에 따라, 입출력 센스앰프 또는 후속 동작에서의 불량을 방지할 수 있는 효과가 있다.
또한, 본 발명은 비트라인 센스앰프가 인에이블된 이후 최초 오버 드라이빙 시 비트라인의 전위를 감지하여 오버 드라이빙 구간을 적절히 제어할 수 있으므로, 오버 드라이빙 부족 또는 과도로 인한 불량을 방지할 수 있는 효과가 있다.
아울러, 본 발명은 컬럼 동작시 비트라인의 전위를 감지하여 오버 드라이빙 여부를 제어할 수 있으므로, 불필요한 오버 드라이빙으로 인한 전류 소모를 줄일 수 있는 효과가 있다.
본 발명은 컬럼 선택 동작시 비트라인 센스앰프를 오버 드라이브시켜 비트라인의 레벨 하강을 방지하는 반도체 메모리 장치 및 그의 비트라인 감지 증폭 방법을 개시한다. 특히, 본 발명은 상기 컬럼 선택 동작을 포함하는 오버 드라이브 동작시 비트라인의 전위를 감지하여 오버 드라이브 구간을 적절하게 제어할 수 있다.
구체적으로, 본 발명에 따른 반도체 메모리 장치는, 일 실시 예로서, 도 3에 도시된 바와 같이, 오버 드라이빙 제어부(30), 센스앰프 드라이버(35), 및 비트라인 센스앰프(37)를 포함한다.
오버 드라이빙 제어부(30)는 센스앰프 인에이블 신호 SAEN와 컬럼 커맨드에 의해 발생하는 컬럼 펄스 YSP에 응답하여 비트라인 센스앰프(37) 인에이블 시점과 컬럼 선택 시점을 각각 포함하는 인에이블 구간을 갖는 오버 드라이버 인에이블 신호 ODEN를 생성한다.
여기서, 센스앰프 인에이블 신호 SAEN는 액티브 커맨드의 입력에 의해 인에이블되고 프리차지 커맨드의 입력에 의해 디스에이블되는 신호로서, 액티브 커맨드 입력 이후 소정 시간 뒤에 인에이블되고 프리차지 커맨드 입력 이후 소정 시간 뒤에 디스에이블된다. 그리고, 컬럼 펄스 YSP는 비트라인 쌍(BL,BLB)과 입출력 라인 쌍 간을 연결하기 위한 컬럼 선택 신호의 소스가 되는 펄스로서, 소정 지연된 후 컬럼 어드레스와 조합되어 컬럼 선택 신호로 발생한다.
센스앰프 드라이버(35)는 풀 업 신호 SAP가 인에이블된 상태에서 오버 드라이버 인에이블 신호 ODEN의 상태에 따라 노멀 풀 업 드라이브 전압 VPU_N과 오버 드라이브 전압 VPU_O 중 어느 하나를 풀 업 노드 RTO로 제공하고, 풀 다운 신호 SAN에 응답하여 노멀 풀 다운 드라이브 전압 VPD을 풀 다운 노드 SB로 제공한다.
여기서, 오버 드라이브 전압 VPU_O은 노멀 풀 업 드라이브 전압 VPU_N보다 높은 레벨의 전압으로서, 노멀 풀 업 드라이브 전압 VPU_N이 코어 전압 VCORE인 경우 전원 전압 VDD 또는 승압 전압 VPP임이 바람직하다. 그리고, 노멀 풀 다운 드라이브 전압 VPD은 노멀 풀 업 드라이브 전압 VPU_N보다 낮은 레벨의 전압으로서, 접지 전압 VSS임이 바람직하다.
비트라인 센스앰프(37)는 풀 업 노드 RTO와 풀 다운 노드 SB로 제공된 전압으로써 비트라인 쌍(BL,BLB)의 전위차를 감지 증폭한다.
이러한 구성을 갖는 본 발명의 일 실시 예에 따른 반도체 메모리 장치에서, 오버 드라이빙 제어부(30)는 제 1 오버 드라이빙 펄스 발생부(31), 제 2 오버 드라이빙 펄스 발생부(32), 및 오버 드라이버 인에이블부(33)를 포함하는 구성을 갖는다.
제 1 오버 드라이빙 펄스 발생부(31)는 센스앰프 인에이블 신호 SAEN에 응답하여 비트라인 센스앰프(37) 인에이블 시점을 포함하는 인에이블 구간을 갖는 오버 드라이빙 펄스 ODP1를 발생한다.
제 2 오버 드라이빙 펄스 발생부(32)는 컬럼 펄스 YSP에 응답하여 컬럼 선택 시점을 포함하는 인에이블 구간을 갖는 오버 드라이빙 펄스 ODP2를 발생한다. 여기서, 오버 드라이빙 펄스 ODP2는 컬럼 선택 신호의 인에이블 구간을 포함하는 인에이블 구간을 가지며, 특히, 상기 컬럼 선택 신호보다 넓은 펄스 폭을 갖고 상기 컬럼 선택 신호를 감싸는 것이 바람직하다.
오버 드라이버 인에이블부는 오버 드라이빙 펄스 ODP1와 오버 드라이빙 펄스 ODP2를 논리 조합하여 오버 드라이버 인에이블 신호 ODEN로 출력하며, 특히, 오버 드라이빙 펄스 ODP1와 오버 드라이빙 펄스 ODP2 중 최소한 하나가 인에이블될 때 오버 드라이버 인에이블 신호 ODEN를 인에이블시켜 출력한다.
이와 같이 제 1 오버 드라이빙 펄스 발생부(31), 제 2 오버 드라이빙 펄스 발생부(32), 및 오버 드라이버 인에이블부(33)를 포함하는 오버 드라이빙 제어부(30)는 구체적으로, 도 4와 같은 회로로 구성될 수 있다.
도 4를 참조하면, 제 1 오버 드라이빙 펄스 발생부(31)는 센스앰프 인에이블 신호 SAEN를 지연 반전하는 지연 반전부(40)와, 센스앰프 인에이블 신호 SAEN와 지연 반전부(40)의 출력을 논리 조합하여 오버 드라이빙 펄스 ODP1로 출력하는 조합부(41)를 포함한다.
여기서, 지연 반전부(40)는 센스앰프 인에이블 신호 SAEN가 입력되는 입력단과 조합부(41) 사이에 직렬 연결되는 홀수개의 인버터들(INV1~INV5)을 포함하며, 조합부(41)는 센스앰프 인에이블 신호 SAEN와 지연 반전부(40)의 출력을 논리 연산하는 낸드 게이트(NA1)와, 낸드 게이트(NA1)의 출력을 반전하여 오버 드라이빙 펄스 ODP1로 출력하는 인버터(INV6)를 포함한다.
제 2 오버 드라이빙 펄스 발생부(32)는 컬럼 펄스 YSP를 지연하는 지연부(42)와, 컬럼 펄스 YSP와 지연부(42)의 출력을 논리 조합하여 오버 드라이빙 펄스 ODP2로 출력하는 조합부(43)를 포함한다. 여기서, 지연부(42)는 컬럼 펄스 YSP가 입력되는 입력단과 조합부(43) 사이에 직렬 연결되는 짝수개의 인버터들(INV7~INV10)을 포함한다.
그리고, 조합부(43)는 컬럼 펄스 YSP와 지연부(42)의 출력을 논리 연산하는 노아 게이트(NR1)와, 노아 게이트(NR1)의 출력을 반전하여 오버 드라이빙 펄스 ODP2로 출력하는 인버터(INV11)를 포함한다.
오버 드라이버 인에이블부(33)는 오버 드라이빙 펄스 ODP1와 오버 드라이빙 펄스 ODP2를 논리 연산하는 노아 게이트(NR2)와, 노아 게이트(NR2)의 출력을 반전하여 오버 드라이버 인에이블 신호 ODEN로 출력한다.
한편, 센스앰프 드라이버(35)와 비트라인 센스앰프(37)는 구체적으로 도 5와 같은 구조를 가질 수 있다.
도 5를 참조하면, 센스앰프 드라이버(35)는 오버 드라이버(50), 풀 업 드라이버(51), 풀 다운 드라이버(52), 및 프라차지부(53)를 포함한다.
오버 드라이버(50)는 오버 드라이버 인에이블 신호 ODEN에 응답하여 오버 드라이브 전압 VPU_O을 풀 업 드라이브 노드(PUDN)로 제공한다. 이러한 오버 드라이버(50)는 오버 드라이버 인에이블 신호 ODEN를 반전하는 인버터(INV13)와, 인버터(INV13)의 출력을 게이트로 입력받아 오버 드라이브 전압 VPU_O을 풀 업 드라이브 노드(PUDN)로 제공하는 PMOS 트랜지스터(P1)를 포함하여 구성될 수 있다. 여기서, 풀 업 드라이브 노드(PUDN)는 풀 업 드라이브 전압 VPU_N이 공급되는 노드이다.
풀 업 드라이버(51)는 풀 업 신호 SAP에 응답하여 풀 업 드라이브 노드(PUDN)로 공급된 전압을 풀 업 노드(RTO)로 제공하며, 풀 업 신호 SAP를 게이트로 입력받아 풀 업 드라이브 노드(PUDN)로 공급된 전압을 풀 업 노드(RTO)로 제공하는 NMOS 트랜지스터(N1)를 포함하여 구성될 수 있다.
풀 다운 드라이버(52)는 풀 다운 신호 SAN에 응답하여 풀 다운 드라이브 전압 VPD을 풀 다운 노드(SB)로 제공하며, 풀 다운 신호 SAN를 게이트로 입력받아 풀 다운 드라이브 전압 VPD을 풀 다운 노드(SB)로 제공하는 NMOS 트랜지스터(N2)를 포함하여 구성될 수 있다.
프리차지부(53)는 비트라인 이퀄라이즈 신호 BLEQ에 응답하여 풀 업 노드(RTO)와 풀 다운 노드(SB)를 비트라인 프라차지 전압 VBLP 레벨로 프리차지시킨 다. 이러한 프리차지부(53)는 비트라인 이퀄라이즈 신호 BLEQ를 게이트로 입력받아 비트라인 프라차지 전압 VBLP을 풀 업 노드(RTO)와 풀 다운 노드(SB)로 각각 제공하는 NMOS 트랜지스터들(N3,N4)과, 비트라인 이퀄라이즈 신호 BLEQ를 게이트로 입력받아 풀 업 노드(RTO)와 풀 다운 노드(SB) 간을 연결하는 NMOS 트랜지스터(N5)를 포함하여 구성될 수 있다.
그리고, 비트라인 센스앰프(37)는 풀 업 노드(RTO)와 풀 다운 노드(SB)로 공급되는 전압을 입력받고 비트라인 쌍(BL,BLB) 사이에 크로스 커플드 구조로 연결된 두 PMOS 트랜지스터(P2,P3)와 두 NMOS 트랜지스터(N6,N7)를 포함하여 구성될 수 있다.
이러한 구성을 갖는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 도 6을 참조하여 살펴보면 아래와 같다.
우선, 액티브 커맨드가 입력되면 워드라인이 인에이블되어 셀 데이터가 비트라인(BL)에 실리고, 이에 의해 비트라인 쌍(BL,BLB)의 차지 쉐어링이 발생한다.
그리고, 비트라인 쌍(BL,BLB)의 차지 쉐어링 이후 센스앰프 인에이블 신호 SAEN, 풀 업 신호 SAP, 및 풀 다운 신호 SAN가 인에이블되어 비트라인 센스앰프(37)가 비트라인 쌍(BL,BLB)의 전위차를 감지 증폭한다.
이때, 제 1 오버 드라이빙 펄스 발생부(31)는 센스앰프 인에이블 신호 SAEN를 입력받아 소정의 펄스 폭을 갖는 오버 드라이빙 펄스 ODP1를 발생하며, 오버 드라이빙 펄스 ODP1가 오버 드라이브 인에이블부(33)를 거쳐 오버 드라이버 인에이블 신호 ODEN로 출력된다.
그리고, 센스앰프 드라이버(35)는 오버 드라이브 인에이블부(33)에서 출력된 오버 드라이버 인에이블 신호 ODEN에 응답하여 오버 드라이브 전압 VPU_O을 비트라인 센스앰프(37)의 풀 업 노드(RTO)로 공급하며, 이에 따라, 비트라인 센스앰프(37)의 오버 드라이빙이 이루어진다.
즉, 센스앰프 인에이블 신호 SAEN가 인에이블되면, 제 1 오버 드라이빙 펄스 발생부(31)와 오버 드라이브 인에이블부(33)를 통하여 오버 드라이버 인에이블 신호 ODEN가 소정 시간 동안 인에이블된다.
그리고, 오버 드라이버 인에이블 신호 ODEN가 인에이블되는 동안 오버 드라이브 전압 VPU_O이 풀 업 드라이브 노드(PUDN)로 공급되며, 이에 따라 노멀 풀 업 드라이브 전압 VPU_N 레벨이 오버 드라이브 전압 VPU_O에 의해 상승한다.
이와 같이 레벨이 노멀 풀 업 드라이브 전압 VPU_N은 풀 업 신호 SAP가 인에이블되는 시점에 풀 업 노드(RTO)로 공급되고, 비트라인 센스앰프(37)의 풀 업 동작에 의해 비트라인(BL)의 레벨이 급격히 상승하게 된다.
그리고 나서, 오버 드라이버 인에이블 신호 ODEN가 디스에이블되면, 노멀 풀 업 드라이브 전압 VPU_N은 원래 레벨(예컨대, 코어 전압 VCORE 레벨)로 하강하고, 비트라인 쌍(BL,BLB)은 노멀 풀 업 드라이브 전압 VPU_N과 노멀 풀 다운 드라이브 전압 VPD 레벨로 증폭된다.
그 후, 리드 또는 라이트 커맨드에 의해 컬럼 펄스 YSP가 발생하고, 컬럼 펄스 YSP가 소정 지연된 후 컬럼 어드레스와 조합되어 컬럼 선택 신호 YI로 발생된다.
그리고, 컬럼 선택 신호 YI의 발생에 의해 비트라인 쌍(BL,BLB)과 로컬 입출력 라인 쌍(LIO,LIOB) 간이 연결되어 비트라인 쌍(BL,BLB)에 실린 데이터가 로컬 입출력 라인 쌍(LIO,LIOB)으로 전달된다.
이러한 컬럼 선택 신호 YI의 발생 전에 제 2 오버 드라이빙 펄스 발생부(32)는 컬럼 펄스 YSP를 입력받아 소정 펄스 폭을 갖는 오버 드라이빙 펄스 ODP2를 발생하고, 오버 드라이빙 펄스 ODP2가 오버 드라이브 인에이블부(33)를 거쳐 오버 드라이버 인에이블 신호 ODEN로 출력된다. 이때, 오버 드라이버 인에이블 신호 ODEN는 컬럼 선택 신호 YI보다 앞선 시점에 인에이블되고, 컬럼 선택 신호 YI보다 뒤에 디스에이블됨이 바람직하다.
오버 드라이버 인에이블 신호 ODEN에 의해 오버 드라이브 전압 VPU_O이 풀 업 드라이브 노드(PUDN)로 공급되며, 이에 따라 비트라인 센스앰프(37)의 오버 드라이빙이 이루어져 비트라인(BL)의 전위가 상승하게 된다.
그리고 나서, 컬럼 선택 신호 YI가 인에이블되면, 비트라인 쌍(BL,BLB)과 로컬 입출력 라인 쌍(LIO,LIOB) 간이 연결됨에 따라 비트라인(BL)의 전위 하강이 발생하나, 비트라인 센스앰프(37)의 오버 드라이빙으로 인하여 비트라인(BL) 전위가 급격하게 하강하지 않는다. 바람직하게는, 비트라인(BL)은 노멀 풀 업 드라이브 전압 VPU_N(예컨대, 코어 전압 VCORE) 레벨로 유지된다.
그에 따라, 로컬 입출력 라인 쌍(LIO,LIOB)이 충분한 전위차를 가져 입출력 센스앰프(60)가 안정적으로 로컬 입출력 라인 쌍(LIO,LIOB)의 전위차를 감지 증폭하여 글로벌 입출력 라인(GIO)으로 전달할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 컬럼 선택시 비트라인 센스앰프를 오버 드라이빙시켜 비트라인 쌍과 입출력 라인 쌍의 연결에 따른 비트라인의 전위 하강을 방지할 수 있다.
특히, 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 컬럼 선택 신호가 인에이블되기 전에 오버 드라이버 인에이블 신호를 인에이블시켜 비트라인의 전위를 충분히 상승시킨다.
따라서, 컬럼 선택 신호가 인에이블되더라도 비트라인의 전위가 급격히 하강하지 않고 거의 노멀 풀 업 드라이브 전압 레벨로 유지될 수 있으므로, RCD_min 조건에서도 입출력 라인 쌍이 충분한 전위 차를 가질 수 있다.
이로 인하여, 입출력 라인 쌍의 전위차를 감지 증폭하는 입출력 센스앰프의 센싱 동작이 정상적으로 이루어질 수 있으므로, 입출력 센스앰프 또는 후속 동작에서의 불량이 방지될 수 있는 효과가 있다.
본 발명에 따른 반도체 메모리 장치는 다른 실시 예로서, 도 7의 구조가 개시될 수 있다.
도 7을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 오버 드라이빙 제어부(70), 센스앰프 드라이버(35), 및 비트라인 센스앰프(37)를 포함하며, 오버 드라이빙 제어부(70)는 일 실시 예와 달리 오버 드라이버 인에이블 신호 ODEN의 인에이블 구간을 제어하는 기능을 추가로 갖는다.
구체적으로, 오버 드라이빙 제어부(70)는 제 1 오버 드라이빙 펄스 발생부(71), 제 2 오버 드라이빙 펄스 발생부(72), 레벨 검출부(73), 및 오버 드라이버 인에이블부(74)를 포함한다.
제 1 및 제 2 오버 드라이빙 펄스 발생부(71,72)는 본 발명의 일 실시 예의 제 1 및 제 2 오버 드라이빙 펄스 발생부(31,32)와 동일한 구성을 가지므로, 설명의 편의상 생략한다.
레벨 검출부(73)는 제어 신호 CTRL에 의해 턴 온이 제어되며, 풀 업 전압 VPU과 기준 전압 VREFI의 레벨을 비교하여 검출 신호 DET로 출력한다.
여기서, 제어 신호 CTRL는 비트라인 센스앰프 인에이블시, 컬럼 선택시, 또는 액티브 동작시 인에이블될 수 있으며, 제어 신호 CTRL로서 센스앰프 인에이블 신호 SAEN, 컬럼 펄스 YSP, 컬럼 선택 신호 YI, 오버 드라이빙 펄스들 ODP1,ODP2, 리드 스트로브 신호, 라이트 스트로브 신호, 또는 상기 신호들이 조합된 신호 등이 입력될 수 있다.
그리고, 풀 업 전압 VPU은 비트라인 센스앰프(37)의 풀 업 동작을 위해 공급되는 전압으로서, 비트라인 센스앰프(37)의 풀 업 노드(RTO)의 전위 또는 도 5의 풀 업 드라이브 노드(PUDN)의 전위 등일 수 있다.
아울러, 기준 전압 VREFI은 센스앰프 인에이블시 오버 드라이빙의 기준이 되는 전압 및/또는 컬럼 선택시 오버 드라이빙의 기준이 되는 전압 등일 수 있다.
오버 드라이버 인에이블부(74)는 오버 드라이빙 펄스들 ODP1,ODP2과 검출 신호 DET를 논리 조합하여 오버 드라이버 인에이블 신호 ODEN로 출력한다.
이러한 구성을 갖는 오버 드라이빙 제어부(70)는 센스앰프 인에이블 신호 SAEN에 의해 오버 드라이버 인에이블 신호 ODEN가 소정 시간 동안 인에이블될 때 풀 업 전압 VPU의 레벨을 검출하여 오버 드라이버 인에이블 신호 ODEN의 인에이블 구간을 제어할 수 있다.
또는, 오버 드라이빙 제어부(70)는 컬럼 펄스 YSP에 의해 오버 드라이버 인에이블 신호 ODEN가 소정 시간 동안 인에이블될 때 풀 업 전압 VPU의 레벨을 검출하여 오버 드라이버 인에이블 신호 ODEN의 인에이블 구간을 제어할 수 있다.
또는, 오버 드라이빙 제어부(70)는 센스앰프 인에이블 신호 SAEN와 컬럼 펄스 YSP에 의해 오버 드라이버 인에이블 신호 ODEN가 각각 소정 시간 동안 인에이블될 때 풀 업 전압 VPU의 레벨을 검출하여 오버 드라이버 인에이블 신호 ODEN의 인에이블 구간을 제어할 수 있다.
이들 중 대표적으로 컬럼 펄스 YSP에 의해 오버 드라이버 인에이블 신호 ODEN가 소정 시간 동안 인에이블될 때 오버 드라이버 인에이블 신호 ODEN의 인에이블을 제어하는 오버 드라이빙 제어부(70)의 구성을 도 8을 참조하여 살펴보기로 한다.
도 8을 참조하면, 레벨 검출부(73)는 풀 업 전압 VPU과 기준 전압 VREFI의 레벨을 비교하여서, 풀 업 전압 VPU이 기준 전압 VREFI보다 낮을 때 인에이블되는 검출 신호 DET를 출력한다. 이때, 기준 전압 VREFI은 노멀 풀 업 드라이브 전압 VPU_N 레벨에 대응됨이 바람직하다.
이러한 레벨 검출부(73)는 풀 업 전압 VPU의 레벨을 분배하는 분배부(80)와, 제어 신호 CTRL가 인에이블될 때 분배부(80)에 의해 분배된 전압과 기준 전압 VREFI의 레벨을 비교하는 비교부(81)를 포함하여 구성될 수 있다. 이 경우, 기준 전압 VREFI은 노멀 풀 업 드라이브 전압 VPU_N보다 낮은 레벨임이 바람직하다.
여기서, 분배부(80)는 풀 업 전압 VPU이 입력되는 단과 접지 전압 VSS단 사이에 직렬 연결되는 저항들(R1,R2)을 포함하여 구성될 수 있다.
그리고, 비교부(81)는 전원 전압 VDD을 공급받는 커런트 미러 구조의 두 PMOS 트랜지스터(P4,P5), 각 PMOS 트랜지스터(P4,P5)와 NMOS 트랜지스터(N10) 사이에 연결되고 게이트로 분배부(80)에서 분배된 전압과 기준 전압 VREFI을 각각 입력받는 두 NMOS 트랜지스터(N8,N9), 제어 신호 CTRL를 게이트로 입력받아 두 NMOS 트랜지스터(N8,N9)의 공통 소오스와 접지 전압 VSS단 간을 연결하는 NMOS 트랜지스터(N10), PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N8) 사이에 연결된 노드로부터 신호를 입력받아 이를 반전하는 인버터(INV14), 및 인버터(INV14)의 출력을 반전하여 검출 신호 DET로 출력하는 인버터(INV15)를 포함하여 구성될 수 있다.
오버 드라이버 인에이블부(74)는 오버 드라이빙 펄스들 ODP1,ODP2과 검출 신호 DET를 조합하여 오버 드라이버 인에이블 신호 ODEN로 출력하되, 검출 신호 DET로써 오버 드라이빙 펄스 ODP1에 대응되는 인에이블 구간 내에서 오버 드라이버 인에이블 신호 ODEN의 인에이블을 제어하여 출력한다.
이러한 오버 드라이버 인에이블부(74)는 오버 드라이빙 펄스 ODP2와 검출 신호 DET를 논리 조합하는 조합부(82)와, 오버 드라이빙 펄스 ODP1와 조합부(82)의 출력을 논리 조합하여 오버 드라이버 인에이블 신호 ODEN로 출력하는 조합부(83)를 포함하여 구성될 수 있다.
여기서, 조합부(82)는 검출 신호 DET가 인에이블 상태일 때 오버 드라이빙 펄스 ODP2를 그대로 출력하고, 검출 신호 DET가 디스에이블 상태일 때 오버 드라이빙 펄스 ODP2를 디스에이블시키는 구성을 가질 수 있다.
그 예로서, 조합부(82)는 오버 드라이빙 펄스 ODP2와 검출 신호 DET를 논리 연산하는 낸드 게이트(NA2)와, 낸드 게이트(NA2)의 출력을 반전하는 인버터(INV16)를 포함하여 구성될 수 있다.
그리고, 조합부(83)는 오버 드라이빙 펄스 ODP1와 조합부(82)의 출력 중 최소한 하나가 인에이블 상태일 때 오버 드라이버 제어 신호 ODEN를 인에이블시켜 출력하는 구성을 가질 수 있다.
그 예로서, 조합부(83)는 오버 드라이빙 펄스 ODP1와 조합부(82)의 출력을 논리 연산하는 노아 게이트(NR3)와, 노아 게이트(NR3)의 출력을 반전하는 인버터(INV17)를 포함하여 구성될 수 있다.
도 8의 오버 드라이빙 제어부(70)를 포함하는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 풀 업 전압 VPU과 기준 전압 VREFI의 레벨을 비교하여 컬럼 펄스 YSP가 발생한 이후 풀 업 전압 VPU이 기준 전압 VREFI 레벨보다 하강할 때 오버 드라이버 인에이블 신호 ODEN를 인에이블시킨다.
즉, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 비트라인(BL)의 전위를 결정하는 풀 업 전압 VPU의 레벨을 검출하여서, 풀 업 전압 VPU이 소정 레벨 이상 하강할 때 오버 드라이버 인에이블 신호 ODEN를 인에이블시켜 비트라인 센스앰프(37)가 오버 드라이브 동작하도록 제어한다.
그에 따라, 컬럼 선택 신호 YI가 인에이블되어 비트라인(BL)의 전위가 하강 하는 경우, 오버 드라이버 인에이블 신호 ODEN가 인에이블되어 노멀 풀 업 드라이브 전압 VPU_N보다 높은 레벨의 오버 드라이브 전압 VPU_O이 비트라인 센스앰프(37)의 풀 업 노드(RTO)로 공급되므로, 비트라인(BL)의 전위가 일정 레벨 이상으로 하강하지 않는다.
이와 같이, 도 8의 오버 드라이빙 제어부(70)를 포함하는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 컬럼 선택시 센스앰프 드라이버(35)의 풀 업 드라이브 노드(PUDN) 또는 비트라인 센스앰프(37)의 풀 업 노드(RTO)의 전위에 대응되는 풀 업 전압 VPU이 소정 레벨 이상 하강할 때만 오버 드라이브 동작하도록 제어한다.
따라서, 컬럼 선택 신호 YI가 인에이블되어 비트라인 쌍과 로컬 입출력 쌍이 연결될 때 비트라인의 전위가 불량을 초래할 정도로 크게 하강하지 않는 경우 오버 드라이버 인에이블 신호 ODEN가 디스에이블 상태로 제어되어 불필요하게 오버 드라이브하지 않으므로, 불필요한 전류 소모가 줄어들 수 있는 효과가 있다.
아울러, 풀 업 전압 VPU의 레벨을 검출하는 레벨 검출부(73)는 제어 신호 CTRL의 제어를 받아 동작하므로, 제어 신호 CTRL로서 컬럼 선택 신호 YI의 인에이블 구간을 포함하는 소정 신호를 사용하면 레벨 검출부(73)에 의한 전류 소모도 최소한으로 줄일 수 있다.
한편, 오버 드라이빙 제어부(70)의 다른 예로서, 센스앰프 인에이블 신호 SAEN에 의해 오버 드라이버 인에이블 신호 ODEN가 소정 시간 동안 인에이블될 때 풀 업 전압 VPU의 레벨을 검출하여 오버 드라이버 인에이블 신호 ODEN의 인에이블 구간을 제어하는 구성이 개시될 수 있다.
구체적으로, 레벨 검출부(73)는 풀 업 전압 VPU과 기준 전압 VREFI의 레벨을 비교하여서, 풀 업 전압 VPU이 기준 전압 VREFI보다 높을 때 인에이블되는 검출 신호 DET를 출력한다. 이때, 기준 전압 VREFI은 노멀 풀 업 드라이브 전압 VPU_N과 오버 드라이브 전압 VPU_O 사이의 레벨을 갖는 것이 바람직하다.
그리고, 오버 드라이버 인에이블부(74)는 오버 드라이버 인에이블 신호 ODEN를 출력하되, 검출 신호 DET로써 센스앰프 인에이블 신호 SAEN가 인에이블된 시점부터 소정 시간 동안 풀 업 전압 VPU이 기준 전압 VREFI 레벨을 넘지 않도록 오버 드라이버 인에이블 신호 ODEN의 인에이블을 제어하여 출력한다.
이러한 오버 드라이버 인에이블부(74)는 오버 드라이빙 펄스 ODP1와 검출 신호 DET를 논리 조합하여서, 검출 신호 DET가 인에이블 상태일 때 디스에이블되고 검출 신호 DET가 디스에이블 상태일 때 오버 드라이빙 펄스 ODP1에 대응되는 조합 신호를 출력하는 제 1 조합부와, 상기 조합 신호와 오버 드라이빙 펄스 ODP2를 논리 조합하여서, 상기 조합 신호와 오버 드라이빙 펄스 ODP2 중 최소한 하나가 인에이블될 때 인에이블되는 오버 드라이버 인에이블 신호 ODEN를 출력하는 제 2 조합부를 포함하여 구성될 수 있다.
이와 같은 구성을 갖는 오버 드라이빙 제어부(70)는 비트라인 센스앰프의 최초 오버드라이빙 시, 즉, 센스앰프 인에이블 신호 SAEN가 인에이블된 시점부터 오버 드라이빙 구간 동안 풀 업 전압 VPU의 레벨을 검출하여 오버 드라이버 인에이블 신호 ODEN의 인에이블을 제어한다.
이때, 풀 업 전압 VPU이 소정 레벨(기준 전압 VREFI 레벨) 이상으로 상승하면, 오버 드라이버 인에이블 신호 ODEN를 디스에이블시킨다.
즉, 과도한 오버 드라이빙으로 인하여 풀 업 전압 VPU이 급격히 상승하는 경우 풀 업 전압 VPU이 소정 레벨 이상을 넘을 때 오버 드라이버 인에이블 신호 ODEN가 디스에이블되어 오버 드라이빙이 중단된다.
따라서, 비트라인 센스앰프의 노멀 드라이브 동작시 풀 업 전압 VPU이 정상 레벨로 유지될 수 있으므로, 이후의 프리차지 동작시 불량이 발생하지 않는 효과가 있다.
또한, 오버 드라이빙이 부족하여 풀 업 전압 VPU이 천천히 상승하는 경우 풀 업 전압 VPU이 소정 레벨로 도달할 때까지 오버 드라이버 인에이블 신호 ODEN가 인에이블 상태로 유지된다.
따라서, 비트라인 센스앰프의 오버 드라이빙이 충분히 이루어질 수 있으므로, tRCD 특성이 향상될 수 있는 효과가 있다.
오버 드라이빙 제어부(70)의 또 다른 예로서, 센스앰프 인에이블 신호 SAEN와 컬럼 펄스 YSP에 의해 오버 드라이버 인에이블 신호 ODEN가 각각 소정 시간 동안 인에이블될 때 풀 업 전압 VPU의 레벨을 검출하여 오버 드라이버 인에이블 신호 ODEN의 인에이블 구간을 제어하는 구성이 개시될 수 있다.
구체적으로, 레벨 검출부(73)는 풀 업 전압 VPU과 기준 전압 VREFI1의 레벨을 비교하여서, 풀 업 전압 VPU이 기준 전압 VREFI1보다 높을 때 인에이블되는 검출 신호 DET1를 출력하는 제 1 검출부와, 풀 업 전압 VPU과 기준 전압 VREFI2의 레 벨을 비교하여서, 풀 업 전압 VPU이 기준 전압 VREFI2보다 높을 때 인에이블되는 검출 신호 DET2를 출력하는 제 1 검출부를 포함하여 구성된다. 이때, 기준 전압 VREFI1은 노멀 풀 업 드라이브 전압 VPU_N과 오버 드라이브 전압 VPU_O 사이의 레벨을 갖고, 기준 전압 VREFI2은 노멀 풀 업 드라이브 전압 VPU_N 레벨보다 낮음이 바람직하다.
그리고, 오버 드라이버 인에이블부(74)는 오버 드라이버 인에이블 신호 ODEN를 출력하되, 검출 신호 DET1로써 센스앰프 인에이블 신호 SAEN가 인에이블된 시점부터 소정 시간 동안 풀 업 전압 VPU이 기준 전압 VREFI1 레벨을 넘지 않도록 오버 드라이버 인에이블 신호 ODEN의 인에이블을 제어하고, 검출 신호 DET2로써 컬럼 펄스 YSP가 인에이블된 시점부터 소정 시간 동안 풀 업 전압 VPU이 기준 전압 VREFI2 레벨 이하로 떨어지지 않도록 오버 드라이버 인에이블 신호 ODEN의 인에이블을 제어한다.
이러한 오버 드라이버 인에이블부(74)는 오버 드라이빙 펄스 ODP1와 검출 신호 DET1를 논리 조합하여서, 검출 신호 DET1가 디스에이블 상태일 때 오버 드라이빙 펄스 ODP1에 대응되고 검출 신호 DET1가 인에이블 상태일 때 디스에이블되는 제 1 조합 신호를 출력하는 제 1 조합부, 오버 드라이빙 펄스 ODP2와 검출 신호 DET2를 논리 조합하여서, 검출 신호 DET2가 인에이블 상태일 때 오버 드라이빙 펄스 ODP2에 대응되고 검출 신호 DET2가 디스에이블 상태일 때 디스에이블되는 제 2 조합 신호를 출력하는 제 2 조합부, 및 상기 제 1 조합 신호와 상기 제 2 조합 신호를 논리 조합하여서, 상기 제 1 및 제 2 조합 신호 중 최소한 하나가 인에이블될 때 인에이블되는 오버 드라이버 인에이블 신호 ODEN를 출력하는 제 3 조합부를 포함하여 구성될 수 있다.
이와 같은 구성을 갖는 오버 드라이빙 제어부(70)는 앞선 다른 실시 예로 인한 효과를 모두 포함할 수 있는 장점이 있다.
도 1은 종래의 오버 드라이브 동작을 설명하기 위한 파형도.
도 2는 도 1의 오버 드라이버 제어 신호 ODEN를 발생하는 회로를 나타내는 회로도.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블럭도.
도 4는 도 3의 오버 드라이빙 제어부(30)의 상세 구성을 나타내는 회로도.
도 5는 도 3의 센스앰프 드라이버(35)와 비트라인 센스앰프(37)의 상세 구성을 나타내는 회로도.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 오버 드라이브 동작을 설명하기 위한 파형도.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 나타내는 블럭도.
도 8은 도 7의 오버 드라이빙 제어부(70)의 상세 구성의 일 예를 나타내는 회로 블럭도.

Claims (33)

  1. 비트라인 센스앰프 인에이블 시점과 컬럼 선택 시점을 각각 포함하는 인에이블 구간을 갖는 오버 드라이버 인에이블 신호를 생성하기 위해 센스앰프 인에이블 신호에 응답하여 제 1 인에이블 구간을 갖는 제 1 오버 드라이빙 펄스를 발생하는 제 1 오버 드라이빙 펄스 발생부, 컬럼 펄스에 응답하여 제 2 인에이블 구간을 갖는 제 2 오버 드라이빙 펄스를 발생하는 제 2 오버 드라이빙 펄스 발생부 및 상기 제 1 및 제 2 오버 드라이빙 펄스를 논리 조합하여 상기 오버 드라이버 인에이블 신호를 생성하는 오버 드라이브 인에이블부를 포함하는 오버 드라이빙 제어부; 및
    상기 오버 드라이버 인에이블 신호에 응답하여 노멀 풀 업 드라이브 전압보다 높은 레벨의 오버 드라이브 전압을 비트라인 센스앰프의 풀 업 노드로 제공하는 오버 드라이버;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 오버 드라이빙 제어부는 액티브 커맨드의 입력에 의해 인에이블되고 프리차지 커맨드의 입력에 의해 디스에이블되는 상기 센스앰프 인에이블 신호와, 비트라인과 입출력 라인 간을 연결하기 위한 컬럼 선택 신호의 소스가 되는 상기 컬럼 펄스에 응답하여 상기 오버 드라이버 인에이블 신호를 생성하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 오버 드라이빙 제어부는 상기 비트라인 센스앰프 인에이블 시점을 포함하는 상기 제 1 인에이블 구간과 상기 컬럼 선택 시점을 포함하는 상기 제 2 인에이블 구간을 갖는 상기 오버 드라이버 인에이블 신호를 생성하며, 상기 제 1 및 제 2 인에이블 구간은 서로 분리되는 반도체 메모리 장치.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 제 2 오버 드라이빙 펄스 발생부는 상기 컬럼 펄스에 의해 발생하는 컬럼 선택 신호의 인에이블 구간을 포함하는 상기 제 2 인에이블 구간을 갖는 상기 제 2 오버드라이빙 펄스를 발생하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 오버 드라이버 인에이블부는 상기 제 1 및 제 2 오버 드라이빙 펄스 중 최소한 하나가 인에이블 상태일 때 인에이블되는 상기 오버 드라이버 인에이블 신호를 생성하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 오버 드라이빙 제어부는,
    상기 오버 드라이브 전압과 기준 전압을 비교하여 검출 신호로 출력하는 레벨 검출부; 및
    상기 검출 신호와 상기 제 2 오버 드라이빙 펄스를 논리 조합하여 상기 오버 드라이버 인에이블부로 제공하는 조합부;를 더 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 레벨 검출부는 상기 오버 드라이브 전압이 상기 기준 전압 레벨보다 낮을 때 상기 검출 신호를 인에이블시켜 출력하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 조합부는 상기 검출 신호가 디스에이블 상태일 때 상기 제 2 오버 드라이빙 펄스를 디스에이블시키고, 상기 검출 신호가 인에이블 상태일 때 상기 제 2 오버 드라이빙 펄스를 인에이블시켜 상기 오버 드라이버 인에이블부로 제공하는 반도체 메모리 장치.
  10. 노멀 풀 업 드라이브 전압과 노멀 풀 다운 드라이브 전압을 풀 업 노드와 풀 다운 노드로 각각 제공하며, 오버 드라이버 인에이블 신호의 상태에 따라 상기 노멀 풀 업 드라이브 전압보다 높은 레벨의 오버 드라이브 전압을 상기 풀 업 노드로 선택적으로 제공하는 센스앰프 드라이버;
    상기 풀 업 노드와 상기 풀 다운 노드로 공급되는 전압으로써 비트라인 쌍의 전위차를 감지 증폭하는 비트라인 센스앰프; 및
    컬럼 선택시 상기 풀 업 노드의 전위를 검출하여, 상기 풀 업 노드의 전위가 소정 전압 레벨보다 높으면 상기 오버 드라이버 인에이블 신호를 디스에이블 시키고, 상기 풀 업 노드의 전위가 상기 소정 전압 레벨보다 낮으면 상기 오버 드라이버 인에이블 신호를 인에이블 시키는 오버 드라이빙 제어부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 오버 드라이빙 제어부는,
    컬럼 커맨드에 의해 발생하는 컬럼 펄스를 이용하여 오버 드라이빙 펄스를 발생하는 오버 드라이빙 펄스 발생부;
    상기 풀 업 노드의 전위와 기준 전압의 레벨을 비교하여 검출 신호로 출력하는 레벨 검출부; 및
    상기 오버 드라이빙 펄스와 상기 검출 신호를 논리 조합하여 상기 오버 드라이버 인에이블 신호를 생성하는 오버 드라이버 인에이블부;를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 오버 드라이빙 펄스 발생부는 상기 컬럼 펄스에 의해 발생하는 컬럼 선 택 신호의 인에이블 구간을 포함하는 오버 드라이빙 펄스를 발생하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 레벨 검출부는 상기 리드 또는 라이트 동작시 발생하는 스트로브 신호에 응답하여 상기 풀 업 노드의 전위와 기준 전압의 레벨을 비교하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 레벨 검출부는 상기 풀 업 노드의 전위가 상기 기준 전압 레벨보다 낮을 때 상기 검출 신호를 인에이블시켜 출력하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 오버 드라이버 인에이블부는 상기 검출 신호가 디스에이블 상태일 때 상기 오버 드라이버 인에이블 신호를 디스에이블시키고, 상기 검출 신호가 인에이블 상태일 때 상기 오버 드라이버 인에이블 신호를 인에이블시켜 출력하는 반도체 메모리 장치.
  16. 센스앰프 인에이블 신호에 응답하여 비트라인 센스앰프 인에이블 시점을 포함하는 제 1 인에이블 구간을 갖는 제 1 오버 드라이빙 펄스를 발생하는 제 1 오버 드라이빙 펄스 발생부;
    컬럼 커맨드에 의해 발생하는 컬럼 펄스에 응답하여 컬럼 선택 시점을 포함하는 제 2 인에이블 구간을 갖는 제 2 오버 드라이빙 펄스를 발생하는 제 2 오버 드라이빙 펄스 발생부;
    비트라인 센스앰프의 풀 업 노드의 전위와 기준 전압의 레벨을 비교하여 검출 신호로 출력하는 레벨 검출부;
    상기 제 1 및 제 2 오버 드라이빙 펄스와 상기 검출 신호를 논리 조합하여 상기 오버 드라이버 인에이블 신호를 생성하는 오버 드라이버 인에이블부; 및
    상기 오버 드라이버 인에이블 신호에 응답하여 정상 풀 업 드라이브 전압보다 높은 레벨의 오버 드라이브 전압을 상기 비트라인 센스앰프의 풀 업 노드로 제공하는 오버 드라이버;를 포함함을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 센스앰프 인에이블 신호는 액티브 커맨드의 입력에 의해 인에이블되고 프리차지 커맨드의 입력에 의해 디스에이블되는 신호이며, 상기 컬럼 펄스는 비트라인과 입출력 라인 간을 연결하기 위한 컬럼 선택 신호의 소스가 되는 펄스인 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 2 오버 드라이빙 펄스 발생부는 상기 컬럼 선택 신호의 인에이블 구 간을 포함하는 상기 제 2 인에이블 구간을 갖는 상기 제 2 오버 드라이빙 펄스를 발생하는 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 레벨 검출부는 상기 오버 드라이브 전압의 레벨이 상기 기준 전압 레벨보다 높을 때 상기 검출 신호를 인에이블시켜 출력하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 오버 드라이버 인에이블부는,
    상기 제 1 오버 드라이빙 펄스와 상기 검출 신호를 논리 조합하여서, 상기 검출 신호가 디스에이블 상태일 때 상기 제 1 오버 드라이빙 펄스에 대응되고 상기 검출 신호가 인에이블 상태일 때 디스에이블되는 조합 신호를 출력하는 제 1 조합부; 및
    상기 조합 신호와 상기 제 2 오버 드라이빙 펄스 신호를 논리 조합하여서, 상기 조합 신호와 상기 제 2 오버 드라이빙 펄스 신호 중 최소한 하나가 인에이블될 때 인에이블되는 상기 오버 드라이버 인에이블 신호를 출력하는 제 2 조합부;를 포함하는 반도체 메모리 장치.
  21. 제 16 항에 있어서,
    상기 레벨 검출부는 상기 오버 드라이브 전압의 레벨이 상기 기준 전압 레벨 보다 낮을 때 상기 검출 신호를 인에이블시켜 출력하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 오버 드라이버 인에이블부는,
    상기 제 2 오버 드라이빙 펄스와 상기 검출 신호를 논리 조합하여서, 상기 검출 신호가 인에이블 상태일 때 상기 제 2 오버 드라이빙 펄스에 대응되고 상기 검출 신호가 디스에이블 상태일 때 디스에이블되는 조합 신호를 출력하는 제 1 조합부; 및
    상기 조합 신호와 상기 제 1 오버 드라이빙 펄스 신호를 논리 조합하여서, 상기 조합 신호와 상기 제 1 오버 드라이빙 펄스 신호 중 최소한 하나가 인에이블될 때 인에이블되는 상기 오버 드라이버 인에이블 신호를 출력하는 제 2 조합부;를 포함하는 반도체 메모리 장치.
  23. 제 16 항에 있어서,
    상기 레벨 검출부는,
    상기 오버 드라이브 전압과 제 1 기준 전압의 레벨을 비교하여서, 상기 오버 드라이브 전압의 레벨이 제 1 기준 전압 레벨보다 높을 때 제 1 검출 신호를 인에이블시켜 출력하는 제 1 검출부; 및
    상기 오버 드라이브 전압과 제 2 기준 전압의 레벨을 비교하여서, 상기 오버 드라이브 전압의 레벨이 제 2 기준 전압 레벨보다 낮을 때 제 2 검출 신호를 인에 이블시켜 출력하는 제 2 검출부;를 포함하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 오버 드라이버 인에이블부는,
    상기 제 1 오버 드라이빙 펄스와 상기 제 1 검출 신호를 논리 조합하여서, 상기 제 1 검출 신호가 디스에이블 상태일 때 상기 제 1 오버 드라이빙 펄스에 대응되고 상기 제 1 검출 신호가 인에이블 상태일 때 디스에이블되는 제 1 조합 신호를 출력하는 제 1 조합부;
    상기 제 2 오버 드라이빙 펄스와 상기 제 2 검출 신호를 논리 조합하여서, 상기 제 2 검출 신호가 인에이블 상태일 때 상기 제 2 오버 드라이빙 펄스에 대응되고 상기 제 2 검출 신호가 디스에이블 상태일 때 디스에이블되는 제 2 조합 신호를 출력하는 제 2 조합부; 및
    상기 제 1 조합 신호와 상기 제 2 조합 신호를 논리 조합하여서, 상기 제 1 및 제 2 조합 신호 중 최소한 하나가 인에이블될 때 인에이블되는 상기 오버 드라이버 인에이블 신호를 출력하는 제 3 조합부;를 포함하는 반도체 메모리 장치.
  25. 센스앰프 인에이블 신호의 인에이블 시점과 제 1 시점 사이에서 비트라인 쌍을 오버 드라이브 전압과 노멀 풀 다운 드라이브 전압으로 차동 증폭하는 제 1 오버 드라이빙 단계;
    상기 제 1 시점과 컬럼 펄스의 인에이블 시점 사이에서 상기 비트라인 쌍을 노멀 풀 업 드라이브 전압과 상기 노멀 풀 다운 드라이브 전압으로 차동 증폭하는 제 1 노멀 드라이빙 단계;
    상기 컬럼 펄스의 인에이블 시점과 제 2 시점 사이에서 상기 비트라인 쌍을 상기 오버 드라이브 전압과 상기 노멀 풀 다운 드라이브 전압으로 차동 증폭하는 제 2 오버 드라이빙 단계; 및
    상기 제 2 시점과 프리차지 시점 사이에서 상기 비트라인 쌍을 노멀 풀 업 드라이브 전압과 상기 노멀 풀 다운 드라이브 전압으로 차동 증폭하는 제 2 노멀 드라이빙 단계;를 포함함을 특징으로 하는 비트라인 감지 증폭 방법.
  26. 제 25 항에 있어서,
    상기 오버 드라이브 전압은 상기 노멀 풀 업 드라이브 전압보다 높은 레벨의 전압이고, 상기 노멀 풀 업 드라이브 전압은 상기 노멀 풀 다운 드라이브 전압보다 높은 레벨의 전압인 비트라인 감지 증폭 방법.
  27. 제 26 항에 있어서,
    상기 오버 드라이브 전압은 전원 전압 또는 승압 전압이고, 상기 노멀 풀 업 드라이브 전압은 코어 전압이며, 상기 노멀 풀 다운 드라이브 전압은 접지 전압인 비트라인 감지 증폭 방법.
  28. 제 25 항에 있어서,
    상기 센스앰프 인에이블 신호는 액티브 커맨드의 입력에 의해 인에이블되고 프리차지 커맨드의 입력에 의해 디스에이블되는 신호이고, 상기 컬럼 펄스는 상기 비트라인 쌍과 입출력 라인 쌍 간을 연결하기 위한 컬럼 선택 신호의 소스가 되는 펄스인 비트라인 감지 증폭 방법.
  29. 제 25 항에 있어서,
    상기 컬럼 펄스의 인에이블 시점과 상기 제 2 시점 사이에서 상기 비트라인 쌍과 입출력 라인 쌍 간이 연결되는 비트라인 감지 증폭 방법.
  30. 제 25 항에 있어서,
    상기 제 1 오버 드라이빙 단계에서, 상기 오버 드라이브 전압으로써 증폭되는 제 1 비트라인의 전위를 검출하여 상기 제 1 시점을 조절하는 오버 드라이빙 조절 단계가 더 포함되는 비트라인 감지 증폭 방법.
  31. 제 30 항에 있어서,
    상기 오버 드라이빙 조절 단계는 상기 제 1 비트라인의 전위가 기준 전압 레벨을 넘을 때를 상기 제 1 시점으로 설정하는 비트라인 감지 증폭 방법.
  32. 제 25 항에 있어서,
    상기 제 2 오버 드라이빙 단계에서, 상기 컬럼 펄스가 인에이블된 시점부터 상기 노멀 풀 업 드라이브 전압으로써 증폭되는 제 1 비트라인의 전위를 검출하여 상기 제 1 비트라인을 상기 오버 드라이브 전압으로 증폭하는 시점을 조절하는 오버 드라이빙 조절 단계가 더 포함되는 비트라인 감지 증폭 방법.
  33. 제 32 항에 있어서,
    상기 오버 드라이빙 조절 단계는 상기 제 1 비트라인의 전위가 기준 전압 레벨보다 낮을 때 상기 제 1 비트라인을 상기 오버 드라이브 전압으로써 증폭하는 비트라인 감지 증폭 방법.
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