TW201539718A - 積體電路佈局及半導體裝置 - Google Patents

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Abstract

提供一植入鰭式場效電晶體靜態隨機存取記憶體(SRAM)的及形成方法。植入鰭式場效電晶體SRAM結構具有一SRAM胞陣列。SRAM胞在一第一方向上具有一第一間距，並在一第二方向上具有一第二間距，第二方向垂直第一方向。第一及第二間距用以調整鰭式主動線與具有複數週邊邏輯電路的SRAM胞的閘極特徵。SRAM結構的佈局包括三層，其中第一層定義用以形成鰭式的心軸圖案，第二層定義一第一切除圖案，用以移除虛擬鰭式，以及第三層定義一第二切除圖案，用以縮短鰭式尾端。這三層佈局共同定義SRAM結構的鰭式主動線。

Description

鰭式場效電晶體靜態隨機存取記憶體的結構及方法
半導體積體電路工業經歷了快速成長。在積體電路成長的期間，當幾何尺寸(如利用製程創造出最小的元件(或線))減少時，便增加了功能密度(如每一晶片區域的內部連接裝置的數量)。如此的縮小處理一般的好處是，增加生產效率並降低相關的成本。如此的縮小處理也增加了處理與製造積體電路的複雜度，並且為了實現這些發展，需要在積體電路的製造中進行相同的發展。
舉例而言，邏輯電路與植入的靜態隨機存取記憶體(SRAM)胞經常會被整合在半導體裝置中，用以增加功能密度。在工業中，如此的應用範圍包括科學的次系統、汽車電子、手機、數位相機、微處理器…等等。為了符合較高的SRAM密度要求，簡單地縮小半導體的特徵尺寸是不夠的。舉例而言，在製造較小尺寸的半導體時，具有平坦電晶體的傳統SRAM胞結構的效能會被降低並且具有較大的漏電流。為了解決問題，有一技術係使用三維電晶體，其具有一鰭式或多鰭式結構(如鰭式場效電晶體)。舉例而言，鰭式場效電晶體可用以控制金屬氧化半導體場效電晶體(MOSFETs)的短通道效應。為了達到理想的短通道控制以及降低區域，希望盡可能地薄化鰭式結構。為了薄化鰭式結構，一技術係利用間隙微影。舉例而言， 間隙會被形成在心軸圖案的側壁。在形成鰭式結構時，當心軸圖案被移除後，間隙就會成為一蝕刻遮罩，用以蝕刻一矽基底。心軸圖案與間隙的尺寸控制鰭式結構的寬度與間距。在植入式鰭式場效電晶體SRAM中，嚴格控制心軸圖案與間隙的重要尺寸(CD)的均勻化是一項挑戰。
參考以下附圖可以更好地理解有關本揭露各環節的詳細描述內容。值得注意的是，依據本領域的標準實施辦法，各種特徵並未依比例繪出。事實上，為了能清楚討論，各種特徵的尺寸可被任意放大或是縮小。
第1圖係為根據本揭露的許多觀點的一具有植入式SRAM胞的積體電路的簡單方塊圖。
第2圖顯示根據本揭露的許多觀點的具有週邊邏輯電路的植入式SRAM胞。
第3圖顯示第2圖的週邊邏輯電路的部份元件的一可能實施例。
第4A與4B圖顯示根據一實施例的六電晶體單埠SRAM胞的示意圖。
第5-7圖顯示第4A圖所示的六電晶體單埠SRAM胞的部分佈局的不同實施例。
第8圖顯示雙埠SRAM胞的一可能示意圖。
第9圖顯示第8圖所示的雙埠SRAM胞的部分佈局的不同實施例。
第10A與10B圖顯示根據本揭露的許多觀點的植入 SRAM設計的金屬走線示意圖。
第11圖係為根據本揭露的許多觀點的具有植入SRAM胞的積體電路的簡單方塊圖。
第12A圖顯示根據本揭露的許多觀點的四SRAM胞的鰭式主動線的佈局示意圖。
第12B圖顯示第12A圖所示的鰭式主動線佈局的三層切分一可能示意圖。
第12C圖顯示第12A圖所示的四SRAM胞的鰭式主動線所部分重疊的閘極特徵的一可能示意圖。
第13圖顯示根據本揭露的許多觀點的形成具有植入SRAM胞的積體電路的方法示意圖。
第14-20B圖顯示利用第13圖所示的方法所形成的植入SRAM胞的上視及剖面示意圖。
第21圖顯示根據本揭露的許多觀點的形成具有植入SRAM胞的積體電路的方法示意圖。
第22A-24C圖顯示利用第21圖所示方法所形成的植入SRAM胞的上視及剖面圖。
第25A圖顯示根據本揭露的許多觀點的四SRAM胞的鰭式主動線的佈局示意圖。
第25B圖顯示第25A所示的鰭式主動線局的三層切分示意圖。
第25C圖顯示部分重疊第25A圖所示的四SRSM胞的鰭式主動線的閘極特徵示意圖。
本揭露提供各種不同實施例或是範例以實現主題的不同特徵。以下所描述特定實施例是為了簡化本揭露，但本揭露並不限定於此。例如，構成一第一特徵在一第二特徵的上方或之中的描述，可能包括該第一和第二特徵形成為直接接觸之一實施例，亦可能包括有一額外的特徵形成在該第一和第二特徵之間並使該第一和第二特徵可能不會直接接觸之一實施例。此外，本揭露可能在各實施例中重複使用參考數字和/或名詞。上述重複之觀點在於簡單和清楚起見而非指示所討論之各種實施例和/或配置之間之一關係。
此外，複數相對性術語，例如「在...之上」、「以下」、「低於」、「在...之上」、「上方」等等，被使用於此係為了方便說明以描述說明圖示中一元件或特徵與另一元件或特徵之間關係。該等相對性術語旨在涵蓋裝置在使用中的不同方向或是圖示中操作在與描述額外的方向。該裝置可能有其他的定位(例如旋轉90度或其他方向)且本揭露所使用相對性術語同樣可對應解釋。
第1圖顯示一具有SRAM巨集102的半導體裝置100。半導體裝置可為，如一微處理器、一特定應用積體電路、一可規劃邏輯閘陣列、或是一數位信號處理器。半導體裝置100的切確功能並非限制如上。
第2圖係為根據本揭露的SRAM巨集102的部分詳細示意圖。請參考第2圖，SRAM巨集102包括複數SRAM胞202以及複數週邊邏輯電路210。在週邊邏輯電路210執行許多邏輯功能時，如寫入及/或讀取位址解碼、字元/位元選擇、資料驅 動、記憶體自我測試…等，每一SRAM胞202儲存一記憶體位元。邏輯電路210具有複數鰭式場效電晶體。每一鰭式場效電晶體具有閘極特徵218以及鰭式主動線212。雖然沒有顯示，但每一SRAM胞202也具有複數鰭式場效電晶體，每一鰭式場效電晶體。具有閘極特徵以及鰭式主動線。另外，雖然第2圖僅顯示16個SRAM胞202，但在半導體裝置100中的SRAM巨集102可能包括更多數量的SRAM胞202。舉例而言，SRAM巨集102可能具有數千或數百萬個SRAM胞202。
如第2圖所示，SRAM胞202重疊複數P型井區或P型摻雜區(如n型鰭式場效電晶體或N鰭式場效電晶體)以及複數N型井區或N型摻雜區(如p型鰭式場效電晶體或P鰭式場效電晶體)，其中P型井區域N型井區係為長方形半導體區，交替地往X方向設置。將會如同後面所示，每一SRAM胞202具有複數N鰭式場效電晶體以及複數P鰭式場效電晶體。另外，SRAM胞202與緊鄰的SRAM胞之間係以陣列方式排列。每一SRAM胞202佔用SRAM巨集102的一長方形區域，其中長方形區域在X方向具有第一尺寸204以及在Y方向具有一第二尺寸206，Y方向垂直X方向。在下面的敍述中，第一尺寸204稱為SRAM胞202的X間距，並且第二尺寸206稱為SRAM胞202的Y間距。
另外，每一SRAM胞202被配置在四個方向之其中一方向。如第2圖所示，群組203包括2X2矩陣裡的四個SRAM胞202，分別以符號Cell-R0、Cell-Mx、Cell-My以及Cell-R180表示，以方便討論。在一實施例中，符號Cell-R0的閘極特徵和鰭式主動線係為符號Cell-Mx在通過群組203中心點並在X方向 的虛線A-A的映射影像。同樣地，符號Cell-R0的閘極特徵和鰭式主動線係為符號Cell-My在通過群組203中心點並在Y方向的虛線B-B的映射影像。同樣地，符號Cell-R180的閘極特徵和鰭式主動線係為符號Cell-Mx在虛線B-B的映射影像以及相對應的符號Cell-My在虛線A-A的映射影像。
當半導體技術進展到小特徵尺寸，如32nm、20nm、或更小時，通常是沿用受限的設計規則，用以改變設計產品。第2圖所示的SRAM巨集102的結構允許週邊的邏輯電路210的特徵(如閘極特徵218與鰭式主動線212)與SRAM胞202的相對應特徵排列成一直線。藉由小心考慮X間距204與鰭式間距214之間的比例以及Y間距206與閘極間距216之間的比例，便可完成。如此的排列可提高鰭式主動線的密度，因而提供許多好處，如高密度的SRAM胞、在光學相鄰效應中具有較高的製造可靠度…等。另外，在Y間距206與閘極間距216之間的固定比例使得某些週邊邏輯電路(如字元線驅動器、解碼器…等)自動地被產生，作為一電路組，其係各別地延著SRAM胞而設置。同樣地，在X間距204與鰭式間距214之間的固定比例使得某些週邊邏輯電路(如行選擇器、位元線預充電電路、解碼器…等)自動地被產生並被設置。
第3圖為週邊邏輯電路210的部分上視圖。每一鰭式主動線212具有一長方形狀，其長邊係延著Y方向延伸，其寬邊係延著X方向延伸。在本實施例中，兩相鄰鰭式主動線212的邊到邊之間的空隙作為鰭式間距214，或是兩相鄰鰭式主動線212的中心線到中心線之間的空隙作為鰭式間距214。閘極特 徵218垂直鰭式主動線212。每一閘極特徵218具有一長方形狀，其長邊係延著X方向延伸，其寬邊係延著Y方向延伸。在本實施中，閘極間距216係為兩相鄰閘極特徵218的邊對邊之間的空隙，或是兩相鄰閘極特徵218的中心線到中心線之間的空隙。週邊邏輯電路210更包括複數主動接觸220，其耦接複數鰭式主動線212，用以形成相對應的鰭式場效電晶體的共通汲/源極。
第4A圖係為具有六電晶體(6T)單埠(SP)的SRAM胞的示意圖，其可作為第2圖的SRAM胞202。請參考第4A圖，六電晶體單埠SRAM胞202具有兩P鰭式場效電晶體PU-1及PU-2、兩N鰭式場效電晶體PD-1及PD-2、以及兩N鰭式場效電晶體PG-1及PG-2。P鰭式場效電晶體PU-1、PU-2作為上拉電晶體。N鰭式場效電晶體PD-1及PD-2作為下拉電晶體。N鰭式場效電晶體PG-1及PG-2作為通閘電晶體。PU-1與PD1用以形成一反相器(第4B圖所示的Inverter-1)。PU-2與PD2用以形成另一反相器(第4B圖所示的Inverter-2)。反相器Inverter-1與Inverter-2跨越耦接在一起，用以形成SRAM胞202的一儲存單元。第4A圖更顯示字元線(WL)、位元線(BL)以及反相位元線()，用以存取SRAM胞202的儲存單元。
實際上，可利用許多方法物理實現第4A圖的SRAM胞202(如佈局)。以下將根據本揭露的不同觀點，說明SRAM胞202的三種佈局方式，稱為SRAM胞202A、SRAM胞202B以及SRAM胞202C。本技術領域中具有通常知識者應瞭解這三種實施方式只是用以解釋，並非用以限制本發明的範圍。
第5圖顯示具有SRAM胞202A的SRAM巨集102的部分佈局的上視圖。請參考第5圖，SRAM胞202A具有一長方形邊界(如虛線所示)，其具有一第一尺寸(X間距)204A以及一第二尺寸(Y間距)206A。此佈局包括一N井主動區以及兩P井主動區，兩P井主動區分別設置在N井主動區的X方向側邊。此佈局更包括兩鰭式主動線222A與224A。兩鰭式主動線222A與224A分別設於兩P井主動區之中，並延Y方向縱長地延伸，並重疊SRAM胞202A。此佈局更包括兩鰭式主動線226A與228A，其均設置於N井主動區中，並延Y方向縱長地延伸，並重疊部分的SRAM胞202A。鰭式主動線222A、226A、228A與224A之間的邊到邊空隙係為2倍的鰭式間距214。在一些實施例中，這些鰭式主動線之間的空隙被設定在鰭式間距214的2~2.5倍之間，用以在形成SRAM胞鰭式線時，提供足夠的設計空間及處理空間。在此例中，X間距204A可以仍被維持在鰭式間距214的整數倍。另外，此佈局包括兩閘極特徵232A與234A與兩閘極特徵236A與238A。兩閘極特徵232A與234A往X方向縱長地延伸，並重疊部分的SRAM胞202，並被SRAM胞202A與相鄰的SRAM胞(未顯示)所共用。兩閘極特徵236A與238A在SRAM胞222A中，往X方向縱長地延伸。上述的閘極特徵與鰭式主動線一起定義出第4圖的六個電晶體PU-1/2、PD-1/2以及PG-1/2。Y間距206A大約等於通閘電晶體(PG-1或PG-2)與下拉電晶體(PD-1或PD-2)的間距總合，其中一電晶體的間距係為其源極與汲極之間的距離。
在一實施例中，在X間距204A被設定成約為鰭式間 距214(第3圖)的8、8.5或9倍時，Y間距206A被設定成約為閘極間距216(第3圖)的兩倍。如此的設定係考慮SRAM胞202A與週邊邏輯電路210之間的特徵排列，而SRAM胞202A與週邊邏輯電路210之間的特徵排列係為了改善具有SRAM巨集102的半導體裝置100(第1及2圖)的整體製造。舉例而言，在SRAM胞202A與週邊電路210中的單一鰭式間距規則協助改善在微影製程時，統一鰭式主動線的重要尺寸。為了它的佈局簡單，故可提高SRAM產品裡的SRAM胞202A密度。在一實施例中，若需要高密度的記憶胞時，SRAM巨集102(第2圖)僅具有此型態的SRAM胞，並且X間距204A會被設定成約為鰭式間距214(第3圖)的8倍。在另一實施例中，X間距204A被設定成約為鰭式間距214的9倍。在一些實施例中，X間距204A被設定成鰭式間距214的非整數倍，如8.5倍。在SRAM巨集102(第2圖)中，SRAM胞202A的架構可能是四個相鄰的SRAM胞202A，其具有X尺寸，其為鰭式間距214的整數倍(如34倍)。在設置SRAM胞202A後，仍能使SRAM胞202A與週邊邏輯電路210之間的鰭式主動線維持適當的排列，如此的彈性係為本揭露的許多好處中的一項。
第6圖顯示SRAM胞202B的部分佈局，第7圖顯示SRAM胞202C的部分佈局。SRAM胞202B與202C在許多方面係相似於SRAM胞202A，為簡潔起見，省略其說明。
請參考第6圖，SRAM胞202B係以長方形邊界表示(如虛線所示)，其具有一第一尺寸(X間距)204B和一第二尺寸(Y間距)206B。SRAM胞202B與202A的一不同處在於，在SRAM胞202B中，每一P井主動區具有兩鰭式主動線222B-1/2及 224B-1/2。事實上，SRAM胞202B的電晶體PG-1/2與PD-1/2具有雙鰭式主動線，用以增加電流來源量。此兩鰭式222B-1與222B-2的邊到邊係由一鰭式間距214所隔開，兩鰭式224B-1與224B-2也是如此。在本實施例中，X間距204B約為鰭式間距214(第3圖)的2倍，故大於X間距204A(第5圖)。與第5圖相似的情形包括，Y間距206B大約為極間距216的2倍。在一實施例中，X間距204B與Y間距206B之間比例約為2.7~2.9。
關於第7圖的SRAM胞202C的相似部分為，SRAM胞202C的電晶體PG-1/2與PD-1/2具有三鰭式主動線222C-1/2/3與224C-1/2/3，分別用以增加電流來源量；X間距204C為鰭式間距214(第3圖)的4倍，大於X間距204A(第5圖)；以及Y間距206C大約為閘極間距216(第3圖)的2倍。三鰭式222C-1、222C-2與222C-3的邊到邊係由一鰭式間距214所隔開，三鰭式224C-1、224C-2與224C-3也是如此。
第8圖顯示兩埠SRAM胞202D的上視圖，SRAM胞202D可作為第2圖的SRAM胞202。如第8圖所示，SRAM胞202D具有一寫入埠部分802以及一讀取埠部分804。寫入埠部分802實際上係為第4圖所顯示的六電晶體單埠SRAM胞。讀取埠部分804具有一讀取下拉電晶體R_PD以及讀取通閘電晶體R_PG。
實際上，可利用許多方式物理性地(如佈局)製造出第8圖所顯示的SRAM胞202D。第9圖為SRAM胞202D’的部分佈局的上視圖。請參考第9圖，在讀取埠部分804的佈局具有電晶體R_PD與R_PG時，讀入埠部分802的佈局大致上與SRAM胞202B(第6圖)相同，電晶體R_PD與R_PG為雙鰭鰭式場效電晶 體。兩鰭式主動線902-1與902-2的邊到邊之間係被一鰭式間距214所隔開。SRAM胞202D的許多特性都和先前所討論的第5-7圖相似，故不再詳細敍述。在一實施例中，為了改善具有SRAM胞202D的SRAM巨集102的製程與電路密度，在X間距204D為鰭式間距214的整數倍(如15倍)時，Y間距206D會被設定成約為閘極間距216的兩倍。
第10A與10B圖顯示根據一些實施例的SRAM胞的金屬走線。第10A圖顯示電源供給線(Cvdd)、位元線(BL)以及反相位元線()，其均設置在第一金屬層，字元線(WL)以及接地線(Vss)均設置於第二金屬層。第10B圖顯示字元線(WL)設置於第一金屬層，而電源供給線(Cvdd)、位元線(BL)、反相位元線()以及接地線(Vss)設置於第二金屬層。在一實施例中，第一金屬層位於第二金屬層與各別的SRAM胞的主動區之間。在一實施例中，第一及第二金屬層透過內部層導通孔連接在一起。
在一些應用中，一半導體裝置可能具有複數SRAM巨集。必須小心的思考，以確保每一SRAM巨集在裝置層級的製程以及電路密度。目前的揭露係用以解決這樣的問題。第11圖顯示半導體裝置100。半導體裝置100除了具有SRAM巨集102還具有其它的SRAM巨集104。雖然第11圖中的兩SRAM巨集係相鄰設置，但事實上，兩SRAM巨集可能設置在半導體裝置100的任何地方。另外，兩SRAM巨集102與104可能具有相同或不同型態的SRAM胞。舉例而言，SRAM巨集102具有SRAM胞202A所構成的陣列，而SRAM巨集104具有由SRAM胞202A、202B、 202C或202D所構成的陣列。以下是半導體裝置100的一些實施例，其中SRAM巨集與週邊邏輯電路可被設置成許多尺寸，用以改善全晶片佈局自動化、均勻化鰭式主動線主要尺寸以及整體裝置的可製造性。
在一實施例中，SRAM巨集102包括SRAM胞202A(第5圖)所構成的一陣列，並且SRAM巨集104包括SRAM胞202B(第6圖)所構成的一陣列。X間距204B被設定成約為X間距204A加上兩倍的鰭式間距214(第3圖)。在一實施例中，X間距204A被設定成約為八倍的鰭式間距214，並且X間距204B被設定成約為十倍的鰭式間距214。在另一實施例中，X間距204A被設定成約為8.5倍的鰭式間距214，並且X間距204B被設定成約為10.5倍的鰭式間距214。在其它實施例中，X間距204A被設定成約為9倍的鰭式間距214，並且X間距204B被設定成約為11倍的鰭式間距214。Y間距206A和206B均被設定成約為2倍的閘極間距216。另外，X間距204B與Y間距206B的比例約在2.7~2.9之間，如2.8，並且X間距204A與Y間距206A的比例約在2.25~2.28之間，如2.2667。
在一實施例中，SRAM巨集102包括SRAM胞202B(第6圖)，而SRAM巨集104包括SRAM胞202D(第8圖)所構成的一陣列。X間距204B被設定成約為10倍的鰭式間距214(第3圖)，並且X間距204D被設定成約為15倍的鰭式間距214。Y間距206B和206D均被設定成約為2倍的閘極間距216。
在一實施例中，SRAM巨集102包括SRAM胞202B(第6圖)，而SRAM巨集104包括SRAM胞202C(第7圖)所構 成的一陣列。X間距204C被設定成約為X間距204B加上2倍的鰭式間距214(第3圖)。舉例而言，X間距204B被設定成約為10倍的鰭式間距214，並且X間距204C被設定成約為12倍的鰭式間距214。舉例而言，X間距204B被設定成約為10.5倍的鰭式間距214，並且X間距204C被設定成約為12.5倍的鰭式間距214。
第12A圖顯示群組203(第2圖)的鰭式主動線，其包括四個相鄰的SRAM胞202A(第5圖)、Cell-R0、Cell-My、Cell-Mx以及Cell-R180。這四個相鄰的SRAM胞排列成2行及2列。虛線A-A表示這四個相鄰的SRAM胞的X方向的邊界，而虛線B-B表示這四個相鄰的SRAM胞的Y方向的邊界。關於鰭式主動線的結構(在胞裡的形狀、尺寸以及位置)，根據在虛線A-A，Cell-R0與Cell-My係為Cell-Mx與Cell-R180的映射影像，並且根據虛線B-B，Cell-R0與Cell-Mx係為Cell-My與Cell-R180的映射影像。在本揭露中，這些鰭式主動線的形成係利用三遮罩(或網線)的間隔蝕刻，如第12B圖所示的1202、1204和1206。
請參考第12B圖，此三遮罩1202、1204和1206係為SRAM巨集102(半導體裝置100裡的SRAM巨集102)的設計佈局的三層。遮罩1202定義心軸圖案，用以形成空隙，遮罩1204定義虛擬鰭式切除圖案，用以移除虛擬空隙(或虛擬鰭式線)，遮罩1206定義鰭式尾端切除圖案，如使上拉電晶體(如第5圖的PU-1和PU-2)具有短的鰭式線。每一心軸圖案具有一長方形狀(上視圖)，往Y方向縱長地延伸。在一實施例中，雖然沒有顯示出來，但每一心軸圖案延伸重疊SRAM胞202A的至少一者(請參考第2圖)。在一實施例中，有四個心軸圖案延伸重疊每一 SRAM胞202A。關於心軸圖案的結構(每一胞的心軸圖案的形狀、尺寸與位置)，Cell-R0和Cell-My係為Cell-Mx與Cell-R180在虛線A-A上的映射位置，而Cell-R0和Cell-Mx係為Cell-My與Cell-R180的複製，如在X方向位置將Cell-My與Cell-R180位移X間隔204A。每一虛擬鰭式切除圖案1204也是長方形狀(上視圖)，並縱長地往Y方向延伸。鰭式尾端切除圖案1206位於SRAM胞在Y方向的邊界，用以切除鰭式線，如減少電晶體PU-1和PU-2的主動區。將第12A的佈局分隔成如第12B圖所示的三個遮罩，用以利用遮罩1202、1204與1206允許密度及/或規則圖案，用以在光微影過程中大幅改善圖案重要尺寸均勻化。
第12C圖顯示群組203的閘極特徵，其係重疊在群組的鰭式主動線之上。每一閘極特徵均為一長方形狀，並往X方向縱長地延伸。閘極特徵與Y方向的閘極特徵之間係以一間隔分隔，該間隔係為Y間隔206A的一半。閘極特徵重疊鰭式主動線，用以形成許多P鰭式場效電晶體與N鰭式場效電晶體。關於閘極特徵的結構(在每一胞裡的閘極特徵的形狀、尺寸、位置)，根據虛線A-A，Cell-R0與Cell-My係為Cell-Mx與Cell-R180的映射影像，而根據虛線B-B，Cell-R0與Cell-Mx係為Cell-My與Cell-R180的映射影像。
第13圖為利用遮罩1202、1204、1206(第12B圖)形成群組203(第12A圖)的鰭式主動線的方法1300的一實施例。在執行方法1300之前、之中或之後可執行額外的操作，並且方法1300的部分操作可被置換、刪除或是移除，用以達到本方法的其它額外實施例。以下將利用第14-24C圖說明方法1300。
在操作1302中，方法1300(第13圖)沉積介電層1404與1406，用以重疊一矽基底1402(如半導體晶圓)。請參考第14圖，其顯示矽基底1402以及設置在矽基底1402之上的第一介電層1404(如矽氧化物)以及第二介電層1406(如氮化矽)。可作為介電層1404與1406的材料包括，矽氧化物、氮化矽、多晶矽、四氮化三矽(Si3N4)、氮氧化矽(SiON)、四乙基正矽酸鹽(TEOS)、氮化矽含氧化物、一氧化氮、高K值材料(K>5)或是其組合，但不受限於此。介電層1404與1406係由一製程所形成，該製程包含沉積。舉例而言，矽氧化物的第一介電層1404係由熱氧化所形成。矽氮化物(SiN)的第二介電層1406係由化學氣相沉積(CVD)所形成。舉例而言，矽氮化物層係由CVD利用化學物質，如六氯二硅烷(HCD或Si2C16)、乙二氯硅烷(DCS或SiH2C12)、Bis(TertiaryButylAmino)Silane(BTBAS or C8H22N2Si)和乙硅烷(DS or Si2H6)。在一實施例中，介電層1406的厚度大約在20nm~200nm之間。
方法1300(第13圖)接著執行操作1304，用以在介電層1406中形成心軸圖案1502。請參考第15A圖(上視圖)與第15B圖(沿第15圖所示的A-A線的剖面圖)，心軸圖案1502平均地分佈在X方向。藉由執行一製程，用以圖案化介面層1406，用以形成心軸圖案1502，該製程包括一微影程序以及一蝕刻程序。在本實施例中，藉由一旋轉塗佈程序以及軟烘烤程序，在介電層1406之上形成一光阻層。然後，利用遮罩1202(第12B圖)曝光光阻層。利用曝光後烘烤(PEB)、曝光、以及硬烘烤被曝光的光阻層，因而在介電層1406之上形成圖案化的光阻層。接 著，藉由圖案化的光阻層的開口蝕刻介電層1406，用以形成一圖案化介面層1406。接著，利用適當的程序，如濕式剝膜或是等離子灰化，移除圖案化光阻層。在一實施例中，蝕刻程序包括應用一乾(或等離子)蝕刻，用以移除在介面層1406中的具有圖案化光阻層的開口。在另一實施例中，蝕刻程序包括應用一具有氫氟酸(HF)的濕式蝕刻方法，移除具有開口的SiO層1406。在上述的光顯影程序中，在考慮光學鄰近效應下，規律的光軸圖案1502可協助改善圖案重要寸尺均勻化。
方法1300(第13圖)繼續進行操作1306，用以形成空隙1602。請參考第16A圖(上視圖)以及第16B圖(沿A-A線的剖面圖)，其顯示形成在心軸圖案1502的側壁的空隙1602。空隙1602包括一個或多個不同於心軸圖案1502的材料。在一實施例中，空隙1602可能具有一介面材料，如氮化鈦、氮化矽或是鈦氧化物。空隙1602也可能具有以下材料，如多晶矽、二氧化矽(SiO2)、四氮化三矽(Si3N4)、氮氧化矽(SiON)、四乙基正矽酸鹽(TEOS)、氮化矽含氧化物、氮氧化物、高K值材料(K>5)或是其組合，但並不限定於此。可利用許多方式形成空隙1602，如一沉積處理以及一蝕刻處理。舉例而言，該沉積處理包括一化學氣相沉積(CVD)或是一物理氣相沉積(PVD)處理。舉例而言，該蝕刻處理包括一異向性蝕刻，如電漿蝕刻。
方法1300(第13圖)繼續進行操作1308，用以移除心軸圖案1502。請參考第17A圖(上視圖)以及第17B圖(沿A-A線的剖面圖)，在移除心軸圖案1502後，空隙1602仍然被維持在介面層1404之上，例如藉由一蝕刻處理，選擇性地移除介面材料 1406，但不移除空隙材料。蝕刻處理可為一濕式蝕刻、一乾式蝕刻或其組合。
方法1300(第13圖)繼續進行操作1310，用以在矽基底1402中形成鰭式線1802。請參考第18B圖，其為第18A圖的A-A線的剖面圖，空隙1602作為一蝕刻遮罩，用以對矽基底1402進行蝕刻。空隙1602與介面層1404依序被移除，因此在矽基底1402(第18C圖)中，形成鰭式線1802。
方法1300(第13圖)繼續進行操作1312，用以利用遮罩1204(第12B圖)執行一第一鰭式切除處理，因而移除虛擬鰭式線。請參考第19A圖(上視圖)與第19B圖(沿A-A線的剖面圖)，虛擬鰭式線1802D被移除，因此，剩下鰭式線1802A在矽基底1402之上。在本實施例中，藉由一程序移除虛擬鰭式線1802D，該程序包括一微影處理以及一蝕刻處理。舉例而言，藉由一旋轉塗佈程序以及軟烘烤程序，在矽基底之上形成一光阻層。然後，利用第19A圖的虛線所示的遮罩1204曝光光阻層，第19A圖的虛線所示的遮罩1204表示欲被產生的開口。被曝光的光阻層依序被展開及剝離，因而形成圖案化光阻層。藉由圖案化光阻層保護鰭式線1802A，而虛擬鰭式線1802D沒有光阻層的保護。接著，藉由圖案化光阻層的開口，移除虛擬鰭式線1802D。藉由適合的處理移除圖案化光阻層，如一濕式剝離或是電漿灰化。
方法1300(第13圖)繼續進行操作1314，用以遮罩1206(第12B圖)執行一第二鰭式切除處理，因而切除上拉電晶體的鰭式線，如第5圖的PU-1與PU-2。請參考第20A圖(上視圖) 及第20B圖(沿第20A圖的A-A線的剖面圖)，部分跨越SRAM胞202A邊界的鰭式線1802A會被移除，因而使得上拉電晶體PU-1及PU-2具有較短的鰭式線。在本實施例中，第二鰭式切除處理相似於前文第19A及19B圖所述的第一鰭式切除處理，不同之處在於，第二鰭式切除處理係利用遮罩1206。
方法1300(第13圖)繼續進行操作1316，形成一具有鰭式線1802A的最終裝置。舉例而言，操作1316可能植入摻雜物，用以進行井區及通道摻雜、形成閘極介電層、形成輕摻雜的源極/汲極、形成閘極堆疊…等等。
第21圖顯示根據一實施例的形成群組203(第12A圖)的鰭式主動線的方法2100，如第12B圖所示，群組203具有三遮罩1202、1204以及1206。額外的操作可在執行方法2100之前、之中或之後進行，並且在其它實施例中，方法2100的部分操作可被置換、消除或是相互交換。方法2100的部分操作相似於方法1300的操作，因此，為簡潔起見，不再贅述。
在操作1308後，方法2100(第21圖)形成空隙1602A與1602D(第22A與22B圖)，其中空隙1602A將用以形成鰭式主動線，而空隙1602D(虛擬空隙)並不是。
在操作2110中，方法2100(第21圖)利用遮罩1204移除虛擬空隙1602D，如藉由第19A與第19B圖所述的一光微影處理以及一蝕刻處理，其中該蝕刻處理係選擇性地移除空隙材料(第22C圖)。
在操作2112中，方法2100(第21圖)藉由遮罩1206(第23A與23B圖)的協助，切除跨越SRAM胞202A邊界的空 隙1602A。藉由一處理，可完成操作2112，該處理相似於第20A與20B圖所述的光微影處理與蝕刻處理，其中蝕刻處選擇性地移除空隙材料(第23B圖)。
在操作2114中，方法2100(第21圖)利用剩餘的空隙1602A作為一蝕刻遮罩(第24A與24B)蝕刻矽基底1402。空隙1602A與介電層1404會依序地被移除，因而將電晶體PU-1/2、PD-1/2與PG-1/2的鰭式線1802A形成在矽基底1402中(第24C圖)。
方法2100(第21圖)繼續進行操作1316，用以形成上述具有鰭式線1802A的最終裝置。
第25A圖顯示群組203(第2圖)的鰭式主動線，群組203具有四個相鄰的SRAM胞202B(第6圖)，如Cell_R0、Cell_My、Cell_Mx及Cell_R180。這四個胞排列成兩列及兩行。虛線A-A為該等SRAM胞在X方向的邊界，並且虛線B-B為該等SRAM胞在Y方向的邊界。關於鰭式主動線結構(形狀、尺寸以及位置)，Cell_R0與Cell_My係為Cell_Mx、Cell_R180沿虛線A-A的映射影像，而Cell_R0與Cell_Mx係為Cell_My與Cell_R180沿虛線B-B的映射影像。在本實施例中，利用空隙微影與第25B圖所示的三遮罩2502、2504以及2506便可形成這些鰭式主動線。
請參考第25B圖，遮罩2502、2504以及2506相似於第12B圖的遮罩1202、1204以及1206，遮罩2502、2504以及2506係為SRAM巨集102(在半導體裝置100中)的設計佈局中的三層。遮罩2502定義心軸圖案，用以形成空隙，遮罩2504定義虛 擬鰭式切除圖案，用以移除虛擬鰭式線(或虛擬空隙)，並且遮罩2506定義鰭式尾端切換圖案，用以使上拉電晶體(如第5圖的PU-1與PU-2)具有較短的鰭式線。如第25B圖所示，心軸圖案平坦地往X方向分佈。每一心軸圖案具有一長方形狀(上視)，往Y方向縱長地延伸。在一實施例中，雖然沒有顯示出來，但每一心軸圖案至少延伸重疊四個SRAM胞202B(請參考第2圖)。在本實施例中，該佈局包括五心軸圖案，其延伸重疊每一SRAM胞202B。關於心軸圖案的結構(每一胞的心軸圖案的形狀、尺寸與位置)，Cell-R0和Cell-My係為Cell-Mx與Cell-R180在虛線A-A上的映射影像，而Cell-R0和Cell-Mx係為Cell-My與Cell-R180的複製，如在X方向位置將Cell-My與Cell-R180位移X間隔204A。每一虛擬鰭式切除圖案也是長方形狀(上視圖)，並縱長地往Y方向延伸。鰭式尾端切除圖案位於SRAM胞202B在Y方向的邊界，用以切除鰭式線，如減少電晶體PU-1和PU-2的主動區。將第25A的佈局分隔成如第25B圖所示的三個遮罩，用以允許密度及/或規則圖案，用以在光微影過程中大幅改善圖案重要尺寸均勻化。可利用上述的方法1300(第13圖)或是方法2100(第21圖)的實施例形成第25A圖的鰭式主動線。
第25C圖顯示群組203的閘極特徵，其重疊同一群組(第25A圖)的鰭式主動線。每一閘極特徵係為一長方形狀，往X方向延伸。閘極特徵在Y方向的間距約為Y間距206B的一半。閘極特徵延伸重疊鰭式主動線，用以形成許多P鰭式場效電晶體與N鰭式場效電晶體。關於閘極特徵的結構(在每一胞裡的閘極特徵的形狀、尺寸以及位置)，根據虛線A-A，Cell-R0 和Cell-My係為Cell-Mx和Cell-R180的映射影像，而根據虛線B-B，Cell-R0和Cell-Mx係為Cell-My和Cell-R180的映射影像。
雖然並非用以限制，但本揭露提供許多優點。舉例而言，本揭露定義一被植入的鰭式場效電晶體SRAM巨集結構，其用以排列SRAM胞與週邊邏輯電路之間各自的特徵(如鰭式主動線、閘極特徵…等)。舉例而言，這樣的排列有助於高密集的鰭式主動線結構以及單一鰭式間距設計。植入的鰭式場效電晶體SRAM巨集構係具有彈性的，其可能包括高密度SRAM胞、大電流的SRAM胞、單一埠SRMA包、雙埠SRAM胞、或是其組合。因此，其可被設置在許多應用領域中，如電腦、通訊、行動電話、以及自動化電子中。目前的揭露更教導SRAM胞的鰭式主動區的佈局設計及方法。在一些實施例中，鰭式主動區被劃分成一心軸圖案層(單一罩遮)以及兩切除圖案層(複數遮罩)。在光顯影處理中，這些心軸圖案係為密集、並行、長方形狀以及增加重要尺寸均勻化。
在一實施例中，本揭露係為一積體電路(IC)佈局。IC佈局包括一第一長方形區域，其中第一長方形區域在一第一方向上具有一較長的側邊，並在一第二方向上具有一較短的側邊，第一方向垂直第二方向；一第一虛線以及一第二虛線依照，逆時鐘順序，將第一長方形區域劃分成一第一次區域、一第二次區域、一第三次區域、一第四次區域，第一次區域位第一長方形狀的右上位置，第一虛線在第一方向上穿過第一長方形區域的一幾合中心點，第二虛線在第二方向上穿過第一長方形區域的幾合中心點。IC佈局更包括至少8個第一圖案位於IC 佈局的第一層中，其中每一第一圖案係為一長方形狀，往第二方向縱長地延伸，並重疊第一長方形區域，第一圖案在第一方向上彼此分隔；第一圖案的第一、第二、第三以及第四部分分別部分重疊第一、第二、第三及第四次區域；根據第一虛線，第一圖案的第一及第二部分分別為第一圖案的第四與第三部分的映射影像；第一圖案的第一及第四部分分別為第一案的第二及第三部分的複製。IC佈局更包括至少8個第二圖案，其位於IC佈局的第二層，其中每一第二圖案係為一長方形狀，並往第二方向縱長地延伸，第二圖案在第一方向上彼此分隔，當第一及第二層疊加在一起時，每一第二圖案部分重疊第一圖案之一者，並完全地重疊第一圖案的較長的側邊。IC佈局更包括複數第三圖案，其位於IC佈局的第三層，其中每一第三圖案係為一長方形狀，第三圖案彼此分隔，當第一、第二及第三層疊加在一起時，每一第三圖案部分重疊第一圖案之一者，並重疊未重疊第二圖案的第一圖案的較長側邊的一部分。在上述IC佈局中，第一、第二及第三圖案的整體係用以定義複數主動區域，用以形成電晶體；並且當第一、第二及第三層被疊加在一起時，根據未重疊第二及第三圖案的第一圖案的較長側邊定義該等主動區域。
在另一實施例中，本揭露係為一半導體裝置。該半導體裝置具有一第一SRAM巨集，其中第一SRAM巨集包括複數第一單埠SRAM胞以及複數第二週邊邏輯電路，第一單埠SRAM胞被排列成在一第一方向上具有第一間距，並在第二方向上具有一第二間距，第一方向垂直第二方向，第一單埠SRAM 胞具有複數鰭式場效電晶體，其具有第一閘極特徵以及第一鰭式主動線，第二週邊邏輯電路具有鰭式場效電晶體，其具有第二閘極特徵以及第二鰭式主動線，第二閘極特徵被排列成在第二方向上具有一第三間距，第二鰭式主動線被排列成在第一方向上具有第四間距。半導體裝置更包括一第二SRAM巨集，其中第二SRAM巨集具有複數第三單埠SRAM胞以及複數第四週邊邏輯電路，第三單埠SRAM胞在第一方向上具有第五間距，並在第二方向上具有一第六間距，第三單埠SRAM胞具有複數鰭式場效電晶體，其具有第三閘極特徵以及第三鰭式主動線，第四週邊邏輯電路具有鰭式場效電晶體，其具有第四閘極特徵以及第四鰭式主動線，第四閘極特徵被排列成在第二方向上具有第三間距，第四鰭式主動線被排列成在第一方向上具有第四間距。在上述的半導體裝置中，第二間距大約是第三間距的2倍；第六間距大約等於第二間距；並且第五間距大於第一間距，第一間距大約是第四間距的2倍。
在另一實施例中，本揭露係為一半導體裝置。半導體裝置具有一第一SRAM巨集，其中第一SRAM巨集包括複數第一單埠SRAM胞以及複數第二週邊邏輯電路，第一單埠SRAM胞被排列成在一第一方向上具有第一間距，並在第二方向上具有一第二間距，第一方向垂直第二方向，第一單埠SRAM胞具有第一鰭式場效電晶體，其具有第一閘極特徵以及第一鰭式主動線，第二週邊邏輯電路具有第二鰭式場效電晶體，其具有第二閘極特徵以及第二鰭式主動線，第二閘極特徵被排列成在第二方向上具有一第三間距，第二鰭式主動線被排列成在第 一方向上具有第四間距。半導體裝置更包括一第二SRAM巨集，其中第二SRAM巨集具有複數第三雙埠SRAM胞以及複數第四週邊邏輯電路，第三雙埠SRAM胞被排列成在第一方向上具有第五間距，並在第二方向上具有一第六間距，第三雙埠SRAM胞具有第三鰭式場效電晶體，其具有第三閘極特徵以及第三鰭式主動線，第四週邊邏輯電路具有第四鰭式場效電晶體，其具有第四閘極特徵以及第四鰭式主動線，第四閘極特徵被排列成在第二方向上具有第三間距，第四鰭式主動線被排列成在第一方向上具有第四間距。在上述的半導體裝置中，第二間距大約是第三間距的2倍；第六間距大約等於第二間距；第一與第四間距之間的比例並非整數；並且在第五與第四間距之間的比例一整數。
本揭露雖以較佳實施例揭露如上，使得本領域具有通常知識者能夠更清楚地理解本揭露的內容。然而，本領域具有通常知識者應理解到他們可輕易地以本揭露做為基礎，設計或修改其它的處理與結構，用以進行相同的觀點和/或達到這裡介紹的實施例的相同優點。因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (20)

  1. 一種積體電路佈局，包括：一第一長方形區域，其中該第一長方形區域一第一方向上具有一較長側邊並在一第二方向上具有一較短側邊，該第二方向垂直該第一方向，並且一第一虛線在該第一方向上通過該第一長方形區域的一幾何中心點，並且一第二虛線在該第二方向上通過該幾何中心點，根據逆時鐘順序，該第一及第二虛線將該第一長方形區域劃分成一第一次區域、一第二次區域、一第三次區域以及一第四次區域，該第一次區域位於該第一長方形區域的一右上位置；至少八第一圖案，位於該積體電路佈局的一第一層，其中每一第一圖案係為一長方形狀，往該第二方向縱長地延伸，並重疊該第一長方形區域；該等第一圖案在該第一方向上彼此分隔；該等第一圖案的一第一部分、一第二部分、一第三部分以及一第四部分各自部分重疊該第一、第二、第三及第四次區域；根據該第一虛線，該等第一圖案的該第一及第二部分分別為該第一圖案的該第四及第三部分的映射影像；並且該第一圖案的該第一及第四部分分別為該第一圖案的該第二及第三部分的複製；至少八第二圖案，位於該積體電路佈局的一第二層，其中每一第二圖案係為一長方形狀，往該第二方向縱長地延伸，該等第二圖案在該第一方向上彼此分隔；當該第一及第二層疊加在一起時，每一第二圖案部分重疊該等第一圖案之一者，並完全地重疊各自的第一圖案的一較長側邊； 以及複數第三圖案，其位於該積體電路佈局的一第三層，其中該等第三圖案之每一者係為一長方形狀，該等第三圖案彼此分隔，當該第一、第二及第三層疊加在一起時，該等第三圖案之每一者部分重疊該等第一圖案之一者，並重疊未重疊該等第二圖案的該第一圖案的較長側邊的一部分，其中，該等第一、第二及第三圖案用以定義複數主動區域，用以形成電晶體；並且當該第一、第二及第三層被疊加在一起時，根據未重疊該第二及第三圖案的該等第一圖案的較長側邊定義該等主動區域。
  2. 如申請專利範圍第1項所述之積體電路佈局，其中該等主動區域係為鰭式主動線，用以形成鰭式場效電晶體型式的電晶體。
  3. 如申請專利範圍第1項所述之積體電路佈局，更包括：複數閘極特徵，位於該積體電路佈區的一閘極層，其中該等閘極特徵的每一者係為一長方形狀，縱長地往第一方向延伸；在該第二方向上，該等閘極特徵之間具有一閘極間距；該等閘極特徵的一第一部分、一第二部分、一第三部分與一第四部分各自部分重疊該第一、第二、第三及第四次區域；根據該第一虛線，該等閘極特徵的該第一及第二部分分別為該等閘極特徵的第四與第三部分的映射影像；根據該第二虛線，該等閘極特徵的該第一及第四部分分別為該等閘極特徵的第二與第三部分的映射影像；部 分閘極特徵與相對的主動區域形成P型電晶體；並且部分閘極特徵與相對的主動區域形成N型電晶體。
  4. 如申請專利範圍第3項所述之積體電路佈局，其中在每一次區域中，該等閘極特徵和該等主動區域用以形成至少六電晶體，並且在每一次區域中，該至少六電晶體用以形成一SRAM胞。
  5. 如申請專利範圍第4項所述之積體電路佈局，其中在每一次區域中，該至少六電晶體均為鰭式場效電晶體。
  6. 如申請專利範圍第1項所述之積體電路佈局，更包括一第二長方形區域，該第二長方形區域大致相同於該第一長方形區域，並且延該第二方向延伸，並與該第一長方形區域邊對邊地排列，其中該等第一及第二圖案延伸重疊該第一及第二長方形區域之至少一者。
  7. 如申請專利範圍第1項所述之積體電路佈局，其中該等八第一圖案延伸重疊該第一長方形區域，並且在該第一及第二層疊加在一起時，該八第一圖案的每一者部分重疊該等第二圖案之一者。
  8. 如申請專利範圍第1項所述之積體電路佈局，其中該等十第一圖案延伸重疊該第一長方形區域，並且在該第一及第二層疊加在一起時，該十第一圖案之兩者並未部分重疊該等第二圖案之任一者。
  9. 一種半導體裝置，包括：一第一SRAM巨集，其中該第一SRAM巨集包括複數第一單埠SRAM胞以及複數第二週邊邏輯電路，該等第一單埠 SRAM胞被排列成在一第一方向上具有一第一間距，並在一第二方向上具有一第二間距，該第一方向垂直該第二方向，該等第一單埠SRAM胞具有複數鰭式場效電晶體，其具有複數第一閘極特徵以及複數第一鰭式主動線，該等第二週邊邏輯電路具有複數鰭式場效電晶體，其具有複數第二閘極特徵以及複數第二鰭式主動線，該等第二閘極特徵被排列成在該第二方向上具有一第三間距，該等第二鰭式主動線被排列成在該第一方向上具有一第四間距；以及一第二SRAM巨集，其中該第二SRAM巨集具有複數第三單埠SRAM胞以及複數第四週邊邏輯電路，該等第三單埠SRAM胞在該第一方向上具有一第五間距，並在該第二方向上具有一第六間距，該等第三單埠SRAM胞具有複數鰭式場效電晶體，其具有複數第三閘極特徵以及複數第三鰭式主動線，該等第四週邊邏輯電路具有複數鰭式場效電晶體，其具有複數第四閘極特徵以及複數第四鰭式主動線，該等第四閘極特徵被排列成在該第二方向上具有該第三間距，該等第四鰭式主動線被排列成在該第一方向上具有該第四間距，其中，該第二間距大約是該第三間距的2倍；該第六間距大約等於該第二間距；以及該第五間距大於該第一間距，該第一間距大約是該第四間距的2倍。
  10. 如申請專利範圍第9項所述之半導體裝置，其中在該第一及第四間距之間的比例為8、8.5或9。
  11. 如申請專利範圍第9項所述之半導體裝置，其中在該第一及第四間距之間的比例為10、10.5或11。
  12. 如申請專利範圍第9項所述之半導體裝置，其中在該第一及第二間距之間的比例約在2.25~2.28之間。
  13. 如申請專利範圍第9項所述之半導體裝置，其中該在該第一及第四間距之間的比例不為一整數，並且該整數的2倍為一整數。
  14. 如申請專利範圍第9項所述之半導體裝置，其中該等第一單埠SRAM胞的一第一金屬層具有複數電源供給線、複數位元線以及複數反相位元線；該等第一單埠SRAM胞的一第二金屬層具有複數字元線以及複數接地線；以及該第一金屬層位於該第二金屬層與該半導體裝置之一層之間，該半導體裝置之該層具有該等第一鰭式主動線。
  15. 如申請專利範圍第9項所述之半導體裝置，其中該等第一單埠SRAM胞的複數字元線設置在一第一金屬層中；該等第一單埠SRAM胞的複數電源供線、複數位元線、複數反相位元線以及複數接地線設置在一第二金屬層中；以及該第一金屬層位於該第二金屬層與該半導體之一層之間，該半導體裝置之該層具有該等第一鰭式主動線。
  16. 一種半導體裝置，包括：一第一SRAM巨集，其中該第一SRAM巨集包括複數第一單埠SRAM胞以及複數第二週邊邏輯電路，該等第一單埠 SRAM胞被排列成在一第一方向上具有一第一間距，並在一第二方向上具有一第二間距，該第一方向垂直該第二方向，該等第一單埠SRAM胞具有複數第一鰭式場效電晶體，其具有複數第一閘極特徵以及複數第一鰭式主動線，該等第二週邊邏輯電路具有複數第二鰭式場效電晶體，其具有複數第二閘極特徵以及複數第二鰭式主動線，該等第二閘極特徵被排列成在該第二方向上具有一第三間距，該等第二鰭式主動線被排列成在該第一方向上具有一第四間距；以及一第二SRAM巨集，其中該第二SRAM巨集具有複數第三雙埠SRAM胞以及複數第四週邊邏輯電路，該等第三雙埠SRAM胞被排列成在該第一方向上具有一第五間距，並在該第二方向上具有一第六間距，該等第三雙埠SRAM胞具有複數第三鰭式場效電晶體，其具有複數第三閘極特徵以及複數第三鰭式主動線，該等第四週邊邏輯電路具有複數第四鰭式場效電晶體，其具有複數第四閘極特徵以及複數第四鰭式主動線，該等第四閘極特徵被排列成在該第二方向上具有該第三間距，該等第四鰭式主動線被排列成在該第一方向上具有該第四間距；其中，該第二間距大約是該第三間距的2倍；該第六間距大約等於該第二間距；該第一與第四間距之間的一第一比例並非整數；並且在該第五與第四間距之間的一第二比例係為一整數。
  17. 如申請專利範圍第16項所述之半導體裝置，其中該第一比 例為10.5，並且該第二比例為15。
  18. 如申請專利範圍第16項所述之半導體裝置，其中一閘極特徵重疊一鰭式主動線，用以形成該等第一鰭式場效電晶體之一者。
  19. 如申請專利範圍第16項所述之半導體裝置，其中該等閘極特徵之一者重疊該等鰭式主動線之兩者，用以形成該等第一鰭式場效電晶體之兩者。
  20. 如申請專利範圍第16項所述之半導體裝置，其中該等雙埠SRAM胞包括一寫入埠部分以及一讀取埠部分；以及該寫入埠部分大致相同於該單埠SRAM胞。
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