CN112018042B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：在半导体衬底上形成初始待切割鳍，初始待切割鳍部分延伸至鳍切割区上；在半导体衬底上形成横跨初始待切割鳍的栅极结构，鳍切割区和第一插塞切割区均位于栅极结构的侧部；在半导体衬底和初始待切割鳍上形成覆盖栅极结构侧壁的介质层；刻蚀去除第一插塞切割区上的介质层和鳍切割区上的初始待切割鳍，形成切割开口，且使初始待切割鳍形成位于切割开口侧部的切割鳍；在切割开口中形成切割结构；在栅极结构侧部的介质层中形成第一插塞结构，切割结构在切割鳍的宽度方向上切割第一插塞结构。所述半导体器件的性能得到提高。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着信息技术的发展，存储信息量急剧增加。存储信息量的增加促进了存储器的飞速发展，同时也对存储器的稳定性提出了更高的要求。
基本的静态存储器(Static Random Access Memory，SRAM)依赖于六个晶体管，这六个晶体管构成两个交叉耦合的反相器。每个反相器包括：一个上拉晶体管、一个下拉晶体管和一个存取晶体管。
为了获得足够的抗干扰能力和读取稳定性，用于形成存储器的晶体管多为鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)。在FinFET晶体管中，栅极为覆盖鳍部三个表面的3D架构，可以大幅改善电路控制。FinFET在存储器中的应用可以提高存储器的数据存储稳定性和集成度。
然而，现有的静态存储器构成的半导体器件的性能还有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一插塞切割区和鳍切割区，所述鳍切割区位于所述第一插塞切割区内；在半导体衬底上形成初始待切割鳍，所述初始待切割鳍部分延伸至鳍切割区上；在半导体衬底上形成横跨初始待切割鳍的栅极结构，所述鳍切割区和第一插塞切割区均位于栅极结构的侧部；在半导体衬底和初始待切割鳍上形成覆盖栅极结构侧壁的介质层；刻蚀去除第一插塞切割区上的介质层和鳍切割区上的初始待切割鳍，形成位于第一插塞切割区上的切割开口，且使初始待切割鳍形成位于切割开口侧部的切割鳍，所述切割开口的侧壁暴露出栅极结构；在切割开口中形成切割结构；在所述栅极结构侧部的介质层中形成第一插塞结构，所述切割结构在所述切割鳍的宽度方向上切割第一插塞结构。
可选的，所述半导体器件为SRAM存储器；所述半导体衬底包括存储单元区，所述存储单元区包括中心对称的第一组合区和第二组合区，第一组合区和第二组合区均包括传输区、下拉区和上拉区，所述第一插塞切割区分别位于第一组合区的上拉区中和第二组合区的上拉区中；所述初始待切割鳍分别位于第一组合区的上拉区上以及第二组合区的上拉区上，且第一组合区的初始待切割鳍延伸至第二组合区的鳍切割区上，第二组合区的初始待切割鳍延伸至第一组合区的鳍切割区上；切割鳍分别位于第一组合区的上拉区上以及第二组合区的上拉区上，且第一组合区的切割鳍在切割鳍的延伸方向上位于第二组合区的切割结构的侧部，第二组合区的切割鳍在切割鳍的延伸方向上位于第一组合区的切割结构的侧部；第一插塞结构分别位于第一组合区的传输区、第二组合区的上拉区和下拉区上、以及第二组合区的传输区、第一组合区的上拉区和下拉区上。
可选的，还包括：在形成栅极结构之前，在第一组合区的传输区和下拉区上、以及第二组合区的传输区和下拉区上分别形成第一鳍部；在形成介质层之前，所述栅极结构横跨第一鳍部和初始待切割鳍；所述介质层还位于第一鳍部上；对于第一组合区上的切割结构，切割结构一侧的第一插塞结构横跨第二组合区的传输区上的第一鳍部，切割结构另一侧的第一插塞结构横跨第一组合区的上拉区的切割鳍；对于第二组合区上的切割结构，切割结构一侧的第一插塞结构横跨第一组合区的传输区上的第一鳍部，切割结构另一侧的第一插塞结构横跨第二组合区的上拉区的切割鳍。
可选的，还包括：切割栅极结构，使第一组合区的传输区上的栅极结构和第二组合区的上拉区上的栅极结构断开，使第二组合区的传输区上的栅极结构和第一组合区的上拉区上的栅极结构断开。
可选的，形成所述切割开口的方法包括：在所述介质层和栅极结构上形成掩膜层，掩膜层中具有掩膜开口，所述掩膜开口位于第一插塞切割区上；以所述掩膜层为掩膜刻蚀去除第一插塞切割区上的介质层和鳍切割区上的初始待切割鳍，形成切割开口；刻蚀去除第一插塞切割区上的介质层和鳍切割区上的初始待切割鳍之后，去除所述掩膜层。
可选的，所述切割结构为单层结构，所述切割结构的材料与介质层的材料不同。
可选的，所述切割结构为多层结构，形成所述切割结构的方法包括：在切割开口中形成底层切割层；在切割开口中形成位于底层切割层上的顶层切割层；所述顶层切割层的材料与介质层的材料不同；所述底层切割层的材料与介质层的材料相同或不同。
可选的，还包括：在形成介质层之前，在栅极结构两侧的初始待切割鳍中分别形成第一源漏掺杂层；刻蚀去除第一插塞切割区上的介质层和鳍切割区上的初始待切割鳍的过程中，刻蚀去除栅极结构一侧位于第一插塞切割区上的第一源漏掺杂层。
可选的，所述栅极结构包括本证栅极结构和位于本证栅极结构侧壁的侧墙，所述切割开口的侧壁暴露出侧墙，所述切割结构和侧墙邻接。
本发明还提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括第一插塞切割区和鳍切割区，所述鳍切割区位于所述第一插塞切割区内；位于第一插塞切割区和鳍切割区上的切割结构；位于半导体衬底上的切割鳍，且所述切割鳍沿切割鳍延伸方向位于切割结构的侧部，所述切割结构与切割鳍邻接；位于半导体衬底上横跨切割鳍的栅极结构，所述切割结构与栅极结构邻接；位于半导体衬底和切割鳍上且覆盖栅极结构侧壁的介质层；位于栅极结构侧部的介质层中的第一插塞结构，所述切割结构在所述切割鳍的宽度方向上切割第一插塞结构。
可选的，所述半导体器件为SRAM存储器；所述半导体衬底包括存储单元区，所述存储单元区包括中心对称的第一组合区和第二组合区，第一组合区和第二组合区均包括传输区、下拉区和上拉区，所述第一插塞切割区分别位于第一组合区的上拉区中和第二组合区的上拉区中；切割鳍分别位于第一组合区的上拉区上以及第二组合区的上拉区上，且第一组合区的切割鳍在切割鳍的延伸方向上位于第二组合区的切割结构的侧部，第二组合区的切割鳍在切割鳍的延伸方向上位于第一组合区的切割结构的侧部；第一插塞结构分别位于第一组合区的传输区、第二组合区的上拉区和下拉区上、以及第二组合区的传输区、第一组合区的上拉区和下拉区上。
可选的，还包括：分别位于第一组合区的传输区和下拉区上、以及第二组合区的传输区和下拉区上的第一鳍部；栅极结构横跨第一鳍部和切割鳍；所述介质层还位于第一鳍部上；对于第一组合区上的切割结构，切割结构一侧的第一插塞结构横跨第二组合区的传输区上的第一鳍部，切割结构另一侧的第一插塞结构横跨第一组合区的上拉区的切割鳍；对于第二组合区上的切割结构，切割结构一侧的第一插塞结构横跨第一组合区的传输区上的第一鳍部，切割结构另一侧的第一插塞结构横跨第二组合区的上拉区的切割鳍。
可选的，第一组合区的传输区上的栅极结构和第二组合区的上拉区上的栅极结构断开，第二组合区的传输区上的栅极结构和第一组合区的上拉区上的栅极结构断开。
可选的，所述切割结构为单层结构，所述切割结构的材料与介质层的材料不同。
可选的，所述切割结构的材料为氮化硅、碳化硅、氧化铝或氮化铝。
可选的，所述切割结构为多层结构，所述切割结构包括：位于第一插塞切割区上的底层切割层和位于底层切割层上的顶层切割层；所述顶层切割层的材料与介质层的材料不同；所述底层切割层的材料与介质层的材料相同或不同。
可选的，所述顶层切割层的材料为氮化硅、碳化硅、氧化铝或氮化铝。
可选的，所述栅极结构与切割鳍的重叠区域在切割鳍的延伸方向上的尺寸等于栅极结构在切割鳍的延伸方向上的尺寸。
可选的，所述栅极结构包括本证栅极结构和位于本证栅极结构侧壁的侧墙，所述切割结构和侧墙邻接。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，形成切割结构，所述切割结构在切割鳍的宽度方向上切割第一插塞结构，使得切割结构在切割鳍的宽度方向两侧的第一插塞结构断开，避免切割结构在切割鳍的宽度方向两侧的第一插塞结构短路，满足工艺设计的要求。刻蚀去除第一插塞切割区上的介质层和鳍切割区上的初始待切割鳍，形成位于第一插塞切割区上的切割开口，且使初始待切割鳍形成位于切割开口侧部的切割鳍，所述切割开口的侧壁暴露出栅极结构，这样切割结构和栅极结构邻接，且切割结构与切割鳍沿第一鳍部延伸方向的侧壁邻接，这样切割鳍靠近切割结构的端部不会凸出于栅极结构，那么避免源漏材料生长在鳍切割区上，其次，在切割鳍的延伸方向上，栅极结构与切割鳍的重叠区域的尺寸较大，这样利于切割鳍中源漏的生长，切割鳍中源漏的形貌较好。综上，提高了半导体器件的性能。
其次，刻蚀去除第一插塞切割区上的介质层和鳍切割区上的初始待切割鳍在同一道工艺制程中进行，使得在切割初始待切割鳍的过程中切割第一插塞结构，因此简化了工艺步骤。
本发明技术方案提供的半导体器件中，所述切割结构在切割鳍的宽度方向上切割第一插塞结构，使得切割结构在切割鳍的宽度方向两侧的第一插塞结构断开，避免切割结构在切割鳍的宽度方向两侧的第一插塞结构短路，满足工艺设计的要求。切割结构和栅极结构邻接，且切割结构与切割鳍沿第一鳍部延伸方向的侧壁邻接，这样切割鳍靠近切割结构的端部不会凸出于栅极结构，那么避免源漏材料生长在鳍切割区上，其次，在切割鳍的延伸方向上，栅极结构与切割鳍的重叠区域的尺寸较大，这样利于切割鳍中源漏的生长，切割鳍中源漏的形貌较好。综上，提高了半导体器件的性能。
附图说明
图1是一种SRAM存储器的结构示意图；
图2至图15是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
一种SRAM存储器，请参考图1，包括：衬底100，所述衬底100包括第一组合区Z1和与第一组合区Z1中心对称的第二组合区Z2，第一组合区Z1和第二组合区Z2均包括传输区A、下拉区B和上拉区C；分别位于第一组合区Z1中传输区A和下拉区B上、以及第二组合区Z2中传输区A和下拉区B上的第一鳍部111；分别位于第一组合区Z1的上拉区C上、以及第二组合区Z2的上拉区C上的第二鳍部112；位于衬底100传输区A上的传输栅极结构121，传输栅极结构121横跨传输区A的第一鳍部111；位于衬底100下拉区B上的下拉栅极结构122，下拉栅极结构122横跨下拉区B的第一鳍部111；位于衬底100上拉区C上的上拉栅极结构123，上拉栅极结构123横跨第二鳍部112；第一插塞结构150，第一组合区Z1中传输区A上的第一插塞结构150和第二组合区中上拉区C上的第一插塞结构150断开，第二组合区Z2中传输区A上的第一插塞结构150和第一组合区中上拉区C上的第一插塞结构150断开，所断开的区域为第一插塞切割区Q1。
第一组合区Z1的第二鳍部112需要被切隔，使第一组合区Z1的第二鳍部112不延伸至第二组合区Z2上，第二组合区Z2的第二鳍部112需要被切隔，使第二组合区Z2的第二鳍部112不延伸至第一组合区Z1上。
然而，形成上述SRAM存储器的过程中，第二鳍部112的切割步骤和第一插塞切割区Q1的切割步骤是先后进行的，第二鳍部112的切割步骤采用一道光罩工艺，第一插塞切割区Q1的切割步骤采用另一道光罩工艺，使得工艺步骤冗余。
由于先切断第二鳍部112、之后形成传输栅极结构121和拉栅极结构(包括下拉栅极结构122和上拉栅极结构123)，因此拉栅极结构与第二鳍部112的位置偏移容易较大，具体表现在：在第二鳍部112的延伸方向上，拉栅极结构与第二鳍部112的重叠区域的尺寸小于拉栅极结构的尺寸。那么对于拉栅极结构背向第一插塞切割区Q1的一侧的源漏层，源漏层形成的过程包括：在拉栅极结构背向第一插塞切割区Q1的一侧的第二鳍部中形成凹陷，在凹陷中生长源漏层。由于在第二鳍部112的延伸方向上，拉栅极结构与第二鳍部112的重叠区域的尺寸小于拉栅极结构的尺寸，那么凹陷朝向第一插塞切割区Q1的侧壁表面的材料可能不是第二鳍部112的材料，源漏层的生长的形貌较差。
在此基础上，本发明提供一种半导体器件的形成方法，包括：在半导体衬底上形成初始待切割鳍，初始待切割鳍部分延伸至鳍切割区上；在半导体衬底上形成横跨初始待切割鳍的栅极结构，鳍切割区和第一插塞切割区均位于栅极结构的侧部；在半导体衬底和初始待切割鳍上形成覆盖栅极结构侧壁的介质层；刻蚀去除第一插塞切割区上的介质层和鳍切割区上的初始待切割鳍，形成位于第一插塞切割区上的切割开口，且使初始待切割鳍形成位于切割开口侧部的切割鳍，切割开口的侧壁暴露出栅极结构；在切割开口中形成切割结构；在栅极结构侧部的介质层中形成第一插塞结构，所述切割结构在所述切割鳍的宽度方向上切割第一插塞结构。所述方法提高了半导体器件的性能，且工艺步骤得到简化。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图15是本发明一实施例中半导体器件形成过程的结构示意图。
参考图2，提供半导体衬底200，所述半导体衬底200包括第一插塞切割区c11和鳍切割区c12，所述鳍切割区c12位于所述第一插塞切割区c11内。
本实施例中，以所述半导体器件为SRAM存储器为示例进行说明。在其他实施例中，所述半导体器件不限于SRAM存储器。
所述半导体衬底200为形成半导体器件提供工艺平台。所述半导体衬底200的材料可以是单晶硅，多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底200的材料为单晶硅。
所述第一插塞切割区c11的面积大于鳍切割区c12的面积。
本实施例中，所述半导体衬底200包括存储单元区W，所述存储单元区W的数量为一个或者多个。
各存储单元区W均包括中心对称的第一组合区Z11和第二组合区Z21，第一组合区Z11和第二组合区Z21均包括传输区A1、下拉区B1和上拉区C1，所述第一插塞切割区c11分别位于第一组合区Z11的上拉区C1中和第二组合区Z21的上拉区C1中。
关于传输区A1、下拉区B1和上拉区C1的位置关系根据具体电路设计来区分。
第一组合区Z11中的传输区A1和第二组合区Z21中的传输区A1中心对称。第一组合区Z11中的下拉区B1和第二组合区Z21中的下拉区B1中心对称。第一组合区Z11中的上拉区C1和第二组合区Z21中的上拉区C1中心对称。
本实施例中，第一组合区Z11的上拉区C1位于第一组合区Z11的下拉区B1和第二组合区Z21的传输区A1之间，第二组合区Z21的上拉区C1位于第二组合区Z21的下拉区B1和第一组合区Z11的传输区A1之间。
第一组合区Z11中的传输区A1和下拉区B1沿第一方向排列，第二组合区Z21中的传输区A1和下拉区B1沿第一方向排列，第一组合区Z11中的下拉区B1和上拉区C1沿第二方向排列，第二方向垂直于第一方向，第二组合区Z21中的下拉区B1和上拉区C1沿第二方向排列。第一组合区Z11中的第一插塞切割区c11位于第二组合区Z21中的上拉区C1沿第一方向的一侧，第二组合区Z21中的第一插塞切割区c11位于第一组合区Z11中上拉区C1沿第一方向的一侧。第一组合区Z11中第一插塞切割区c11和第二组合区Z21中的第一插塞切割区c11中心对称。第一组合区Z11中的鳍切割区c12和第二组合区Z21中的鳍切割区c12中心对称。
本实施例中，以两个存数单元区W为示例，在其他实施例中，存数单元区W的数量为一个或者三个以上。
所述传输区A1用于形成传输晶体管，所述下拉区B1用于形成下拉晶体管。所述上拉区C1用于形成上拉晶体管。
所述传输晶体管包括第一传输晶体管和第二传输晶体管。所述下拉晶体管包括第一下拉晶体管和第二下拉晶体管。所述上拉晶体管包括第一上拉晶体管和第二上拉晶体管。
第一组合区Z11中传输区A1用于形成第一传输晶体管，第二组合区Z21中传输区A1用于形成第二传输晶体管。第一组合区Z11中下拉区B1用于形成第一下拉晶体管，第二组合区Z21中下拉区B1用于形成第二下拉晶体管。第一组合区Z11中的上拉区C1用于形成第一上拉晶体管，第二组合区Z21中的上拉区C1用于形成第二上拉晶体管。
本实施例中，传输晶体管和下拉晶体管的类型为N型，所述上拉晶体管的类型为P型。
第一插塞切割区c11上用于形成切割结构。
本实施例中，相邻的存储单元区W的排列方向平行于第一组合区Z11中的传输区A1至下拉区B1的排列方向。
对于相邻的存储单元区W，相邻的存储单元区W镜像对称，相邻存储单元区W的第一插塞切割区c11邻接。
结合参考图3和图4，图3为在图2基础上的示意图，图4为沿图3中切割线N1-M1的剖面图，在半导体衬底200上形成初始待切割鳍212，所述初始待切割鳍212部分延伸至鳍切割区c12上；在半导体衬底200上形成横跨初始待切割鳍212的栅极结构230，所述鳍切割区c12和第一插塞切割区c11均位于栅极结构230的侧部；在半导体衬底200和初始待切割鳍212上形成覆盖栅极结构230侧壁的介质层240。
本实施例中，具体的，在第一组合区Z11的上拉区C1上、以及第二组合区Z21的上拉区C1上分别形成初始待切割鳍212，第一组合区Z11的初始待切割鳍212延伸至第二组合区Z21的鳍切割区c12上，第二组合区Z21的初始待切割鳍212延伸至第一组合区Z11的鳍切割区c12上。
本实施例中，还包括：在第一组合区Z11的传输区A1和下拉区B1上、以及第二组合区Z21的传输区A1和下拉区B1上分别形成第一鳍部211。
本实施例中，具体的，形成横跨第一鳍部211和初始待切割鳍212的栅极结构230，所述鳍切割区c12和第一插塞切割区c11均位于栅极结构230的侧部；在半导体衬底200、第一鳍部211和初始待切割鳍212上形成覆盖栅极结构230侧壁的介质层240。
本实施例中，还包括：在形成介质层240之前，在半导体衬底上形成隔离结构(未图示)，隔离结构覆盖第一鳍部211的部分侧壁和初始待切割鳍212的部分侧壁，隔离结构的表面低于第一鳍部211的顶部表面和初始待切割鳍212的顶部表面。所述隔离结构的材料包括氧化硅。
所述栅极结构230位于隔离结构的部分表面上。形成介质层后，介质层还位于隔离结构上。
需要说明的是，图3中初始待切割鳍212和第一鳍部211的边缘用虚线表示，是为了将初始待切割鳍212和第一鳍部211的位置图示出来，在实际中初始待切割鳍212和第一鳍部211被介质层240覆盖。
本实施例中，对于SRAM存储器，一个存储单元区W上有两个初始待切割鳍212。
第一鳍部211的延伸方向与初始待切割鳍212的延伸方向平行。
相邻存储单元区W的第一鳍部211连接在一起。相邻存储单元区W的初始待切割鳍212连接在一起。后续需要将相邻存储单元区W的初始待切割鳍212断开。
所述栅极结构230的延伸方向垂直于第一鳍部211的延伸方向和初始待切割鳍的延伸方向。
所述栅极结构230包括本证栅极结构和位于本证栅极结构侧壁的侧墙。本证栅极结构在初始待切割鳍212的延伸方向上的两侧侧壁均具有侧墙，且本证栅极结构在初始待切割鳍212宽度方向上的两侧侧壁均具有侧墙。
所述本证栅极结构包括本证栅介质层和位于本证栅介质层上的本证栅电极层。所述本证栅介质层的材料包括氧化硅或高K介质层，所述本证栅电极层的材料为多晶硅或金属。
在后续切割栅极结构230之前，一个存储单元区W上具有两个栅极结构230，其中，一个栅极结构230横跨第一组合区Z11中传输区A1上的第一鳍部211、第二组合区Z21中上拉区C1上的初始待切割鳍212、以及第二组合区Z21中下拉区B1上的第一鳍部211；另一个栅极结构230横跨第二组合区Z21中传输区A1上的第一鳍部211、第一组合区Z11中上拉区C1上的初始待切割鳍212、以及第一组合区Z11中下拉区B1上的第一鳍部211。两个栅极结构230的排列方向垂直于栅极结构230的延伸方向。
所述介质层240的材料包括氧化硅或低K(K小于等于3.9)介质材料。
本实施例中，还包括：在形成介质层240之前，在栅极结构230两侧的初始待切割鳍212中分别形成第一源漏掺杂区(未图示)；在栅极结构230两侧的第一鳍部211中分别形成第二源漏掺杂区(未图示)。
接着，刻蚀去除第一插塞切割区c11上的介质层240和鳍切割区c12上的初始待切割鳍212，形成位于第一插塞切割区c11上的切割开口，且使初始待切割鳍212形成位于切割开口侧部的切割鳍，所述切割开口的侧壁暴露出栅极结构230。
参考图5、图6和图7，图5在图3基础上的示意图，图6在图4基础上的示意图，且图6为沿图5中切割线N1-M1的剖面图，图7为沿图5中切割线N2-M2的剖面图，在介质层240和栅极结构230上形成掩膜层250，所述掩膜层250中具有掩膜开口251，所述掩膜开口251位于第一插塞切割区c11上。
所述掩膜层250的材料和介质层240的材料不同，且掩膜层250的材料和初始栅极结构230的材料不同。
所述掩膜层250的材料包括光刻胶。
所述掩膜开口251用于定义切割结构的位置。掩膜开口251贯穿所述掩膜层250。
本实施例中，所述掩膜开口251位于第一插塞切割区c11上，掩膜开口251还在初始待切割鳍212的延伸方向上延伸至部分宽度的栅极结构230上。
在其他实施例中，掩膜开口251不暴露出栅极结构230，且在初始待切割鳍212的延伸方向上，掩膜开口251的侧壁与栅极结构230的侧壁之间的最小距离等于零。
本实施例中，掩膜层250中还具有第一附加开口252，第一附加开口252贯穿掩膜层250，第一附加开口252用于定义第一附加切割结构的位置，所述掩膜层250中还具有第二附加开口(未图示)，第二附加开口用于定义第二附加切割结构的位置。
需要说明的是，在其他实施例中，掩膜层250中仅具有掩膜开口251，采用额外的光刻胶层来定义第一附加切割结构的位置和第二附加切割结构的位置。
结合参考图8和图9，图8在图6基础上的示意图，且图9为在图7基础上的示意图，以所述掩膜层250为掩膜刻蚀去除第一插塞切割区c11上的介质层240和鳍切割区c12上的初始待切割鳍212，形成切割开口261，且使初始待切割鳍212形成位于切割开口261侧部的切割鳍213。
本实施例中，还包括：以所述掩膜层250为掩膜刻蚀去除第一插塞切割区c11上的隔离结构。所述切割开口261的底部暴露出半导体衬底200。
切割鳍213分别位于第一组合区Z11的上拉区C1上以及第二组合区Z21的上拉区C1上，且第一组合区Z11的切割鳍213在切割鳍213的延伸方向上位于第二组合区Z21的切割开口261的侧部，后续形成切割结构后，第一组合区Z11的切割鳍213在切割鳍213的延伸方向上位于第二组合区Z21的切割结构的侧部，第二组合区Z21的切割鳍213在切割鳍213的延伸方向上位于第一组合区Z11的切割开口261的侧部，后续形成切割结构后，第二组合区Z21的切割鳍213在切割鳍213的延伸方向上位于第一组合区Z11的切割结构的侧部。
本实施例中，掩膜开口251还在初始待切割鳍212的延伸方向上延伸至部分宽度的栅极结构230，相应的，以所述掩膜层250和栅极结构230为掩膜刻蚀去除第一插塞切割区c11上的介质层240和鳍切割区c12上的初始待切割鳍212，形成切割开口261。
所述切割开口261的侧壁暴露出栅极结构230和切割鳍213。
所述切割开口261的侧壁暴露出栅极结构230，具体的，所述切割开口261的侧壁暴露出侧墙。
所述栅极结构230与切割鳍213的重叠区域在切割鳍213的延伸方向上的尺寸等于栅极结构230在切割鳍213的延伸方向上的尺寸。
本实施例中，在刻蚀去除第一插塞切割区c11上的介质层240和鳍切割区c12上的初始待切割鳍212的过程中，刻蚀去除栅极结构230一侧位于第一插塞切割区c11上的第一源漏掺杂层。
本实施例中，还包括：在以所述掩膜层250为掩膜刻蚀去除第一插塞切割区c11上的介质层240和鳍切割区c12上的初始待切割鳍212的过程中，刻蚀第一附加开口252底部的介质层240，在第一附加开口252底部的介质层240中形成第一附加切割开口262，刻蚀第二附加开口底部的介质层，在第二附加开口底部的介质层中形成第二附加切割开口。
需要说明的是，在其他实施例中，切割开口261、第一附加切割开口262和第二附加切割开口通过不同的光罩工艺分别形成。
参考图10和图11，图10在图8基础上的示意图，图11在图9基础上的示意图，刻蚀去除第一插塞切割区c11上的介质层240和鳍切割区c12上的初始待切割鳍212之后，去除所述掩膜层250。
结合参考图12、图13和图14，图12为在图10基础上的示意图，图13在图11基础上的示意图，图14为图12和图13对应的俯视图，且12为沿图14中切割线N1-M1的剖面图，图13为沿图14中切割线N2-M2的剖面图，在切割开口261中形成切割结构270。
本实施例中，还包括：切割栅极结构230，使第一组合区Z11的传输区A1上的栅极结构230和第二组合区Z21的上拉区C1上的栅极结构230断开，使第二组合区Z21的传输区A1上的栅极结构230和第一组合区Z11的上拉区C1上的栅极结构230断开。
本实施例中，所述切割结构270为单层结构，所述切割结构270的材料与介质层240的材料不同。所述切割结构270的材料为氮化硅、碳化硅、氧化铝或氮化铝。
在其他实施例中，切割结构为多层结构。形成所述切割结构的方法包括：在切割开口中形成底层切割层；在切割开口中形成位于底层切割层上的顶层切割层；所述顶层切割层的材料与介质层的材料不同；所述底层切割层的材料与介质层的材料相同或不同。所述顶层切割层的材料为氮化硅、碳化硅、氧化铝或氮化铝。
所述切割结构270和侧墙邻接。
本实施例中，还包括：在第一附加切割开口262中形成第一附加切割结构272；在第二附加切割开口中形成第二附加切割结构(未图示)。
本实施例中，在形成切割结构270的过程中形成第一附加切割结构272和第二附加切割结构，简化了工艺。
第一附加切割结构位于栅极结构的一侧，第二附加切割结构分别位于栅极结构的另一侧。切割结构270和第一附加切割结构位于栅极结构的同一侧。
在其他实施例中，还包括：形成切割结构、第一附加切割结构和第二附加切割结构后，去除介质层；去除介质层后，在栅极结构侧部的切割鳍中形成第一源漏掺杂层；形成第一源漏掺杂层后，在半导体衬底、切割鳍上形成覆盖栅极结构侧壁的替换介质层。
结合参考图15，图15为在图14基础上的示意图，在所述栅极结构230侧部的介质层240中形成第一插塞结构280，所述切割结构270在所述切割鳍213的宽度方向上切割第一插塞结构280。
具体的，在栅极结构230侧部的介质层240中形成第一插塞开口，所述切割结构270在所述切割鳍213的宽度方向上切割第一插塞开口；在第一插塞开口中形成第一插塞结构280。
第一插塞结构280分别位于第一组合区Z11的传输区A1、第二组合区Z21的上拉区C1和下拉区B1上、以及第二组合区Z21的传输区A1、第一组合区Z11的上拉区C1和下拉区B1上。
第一组合区Z11上的切割结构270切断了第二组合区Z21的传输区A1上的第一插塞结构280和第一组合区Z11的上拉区C1上的第一插塞结构280，第二组合区Z21上的切割结构270切断了第一组合区Z11的传输区A1上的第一插塞结构280和第二组合区Z21的上拉区C1上的第一插塞结构280。
对于第一组合区Z11上的切割结构270，切割结构270一侧的第一插塞结构280横跨第二组合区Z21的传输区A1上的第一鳍部211，切割结构270另一侧的第一插塞结构280横跨第一组合区Z11的上拉区C1的切割鳍213；对于第二组合区Z21上的切割结构270，切割结构270一侧的第一插塞结构280横跨第一组合区Z11的传输区A1上的第一鳍部211，切割结构270另一侧的第一插塞结构280横跨第二组合区Z21的上拉区C1的切割鳍213。
第一组合区Z11上的第一附加切割结构272切断了第一组合区Z11的上拉区C1上的第一插塞结构280和第一组合区Z11的下拉区B1上的第一插塞结构280，第二组合区Z21上的第一附加切割结构272切断了第二组合区Z21的上拉区C1上的第一插塞结构280和第二组合区Z21的下拉区B1上的第一插塞结构280。
需要说明的是，本实施例中，还包括：在所述栅极结构230侧部的介质层240中形成第二插塞结构290，第一插塞结构280和第二插塞结构290分别位于栅极结构230的两侧。
第二附加切割结构和第二插塞结构290位于栅极结构的同侧。第二附加切割结构切断第二插塞结构290，具体的，第二附加栅极结构切断第一组合区上的第二插塞结构290和第二组合区上的第二插塞结构290。
需要说明的是，当形成替换介质层时，在栅极结构230侧部的替换介质层中形成第一插塞结构和第二插塞结构。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，请参考图15，包括：半导体衬底200，所述半导体衬底200包括第一插塞切割区c11和鳍切割区c12，所述鳍切割区c12位于所述第一插塞切割区c11内；位于第一插塞切割区c11和鳍切割区c12上的切割结构270；位于半导体衬底200上的切割鳍213，且所述切割鳍213沿切割鳍213延伸方向位于切割结构270的侧部，所述切割结构270与切割鳍213邻接；位于半导体衬底200上横跨切割鳍213的栅极结构230，所述切割结构270与栅极结构230邻接；位于半导体衬底200和切割鳍213上且覆盖栅极结构230侧壁的介质层240；位于栅极结构230侧部的介质层240中的第一插塞结构280，所述切割结构270在所述切割鳍213的宽度方向上切割第一插塞结构280。
所述半导体器件为SRAM存储器；所述半导体衬底200包括存储单元区W，所述存储单元区W包括中心对称的第一组合区Z11和第二组合区Z21，第一组合区Z11和第二组合区Z21均包括传输区A1、下拉区B1和上拉区C1，所述第一插塞切割区c11分别位于第一组合区Z11的上拉区C1中和第二组合区Z21的上拉区C1中。
切割鳍213分别位于第一组合区Z11的上拉区C1上以及第二组合区Z21的上拉区C1上，且第一组合区Z11的切割鳍213在切割鳍213的延伸方向上位于第二组合区Z21的切割结构270的侧部，第二组合区Z21的切割鳍213在切割鳍213的延伸方向上位于第一组合区Z11的切割结构270的侧部。
第一插塞结构280分别位于第一组合区Z11的传输区A1、第二组合区Z21的上拉区C1和下拉区B1上、以及第二组合区Z21的传输区A1、第一组合区Z11的上拉区C1和下拉区B1上。
所述半导体器件还包括：分别位于第一组合区Z11的传输区A1和下拉区上B1、以及第二组合区Z21的传输区A1和下拉区B1上的第一鳍部211；栅极结构230横跨第一鳍部211和切割鳍213。所述介质层240还位于第一鳍部211上。
对于第一组合区Z11上的切割结构270，切割结构270一侧的第一插塞结构280横跨第二组合区Z21的传输区A1上的第一鳍部211，切割结构270另一侧的第一插塞结构280横跨第一组合区Z11的上拉区C1的切割鳍213和第一组合区Z11下拉区B1的第一鳍部211；对于第二组合区Z21上的切割结构270，切割结构270一侧的第一插塞结构280横跨第一组合区Z11的传输区A1上的第一鳍部211，切割结构270另一侧的第一插塞结构280横跨第二组合区Z21的上拉区C1的切割鳍213和第二组合区Z21下拉区B1的第一鳍部211。
第一组合区Z11的传输区A1上的栅极结构230和第二组合区Z21的上拉区C1上的栅极结构230断开，第二组合区Z21的传输区A1上的栅极结构230和第一组合区Z11的上拉区C1上的栅极结构230断开。
本实施例中，所述切割结构270为单层结构，所述切割结构270的材料与介质层240的材料不同。
所述切割结构270的材料为氮化硅、碳化硅、氧化铝或氮化铝。
在其他实施例中，切割结构为多层结构，所述切割结构包括：位于第一插塞切割区上的底层切割层和位于底层切割层上的顶层切割层；所述顶层切割层的材料与介质层的材料不同；所述底层切割层的材料与介质层的材料相同或不同。所述顶层切割层的材料为氮化硅、碳化硅、氧化铝或氮化铝。
本实施例中，所述栅极结构230与切割鳍213的重叠区域在切割鳍213的延伸方向上的尺寸等于栅极结构230在切割鳍213的延伸方向上的尺寸。
所述栅极结构230包括本证栅极结构和位于本证栅极结构侧壁的侧墙，所述切割结构270和侧墙邻接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一插塞切割区和鳍切割区，所述鳍切割区位于所述第一插塞切割区内；
在半导体衬底上形成初始待切割鳍，所述初始待切割鳍部分延伸至鳍切割区上；
在半导体衬底上形成横跨初始待切割鳍的栅极结构，所述鳍切割区和第一插塞切割区均位于栅极结构的侧部；
在半导体衬底和初始待切割鳍上形成覆盖栅极结构侧壁的介质层；
刻蚀去除第一插塞切割区上的介质层和鳍切割区上的初始待切割鳍，形成位于第一插塞切割区上的切割开口，且使初始待切割鳍形成位于切割开口侧部的切割鳍，所述切割开口的侧壁暴露出栅极结构；
在切割开口中形成切割结构；
在所述栅极结构侧部的介质层中形成第一插塞结构，所述切割结构在所述切割鳍的宽度方向上切割第一插塞结构。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体器件为SRAM存储器；所述半导体衬底包括存储单元区，所述存储单元区包括中心对称的第一组合区和第二组合区，第一组合区和第二组合区均包括传输区、下拉区和上拉区，所述第一插塞切割区分别位于第一组合区的上拉区中和第二组合区的上拉区中；所述初始待切割鳍分别位于第一组合区的上拉区上以及第二组合区的上拉区上，且第一组合区的初始待切割鳍延伸至第二组合区的鳍切割区上，第二组合区的初始待切割鳍延伸至第一组合区的鳍切割区上；切割鳍分别位于第一组合区的上拉区上以及第二组合区的上拉区上，且第一组合区的切割鳍在切割鳍的延伸方向上位于第二组合区的切割结构的侧部，第二组合区的切割鳍在切割鳍的延伸方向上位于第一组合区的切割结构的侧部；第一插塞结构分别位于第一组合区的传输区、第二组合区的上拉区和下拉区上、以及第二组合区的传输区、第一组合区的上拉区和下拉区上。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，还包括：在形成栅极结构之前，在第一组合区的传输区和下拉区上、以及第二组合区的传输区和下拉区上分别形成第一鳍部；在形成介质层之前，所述栅极结构横跨第一鳍部和初始待切割鳍；所述介质层还位于第一鳍部上；对于第一组合区上的切割结构，切割结构一侧的第一插塞结构横跨第二组合区的传输区上的第一鳍部，切割结构另一侧的第一插塞结构横跨第一组合区的上拉区的切割鳍；对于第二组合区上的切割结构，切割结构一侧的第一插塞结构横跨第一组合区的传输区上的第一鳍部，切割结构另一侧的第一插塞结构横跨第二组合区的上拉区的切割鳍。
4.根据权利要求2所述的半导体器件的形成方法，其特征在于，还包括：切割栅极结构，使第一组合区的传输区上的栅极结构和第二组合区的上拉区上的栅极结构断开，使第二组合区的传输区上的栅极结构和第一组合区的上拉区上的栅极结构断开。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述切割开口的方法包括：在所述介质层和栅极结构上形成掩膜层，掩膜层中具有掩膜开口，所述掩膜开口位于第一插塞切割区上；以所述掩膜层为掩膜刻蚀去除第一插塞切割区上的介质层和鳍切割区上的初始待切割鳍，形成切割开口；刻蚀去除第一插塞切割区上的介质层和鳍切割区上的初始待切割鳍之后，去除所述掩膜层。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述切割结构为单层结构，所述切割结构的材料与介质层的材料不同。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述切割结构为多层结构，形成所述切割结构的方法包括：在切割开口中形成底层切割层；在切割开口中形成位于底层切割层上的顶层切割层；所述顶层切割层的材料与介质层的材料不同；所述底层切割层的材料与介质层的材料相同或不同。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成介质层之前，在栅极结构两侧的初始待切割鳍中分别形成第一源漏掺杂层；刻蚀去除第一插塞切割区上的介质层和鳍切割区上的初始待切割鳍的过程中，刻蚀去除栅极结构一侧位于第一插塞切割区上的第一源漏掺杂层。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括本证栅极结构和位于本证栅极结构侧壁的侧墙，所述切割开口的侧壁暴露出侧墙，所述切割结构和侧墙邻接。
10.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括第一插塞切割区和鳍切割区，所述鳍切割区位于所述第一插塞切割区内；
位于第一插塞切割区和鳍切割区上的切割结构；
位于半导体衬底上的切割鳍，且所述切割鳍沿切割鳍延伸方向位于切割结构的侧部，所述切割结构与切割鳍邻接；
位于半导体衬底上横跨切割鳍的栅极结构，所述切割结构与栅极结构邻接；
位于半导体衬底和切割鳍上且覆盖栅极结构侧壁的介质层；
位于栅极结构侧部的介质层中的第一插塞结构，所述切割结构在所述切割鳍的宽度方向上切割第一插塞结构。
11.根据权利要求10所述的半导体器件，其特征在于，所述半导体器件为SRAM存储器；所述半导体衬底包括存储单元区，所述存储单元区包括中心对称的第一组合区和第二组合区，第一组合区和第二组合区均包括传输区、下拉区和上拉区，所述第一插塞切割区分别位于第一组合区的上拉区中和第二组合区的上拉区中；切割鳍分别位于第一组合区的上拉区上以及第二组合区的上拉区上，且第一组合区的切割鳍在切割鳍的延伸方向上位于第二组合区的切割结构的侧部，第二组合区的切割鳍在切割鳍的延伸方向上位于第一组合区的切割结构的侧部；第一插塞结构分别位于第一组合区的传输区、第二组合区的上拉区和下拉区上、以及第二组合区的传输区、第一组合区的上拉区和下拉区上。
12.根据权利要求11所述的半导体器件，其特征在于，还包括：分别位于第一组合区的传输区和下拉区上、以及第二组合区的传输区和下拉区上的第一鳍部；栅极结构横跨第一鳍部和切割鳍；所述介质层还位于第一鳍部上；对于第一组合区上的切割结构，切割结构一侧的第一插塞结构横跨第二组合区的传输区上的第一鳍部，切割结构另一侧的第一插塞结构横跨第一组合区的上拉区的切割鳍；对于第二组合区上的切割结构，切割结构一侧的第一插塞结构横跨第一组合区的传输区上的第一鳍部，切割结构另一侧的第一插塞结构横跨第二组合区的上拉区的切割鳍。
13.根据权利要求10所述的半导体器件，其特征在于，第一组合区的传输区上的栅极结构和第二组合区的上拉区上的栅极结构断开，第二组合区的传输区上的栅极结构和第一组合区的上拉区上的栅极结构断开。
14.根据权利要求10所述的半导体器件，其特征在于，所述切割结构为单层结构，所述切割结构的材料与介质层的材料不同。
15.根据权利要求14所述的半导体器件，其特征在于，所述切割结构的材料为氮化硅、碳化硅、氧化铝或氮化铝。
16.根据权利要求10所述的半导体器件，其特征在于，所述切割结构为多层结构，所述切割结构包括：位于第一插塞切割区上的底层切割层和位于底层切割层上的顶层切割层；所述顶层切割层的材料与介质层的材料不同；所述底层切割层的材料与介质层的材料相同或不同。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，所述顶层切割层的材料为氮化硅、碳化硅、氧化铝或氮化铝。
18.根据权利要求10所述的半导体器件，其特征在于，所述栅极结构与切割鳍的重叠区域在切割鳍的延伸方向上的尺寸等于栅极结构在切割鳍的延伸方向上的尺寸。
19.根据权利要求10所述的半导体器件，其特征在于，所述栅极结构包括本证栅极结构和位于本证栅极结构侧壁的侧墙，所述切割结构和侧墙邻接。
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