KR102347185B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 반도체 기판에 복수의 활성 핀들을 형성하는 단계와, 상기 복수의 활성 핀들 상에 제1 하드 마스크층 및 제2 하드 마스크층을 차례로 형성하고, 상기 제2 하드 마스크층을 식각하여 제2 하드 마스크 패턴을 형성하는 단계와, 상기 제2 하드마스크 패턴을 트리밍(trimming)하는 단계와, 상기 제1 하드 마스크층 상에 제1 포토 레지스트 패턴을 형성하고, 트리밍된 제2 하드 마스크 패턴 및 상기 제1 포토 레지스트 패턴을 함께 식각 마스크로 제1 하드 마스크층을 식각하여 제1 하드 마스크 패턴을 형성하는 단계와, 상기 제1 하드 마스크 패턴을 식각 마스크로 상기 복수의 활성 핀들을 식각하여 활성 핀 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and method for fabricating the same}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로, 특히 핀형 전계 효과 트랜지스터(fin-type field effect transistor: FinFET)를 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 전계 효과 트랜지스터의 게이트 길이가 점차 감소하고 있다. 이에 따라, 수평형 MOSFET(planar type metal oxide semiconductor FET)이 갖는 소자 특성의 한계를 극복하기 위하여, FinFET과 같은 3차원 구조의 채널을 구비하는 반도체 소자가 개발되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 단일(single) 활성 핀을 패터닝할 수 있는 하드 마스크 패턴을 형성함으로써 설계의 자유도를 높이고, 하드 마스크 패턴의 임계 치수 균일도(critical dimension uniformity; CDU) 감소를 방지하는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자의 제조 방법을 제공한다.
본 발명의 기술적 사상에 의한 일 양태에 따르면 반도체 소자의 제조 방법ㅇ이 제공된다. 상기 방법은, 반도체 기판에 복수의 활성 핀들을 형성하는 단계; 상기 복수의 활성 핀들 상에 제1 하드 마스크 층 및 제2 하드 마스크 층을 차례로 형성하는 단계; 상기 제2 하드 마스크 층에 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 하드 마스크 층을 식각함으로써, 제2 하드 마스크 패턴을 형성하는 단계; 상기 제2 하드 마스크 패턴을 트리밍(trimming)하는 단계; 상기 제1 하드 마스크 층 상에 제2 포토레지스트 패턴을 형성하는 단계; 트리밍된 제2 하드 마스크 패턴 및 상기 제2 포토레지스트 패턴을 함께 식각 마스크로 사용하여 제1 하드 마스크 층을 식각함으로써, 제1 하드 마스크 패턴을 형성하는 단계; 및 상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 복수의 활성 핀들을 식각함으로써, 활성 핀 패턴을 형성하는 단계;를 포함한다.
일부 실시예들에서, 상기 트리밍된 제2 하드 마스크 패턴은 적어도 하나의 단위 마스크 패턴을 포함하고, 상기 단위 마스크 패턴은 상기 복수의 활성 핀들 중 하나의 활성 핀과 오버랩되는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 단위 마스크 패턴은 복수개이고, 복수의 단위 마스크 패턴은 상기 복수의 활성 핀들 중 적어도 두 개의 활성 핀을 사이에 두고 서로 이격된 활성 핀을 각각 오버랩되는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 트리밍된 제2 하드 마스크 패턴은 상기 하나의 활성 핀의 선폭 방향으로 상기 하나의 활성 핀의 상면과 모두 오버랩되는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 트리밍된 제2 하드 마스크 패턴의 선폭은 상기 제2 하드 마스크 패턴의 선폭보다 좁은 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 제1 포토 레지스트 패턴은 적어도 하나의 단위 레지스트 패턴을 포함하고, 상기 단위 레지스트 패턴은 상기 복수의 활성 핀 중 적어도 두 개의 활성 핀들과 오버랩되는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 트리밍된 제2 하드 마스크 패턴의 선폭은 상기 복수의 활성 핀들의 피치(pitch)보다 좁은 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 제1 포토 레지스트 패턴은 상기 트리밍된 제2 하드 마스크 상을 일부 오버랩하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 제1 하드 마스크 패턴은, 상기 트리밍된 제2 하드 마스크 패턴에 의해 정의되는 제2 패턴 영역과, 상기 제1 하드 마스크 패턴 중 상기 제2 패턴 영역을 제외한 제1 패턴 영역으로 나뉘고, 상기 제2 패턴 영역의 선폭은 상기 제1 패턴 영역의 선폭의 절반보다 작거나 같은 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 활성 핀 패턴을 이루는 복수의 활성 핀들은 제1 방향을 따라서 서로 평행하게 연장되고, 상기 활성 핀 패턴은, 상기 트리밍된 제2 하드 마스크 패턴과 오버랩되는 제2 활성 핀 영역과, 상기 활성 핀 패턴 중 상기 제2 활성 핀 영역을 제외한 제1 활성 핀 영역으로 나뉘고, 상기 제2 활성 핀 영역의 상기 제1 방향으로의 일단은 상기 제1 활성 핀 영역의 상기 제1 방향으로의 일단보다 돌출한 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 제1 하드 마스크 패턴은 L 형상, C 형상, 또는 H 형상인 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 활성 핀 패턴의 형성 단계 이후, 상기 활성 핀 패턴 중 적어도 하나를 가로지르는 게이트 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 활성 핀 패턴은, 상기 트리밍된 제2 하드 마스크 패턴과 오버랩되는 제2 활성 핀 영역과, 상기 활성 핀 패턴 중 상기 제2 활성 핀 영역을 제외한 제1 활성 핀 영역으로 나뉘고, 상기 게이트 전극은 복수개이고, 복수의 게이트 전극들 중 적어도 하나는 제1 활성 핀 영역 및 제2 활성 핀 영역 모두를 가로지르고, 적어도 하나는 제1 활성 핀 영역 또는 제2 활성 핀 영역 중 어느 하나를 가로지르는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 제2 하드 마스크 패턴을 형성하는 단계는, 상기 제2 하드 마스크층 상에 제3 하드 마스크층을 형성하고 상기 제3 하드 마스크층을 식각하여 제3 하드 마스크 패턴을 형성하는 단계와, 상기 제3 하드 마스크 패턴에 예비 트리밍 공정을 수행하는 단계와, 상기 제2 하드 마스크층 상에 제2 포토 레지스트 패턴을 형성하고, 예비 트리밍된 제3 하드 마스크 패턴과 상기 제2 포토 레지스트 패턴을 함께 식각 마스크로 사용하여 상기 제2 하드 마스크 패턴을 형성하는 단계인 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 복수의 활성 핀들은 제1 방향을 따라서 서로 평행하게 연장되고, 상기 트리밍된 제2 하드 마스크 패턴은, 상기 예비 트리밍된 제3 하드 마스크 패턴과 오버랩되는 제3 패턴 영역과, 상기 트리밍된 제2 하드 마스크 패턴 중 상기 제3 패턴 영역을 제외한 상기 제4 패턴 영역으로 나뉘고, 상기 제3 패턴 영역과 상기 제4 패턴 영역 각각은 상기 복수의 활성 핀들 중 두 개의 활성 핀들과 각각 오버랩되는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 두 개의 활성 핀들은 적어도 하나의 활성 핀을 사이에 두고 서로 이격되는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법이 제공된다. 상기 방법은, 제1 방향으로 연장되는 복수의 활성 핀들 상에 제1 하드 마스크 층을 형성하는 단계; 상기 제1 하드 마스크 층 상에 제2 하드 마스크 층을 형성하는 단계; 상기 제2 하드 마스크 층 상에 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 하드 마스크 층을 식각함으로써, 하드 마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴의 상기 제1 방향에 수직한 제2 방향의 폭이 제1 선폭이 되도록, 상기 하드 마스크 패턴을 트리밍하는 단계; 상기 제1 하드 마스크 층 상에 상기 제2 방향의 폭이 상기 제1 선폭보다 큰 제2 선폭인 제2 포토레지스트 패턴을 형성하는 단계; 및 상기 트리밍된 상기 하드 마스크 패턴 및 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 활성핀을 패터닝하는 단계;를 포함하되, 상기 하드 마스크 패턴은 상기 복수의 활성핀들 중 어느 하나인 제1 활성핀과 오버랩되고, 및 상기 제2 포토레지스트 패턴은 상기 제1 활성핀 및 상기 복수의 활성핀들에 포함되고 상기 제1 활성핀과 다른 하나인 제2 활성 핀 각각과 오버랩된다.
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본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 선폭 감소가 필요한 일부 하드 마스크 패턴에 대해서 선택적으로 트리밍하여, 하드 마스크 패턴의 균일도 감소 문제를 방지할 수 있다. 또한, 단일 활성 핀을 패터닝할 수 있는 트리밍된 하드 마스크 패턴이 제공되므로, 반도체 소자의 설계의 자유도를 높일 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 플로차트이다.
도 2 내지 도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도, 평면 레이아웃 및 단면도들이다.
도 12a 내지 도 12d은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법의 사시도들이다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 플로차트이다.
도 14 내지 도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도, 평면 레이아웃 및 단면도들이다.
도 24는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의해 구현될 수 있는 시스템을 나타내는 구성도이다.
도 25는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의해 구현될 수 있는 전자 장치를 개략적으로 보여주는 사시도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 플로차트이다. 도 2 내지 도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도, 평면 레이아웃 및 단면도들이다. 도 4b, 도 5b, 도 6b, 도 7b, 도 8b는 도 4a, 도 5a, 도 6a, 도 7a, 도 8a의 평면 레이아웃을 도시한 것이고, 도 4c, 도 5c, 도 6c, 도 7c은 도 4a, 도 5a, 도 6a, 도 7a의 A-A 선의 단면도들을 도시한 것이다. 동일한 참조 부호는 동일 부재를 나타내며, 중복되는 내용은 간략히 설명하도록 한다.
도 1 및 도 2를 참조하면, 반도체 기판(11) 상에 상기 반도체 기판(11)으로부터 돌출되는 복수의 활성 핀(13A)들을 형성한다(S101). 즉, 제1 절연막(15A) 및 제2 절연막(17A)을 사용하여 반도체 기판(11)을 식각하여 복수의 활성 핀(13A)들을 형성한다.
구체적으로, 상기 반도체 기판(11) 상에 예비 제1 절연막(15A) 및 예비 제2 절연막(17A)을 형성한다. 상기 반도체 기판(11)은 실리콘(silicon), 예를 들면 결정질 실리콘, 다결정질 실리콘, 또는 비결정질 실리콘을 포함할 수 있다. 일부 실시예에서, 상기 반도체 기판(11)은 게르마늄(germanium), 또는 실리콘 게르마늄(silicon germanium), 실리콘 카바이드(silicon carbide), 갈륨 아스나이드(gallium arsenide), 인듐 아스나이드(indium arsenide), 또는 인듐 포스파이드(indium phosphide)과 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 반도체 기판(11)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 반도체 기판(11)은 BOX 층(buried oxide layer)을 포함할 수 있다. 일부 실시예에서, 상기 반도체 기판(11)은 도전 영역, 예컨대 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시예에서, 상기 예비 제1 절연막(15A)은 산화막, 예를 들어 실리콘 옥사이드(silicon oxide; SiO2)로 이루어질 수 있다. 일부 실시예에서, 상기 예비 제2 절연막(17A)은 질화막, 예를 들어 실리콘 니트라이드(silicon nitride; SiN)로 이루어질 수 있다. 일부 실시예에서, 상기 예비 제1 절연막(15A) 및 상기 예비 제2 절연막(17A)은 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있다. 일부 실시예에서는, 상기 반도체 기판(11) 상에 상기 예비 제1 절연막(15A) 및 상기 예비 제2 절연막(17A)을 형성하는 단계를 생략할 수도 있다.
상기 예비 제2 절연막(17A) 위에 상기 복수의 활성 핀(13A)을 정의하는 복수의 마스크 패턴을 형성한다. 상기 복수의 마스크 패턴은 일정한 피치를 가지고 반복 형성되는 복수의 라인 패턴으로 이루어질 수 있다. 상기 복수의 마스크 패턴은 상기 예비 제2 절연막(17A) 상에 마스크층을 형성하고, 통상의 포토 리소그래피 공정, DPT(Double Patterning Technology) 및/또는 QPT(Quadruple Patterning Technology)에 의해 형성된 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 마스크층을 식각하여 형성할 수 있다. 이후, 상기 복수의 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판(11), 상기 예비 제1 절연막(15A), 및 상기 예비 제2 절연막(17A)을 식각하여 복수의 소자 분리 트렌치들을 형성한다. 상기 복수의 소자 분리 트렌치들을 형성함에 따라, 상기 반도체 기판(11)의 일부분으로 복수의 활성 핀(13A)들이 형성될 수 있다.
상기 복수의 소자 분리 트렌치들 사이에는 예비 제1 소자 분리막(19A)을 채우고, 상기 제2 절연막(17A)의 상면이 노출될 때까지 상기 예비 제1 소자 분리막(19A)을 평탄화하여 제1 소자 분리막(19A)을 형성할 수 있다. 상기 제1 소자 분리막(19A)은 산화막, 질화막, 또는 그 조합을 포함할 수 있다.
도 1 및 도 3을 참조하면, 복수의 활성 핀(13A)들 상에 형성된 제2 절연막(17A) 상에 제1 하드 마스크층(21A)과, 제1 중간층(23A)과, 제2 하드 마스크층(25A)과, 제2 중간층(27A)을 순차적으로 형성할 수 있다(S103).
일부 실시예에서, 상기 제1 하드 마스크층(21A) 및 상기 제2 하드 마스크층(25A)은 탄소 함유막, SOH막(spin-on organic hardmask), ACL막(amorphous carbon layer), 산화막 또는 질화막으로 이루어질 수 있다. 상기 SOH막은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물로 이루어질 수 있다. 상기 SOH막은 스핀 코팅(spin coating) 공정에 의해 형성될 수 있다.
일부 실시예들에서, 제2 절연막(17A) 상에 제1 하드 마스크층(21A)이 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 실시예들에서, 상기 제1 소자 분리막(19A)의 상측 일부, 상기 제2 절연막(17A), 상기 제1 절연막(15A)을 제거하여 상기 복수의 활성 핀들(13A)의 상면을 노출시킬 수 있다. 이에 따라, 상기 복수의 활성 핀들(13A) 상에 상기 제1 하드 마스크층(21A)이 형성될 수도 있다.
상기 제1 마스크층(21A) 상에는 제1 중간층(23A)이 형성될 수 있다. 상기 제1 중간층(23A)은 원자층 증착(Atomic layer deposition; ALD) 공정에 의해 형성될 수 있다. 상기 제1 중간층 (23A)은 제1 마스크층(21A) 상의 포토 레지스트층을 패터닝하는 공정에서 광이 반사되지 않도록 반사 방지막의 역할을 수행할 수 있다. 상기 제2 마스크층(25A) 상에는 제2 중간층(27A)이 형성될 수 있다. 상기 제2 하드 마스크층(27A)은 실리콘옥시나이트라이드(Silicon Oxy-Nitride; SiON)을 포함할 수 있다.
도 1, 도 4a 내지 도 4c를 참조하면, 상기 제2 중간층(23A) 상에 제1 포토 레지스트 패턴(29)을 형성한다. 상기 제1 포토 레지스트 패턴(29)은 반도체 기판(11) 상의 복수의 활성 핀(13A)들 중 어느 하나의 활성 핀(13AT)과 오버랩되도록 형성될 수 있다. 상기 제1 포토 레지스트 패턴(29)은 통상의 포토 리소그래피 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 포토 리소그래피 공정에는 이머젼 불화아르곤(ArF immersion) 방식 또는 EUV 노광 장비가 이용될 수 있다. 다만, 회절과 같은 광학적 특성으로 인해 상기 제1 포토 레지스트 패턴(29)이 좁은 피치를 가지는 활성 핀(13A)들 중 어느 하나의 활성 핀(13AT)만을 오버랩되도록 형성하는 데 어려움이 있다. 즉, 어느 하나의 활성 핀(13AT)만을 오버랩되도록 공정 조건을 설정하더라도, 상기 제1 포토 레지스트 패턴(29) 의 선폭(W1)이 설계보다 크게 형성될 수 있다. 이에 따라 제1 포토 레지스트 패턴(29)과 인접한 활성 핀(13AA) 사이의 거리(X1)가 매우 근접하여, 후속 공정상의 작은 미스 얼라인(misalign)이 발생할 경우 제1 포토 레지스트 패턴(29)과 인접한 활성 핀(13AA)이 오버랩될 수 있다.
도 4a 내지 도 4c에서는 상기 제1 포토 레지스트 패턴(29)이 하나의 활성 핀(13AT)만을 오버랩하고 있으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 포토 레지스트 패턴(29)은 개별 단위 소자 형상에 따라 다양한 형상의 패턴으로 이루어질 수 있다. 이에 대해서는 도 12a 내지 도 12d를 통해서 후술하도록 한다.
도 1, 도 5a 내지 도 5c를 참조하면, 도 4a 내지 도 4c의 제1 포토 레지스트 패턴(29)을 식각 마스크로 사용하여 제2 하드 마스크층(25A) 및 제2 중간층(27A)를 식각하여, 제2 하드 마스크 패턴(25B) 및 제2 중간 패턴(27B)을 형성한다(S105).
상기 제2 하드 마스크 패턴(25B) 및 상기 제2 중간 패턴(27B)의 선폭(W2)은 상기 제1 포토 레지스트 패턴(29)의 선폭(W1)과 유사하게 형성될 수 있다. 이에 따라, 평면상에서 상기 제2 하드 마스크 패턴(25B)과, 상기 제2 하드 마스크 패턴(25B)과 인접한 활성 핀(13AA)의 거리(X2)도 매우 근접할 수 있다. 이에 따라 공정상의 작은 미스 얼라인이 발생할 경우 상기 제2 하드 마스크 패턴(25B)과 인접한 활성 핀(13AA)이 오버랩될 수 있다.
도 1, 도 6a 내지 도 6c를 참조하면, 도 5a 내지 도 5c의 제2 하드 마스크 패턴(25B) 및 제2 중간 패턴(27B)에 트리밍(trimming) 공정(T)을 수행한다(S107). 상기 트리밍 공정(T)은 도 5a 내지 도 5c의 제2 하드 마스크 패턴(25B) 및 제2 중간 패턴(27B)의 선폭(W2) 및 길이를 모두 감소시킬 수 있다. 트리밍된 제2 하드 마스크 패턴(25C) 및 트리밍된 제2 중간 패턴(25C)의 선폭(W3)은 도 5a 내지 도 5c의 선폭(W2)보다 좁아질 수 있다. 이에 따라, 상기 트리밍된 제2 하드 마스크 패턴(25C)은 상기 복수의 활성 핀(13A)들 중 목적하는 어느 하나의 활성 핀(13AT)만을 오버랩하도록 형성될 수 있다.
좁은 피치를 가지는 복수의 활성 핀(13A)들 중 어느 하나의 활성 핀(13AT)을 패터닝해야 하는 경우, 하나의 활성 핀(13AT)과 오버랩되는 하드 마스크 패턴을 형성하는 것이 필요하다. 도 5a 내지 도 5c의 제2 하드 마스크 패턴(25B)은 도 4a 내지 도 4c의 포토 레지스트 패턴(29)에 의해 형성될 수 있는데, 전술한 바와 같이 포토 레지스트 패턴(29)은 포토 리소그래피 공정의 광학적 특성으로 인해 하나의 활성 핀(13AT)만을 오버랩하도록 형성하는 데 어려움이 있다. 포토 레지스트 패턴(29)은 인접한 활성 핀(13AA)과 매우 근접하거나 인접한 활성 핀(13AA)과 오버랩되는 넓은 선폭(W1)으로 형성되며, 이러한 선폭(W1)은 도 5a 내지 도 5c의 제2 하드 마스크 패턴(25B)에 그대로 반영되어 목적하는 하나의 활성 핀(13AT) 외에 인접한 활성 핀(13AA)도 오버랩되어 당초 설계대로 활성 핀 패턴을 형성하지 못할 수 있다.
따라서, 후술하는 도 7a 내지 도 8b를 함께 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은 목적하는 어느 하나의 활성 핀(13AT)만을 오버랩하도록 도 5a 내지 도 5c의 제2 하드 마스크 패턴(25B)의 선폭을 좁히는 트리밍 공정(T) 단계를 도입한다. 이와 동시에, 선폭이 문제되지 않는 활성 핀(13A) 범위를 패터닝하는 경우에는 상기 트리밍 공정(T)의 후속 공정으로 트리밍을 거치지 않는 하드 마스크 패턴을 형성하는 단계를 도입한다. 이와 같이 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은 패터닝 대상에 따라 트리밍 공정(T)을 선택적으로 수행할 수 있다. 따라서 좁은 선폭의 하드 마스크 패턴을 형성할 수 있는 동시에, 모든 하드 마스크 패턴에 대하여 트리밍하는 공정을 생략하여 하드 마스크 패턴의 임계 치수 균일도(critical dimension uniformity; CDU)가 감소하는 것을 방지할 수 있다. 또한 하나의 활성 핀(13AT)을 패터닝할 수 있으므로 설계의 자유도를 높일 수 있다.
일부 실시예들에서, 상기 트리밍 공정(T)은 상기 트리밍된 제2 하드 마스크 패턴(25C)의 선폭(W3)이 상기 활성 핀(13A)의 선폭(FW)보다 크거나 같을 때까지 수행될 수 있다. 이에 따라 상기 트리밍된 제2 하드 마스크 패턴(25C)은 상기 하나의 활성 핀(13AT)의 선폭 방향(Y방향)으로 상기 하나의 활성 핀(13AT)의 상면을 모두 오버랩하도록 형성될 수 있다.
일부 실시예들에서, 상기 트리밍된 제2 하드 마스크 패턴(25C)의 선폭(W3)은 상기 활성 핀(13A)의 피치(P)보다 작을 수 있다.
도 1, 도 7a, 도 7b 및 도 7c를 참조하면, 제1 중간층(23A) 상에 제2 포토 레지스트 패턴(31)을 형성한다. 상기 제2 포토 레지스트 패턴(31)은 선폭이 문제되지 않는 활성 핀(13A) 범위, 예를 들어 두 개 이상의 활성 핀(13AT')들과 함께 오버랩되도록 형성될 수 있다. 두 개 이상의 활성 핀(13AT')들과 오버랩되는 상기 제2 포토 레지스트 패턴(31)은 비교적 넓은 선폭(W4)을 가지므로, 포토 리소그래피 공정의 광학적 특성에 의한 영향을 적게 받을 수 있다. 따라서 트리밍 공정을 수행하지 않더라도 당초 설계에 따른 선폭(W4)을 가질 수 있으며, 이에 따라 목적하는 활성 핀(13AT')과 인접한 활성 핀(13AA') 사이의 거리(Y)도 비교적 넓게 유지될 수 있다.
일부 실시예들에서, 상기 제2 포토 레지스트 패턴(31)은 제1 중간층(23A) 상에 형성된 트리밍된 제2 하드 마스크 패턴(25C) 상에 일부 오버랩되도록 형성될 수 있다.
일부 실시예들에서, 제1 하드 마스크층(21A) 상의 상기 제1 중간층(23A)은 제거될 수 있으며, 이 경우 상기 제1 하드 마스크층(21A) 상에 직접 상기 제2 포토 레지스트 패턴(31)이 형성될 수 있다.
도 1, 도 8a 내지 도 8c를 참조하면, 도 7a 내지 도 7c의 제2 포토 레지스트 패턴(31)과 트리밍된 제2 하드 마스크 패턴(25C)을 함께 식각 마스크로 사용하여 제1 하드 마스크층(21A) 및 제1 중간층(23A)을 식각하고, 제1 하드 마스크 패턴(21B)을 형성한다(S109). 상기 제1 하드 마스크 패턴(21B)은, 도 7a 내지 도 7c의 트리밍된 제2 하드 마스크 패턴(25C)에 의해 정의되는 제1 패턴 영역(21B1)과, 상기 제1 하드 마스크 패턴(21B) 중 상기 제1 패턴 영역(21B1)을 제외한 제2 패턴 영역(21B2)으로 나뉠 수 있으며, 상기 제1 패턴 영역(21B1)의 제1 방향(X방향)으로의 일단은 상기 제2 패턴 영역(21B2)의 상기 제1 방향으로의 일단보다 돌출하여 형성될 수 있다.
일부 실시예들에서, 상기 제1 패턴 영역(21B1)의 선폭(W3)은 상기 제2 패턴 영역(21B2)의 선폭(W5)의 절반보다 같거나 작을 수 있다.
상기 제1 하드 마스크 패턴(21B)의 제1 패턴 영역(21B1) 및 상기 제2 패턴 영역(21B2)은 개별 단위 소자 형상에 따라 다양한 형상의 패턴으로 형성될 수 있다. 일부 실시예들에서, 상기 제1 하드 마스크 패턴(21B)은 L 형상, C 형상, 또는 H 형상일 수 있다. 이에 대해서는 도 12a 내지 도 12d를 참조하여 후술하도록 한다.
도 1 및 도 9를 참조하면, 도 8a 내지 도 8c의 제1 하드 마스크 패턴(21B)을 식각 마스크로 사용하여 복수의 활성 핀(13A)들, 제1 절연막(15A), 제2 절연막(17A), 및 제1 소자 분리막(19A)을 식각한다. 이에 따라 상기 반도체 기판(11) 상에는 활성 핀 패턴(13B)과, 상기 활성 핀 패턴(13B) 상에 형성된 제1 절연 패턴(15B) 및 제2 절연 패턴(17B)과, 상기 활성 핀 패턴(13B)의 측벽과 오버랩되는 제1 소자 분리 패턴(19B)이 형성될 수 있다(S111). 상기 활성 핀 패턴(13B)은 두 개의 활성 핀(13B2) 및 상기 두 개의 활성 핀(13B2)의 일단보다 돌출된 일단을 가지는 하나의 활성 핀(13B1)을 포함할 수 있다.
일부 실시예들에서, 도 8a 내지 도 8c의 제1 하드 마스크 패턴(21B)을 식각 마스크로 사용하여 활성 핀(13A) 등을 식각 공정을 수행할 경우 상기 반도체 기판(11)의 상면이 일부 식각될 수 있다.
도 1 및 도 10을 참조하면, 반도체 기판(11)의 상면과 오버랩되면서 활성 핀 패턴(13B) 사이를 채우는 제2 소자 분리막(33)을 형성할 수 있다.
구체적으로, 상기 반도체 기판(11) 상에 도 9의 활성 핀 패턴(13B) 및 제1 소자 분리 패턴(19B)의 측벽을 오버랩하도록 상기 제2 소자 분리막(33)을 이루는 물질로 제2 예비 소자 분리막을 형성한다. 그후 상기 제2 예비 소자 분리막을 평탄화 하여 상기 제2 절연 패턴(17B)의 상면을 노출시킨다. 상기 제2 절연 패턴(17B)은 식각 정지막의 역할을 할 수 있다. 이후, 상기 반도체 기판(11)의 상측으로부터 상기 제2 절연 패턴(17B)를 통해서 상기 활성 핀 패턴(13B)에 불순물을 주입하여, 상기 활성 핀 패턴(13B)을 불순물로 도핑할 수 있다. 상기 불순물은, 예컨대 P 형 도전성 이온 또는 N 형 도전성 이온일 수 있으며, 상기 불순물 주입을 통해 상기 활성 핀 패턴(13B)은 P 형 또는 N 형 도전성 이온으로 도핑될 수 있다. 일부 실시예들에서, 상기 불순물 주입을 통해 상기 활성 핀 패턴(13B)에 P 형 또는 N 형 웰이 형성될 수도 있다.
그후, 상기 활성 핀 패턴(13B)의 측벽과 오버랩되는 도 9의 제1 소자 분리 패턴(19B) 및 상기 제2 예비 소자 분리막의 상측 일부를 제거하여 상기 활성 핀 패턴(13B)의 측벽을 노출시키고, 상기 제2 소자 분리막(33)을 형성할 수 있다. 도 9의 활성 핀 패턴(13B) 상에 형성된 제1 절연 패턴(15B) 및 제2 절연 패턴(17B)도 제거될 수 있다.
일부 실시예에서, 상기 제2 소자 분리막(33)은 단일막 또는 다중막 구조일 수 있다. 상기 제2 소자 분리막(33)은 산화막을 포함할 수 있다. 일부 실시예에서, 예비 제2 소자 분리막(33)은 플라즈마를 이용하는 건식 식각 공정을 이용하여 제거될 수 있다.
일부 실시예에서, 상기 활성 핀(13B) 중 후술하는 도 11의 게이트 전극 형성 공정에서 게이트 전극(37A1, 37A2)에 의해 오버랩되지 않는 부분들을 소스/드레인 영역으로 정의하고, 상기 소스/드레인 영역에 추가적으로 불순물을 주입할 수도 있다.
도 1 및 도 11을 참조하면, 활성 핀 패턴(13B) 중 적어도 하나를 가로지르는 방향(Y방향)으로 게이트 전극(37A1, 37A2)을 형성할 수 있다(S113). 즉, 게이트 전극(37A1, 37A2)은 제2 소자 분리막(33)의 상면과, 활성 핀 패턴(13B)의 상면 및 측면을 오버랩하도록 형성될 수 있다. 상기 게이트 전극(37A1, 37A2)의 하면에는 게이트 절연막(35A1, 35A2)이 형성된다.
상기 활성 핀 패턴(13B)은 상기 트리밍된 제2 하드 마스크 패턴(27C)과 오버랩되는 제1 활성 핀 영역(13B1)과, 상기 활성 핀 패턴(13B) 중 상기 제1 활성 핀 영역(13B1)을 제외한 제2 활성 핀 영역(13B2)으로 나뉠 수 있다. 제1 게이트 라인(37A1) 및 제1 게이트 절연막(35A1)은 제1 활성 핀 영역(13B1)만을 가로질러 형성된다. 제2 게이트 라인(37A2)은 제1 활성 핀 영역(13B1) 및 제2 활성 핀 영역(13B2) 모두를 가로질러 형성된다.
일부 실시예들에서, 상기 게이트 전극(37A1, 37A2)는 복수개이며, 적어도 하나(37A2)는 제1 활성 핀 영역(13B1) 및 제2 활성 핀 영역(13B2) 모두를 가로지르고, 적어도 하나(37A1)는 제1 활성 핀 영역(13B1) 또는 제2 활성 핀 영역(13B2) 중 어느 하나를 가로질러 형성될 수 있다. 일부 실시예들에서, 상기 활성 핀 패턴(13B) 상에 형성되는 상기 게이트 전극(37A1, 37A2)은 세 개 이상일 수 있다.
일부 실시예에서, 상기 게이트 전극(37A1, 37A2)은, 폴리실리콘, 폴리실리콘-게르마늄 합금, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 이들의 산화물, 또는 이들의 질화물 등을 포함할 수 있다. 도 11에서는 상기 게이트 전극(37A1, 37A2)이 단일막 구조로 형성되는 경우만을 도시하고 있으나, 이에 한정되는 것은 아니며 다중막 구조로 형성될 수도 있다.
도 12a 내지 도 12d는 도 8a 내지 도 8c의 제1 하드 마스크 패턴(21B)의 다양한 형상을 나타낸 것이다. 상기 제1 하드 마스크 패턴(21B)은 개별 단위 소자 형상에 따라 다양한 형상의 패턴으로 형성될 수 있다. 즉, 도 5a 내지 도 5c의 제2 하드 마스크 패턴(21B)은 복수의 단위 마스크 패턴들을 포함할 수 있고, 도 7a 내지 도 7c의 제2 포토 레지스트 패턴(31)은 복수의 단위 레지스트 패턴들을 포함할 수 있다.
구체적으로, 도 4a 내지 도 4c, 및 도 12a를 참조하면, 제1 포토 레지스트 패턴(29)은 상기 복수의 활성 핀(13A)들 중 적어도 두 개의 활성 핀을 사이에 두고 서로 이격된 두 개의 활성 핀들을 각각 오버랩하도록 형성되는 두 개의 단위 레지스트 패턴들을 포함하도록 형성할 수 있다. 도 5a 내지 도 5c, 및 도 12a를 참조하면, 제2 하드 마스크 패턴(25B)은 상기 제1 포토 레지스트 패턴(29)의 두 개의 단위 레지스트 패턴들에 따라 두 개의 단위 마스크 패턴들을 포함하도록 형성할 수 있다. 도 6a 내지 도 6c, 및 도 12a를 참조하면, 트리밍된 제2 하드 마스크 패턴(25C)의 두 개의 단위 마스크 패턴들은 서로 이격된 복수의 활성 핀들을 각각 오버랩하도록 형성될 수 있다. 도 7a 내지 도 7c, 및 도 12a를 참조하면, 제2 포토 레지스트 패턴(31)은 상기 복수의 활성 핀 중 적어도 두 개의 활성 핀들을 오버랩하도록 형성될 수 있다. 이후, 상기 트리밍된 제2 하드 마스크 패턴(25C)의 두 개의 단위 마스크 패턴들과 상기 제2 포토 레지스트 패턴(31)을 식각 마스크로 하여 도 12a의 제1 하드 마스크 패턴(37B)를 형성할 수 있다.
도 12b를 참조하면, 제1 하드 마스크 패턴(39B)은 상기 도 12a와 유사하나, 트리밍된 제2 하드 마스크 패턴(25C)의 두 개의 단위 마스크 패턴들에 정의되는 제1 패턴 영역(39B1)과 상기 제2 포토 레지스트 패턴(31)에 의해 정의되는 제2 패턴 영역(39B2)의 상대적인 위치가 도 12a의 제1 하드 마스크 패턴(37B)과 서로 다를 수 있다.
도 12c를 참조하면, 제1 하드 마스크 패턴(41B)은 도 4a 내지 6c의 트리밍된 제2 하드 마스크 패턴(25C)과, 두 개의 단위 레지스트 패턴을 가지도록 하여 도 7a 내지 도 7c의 제2 포토 레지스트 패턴(31)에 의해 정의될 수 있다.
도 12d를 참조하면, 제1 하드 마스크 패턴(43B)은 도 12c의 제1 하드 마스크 패턴(41B)과 유사하나, 트리밍된 제2 하드 마스크 패턴(25C)의 두 개의 단위 마스크 패턴들이 하나의 활성 핀(13A) 상에서 서로 이격된 두 개의 영역들에 각각 형성될 수 있다.
상기 도 12a 내지 도 12d외에도 다양한 형상의 제1 하드 마스크 패턴들이 형성될 수 있다.
상기 도 12a 내지 도 12d의 제1 하드 마스크 패턴(37B1, 39B1, 41B1, 43B1)를 식각 마스크로 하여 상기 복수의 활성 핀(13A)들을 식각하여 활성 핀 패턴들을 형성할 수 있다. 일부 실시예들에서, 상기 활성 핀 패턴들은 L 형상, C 형상, 또는 H 형상일 수 있다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 플로차트 이다.
도 14 내지 도 22은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도, 평면 레이아웃 및 단면도들이다. 도 15b, 도 16b, 도 17b, 도 18b, 도 19b는 도 15a, 도 16a, 도 17a, 도 18a, 도 19a의 평면 레이아웃을 도시한 것이고, 도 15c, 도 16c, 도 17c, 도 18c은 도 15a, 도 16a, 도 17a, 도 18a의 A-A 선의 단면도들을 도시한 것이다.
도 14 내지 도 23은 도 1 내지 도 11을 참조하여 설명한 반도체 소자의 제조 방법과 유사하나, 인접한 하나의 활성 핀(54AT1,54AT2)들을 패터닝하기 위하여 제3 하드 마스크 패턴(69B)이 도입되고, 트리밍 공정(T1, T2)이 두 번 수행되는 차이가 있다.
도 13 및 도 14를 참조하면, 반도체 기판(51) 상에 복수의 활성 핀(53A)들을 형성하고(S201), 복수의 활성 핀(53A)들 상에 제1 하드 마스크층(61A), 제1 중간층(63A), 제2 하드 마스크층(65A), 제2 중간층(67A), 제3 하드 마스크층(69A), 및 제3 중간층(71A)을 순차로 형성하고(S203), 제3 하드 마스크층(69A) 상에 제1 포토 레지스트 패턴(73)을 형성한다. 상기 제1 포토 레지스트 패턴(73)은 하나의 활성 핀(54AT1)과 오버랩되도록 형성될 수 있다.
제1 절연막(55A), 제2 절연막(57A), 및 제1 소자 분리막(59A)는 도 2 내지 8c을 참조하여 설명한 제1 절연막(15A), 제2 절연막(17A), 및 제1 소자 분리막(19A)과 대응될 수 있다.
도 13, 도 15a 내지 도 15c를 참조하면, 도 14의 제1 포토 레지스트 패턴(73)을 식각 마스크로 사용하여 제3 하드 마스크층(69A)을 식각하고 제3 하드 마스크 패턴(69B)을 형성한다(S205). 이후, 제3 하드 마스크 패턴(69B)에 예비 트리밍(T1)을 하여 상기 제3 하드 마스크 패턴(69B)의 선폭(W2)을 줄일 수 있다(S206). 예비 트리밍된 제3 하드 마스크 패턴(69C)의 선폭(W6)은 상기 예비 트리밍된 제3 하드 마스크 패턴(69C)과 인접하게 형성되는 후술하는 도 16a 내지 도 16c의 제2 포토 레지스트 패턴(75)과의 오버랩을 피하기 위한 정도로 형성될 수 있다. 예비 트리밍된 제3 하드 마스크 패턴(69C)상에는 제3 중간 패턴(71C)이 형성되어 있다.
도 13, 도 16a 내지 도 16c를 참조하면, 제2 하드 마스크층(65A) 상에 제2 포토 레지스트 패턴(75)을 형성한다. 상기 제2 포토 레지스트 패턴(75)은 하나의 활성 핀(53AT2)를 오버랩하도록 형성될 수 있다.
도 13, 도 17a 내지 도 17c를 참조하면, 예비 트리밍된 제3 하드 마스크 패턴(69B)과 제2 하드 마스크층(65A) 상에 형성한 제2 포토 레지스트 패턴(75)을 식각 마스크로 사용하여 제2 하드 마스크층(65A)을 식각하여 제2 하드 마스크 패턴(65B)을 형성한다(S207). 상기 제2 하드 마스크 패턴(65B) 상에는 제2 중간 패턴(67B)이 형성되어 있다.
도 13, 도 18a 내지 도 18c를 참조하면, 제2 하드마스크 패턴(65B)을 트리밍(T2)한다(S209). 상기 트리밍된 제2 하드마스크 패턴(65C)은 예비 트리밍된 제3 하드 마스크 패턴(69C)과 오버랩되는 제1 패턴 영역(67C1)과, 상기 트리밍된 제2 하드 마스크 패턴(65C) 중 상기 제1 패턴 영역(67C1)을 제외한 상기 제2 패턴 영역(67C2)으로 나뉠 수 있다. 예비 트리밍(T1)을 거친 상기 제1 패턴 영역(67C1)의 선폭(W7)은 상기 제2 패턴 영역(67C2)의 선폭(W8)보다 더 작을 수 있다. 제1 패턴 영역(67C1)과 상기 제2 패턴 영역(67C2)은 상기 복수의 활성 핀(53A)들 중 적어도 하나의 활성 핀(53A)을 사이에 두고 서로 이격될 수 있다. 상기 트리밍된 제2 하드 마스크 패턴(65C) 상에는 트리밍된 제2 중간 패턴(67C)이 형성되어 있다.
도 13, 도 19a 내지 도 19c를 참조하면, 제1 하드 마스크층(61A) 상에 제3 포토 레지스트 패턴(77)을 형성한다. 상기 제3 포토 레지스트 패턴(77)은 트리밍된 제2 하드마스크 패턴(65C)의 사이에서 적어도 하나의 활성 핀(53A)과 오버랩되도록 형성될 수 있다.
도 13, 도 20a 내지 도 20c를 참조하면, 도 19a 내지 도 19c의 트리밍된 제2 하드 마스크 패턴(65C) 및 제3 포토 레지스트 패턴(77)을 식각 마스크로 사용하여 제1 하드 마스크층(61A)을 식각하고 제1 하드 마스크 패턴(61B)을 형성한다(S211).
도 13, 도 21a 내지 도 21c를 참조하면, 제1 하드 마스크 패턴(61B)을 식각 마스크로 사용하여 복수의 활성 핀(53A)들을 식각하고, 패터닝된 활성 핀(53B1, 53B2)로 이루어지는 활성 핀 패턴(53B)을 형성한다(S213). 이후, 절연 패턴(55B, B7B) 및 소자 분리 패턴(59B)는 제거될 수 있다.
도 13, 도 22a 내지 도 22c를 참조하면, 활성 핀 패턴(53B)을 이루는 활성 핀(53B1, 53B2)들 중 적어도 하나를 가로지르는 게이트 전극(81A1, 81A2) 및 게이트 전극(83A1, 83A2)을 형성한다(S215). 제2 소자 분리막(79)은 도 10 및 도 11을 참조하여 설명한 제2 소자 분리막(33)과 대응될 수 있다.
도 13 내지 도 23를 참조하여 세 개의 하드 마스크층(61A, 65A, 69A) 중 두 개의 하드 마스크층(65A, 69A)에 대하여 선택적으로 트리밍 공정(T1, T2)을 수행하여 서로 인접하는 하나의 활성 핀(53A)을 패터닝하는 단계를 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 실시예들에서, 상기 제1 하드 마스크층(61A)은 최종 하드 마스크층이고, 제1 하드 마스크층(61A) 상에 적어도 하나의 하드 마스크층(65A, 69A)들에 의해 패터닝된 예비 하드 마스크 패턴(67B)을 순차로 형성할 수 있다. 이후, 상기 예비 하드 마스크 패턴(67B)을 트리밍(T2)할 수 있다. 상기 최종 하드 마스크층에 포토 레지스트 패턴(77)을 형성하고, 상기 트리밍된 예비 하드 마스크 패턴(67C)과 상기 포토 레지스트 패턴(77)을 식각 마스크로 하여 최종 하드 마스크 패턴(61B)을 형성 할 수 있다. 이후 상기 최종 하드 마스크 패턴(61B)을 식각 마스크로 하여 활성 핀(53A)을 식각하여 반도체 소자를 제조할 수 있다. 이 경우, 상기 트리밍된 예비 하드 마스크 패턴(67C)은 하나의 활성 핀(53A)과 오버랩될 수 있다. 이 경우, 상기 포토 레지스트 패턴(77)은 적어도 두 개의 활성 핀(53A)들과 오버랩될 수 있다.
도 24는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의해 구현될 수 있는 시스템을 나타내는 구성도이다.
도 24를 참조하면, 전자 시스템(1100)은 제어기(1110), 입/출력 장치(1120), 기억 장치(1130), 및 인터페이스(1140)를 포함한다. 전자 시스템(1100)은 모바일 시스템 또는 정보를 전송하거나 전송받는 전자 시스템일 수 있다. 일부 실시 예에서, 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1110)는 전자 시스템(1100)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1120)는 전자 시스템(1100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(1100)은 입/출력 장치(1120)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1120)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1130)는 제어기(1110)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1110)에서 처리된 데이터를 저장할 수 있다. 인터페이스(1140)는 전자 시스템(1100)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1110), 입/출력 장치(1120), 기억 장치(1130), 및 인터페이스(1140)는 버스(1150)를 통해 서로 통신할 수 있다. 전자 시스템(1100)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다. 제어기(1110)는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 제어기(1110), 는 도 1 내지 도 23에 예시한 반도체 소자의 제조 방법에 의해 형성된 반도체 소자들 중 적어도 하나를 포함한다.
도 25는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의해 구현될 수 있는 전자 장치를 개략적으로 보여주는 사시도이다.
도 25는 도 24의 전자 시스템(1100)이 모바일 폰(1300)에 적용되는 예를 보여주고 있다. 모바일 폰(1300)은 반도체 소자(1310)를 포함할 수 있다. 반도체 소자(1310)는 도 1 내지 도 23에 예시한 반도체 소자의 제조 방법에 의해 형성된 반도체 소자들 중 적어도 하나를 포함한다. 반도체 소자(1310)는 모바일 애플리케이션프로세서(AP), 마이크로 프로세서(microprocessor unit; MPU) 등의 반도체 소자일 수 있다.
모바일 폰(1300)은 설계의 자유도와 구동 신뢰성을 높인 반도체 소자(1310)가 포함될 수 있는 바, 소형화 또는 고성능을 가질 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
13A, 53A: 활성 핀, 21A, 25A, 61A, 65A, 69A: 하드 마스크층, 21B, 25B, 61B, 65B, 69A: 하드 마스크 패턴, 25C, 67C: 트리밍된 하드 마스크 패턴, 69C: 예비 트리밍된 하드 마스크 패턴, 29, 31, 73, 75, 77: 포토 레지스트 패턴, 13B, 53B: 활성 핀 패턴, 37A1, 37A2, 83A1, 83A2: 게이트 전극

Claims (10)

  1. 반도체 기판에 복수의 활성 핀들을 형성하는 단계;
    상기 복수의 활성 핀들 상에 제1 하드 마스크 층 및 제2 하드 마스크 층을 차례로 형성하는 단계;
    상기 제2 하드 마스크 층에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 하드 마스크 층을 식각함으로써, 제2 하드 마스크 패턴을 형성하는 단계;
    상기 제2 하드 마스크 패턴을 트리밍(trimming)하는 단계;
    상기 제1 하드 마스크 층 상에 제2 포토레지스트 패턴을 형성하는 단계;
    트리밍된 제2 하드 마스크 패턴 및 상기 제2 포토레지스트 패턴을 함께 식각 마스크로 사용하여 제1 하드 마스크 층을 식각함으로써, 제1 하드 마스크 패턴을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 복수의 활성 핀들을 식각함으로써, 활성 핀 패턴을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 트리밍된 제2 하드 마스크 패턴은 적어도 하나의 단위 마스크 패턴을 포함하고,
    상기 단위 마스크 패턴은 상기 복수의 활성 핀들 중 하나의 활성 핀과 오버랩되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서, 상기 트리밍된 제2 하드 마스크 패턴은 상기 하나의 활성 핀의 선폭 방향으로 상기 하나의 활성 핀의 상면과 모두 오버랩되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 제2 포토 레지스트 패턴은 적어도 하나의 단위 레지스트 패턴을 포함하고,
    상기 단위 레지스트 패턴은 상기 복수의 활성 핀 중 적어도 두 개의 활성 핀들과 오버랩되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서, 상기 트리밍된 제2 하드 마스크 패턴의 선폭은 상기 복수의 활성 핀들의 피치(pitch)보다 좁은 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서, 상기 제1 하드 마스크 패턴은,
    상기 트리밍된 제2 하드 마스크 패턴에 의해 정의되는 제2 패턴 영역과,
    상기 제1 하드 마스크 패턴 중 상기 제2 패턴 영역을 제외한 제1 패턴 영역으로 나뉘고,
    상기 제2 패턴 영역의 선폭은 상기 제1 패턴 영역의 선폭의 절반보다 작거나 같은 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서, 상기 활성 핀 패턴을 이루는 복수의 활성 핀들은 제1 방향을 따라서 서로 평행하게 연장되고,
    상기 활성 핀 패턴은,
    상기 트리밍된 제2 하드 마스크 패턴과 오버랩되는 제2 활성 핀 영역과,
    상기 활성 핀 패턴 중 상기 제2 활성 핀 영역을 제외한 제1 활성 핀 영역으로 나뉘고,
    상기 제2 활성 핀 영역의 상기 제1 방향으로의 일단은 상기 제1 활성 핀 영역의 상기 제1 방향으로의 일단보다 돌출한 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서, 상기 활성 핀 패턴의 형성 단계 이후, 상기 활성 핀 패턴 중 적어도 하나를 가로지르는 게이트 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 반도체 기판에 복수의 활성 핀들을 형성하는 단계;
    상기 복수의 활성 핀들 상에 제1 하드 마스크 층, 제2 하드 마스크 층 및 제3 하드 마스크 층을 차례로 형성하는 단계;
    상기 제3 하드 마스크 층에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제3 하드 마스크 층을 식각함으로써 제3 하드 마스크 패턴을 형성하는 단계;
    상기 제3 하드 마스크 패턴에 예비 트리밍 공정을 수행하는 단계;
    상기 제2 하드 마스크 층 상에 제2 포토레지스트 패턴을 형성하는 단계;
    예비 트리밍된 상기 제3 하드 마스크 패턴 및 상기 제2 포토레지스트 패턴을 함께 식각 마스크로 사용하여 상기 제2 하드 마스크 층을 식각함으로써, 제2 하드 마스크 패턴을 형성하는 단계;
    상기 제2 하드 마스크 패턴을 트리밍하는 단계;
    상기 제1 하드 마스크 층 상에 제3 포토레지스트 패턴을 형성하는 단계;
    트리밍된 제2 하드 마스크 패턴 및 상기 제3 포토레지스트 패턴을 함께 식각 마스크로 사용하여 상기 제1 하드 마스크 층을 식각함으로써, 제1 하드 마스크 패턴을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴을 식각 마스크로 상기 복수의 활성 핀들을 식각하여 활성 핀 패턴을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  10. 제1 방향으로 연장되는 복수의 활성 핀들 상에 제1 하드 마스크 층을 형성하는 단계;
    상기 제1 하드 마스크 층 상에 제2 하드 마스크 층을 형성하는 단계;
    상기 제2 하드 마스크 층 상에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 하드 마스크 층을 식각함으로써, 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴의 상기 제1 방향에 수직한 제2 방향의 폭이 제1 선폭이 되도록, 상기 하드 마스크 패턴을 트리밍하는 단계;
    상기 제1 하드 마스크 층 상에 상기 제2 방향의 폭이 상기 제1 선폭보다 큰 제2 선폭인 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 트리밍된 상기 하드 마스크 패턴 및 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 활성핀을 패터닝하는 단계;를 포함하되,
    상기 하드 마스크 패턴은 상기 복수의 활성핀들 중 어느 하나인 제1 활성핀과 오버랩되고, 및
    상기 제2 포토레지스트 패턴은 상기 제1 활성핀 및 상기 복수의 활성핀들에 포함되고 상기 제1 활성핀과 다른 하나인 제2 활성 핀 각각과 오버랩되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3297030B1 (en) * 2016-09-15 2021-05-05 IMEC vzw Selective fin cut
KR102367493B1 (ko) * 2017-03-06 2022-02-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102527383B1 (ko) 2017-09-15 2023-04-28 삼성전자주식회사 핀형 활성 영역을 가지는 반도체 소자
US11901190B2 (en) * 2017-11-30 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning
KR102611004B1 (ko) * 2019-07-30 2023-12-08 에스케이하이닉스 주식회사 반도체 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070059891A1 (en) 2005-09-14 2007-03-15 International Business Machines Corporation Mandrel/trim alignment in SIT processing
US20140264717A1 (en) 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Fabricating a FinFET Device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777340B1 (en) * 2001-09-10 2004-08-17 Taiwan Semiconductor Manufacturing Company Method of etching a silicon containing layer using multilayer masks
US6911383B2 (en) 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
US7008866B2 (en) 2003-12-17 2006-03-07 Taiwan Semiconductor Manufacturing Co Ltd. Large-scale trimming for ultra-narrow gates
US20060177977A1 (en) 2005-02-08 2006-08-10 The Hong Kong University Of Science And Technology Method for patterning fins and gates in a FinFET device using trimmed hard-mask capped with imaging layer
US7829471B2 (en) * 2005-07-29 2010-11-09 Applied Materials, Inc. Cluster tool and method for process integration in manufacturing of a photomask
KR100696197B1 (ko) 2005-09-27 2007-03-20 한국전자통신연구원 실리콘 기판을 이용한 다중 게이트 모스 트랜지스터 및 그제조 방법
US7545008B2 (en) 2006-02-03 2009-06-09 The Hong Kong University Of Science And Technology Complementary metal-oxide-semiconductor transistor structure for high density and high performance integrated circuits
KR100780652B1 (ko) 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자 제조방법
US7741015B2 (en) * 2007-02-16 2010-06-22 Shin-Etsu Chemical Co., Ltd. Patterning process and resist composition
US8329594B2 (en) 2010-08-05 2012-12-11 United Microelectronics Corp. Method for fabricating a semiconductor structure
KR101871748B1 (ko) 2011-12-06 2018-06-28 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US8881066B2 (en) * 2011-12-29 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mandrel modification for achieving single fin fin-like field effect transistor (FinFET) device
US9236267B2 (en) * 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8637371B2 (en) 2012-02-16 2014-01-28 International Business Machines Corporation Non-planar MOSFET structures with asymmetric recessed source drains and methods for making the same
US8969974B2 (en) 2012-06-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US8778796B2 (en) 2012-10-10 2014-07-15 Macronix International Co., Ltd. Multilayer line trimming
US9012287B2 (en) * 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
KR102013842B1 (ko) * 2013-02-08 2019-08-26 삼성전자주식회사 반도체 소자의 제조 방법
US9184101B2 (en) * 2013-03-11 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for removing semiconductor fins using alternating masks
US8853015B1 (en) 2013-04-16 2014-10-07 United Microelectronics Corp. Method of forming a FinFET structure
US8802521B1 (en) * 2013-06-04 2014-08-12 United Microelectronics Corp. Semiconductor fin-shaped structure and manufacturing process thereof
US9257439B2 (en) * 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
US9209037B2 (en) * 2014-03-04 2015-12-08 GlobalFoundries, Inc. Methods for fabricating integrated circuits including selectively forming and removing fin structures
CN105374871B (zh) * 2014-08-22 2020-05-19 联华电子股份有限公司 鳍状结构及其形成方法
US9269628B1 (en) * 2014-12-04 2016-02-23 Globalfoundries Inc. Methods of removing portions of at least one fin structure so as to form isolation regions when forming FinFET semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070059891A1 (en) 2005-09-14 2007-03-15 International Business Machines Corporation Mandrel/trim alignment in SIT processing
US20120208356A1 (en) 2005-09-14 2012-08-16 International Business Machines Corporation Device component forming method with a trim step prior to sidewall image transfer (SIT) processing
US20140264717A1 (en) 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Fabricating a FinFET Device

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