KR102484393B1 - 반도체 소자 제조 방법 및 이에 의한 반도체 소자 - Google Patents

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Abstract

반도체 소자 제조 방법과 이에 의한 반도체 소자는 기판 상부에 패턴 이격 거리로 이격되는 적어도 2개의 하드 마스크 패턴을 포함하는 복수의 하드 마스크 유닛들과 상기 하드 마스크 유닛의 외측에 위치하는 스페이서 패턴을 형성하고, 상기 하드 마스크 패턴과 스페이서 패턴을 식각 마스크로 상기 기판을 식각하여 활성 핀과 더미 핀을 형성하며, 상기 활성 핀과 상기 더미 핀 사이의 이격 거리는 상기 활성 핀들 사이의 이격 거리보다 크게 형성될 수 있다.

Description

반도체 소자 제조 방법 및 이에 의한 반도체 소자{Method of Manufacturing Semiconductor Device and Semiconductor Device by the Same}
본 개시의 실시예들은 반도체 소자 제조 방법 및 이에 의한 반도체 소자에 관한 것이다.
반도체 소자는 집적도 증가가 지속적으로 요구되면서 구성 요소들에 대한 디자인 룰이 감소되고 있다. 예를 들면, 반도체 소자는 고집적화에 따라 미세 패턴들이 포토리소그래프 공정의 해상도 한계보다 미세한 선폭으로 구현되는 것이 요구되고 있다. 반도체 소자는 고집적도에 따른 미세 패턴으로 형성되면서도 신뢰성도 향상되는 것이 요구되고 있다. 반도체 소자는 신뢰성 높은 제품 특성을 확보할 수 있는 공정 기술이 요구되고 있다.
본 개시의 실시예들에 따른 과제는 반도체 소자의 신뢰성을 향상시키는 반도체 소자 제조 방법 및 이에 의한 반도체 소자를 제공하는데 있다.
본 개시의 일 실시예들에 따른 반도체 소자 제조 방법은 기판의 상부에 패턴 이격 거리로 이격되는 적어도 2개의 하드 마스크 패턴을 포함하는 복수의 하드 마스크 유닛들을 상기 패턴 이격 거리보다 큰 이격 거리로 이격시켜 형성하는 하드 마스크 패턴 형성 단계와, 상기 하드 마스크 유닛의 하드 마스크 패턴을 감싸는 식각 방지 패턴을 형성하는 식각 방지 패턴 형성 단계와, 상기 식각 방지 패턴의 측벽을 덮는 스페이서 패턴을 형성하는 스페이서 패턴 형성 단계와, 상기 식각 방지 패턴을 제거하는 식각 방지 패턴 제거 단계와, 상기 하드 마스크 패턴과 스페이서 패턴을 식각 마스크로 하여 상기 기판을 식각하여 적어도 2개의 활성 핀을 포함하는 활성 핀 유닛과 상기 활성 핀 유닛의 양측에 위치하는 더미 핀을 형성하는 핀 형성 단계와, 상기 활성 핀과 더미 핀을 감싸는 블록 마스크 패턴층을 형성하고 상기 블록 마스크 패턴층의 상면에서 활성 핀의 상부를 포함하는 영역에 마스크 식각 패턴을 형성하는 형성하는 마스크 식각 패턴 형성 단계와, 상기 마스크 식각 패턴을 이용하여 상기 블록 마스크 패턴층을 식각하여 상기 활성 핀을 감싸는 블록 마스크 패턴을 형성하는 블록 마스크 패턴 형성 단계와, 상기 블록 마스크 패턴을 이용하여 더미 핀을 식각하는 더미 핀 식각 단계와, 상기 활성 핀들을 감싸는 상기 블록 마스크 패턴을 제거하는 블록 마스크 패턴 제거 단계 및 상기 활성 핀의 상부와 접촉되지 않도록 상기 기판의 상부에 증착되는 소자 분리막을 형성하는 소자 분리막 형성 단계를 포함하며, 상기 활성 핀과 상기 더미 핀 사이의 이격 거리는 상기 활성 핀 사이의 이격 거리인 활성 핀 이격 거리보다 크게 형성될 수 있다.
본 개시의 일 실시예들에 따른 반도체 소자 제조 방법은 기판 상부에 패턴 이격 거리로 이격되는 적어도 2개의 하드 마스크 패턴을 포함하는 복수의 하드 마스크 유닛들과 상기 하드 마스크 유닛의 외측에 위치하는 스페이서 패턴을 형성하고, 상기 하드 마스크 패턴과 스페이서 패턴을 식각 마스크로 상기 기판을 식각하여 활성 핀과 더미 핀을 형성하며, 상기 활성 핀과 상기 더미 핀 사이의 이격 거리는 상기 활성 핀들 사이의 이격 거리보다 크게 형성될 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판과, 상기 기판의 상면에 소정 높이로 형성되며, 활성 핀 이격 거리로 이격되는 적어도 2개의 활성 핀을 포함하는 복수의 활성 핀 유닛들과, 상기 기판의 상면에서 상기 활성 핀 유닛의 양측에 상기 활성 핀의 높이보다 낮은 높이로 형성되고, 상기 활성 핀 유닛에서 가장 외측에 위치하는 상기 활성 핀의 외측벽으로부터 상기 활성 핀 이격 거리보다 큰 이격 거리로 이격되는 더미 핀 및 상기 기판상에서 상기 활성 핀의 상부와 접촉되지 않고 상기 더미 핀의 전체와 접촉되는 높이로 형성되는 소자 분리막을 포함하며, 상기 활성 핀과 상기 더미 핀 사이의 이격 거리는 상기 패턴 이격 거리보다 크게 형성될 수 있다.
본 개시의 실시예들에 따르면, 활성 핀들 사이보다 활성 핀과 더미 핀 사이의 간격을 크게 하여 더미 핀의 식각을 용이하게 하며, 활성 핀의 손상을 감소시켜 반도체 소자의 신뢰성을 향상시킬 수 있다.
본 개시의 실시예들에 따르면, 활성 핀의 양측에 활성 핀보다 상대적으로 두께가 두꺼운 더미 핀을 형성하여 활성 핀의 에칭 과정에서 로딩과 리닝을 감소시켜 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자 제조 방법에 대한 공정도이다.
도 2a 내지 도 2j는 본 개시의 일 실시예에 따른 반도체 소자 제조 방법의 공정에 따른 수직 단면도이다.
도 3은 본 개시의 일 실시예에 따른 반도체 소자에 대한 평면도이다.
도 4는 도 3의 A-A 및 B-B에 대한 수직 단면도이다.
이하에서, 본 개시의 실시예들에 따른 반도체 소자 제조 방법과 이에 의한 반도체 소자에 대하여 설명한다.
먼저, 본 개시의 실시예들에 따른 반도체 소자 제조 방법에 대하여 설명한다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자 제조 방법에 대한 공정도이다. 도 2a 내지 도 2j는 본 개시의 일 실시예에 따른 반도체 소자 제조 방법의 공정에 따른 수직 단면도이다.
본 개시의 일 실시예에 따른 반도체 소자 제조 방법은, 도 1 및 도 2a 내지 2j를 참조하면, 하드 마스크 패턴 형성 단계(S10)와, 식각 방지 패턴 형성 단계(S20)와, 스페이서 패턴 형성 단계(S30)와, 식각 방지 패턴 제거 단계(S40)와 핀 형성 단계(S50)와, 마스크 식각 패턴 형성 단계(S60)와, 블록 마스크 패턴 형성 단계(S70)와, 더미 핀 식각 단계(S80) 블록 마스크 패턴 제거 단계(S90) 및 소자 분리막 형성 단계(S100)를 포함할 수 있다.
반도체 소자 제조 방법은 기판(10)의 상부에 패턴 이격 거리(D20)로 이격되는 적어도 2개의 하드 마스크 패턴(20)으로 구성되는 복수의 하드 마스크 유닛(20a)들과 하드 마스크 유닛(20a)의 외측에 위치하는 스페이서 패턴(40)을 형성하고, 하드 마스크 패턴(20)과 스페이서 패턴(40)을 식각 마스크로 기판(10)을 식각하여 활성 핀(50)과 더미 핀(60)을 형성하며, 활성 핀(50)과 더미 핀(60) 사이의 이격 거리가 활성 핀(50)의 이격 거리보다 크게 형성할 수 있다. 반도체 소자 제조 방법은 활성 핀(50)과 더미 핀(60) 사이의 이격 거리를 활성 핀(50)들 사이의 이격 거리보다 크게 형성하여 더미 핀(60)의 식각 과정에서 활성 핀(50)을 손상하지 않고 더미 핀(60)을 정확하게 식각할 수 있다.
반도체 소자 제조 방법은 스페이서 패턴(40)의 폭을 하드 마스크 패턴(20)의 폭보다 크게 하여 더미 핀(60)의 폭을 활성 핀(50)보다 크게 형성할 수 있다. 반도체 소자 제조 방법은 더미 핀(60)과 활성 핀(50)의 형성 과정과 더미 핀(60)이 리닝(leaning)되면서 활성 핀(50)의 리닝을 감소시킬 수 있다.
하드 마스크 패턴 형성 단계(S10)는, 도 1 및 도 2a를 참조하면, 기판(10)의 표면에 복수 개의 하드 마스크 유닛(20a)을 형성하는 단계이다. 하드 마스크 유닛(20a)은 패턴 이격 거리(D20)로 이격되는 적어도 2개의 하드 마스크 패턴(20)을 포함할 수 있다. 하드 마스크 패턴 형성 단계(S10)는 기판(10)의 표면에 하드 마스크층(미도시)을 증착하고, 이방성 식각하여 하드 마스크 패턴(20)으로 형성한다. 하드 마스크층은 별도의 식각 마스크(미도시)를 이용하여 이방성 식각할 수 있다. 기판(10)은 실리콘 단결정 기판 또는 SOI((silicon on Insulator) 기판일 수 있다.
반도체 소자는 적어도 2개의 활성 핀(50)으로 형성되는 활성 핀 유닛(50a)을 포함하며, 활성 핀(50)들이 활성 핀 이격 거리(D50)로 이격되어 위치할 수 있다. 활성 핀 유닛(50a)은 복수 개로 형성되며, 활성 핀 이격 거리(D50)보다 큰 이격 거리로 이격되어 형성될 수 있다. 하드 마스크 패턴(20)은 활성 핀(50)을 형성하기 위한 식각 마스크로 작용할 수 있다. 하드 마스크 유닛(20a)은 활성 핀 유닛(50a)이 형성되는 위치와 개수에 대응되는 위치와 개수로 형성될 수 있다. 하드 마스크 패턴(20)은 활성 핀(50)이 형성되는 위치와 개수에 대응되는 위치와 개수로 형성될 수 있다. 여기서 활성 핀 이격 거리(D50)는 패턴 이격 거리(D20)에 대응될 수 있다.
하드 마스크 유닛(20a)은 일부가 다른 개수의 하드 마스크 패턴(20)을 포함할 수 있다. 반도체 소자는 용도와 크기등에 따라 활성 핀(50)의 개수와 위치가 다르게 형성될 수 있다. 하드 마스크 유닛(20a)은 활성 핀(50)의 개수와 위치에 따라 서로 다른 개수의 하드 마스크 패턴(20)을 포함할 수 있다.
하드 마스크 유닛(20a)은 복수 개가 패턴 이격 거리(D20)보다 큰 이격 거리로 이격되어 형성될 수 있다. 하드 마스크 유닛(20a)은 서로 다른 이격 거리로 이격되어 형성될 수 있다. 예를 들면, 하드 마스크 유닛(20a)은 제 1 하드 마스크 유닛(21)과 제 2 하드 마스크 유닛(22) 및 제 3 하드 마스크 유닛(23)을 구비하는 경우에, 제 1 하드 마스크 유닛(21)과 제 2 하드 마스크 유닛(22) 및 제 3 하드 마스크 유닛(23)은 서로 다른 이격 거리로 이격되어 형성될 수 있다.
하드 마스크 패턴(20)은 실리콘 산화물, 실리콘산질화물, 실리콘 질화물 또는 TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘과 같은 실리콘 함유 물질 또는 금속으로 형성될 수 있다.
하드 마스크 패턴(20)은 하드 마스크층이 별도의 식각 마스크를 이용한 식각 공정에 의하여 패터닝되어 형성될 수 있다. 하드 마스크층은 원자층 증착법, 화학기상 증착법 또는 스핀 코팅 방법에 의하여 형성될 수 있다.
식각 방지 패턴 형성 단계(S20)는, 도 1 및 도 2b를 참조하면, 기판(10)의 상면에 하드 마스크 유닛(20a)을 감싸는 식각 방지 패턴(30)을 형성하는 단계이다. 식각 방지 패턴(30)은 각각 하드 마스크 유닛(20a)의 개수에 대응되는 개수로 형성될 수 있다. 식각 방지 패턴(30)은 각각의 하드 마스크 유닛(20a)을 구성하는 하드 마스크 패턴(20)을 모두 감싸도록 형성될 수 있다. 예를 들면, 식각 방지 패턴(30)은 제 1 식각 방지 패턴(31)과 제 2 식각 방지 패턴(32) 및 제 3 식각 방지 패턴(33)을 구비할 수 있다. 제 1 식각 방지 패턴(31)은 제 1 하드 마스크 유닛(21)을 감싸며, 제 2 식각 방지 패턴(32)은 제 2 하드 마스크 유닛(22)을 감싸며, 제 3 식각 방지 패턴(33)은 제 3 하드 마스크 유닛(23)을 감싸도록 형성될 수 있다.
식각 방지 패턴(30)은 하드 마스크 패턴(20)의 폭의 합과 패턴 이격 거리(D20)의 합 및 방지 패턴 외측 폭(W30a)의 합에 대응되는 방지 패턴 폭(W30)으로 형성될 수 있다. 여기서, 방지 패턴 외측 폭(W30a)은 식각 방지 패턴(30)의 외측벽부터 하드 마스크 유닛(20a)중의 가장 외측에 위치하는 하드 마스크 패턴(20)의 외측벽까지의 폭을 의미할 수 있다. 방지 패턴 외측 폭(W30a)은 패턴 이격 거리(D20)보다 클 수 있다. 방지 패턴 외측 폭(W30a)은 패턴 이격 거리(D20)의 1.1 ∼ 3배일 수 있다. 방지 패턴 외측 폭(W30a)은 활성 핀(50)과 더미 핀(60)의 이격 거리에 해당할 수 있다. 식각 방지 패턴(30)은 이웃하는 식각 방지 패턴(30)과 적어도 스페이서 패턴(40)의 폭으로 이격되어 형성될 수 있다. 따라서, 식각 방지 패턴(30) 사이에는 적어도 1개의 스페이서 패턴(40)이 위치할 수 있다.
식각 방지 패턴(30)은 기판(10)의 상면에 식각 방지 패턴층(미도시)을 형성하고, 식각 방지 패턴층을 패터닝하여 형성될 수 있다. 식각 방지 패턴(30)은 SOH(Spin-On Hardmask) 또는 ACL(Amorphous Carbon Layer)로 형성될 수 있다.
스페이서 패턴 형성 단계(S30)는, 도 1 및 도 2c를 참조하면, 식각 방지 패턴(30)의 측벽을 덮는 스페이서 패턴(40)을 형성하는 단계이다. 스페이서 패턴(40)은 기판(10)의 노출된 상면과 식각 방지 패턴(30)의 측벽과 상면을 덮는 스페이서 패턴층(미도시)을 형성한 후에 스페이서 패턴층을 이방성 식각하여 형성할 수 있다.
스페이서 패턴층은 기판(10)과 식각 방지 패턴(30)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 식각 방지 패턴(30)이 SOH(Spin-On Hardmask) 또는 ACL(Amorphous Carbon Layer)로 형성되는 경우에 스페이서 패턴층은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 스페이서 패턴층은 원자층 증착 공정으로 형성될 수 있다. 스페이서 패턴층은 식각 방지 패턴(30)의 상면이 노출되도록 이방성 식각될 수 있다. 스페이서 패턴(40)은 일측벽이 식각 방지 패턴(30)의 측벽과 접촉되며, 타측벽이 외부로 노출되도록 형성될 수 있다.
스페이서 패턴(40)은 더미 핀(60)을 형성하기 위한 식각 마스크로 작용할 수 있다. 따라서, 스페이서 패턴(40)은 기판(10)의 상면에서 더미 핀(60)이 형성되는 위치와 개수에 대응되는 위치와 개수로 형성될 수 있다. 스페이서 패턴(40)은 더미 핀(60)의 형상에 대응되는 평면 형상으로 형성될 수 있다. 스페이서 패턴(40)은 더미 핀(60)의 폭에 대응되는 폭으로 형성될 수 있다.
스페이서 패턴(40)은 하드 마스크 패턴(20)의 폭보다 큰 폭으로 형성될 수 있다. 스페이서 패턴(40)은 서로 이웃하는 식각 방지 패턴(30)의 측벽 사이에 위치할 수 있다. 스페이서 패턴(40)은 식각 방지 패턴(30) 사이에 함께 위치하는 스페이서 패턴(40)과 폭 방향으로 적어도 일부가 합쳐져서 형성될 수 있다. 예를 들면, 식각 방지 패턴(30) 사이의 이격 거리가 2개의 스페이서 패턴(40)의 폭보다 작은 경우에 스페이서 패턴(40a)은 폭 방향으로 서로 겹쳐져서 형성될 수 있다. 이러한 경우에, 스페이서 패턴(40a)의 폭은 다른 위치의 스페이서 패턴(40)의 폭보다 클 수 있다.
식각 방지 패턴 제거 단계(S40)는, 도 1 및 도 2d를 참조하면, 식각 방지 패턴(30)을 선택적으로 제거하는 단계이다. 식각 방지 패턴(30)은 스페이서 패턴(40) 및 하드 마스크 패턴(20)에 대하여 식각 선택성을 가진다. 따라서, 식각 방지 패턴(30)이 제거되는 동안에 스페이서 패턴(40)과 하드 마스크 패턴(20)은 식각되지 않는다. 식각 방지 패턴(30)은 산소를 이용한 에싱 공정으로 제거될 수 있다. 식각 방지 패턴(30)이 제거되면서 기판(10)의 상면에 스페이서 패턴(40)과 함께 하드 마스크 패턴(20)이 노출될 수 있다.
핀 형성 단계(S50)는, 도 1 및 도 2e를 참조하면, 하드 마스크 패턴(20)과 스페이서 패턴(40)을 식각 마스크로 기판(10)을 식각하여 활성 핀(50)과 더미 핀(60)을 형성하는 단계이다. 활성 핀(50)은 하드 마스크 패턴(20)의 평면 형상에 대응되는 평면 형상으로 형성될 수 있다. 활성 핀(50)은 하드 마스크 패턴(20)이 형성되는 위치에 형성될 수 있다. 활성 핀(50)은 복수 개의 활성 핀 유닛(50a)으로 배열될 수 있다. 활성 핀 유닛(50a)은 적어도 2개의 활성 핀(50)을 포함할 수 있다. 활성 핀 유닛(50a)은 일부가 다른 개수의 활성 핀(50)을 포함할 수 있다. 활성 핀(50)은 활성 핀 유닛(50a)에서 활성 핀 이격 거리(D50)로 서로 이격되어 위치할 수 있다. 활성 핀 이격 거리(D50)는 패턴 이격 거리(D20)에 대응될 수 있다. 활성 핀 유닛(50a)은 활성 핀 이격 거리(D50)보다 큰 이격 거리로 서로 이격되어 위치할 수 있다. 더미 핀(60)은 스페이서 패턴(40)의 평면 형상에 대응되는 평면 형상으로 형성될 수 있다. 더미 핀(60)은 스페이서 패턴(40)이 형성된 위치에 형성될 수 있다. 더미 핀(60)은 활성 핀(50)보다 큰 폭으로 형성될 수 있다. 스페이서 패턴(40)의 폭은 하드 마스크 패턴(20)의 폭보다 크게 형성되므로, 더미 핀(60)은 활성 핀(50)보다 큰 폭으로 형성될 수 있다.
더미 핀(60)은 활성 핀 유닛(50a)의 양측에 위치할 수 있다. 더미 핀(60)은 활성 핀 유닛(50a)의 양측에 각각 1개씩 형성될 수 있다. 더미 핀(60)은 활성 핀 유닛(50a)의 양측에 각각 적어도 2개로 형성될 수 있다. 더미 핀(60)은 활성 핀 유닛(50a)의 가장 외측에 위치하는 활성 핀(50)과 일정한 이격 거리로 이격되어 위치한다. 더미 핀(60)은 활성 핀 이격 거리(D50)보다 큰 이격 거리(D60)로 활성 핀 유닛(50a)의 가장 외측에 위치하는 활성 핀(50)과 이격되어 위치할 수 있다. 더미 핀(60)은 가장 외측에 위치하는 활성 핀(50)의 외측벽과의 이격 거리(D60)가 활성 핀 이격 거리(D50)보다 1.1 ∼ 3배일 수 있다.
더미 핀(60)이 없는 경우에, 활성 핀 유닛(50a)의 외측에 위치하는 활성 핀(50)은 서로 이웃하는 활성 핀 유닛(50a)들과의 이격 거리에 따라 다른 환경에 놓일 수 있다. 예를 들면, 활성 핀(50)은 서로 다른 이격 거리로 이웃하는 활성 핀(50)과 이격될 수 있다. 활성 핀(50)들은 서로 이격 거리가 큰 경우에 식각 환경의 차이로 인하여 측벽이 더 경사지게 형성될 수 있다. 더미 핀(60)은 활성 핀 유닛(50a)의 가장 외측에 위치하는 활성 핀(50)들이 내측에 위치하는 활성 핀(50)들과 동일 또는 유사한 식각 환경을 갖도록 할 수 있다. 따라서, 활성 핀 유닛(50a)의 외측에 위치하는 활성 핀(50)들도 내측에 위치하는 활성 핀(50)들과 동일 또는 유사한 형상으로 식각되어 형성될 수 있다.
마스크 식각 패턴 형성 단계(S60)는, 도 1 및 도 2f를 참조하면, 활성 핀(50)과 더미 핀(60)을 감싸는 블록 마스크 패턴층(70a)을 형성하고, 블록 마스크 패턴층(70a)의 상면에서 활성 핀(50)의 상부를 포함하는 영역에 마스크 식각 패턴(80)을 형성하는 단계이다.
블록 마스크 패턴층(70a)은 기판(10)의 상면에서 활성 핀(50)과 더미 핀(60)의 상면과 측면을 감싸도록 형성될 수 있다. 블록 마스크 패턴층(70a)은 활성 핀(50)과 더미 핀(60)의 상면, 활성 핀(50)과 활성 핀(50) 사이의 트렌치 및 활성 핀(50)과 더미 핀(60) 사이의 이격 영역을 포함하는 영역에 형성될 수 있다. 블록 마스크 패턴층(70a)은 비정질 탄소를 포함하는 층 또는/및 유기 평탄화층을 포함할 수 있다. 블록 마스크 패턴층(70a)의 상면에는 추가로 실리콘 산질화층, 실리콘 산화층 또는 실리콘 질화층으로 형성되는 마스크층(미도시)이 형성될 수 있다.
마스크 식각 패턴(80)은 블록 마스크 패턴층(70a)의 상면에서 활성 핀(50)의 상부를 포함하는 영역에 형성될 수 있다. 마스크 식각 패턴(80)은 활성 핀(50)의 상부 영역과 활성 핀(50)들 사이의 영역 및 활성 핀(50)과 더미 핀(60) 사이의 영역의 일부를 포함하는 영역에 형성될 수 있다. 마스크 식각 패턴(80)은 마스크 식각 패턴층을 형성한 후에 별도의 식각 마스크를 이용하여 식각하여 형성될 수 있다. 마스크 식각 패턴(80)은 포토 레지스트층으로 형성될 수 있다.
블록 마스크 패턴 형성 단계(S70)는, 도 1 및 도 2g를 참조하면, 블록 마스크 패턴층(70a)을 식각하여 활성 핀(50)을 감싸는 블록 마스크 패턴(70)을 형성하는 단계이다.
블록 마스크 패턴층(70a)은 상면에 형성된 마스크 식각 패턴(80)을 식각 마스크로 하여 식각될 수 있다. 블록 마스크 패턴층(70a)은 선택적 식각 공정에 의하여 식각될 수 있다. 블록 마스크 패턴(70)은 더미 핀(60) 사이에 위치하는 활성 핀(50)을 덮는 패턴으로 형성될 수 있다. 블록 마스크 패턴(70)은 활성 핀 유닛(50a)에 대응되는 패턴으로 형성되며, 활성 핀 유닛(50a)을 구성하는 모든 활성 핀(50)을 감싸도록 형성될 수 있다. 블록 마스크 패턴(70)은 활성 핀(50)의 상면과 측면을 모두 감싸도록 형성될 수 있다. 블록 마스크 패턴(70)은 측벽이 활성 핀(50)과 더미 핀(60) 사이에 위치할 수 있다.
더미 핀 식각 단계(S80)는, 도 1 및 도 2h를 참조하면, 블록 마스크 패턴(70)을 식각 마스크로 하여 더미 핀(60)을 식각하는 단계이다. 블록 마스크 패턴(70)은 활성 핀(50)을 감싸도록 형성되며, 더미 핀(60)을 노출시킬 수 있다. 블록 마스크 패턴(70)은 더미 핀(60)의 상면과 양측면과 접촉되지 않을 수 있다. 따라서, 더미 핀 식각 단계(S80)는 노출된 더미 핀(60)을 식각하며, 활성 핀(50)을 식각하지 않는다. 더미 핀(60)은 기판(10)의 상면으로부터 소정 높이로 잔존하도록 식각될 수 있다. 따라서, 기판(10)의 상면에서 활성 핀(50)과 더미 핀(60) 사이에는 더미 핀(60)의 높이에 대응되는 깊이를 갖는 트렌치가 형성될 수 있다. 더미 핀(60)과 활성 핀(50) 사이의 이격 거리(D60)는 활성 핀 이격 거리(D50)보다 크게 형성될 수 있다.
블록 마스크 패턴 제거 단계(S90)는, 도 1 및 도 2i를 참조하면, 활성 핀(50)들을 감싸는 블록 마스크 패턴(70)을 제거하는 단계이다. 블록 마스크 패턴(70)은 선택적 식각 공정에 의하여 제거될 수 있다. 블록 마스크 패턴(70)이 제거되면, 활성 핀(50)은 기판(10)의 상면에 전체로 노출될 수 있다.
소자 분리막 형성 단계(S100)는, 도 1 및 도 2j를 참조하면, 활성 핀(50)의 상부가 노출하도록 기판(10)의 상부에 소정 높이로 소자 분리막(90)을 형성하는 단계이다. 소자 분리막(90)은 활성 핀(50)의 높이보다 낮은 높이로 형성될 수 있다. 소자 분리막(90)은 더미 핀(60)의 높이보다 높은 높이로 형성될 수 있다. 소자 분리막(90)은 활성 핀(50)을 상부로 노출시키고, 더미 핀(60)을 노출시키지 않는다. 소자 분리막(90)은 활성 핀(50)의 상면과 양측면과 접촉되지 않으며, 더미 핀(60)의 상면 및 양측면과 접촉될 수 있다. 소자 분리막(90)은 활성 핀(50) 사이의 영역에도 충진되어 형성될 수 있다. 소자 분리막(90)은 활성 핀(50)들을 전기적으로 절연시킨다. 소자 분리막(90)은 고밀도 플라즈마 산화막, SOG(Spin-On Glass Layer)막 또는 화학 기상 증착 산화막으로 형성될 수 있다.
다음은 본 개시의 실시예에 따른 반도체 소자 제조 방법에 의하여 제조되는 반도체 소자에 대하여 설명한다.
본 개시에 따른 반도체 소자(100)는, 도 3 및 도 4를 참조하면, 기판(10)과 활성 핀 유닛(50a)과, 더미 핀(60) 및 소자 분리막(90)을 포함한다. 반도체 소자(100)는 게이트 전극(110)과 게이트 절연막(120)과 게이트 스페이서(130) 및 소스/드레인 영역(140)을 더 포함할 수 있다. 반도체 소자는 층간 절연층(150)을 더 포함할 수 있다. 층간 절연층(150)은 도 3에서는 도시하지 않았으며, 도 4에서만 도시하였다.
기판(10)은 실리콘 웨이퍼와 같은 통상적인 반도체 기판일 수 있다. 기판(10)은 SOI(Silicon On Insulator) 기판일 수 있다.
활성 핀 유닛(50a)은 기판(10)의 상면에 소정 높이로 형성되며 활성 핀 이격 거리(D50)로 이격되는 적어도 2개의 활성 핀(50)을 포함하여 형성될 수 있다. 활성 핀 유닛(50a)은 적어도 2개의 활성 핀(50)을 포함하며, 복수 개로 형성될 수 있다. 반도체 소자는 용도, 크기, 및 문턱 전압을 고려하여 활성 핀 유닛(50a)을 구성하는 활성 핀(50)의 개수가 다양할 수 있다. 활성 핀 유닛(50a)은 반도체 소자의 구조에 따라 서로 다른 개수의 활성 핀(50)을 포함할 수 있다. 예를 들면 하나의 활성 핀 유닛(50a)은 2개의 활성 핀(50)을 포함하며, 다른 하나의 활성 핀 유닛(50a)은 3개의 활성 핀(50)을 포함하며, 또 다른 하나의 활성 핀 유닛(50a)은 4개의 활성 핀(50)을 포함할 수 있다. 활성 핀 유닛(50a)은 서로 다른 거리로 이격되어 위치할 수 있다. 예를 들면, 활성 핀 유닛(50a)은 일측에 위치하는 활성 핀 유닛(50a)과 타측에 위치하는 활성 핀 유닛(50a)과 서로 다른 거리로 이격될 수 있다.
활성 핀(50)은 하나의 활성 핀 유닛(50a)에서 활성 핀 이격 거리(D50)로 서로 이격되어 위치할 수 있다. 활성 핀 이격 거리(D50)는 하나의 활성 핀 유닛(50a)내에서 서로 이웃하는 활성 핀(50)이 이격되는 거리를 의미할 수 있다. 활성 핀 이격 거리(D50)는 상기에서 설명한 하드 마스크 패턴(20)의 이격 거리인 패턴 이격 거리(D20)에 대응되는 거리이다. 활성 핀 이격 거리(D50)는 하나의 활성 핀 유닛(50a)내에서 서로 동일 또는 유사할 수 있다. 활성 핀 이격 거리(D50)는 각각의 활성 핀 유닛(50a)내에서 서로 다를 수 있다. 한편, 활성 핀 유닛(50a)들의 이격 거리에 따라, 서로 이웃하는 활성 핀 유닛(50a)의 가장 외측에 위치하는 활성 핀(50)들의 이격 거리가 서로 차이가 있을 수 있다.
더미 핀(60)은 기판(10)의 상면에 소정 높이로 형성되며 활성 핀(50)보다 낮은 높이로 형성될 수 있다. 더미 핀(60)은 활성 핀 유닛(50a)의 양측에 위치하며, 활성 핀 유닛(50a)에서 가장 외측에 위치하는 활성 핀(50)의 외측벽으로부터 활성 핀 이격 거리(D50)보다 큰 이격 거리(D60)로 이격되어 위치할 수 있다. 여기서, 이격 거리는 상면으로부터 동일한 높이에서의 이격 거리일 수 있다. 더미 핀(60)은 활성 핀 유닛(50a)의 양측에 각각 적어도 1개로 형성될 수 있다. 더미 핀(60)은 활성 핀(50)의 형성 과정에서 활성 핀(50)에 로딩 또는 리닝 현상을 감소시킬 수 있다.
더미 핀(60)은 활성 핀(50)과의 이격 거리(D60)가 활성 핀 이격 거리(D50)의 1.1 ∼ 3배일 수 있다. 더미 핀(60)과 활성 핀(50)의 이격 거리가 너무 작으면, 더미 핀(60)의 식각 과정에서 활성 핀(50)이 충분히 보호되지 않아 식각될 수 있다. 더미 핀(60)과 활성 핀(50)의 이격 거리가 너무 크면, 반도체 소자의 집적도가 감소될 수 있다.
더미 핀(60)은 활성 핀(50)보다 큰 폭으로 형성될 수 있다. 여기서, 더미 핀(60)의 폭과 활성 핀(50)의 폭은 기판(10)의 상면으로부터 동일한 높이에서의 폭일 수 있다. 더미 핀(60)은 적어도 1개가 다른 폭으로 형성될 수 있다. 더미 핀(60)은 서로 이웃하는 활성 핀 유닛(50a)들 사이에 형성되므로, 활성 핀 유닛(50a)의 거리가 작은 경우에 더미 핀(60)이 서로 접촉되거나 중첩되어 형성될 수 있다. 이러한 경우에 더미 핀(60a)은 다른 더미 핀(60)들보다 큰 폭으로 형성될 수 있다.
소자 분리막(90)은 기판(10)의 상면에서 소정 높이로 증착되어 형성될 수 있다. 소자 분리막(90)은 더미 핀(60)보다 높고 활성 핀(50)보다 낮은 높이로 형성될 수 있다. 소자 분리막(90)은 활성 핀(50)의 상부를 상면으로 노출시키고, 더미 핀(60)을 노출시키지 않는 높이로 형성될 수 있다. 소자 분리막(90)은 기판 상(10)에서 활성 핀(50)의 상부와 접촉되지 않고, 더미 핀(60)의 전체와 접촉되는 높이로 형성될 수 있다. 소자 분리막(90)은 활성 핀(50)들 사이를 채우면서 활성 핀(50)의 측벽을 감싸고 활성 핀(50)의 상부가 노출되도록 형성될 수 있다. 소자 분리막(90)은 더미 핀(60)의 측벽과 상면을 감싸도록 형성될 수 있다. 따라서, 활성 핀(50)은 소자 분리막(90)의 상면으로부터 소정 높이로 돌출되고, 더미 핀(60)은 소자 분리막(90)의 상면으로 돌출되지 않는다. 소자 분리막(90)은 고밀도 플라즈마 산화막, SOG(Spin-On Glass Layer)막 또는 화학 기상 증착 산화막으로 형성될 수 있다.
게이트 전극(110)은 소자 분리막(90)의 상부로 돌출된 활성 핀(50)을 감싸면서 활성 핀(50)을 가로지르도록 형성될 수 있다. 게이트 전극(110)은 활성 핀(50)의 상면과 양측면을 감싸도록 형성될 수 있다. 게이트 전극(110)은 활성 핀(50)의 3면을 감싸도록 형성될 수 있다. 게이트 전극(110)은 활성 핀(50)의 연장 방향과 수직한 방향으로 연장되면서 활성 핀(50)과 교차될 수 있다. 게이트 전극(110)은 알루미늄, 텅스텐 또는 몰리브데늄과 같은 금속으로 형성될 수 있다. 게이트 전극(110)은 TiN 또는 Tan과 같은 도전성 금속 질화물로 형성될 수 있다. 게이트 전극(110)은 원자층 증착법 또는 화학 기상 증착법으로 형성될 수 있다.
게이트 절연막은 게이트 전극(110)과 활성 핀(50) 사이에 형성될 수 있다. 게이트 절연막은 게이트 전극(110)과 활성 핀(50)을 전기적으로 절연시킬 수 있다. 게이트 절연막은 게이트 전극(110)과 소자 분리막(90) 사이에도 형성될 수 있다. 게이트 절연막은 게이트 전극(110)의 측벽에도 형성될 수 있다. 게이트 절연막은 실리콘 산화막보다 유전율이 높은 유전 상수를 갖는 고유전막으로 형성될 수 있다. 게이트 절연막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막 또는 이트늄 산화막으로 형성될 수 있다. 게이트 절연막은 원자층 증착법 또는 화학 기상 증착법으로 형성될 수 있다.
게이트 스페이서(130)는 게이트 전극(110)의 양측벽을 감싸도록 형성될 수 있다. 게이트 전극(110)의 양측벽에 게이트 절연막이 형성된 경우에, 게이트 스페이서(130)는 게이트 절연막의 양측벽을 감싸도록 형성될 수 있다. 게이트 스페이서(130)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물과 같은 물질로 형성될 수 있다.
소스/드레인 영역(140)은 활성 판과 게이트 전극(110)이 교차하는 영역에서 게이트 전극(110)의 양측으로 노출된 활성 핀(50)에 불순물이 이온 주입되어 형성될 수 있다. 소스/드레인 영역(140)은, 도시하지 않았으나, 소스/드레인 컨택과 연결될 수 있다.
한편, 층간 절연층(150)은 활성 핀(50)의 상면과 소자 분리막(90)의 상면과 게이트 스페이서(130)의 측벽 사이의 공간을 채우도록 형성될 수 있다. 층간 절연층(150)은 물리 기상 증착 공정, 화학 기상 증착 공정, 원자층 증착 공정 또는 스핀 코팅 공정으로 형성될 수 있다. 층간 절연층(150)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물과 같은 물질로 형성될 수 있다.
본 게시에 따른 반도체 소자는 서로 다른 이격 거리로 이격되어 형성되는 활성 핀 유닛(50a)의 활성 핀(50)들이 모두 균일한 형상으로 형성되므로 문턱 전압과 같은 특성이 균일할 수 있다. 본 게시에 다른 반도체 소자는 활성 핀 유닛(50a)에서 가장 외측에 위치하는 활성 핀(50)들이 식각 과정에서 손상되는 것이 감소되므로 내측에 위치하는 활성 핀(50)들과 균일한 특성을 가질 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10: 기판 20: 하드 마스크 패턴
20a: 하드 마스크 유닛 30: 식각 방지 패턴
40, 40a: 스페이서 패턴 50: 활성 핀
50a: 활성 핀 유닛 60: 더미 핀
70: 블록 마스트 패턴 70a: 블록 마스크 패턴층
80: 마스크 식각 패턴 90: 소자 분리막
100: 반도체 소자 110: 게이트 전극
120: 게이트 절연막 130: 게이트 스페이서
140: 소스/드레인 영역 150: 층간 절연층

Claims (10)

  1. 기판의 상부에 패턴 이격 거리로 이격되는 적어도 2개의 하드 마스크 패턴을 포함하는 복수의 하드 마스크 유닛들을 상기 패턴 이격 거리보다 큰 이격 거리로 이격시켜 형성하는 하드 마스크 패턴 형성 단계와,
    상기 하드 마스크 유닛의 하드 마스크 패턴을 감싸는 식각 방지 패턴을 형성하는 식각 방지 패턴 형성 단계와,
    상기 식각 방지 패턴의 측벽을 덮는 스페이서 패턴을 형성하는 스페이서 패턴 형성 단계와,
    상기 식각 방지 패턴을 제거하는 식각 방지 패턴 제거 단계와,
    상기 하드 마스크 패턴과 스페이서 패턴을 식각 마스크로 하여 상기 기판을 식각하여 적어도 2개의 활성 핀을 포함하는 활성 핀 유닛과 상기 활성 핀 유닛의 양측에 위치하는 더미 핀을 형성하는 핀 형성 단계와,
    상기 활성 핀과 더미 핀을 감싸는 블록 마스크 패턴층을 형성하고 상기 블록 마스크 패턴층의 상면에서 활성 핀의 상부를 포함하는 영역에 마스크 식각 패턴을 형성하는 마스크 식각 패턴 형성 단계와,
    상기 마스크 식각 패턴을 이용하여 상기 블록 마스크 패턴층을 식각하여 상기 활성 핀을 감싸는 블록 마스크 패턴을 형성하는 블록 마스크 패턴 형성 단계와,
    상기 블록 마스크 패턴을 이용하여 더미 핀을 식각하는 더미 핀 식각 단계와,
    상기 활성 핀들을 감싸는 상기 블록 마스크 패턴을 제거하는 블록 마스크 패턴 제거 단계 및
    상기 활성 핀의 상부와 접촉되지 않도록 상기 기판의 상부에 증착되는 소자 분리막을 형성하는 소자 분리막 형성 단계를 포함하며,
    상기 활성 핀과 상기 더미 핀 사이의 이격 거리는 상기 활성 핀 사이의 이격 거리인 활성 핀 이격 거리보다 큰 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각 방지 패턴의 측벽에서 상기 하드 마스크 유닛의 가장 외측에 위치하는 상기 하드 마스크 패턴의 외측벽까지의 폭은 상기 패턴 이격 거리보다 큰 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 활성 핀과 상기 더미 핀 사이의 이격 거리는 상기 활성 핀 이격 거리의 1.1 ∼ 3배인 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 식각 방지 패턴은 이웃하는 상기 식각 방지 패턴과 적어도 상기 스페이서 패턴의 폭에 대응되는 거리만큼 이격되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 스페이서 패턴은 이웃하는 상기 스페이서 패턴의 적어도 일부와 겹쳐지도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 스페이서 패턴의 폭은 상기 하드 마스크 패턴의 폭보다 큰 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 더미 핀의 폭은 상기 활성 핀의 폭보다 큰 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 더미 핀들은 상기 소자 분리막의 상면보다 낮은 높이로 잔존하도록 식각되는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 1 항에 있어서,
    적어도 하나의 상기 활성 핀 유닛은 복수의 활성 핀 유닛들을 포함하고,
    상기 활성 핀 유닛들 중 하나는 다른 활성 핀 유닛과 다른 활성 핀 개수를 가지는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 하드 마스크 유닛들 각각이 기판의 상부에 패턴 이격 거리로 이격되는 적어도 2개의 하드 마스크 패턴들을 포함하도록 복수의 상기 하드 마스크 유닛들을 상기 기판 상에 형성하는 단계와,
    스페이서 패턴들이 상기 하드 마스크 유닛들의 외측에 위치하도록 상기 기판 상에 복수의 상기 스페이서 패턴들을 형성하는 단계와, 및
    상기 하드 마스크 패턴들 및 상기 스페이서 패턴들을 식각 마스크들로 사용하는 상기 기판의 식각에 의해 활성 핀들 및 더미 핀들을 형성하는 단계를 포함하고,
    하나의 활성 핀 및 그에 인접하는 더미 핀 사이의 이격 거리는 서로 인접하는 활성 핀들 사이의 이격 거리보다 크고,
    각각의 상기 더미 핀들의 폭은 각각의 상기 활성 핀들의 폭보다 큰 것을 특징으로 하는 반도체 소자 제조 방법.
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