KR102360410B1 - 반도체 장치 - Google Patents

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Abstract

서로 다른 영역에 형성된 트랜지스터들의 구동 특성을 확보하면서, 칩 면적의 오버 헤드를 감소시킬 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 SRAM 셀이 형성되는 제1 영역과, 상기 SRAM 셀을 동작시키는 제1 주변 회로가 형성되는 제2 영역과, 상기 제1 영역 및 상기 제2 영역 사이에 배치되는 버퍼 영역을 포함하는 기판, 상기 제1 영역의 상기 기판 상에, 제1 방향으로 길게 연장되고, 상기 제1 방향과 다른 제2 방향으로 이격되는 복수의 제1 게이트 구조체, 상기 제2 영역의 상기 기판 상에, 상기 제1 방향으로 길게 연장되고, 상기 제2 방향으로 이격되는 복수의 제2 게이트 구조체로, 서로 대응되는 각각의 상기 제2 게이트 구조체와 각각의 상기 제1 게이트 구조체는 상기 제1 방향을 따라 일렬로 배치되는 복수의 제2 게이트 구조체, 상기 버퍼 영역의 상기 기판 상에, 상기 제1 영역과 상기 제2 영역 사이를 전체적으로 가로지르고, 상기 제2 방향으로 연장되는 제1 절연 구조체, 및 상기 제1 영역의 상기 기판 상에, 상기 복수의 제1 게이트 구조체 중 일부와 접촉하는 제2 절연 구조체를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
고집적화된 반도체 소자를 제조하는데 있어서 패턴들의 미세화가 요구된다. 좁은 면적 내에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 패턴들 사이의 간격의 합인 피치를 작게 하여야 한다.
최근, 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴들을 형성하기 위한 포토 리소그래피 공정에 있어서 해상도 한계로 인하여 미세 피치를 가지는 패턴들을 형성하는데 한계가 있다.
본 발명이 해결하려는 과제는, 서로 다른 영역에 형성된 트랜지스터들의 구동 특성을 확보하면서, 칩 면적의 오버 헤드를 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 SRAM 셀이 형성되는 제1 영역과, 상기 SRAM 셀을 동작시키는 제1 주변 회로가 형성되는 제2 영역과, 상기 제1 영역 및 상기 제2 영역 사이에 배치되는 버퍼 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 제1 방향으로 길게 연장되고, 상기 제1 방향과 다른 제2 방향으로 이격되는 복수의 제1 게이트 구조체; 상기 제2 영역의 상기 기판 상에, 상기 제1 방향으로 길게 연장되고, 상기 제2 방향으로 이격되는 복수의 제2 게이트 구조체로, 서로 대응되는 각각의 상기 제2 게이트 구조체와 각각의 상기 제1 게이트 구조체는 상기 제1 방향을 따라 일렬로 배치되는 복수의 제2 게이트 구조체; 상기 버퍼 영역의 상기 기판 상에, 상기 제1 영역과 상기 제2 영역 사이를 전체적으로 가로지르고, 상기 제2 방향으로 연장되는 제1 절연 구조체; 및 상기 제1 영역의 상기 기판 상에, 상기 복수의 제1 게이트 구조체 중 일부와 접촉하는 제2 절연 구조체를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역과, 제2 영역과, 상기 제1 영역 및 상기 제2 영역 사이에 배치되는 버퍼 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 제1 방향으로 연장되는 제1 장변과, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 단변을 포함하는 제1 게이트 구조체; 상기 제2 영역의 상기 기판 상에, 상기 제1 방향으로 연장되는 제2 장변과, 상기 제2 방향으로 연장되는 제2 단변을 포함하는 제2 게이트 구조체로, 상기 제2 단변은 상기 제1 단변과 마주보는 제2 게이트 구조체; 상기 버퍼 영역의 상기 기판 상에, 상기 제1 게이트 구조체의 제1 단변 및 상기 제2 게이트 구조체의 제1 단변 사이에 배치되는 제1 절연 구조체; 및 상기 제1 영역의 상기 기판 상의 제2 절연 구조체를 포함하고, 상기 제1 게이트 구조체는 상기 제1 절연 구조체 및 상기 제2 절연 구조체 사이에 배치되고, 상기 제1 절연 구조체의 상기 제1 방향으로의 폭은 상기 제2 절연 구조체의 상기 제1 방향으로의 폭과 다르다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 서로 분리된 제1 영역 및 제2 영역을 정의하는 제1 깊이의 깊은 트렌치; 상기 제1 영역 내에, 제1 방향으로 연장되는 제1 핀형 패턴을 정의하고, 상기 제1 깊이보다 얕은 제2 깊이의 제1 트렌치; 상기 제2 영역 내에, 상기 제1 방향으로 연장되는 제2 핀형 패턴을 정의하고, 상기 제1 깊이보다 얕은 제3 깊이의 제2 트렌치; 상기 깊은 트렌치의 일부, 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막; 상기 깊은 트렌치를 채우는 상기 필드 절연막 상에, 상기 제1 방향과 다른 제2 방향으로 제1 폭을 갖는 제1 절연 구조체; 상기 제1 트렌치를 채우는 상기 필드 절연막 상에, 상기 제2 방향으로 상기 제1 폭과 다른 제2 폭을 갖는 제2 절연 구조체; 상기 제1 절연 구조체 및 상기 제2 절연 구조체 사이에, 상기 제1 핀형 패턴과 교차하고, 상기 제2 방향으로 연장되는 제1 게이트 구조체; 및 상기 제2 방향으로 연장되고, 상기 제2 핀형 패턴과 교차하는 제2 게이트 구조체를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2 내지 도 5는 도 1의 I - I를 따라서 절단한 단면도이다.
도 3a 및 도 3b는 도 1의 II - II 및 III - III를 따라서 절단한 각각의 단면도이다.
도 4는 도 1의 IV - IV를 따라서 절단한 단면도이다.
도 5는 도 1의 V - V를 따라서 절단한 단면도이다.
도 6 및 도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 18은 도 17의 IV - IV를 따라서 절단한 단면도이다.
도 19는 도 17의 V - V를 따라서 절단한 단면도이다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
덧붙여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 패턴을 이용한 다채널 트랜지스터인 것으로 설명하지만, 평면(planar) 트랜지스터일 수 있음 물론이다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2 내지 도 5는 도 1의 I - I를 따라서 절단한 단면도이다. 도 3a 및 도 3b는 도 1의 II - II 및 III - III를 따라서 절단한 각각의 단면도이다. 도 4는 도 1의 IV - IV를 따라서 절단한 단면도이다. 도 5는 도 1의 V - V를 따라서 절단한 단면도이다.
설명의 편의성을 위해, 도 1에서는 하부 층간 절연막(191) 및 상부 층간 절연막(192)을 도시하지 않았다.
도 1 내지 도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 게이트 구조체(115)와, 제2 게이트 구조체(215)와, 제3 게이트 구조체(315)와, 제4 게이트 구조체(415)와, 제1 절연 구조체(160)와, 제2 절연 구조체(165)와, 제3 절연 구조체(170)를 포함할 수 있다.
기판(100)은 제1 내지 제3 영역(R1, R2, R3)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 서로 이격되어 있을 수 있다. 제3 영역(R3)은 제1 영역(R1) 및 제2 영역(R2) 사이에 개재될 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 제3 영역(R3)을 사이에 두고, 제2 방향(Y)으로 이격되어 있을 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 영역(R1)은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성된 셀 어레이 영역일 수 있다. 일 예로, 제1 영역(R1)은 6개의 트랜지스터들로 구성된 복수의 6T 에스램(SRAM) 셀들, 또는 8개의 트랜지스터들로 구성된 8T 에스램 셀들이 형성될 수 있지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다. 제2 영역(R2)은 주변 회로가 형성되는 주변 회로 영역의 일 부분일 수 있다.
제2 영역(R2)에 형성된 주변 회로는 제1 영역(R1)에 형성된 메모리 셀들을 동작시키는 회로일 수 있다. 예를 들어, 제2 영역(R2)에는, 제1 영역(R1)의 메모리 셀 트랜지스터들과 전기적으로 연결되는 주변 회로 트랜지스터들이 형성될 수 있다. 제3 영역(R3)은 제1 영역(R1) 및 제2 영역(R2)의 트랜지스터들이 구동될 때, 제1 영역(R1) 및 제2 영역(R2)의 트랜지스터들이 서로 간섭을 받지 않도록 하기 위해 필요한 이격 거리를 확보하기 위한 버퍼 영역에 해당될 수 있다.
제1 영역(R1)의 기판(100) 상에, 복수의 제1 핀형 패턴(110)이 배치될 수 있다. 제2 영역(R2)의 기판(100) 상에, 복수의 제2 핀형 패턴(210)이 배치될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 제1 방향(X)을 따라서 길게 연장될 수 있다. 제1 및 제2 핀형 패턴(110, 210)은 각각 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다.
제1 및 제2 핀형 패턴(110, 210)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 및 제2 핀형 패턴(110, 210)은 각각 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 및 제2 핀형 패턴(110, 210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 및 제2 핀형 패턴(110, 210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 제1 및 제2 핀형 패턴(110, 210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 및 제2 핀형 패턴(110, 210)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
예를 들어, 제1 영역(R1) 및 제2 영역(R2)은 제1 깊이(h11)의 깊은 트렌치(DT)에 의해 분리될 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 깊은 트렌치(DT)에 의해 정의될 수 있다. 제3 영역(R3)은 제1 깊이(h11)의 깊은 트렌치(DT)가 형성된 영역일 수 있다. 제1 핀형 패턴(110)은 제1 깊이(h11)보다 얕은 제2 깊이(h12)의 제1 얕은 트렌치(ST1)에 의해 정의될 수 있다. 예를 들어, 제1 얕은 트렌치(ST1)의 깊이(h12)는 제1 핀형 패턴(110)의 높이일 수 있다. 제2 핀형 패턴(210)은 제1 깊이(h11)보다 얕은 제3 깊이(h13)의 제2 얕은 트렌치(ST2)에 의해 정의될 수 있다. 예를 들어, 제2 얕은 트렌치(ST2)의 깊이(h13)는 제2 핀형 패턴(210)의 높이일 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 깊은 트렌치(DT)의 일부, 제1 및 제2 얕은 트렌치(ST1, ST2)의 일부를 채울 수 있다. 필드 절연막(105)은 제1 및 제2 핀형 패턴(110, 210)의 측벽 일부를 덮을 수 있다. 제1 및 제2 핀형 패턴(110, 210)의 상면은 제1 및 제2 핀형 패턴(110, 210)의 장변에 인접하여 형성된 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
또한, 필드 절연막(105)은 제1 핀형 패턴(110) 및 필드 절연막(105) 사이와, 제2 핀형 패턴(210) 및 필드 절연막(105)에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다. 필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
제1 게이트 구조체(115) 및 제3 게이트 구조체(315)는 제1 영역(R1)의 기판(100) 상에 형성될 수 있다. 제1 게이트 구조체(115) 및 제3 게이트 구조체(315)는 각각 필드 절연막(105) 상에 제2 방향(Y)으로 길게 연장될 수 있다. 제1 게이트 구조체(115) 및 제3 게이트 구조체(315)는 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 교차하도록 형성될 수 있다. 제1 게이트 구조체(115) 및 제3 게이트 구조체(315)는 제2 절연 구조체(165)에 의해 분리될 수 있다.
제2 게이트 구조체(215) 및 제4 게이트 구조체(415)는 제2 영역(R2)의 기판(100) 상에 형성될 수 있다. 제2 게이트 구조체(215) 및 제4 게이트 구조체(415)는 각각 필드 절연막(105) 상에 제2 방향(Y)으로 길게 연장될 수 있다. 제2 게이트 구조체(215) 및 제4 게이트 구조체(415)는 제2 핀형 패턴(210) 상에, 제2 핀형 패턴(210)과 교차하도록 형성될 수 있다. 제2 게이트 구조체(215) 및 제4 게이트 구조체(415)는 제3 절연 구조체(170)에 의해 분리될 수 있다.
각각의 제1 및 제2 게이트 구조체(115, 215)는 게이트 전극(120, 220)과, 게이트 절연막(130, 230)과, 게이트 스페이서(140, 240)와, 게이트 스페이서(140, 240)에 의해 정의되는 게이트 트렌치(140t, 240t)를 포함할 수 있다. 또한, 각각의 제3 및 제4 게이트 구조체(315, 415)는 게이트 전극(320, 420)과, 게이트 절연막(330, 430)과, 게이트 스페이서와, 게이트 스페이서에 의해 정의되는 게이트 트렌치를 포함할 수 있다.
제3 게이트 구조체(315)에 대한 설명은 제1 게이트 구조체(115)에 대한 설명과 유사하고, 제4 게이트 구조체(415)에 대한 설명은 제2 게이트 구조체(215)에 대한 설명과 유사하므로, 이하의 설명은 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)를 중심으로 설명한다.
제1 영역(R1)에, 제2 방향(Y)으로 길게 연장되는 복수의 제1 게이트 구조체(115)가 배치될 수 있다. 복수의 제1 게이트 구조체(115)는 제1 방향(X)으로 이격되어 있을 수 있다. 예를 들어, 제1 게이트 구조체(115)는 제2 방향(Y)으로 연장되는 장변(115a)과, 제1 방향(X)으로 연장되는 단변(115b)을 포함할 수 있다.
제2 영역(R2)에, 제2 방향(Y)으로 길게 연장되는 복수의 제2 게이트 구조체(215)가 배치될 수 있다. 복수의 제2 게이트 구조체(215)는 제1 방향(X)으로 이격되어 있을 수 있다. 예를 들어, 제2 게이트 구조체(215)는 제2 방향(Y)으로 연장되는 장변(215a)과, 제1 방향(X)으로 연장되는 단변(215b)을 포함할 수 있다. 제2 게이트 구조체(215)는 제1 절연 구조체(160)에 의해 제1 게이트 구조체(115)와 분리될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 서로 대응되는 각각의 제1 게이트 구조체(115)와 각각의 제2 게이트 구조체(215)는 제2 방향(Y)을 따라 일렬로 배치될 수 있다. 예를 들어, 서로 대응되는 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)은 제2 방향(Y)으로 연장되는 직선 상에 일렬로 배치될 수 있다. 서로 대응되는 제1 게이트 구조체의 단변(115b)과 제2 게이트 구조체의 단변(215b)은 서로 마주보고 있을 수 있다. 제2 방향(Y)을 따라 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)를 볼 때, 서로 대응되는 제1 게이트 구조체의 단변(115b)과 제2 게이트 구조체의 단변(215b)은 중첩될 수 있다.
도 1에서, 제2 방향(Y)으로 연장되는 제1 및 제2 게이트 구조체(115, 215)는 4개인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 제1 핀형 패턴(110) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극(120)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)을 감쌀 수 있다. 제2 게이트 전극(220)은 제2 핀형 패턴(210) 및 필드 절연막(105) 상에 형성될 수 있다. 제2 게이트 전극(220)은 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 패턴(210)을 감쌀 수 있다.
제1 및 제2 게이트 전극(120, 220)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlCN), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 및 제2 게이트 전극(120, 220)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 게이트 스페이서(140, 240)는 각각 제1 및 제2 게이트 전극(120, 220)의 측벽 상에 형성될 수 있다. 각각의 제1 및 제2 게이트 스페이서(140, 240)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(130)은 제1 게이트 전극(120) 및 제1 핀형 패턴(110) 사이와, 제1 게이트 전극(120) 및 필드 절연막(105) 사이에 형성될 수 있다. 제1 게이트 절연막(130)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 전극(220) 및 제2 핀형 패턴(210) 사이와, 제2 게이트 전극(220) 및 필드 절연막(105) 사이에 형성될 수 있다. 제2 게이트 절연막(230)은 필드 절연막(105)보다 위로 돌출된 제2 핀형 패턴(210)의 프로파일을 따라 형성될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다.
도 2 내지 도 3b에서 도시된 것과 달리, 제1 게이트 절연막(130) 및 제1 핀형 패턴(110) 사이와, 제2 게이트 절연막(230) 및 제2 핀형 패턴(210)에 계면막(interfacial layer)이 더 형성될 수 있다. 제1 및 제2 핀형 패턴(110, 210)이 실리콘 핀형 패턴일 경우, 계면막은 예를 들어, 실리콘 산화물을 포함할 수 있다.
제1 및 제2 게이트 절연막(130, 230)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 각각의 제1 및 제2 게이트 절연막(130, 230)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 에피택셜 패턴(150)은 제1 게이트 구조체(115)의 적어도 일측에 형성될 수 있다. 제2 에피택셜 패턴(250)은 제2 게이트 구조체(215)의 적어도 일측에 형성될 수 있다. 제1 에피택셜 패턴(150)은 제1 핀형 패턴(110) 상에 형성되고, 제2 에피택셜 패턴(250)은 제2 핀형 패턴(210) 상에 형성될 수 있다. 제1 에피택셜 패턴(150)은 제1 핀형 패턴(110)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함되고, 제2 에피택셜 패턴(250)은 제2 핀형 패턴(210)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
하부 층간 절연막(191)은 필드 절연막(105) 상에 형성되고, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)을 덮을 수 있다. 하부 층간 절연막(191)은 제1 내지 제4 게이트 구조체(115, 215, 315, 415)의 주변에 형성될 수 있다. 하부 층간 절연막(191)은 제1 내지 제4 게이트 구조체(115, 215, 315, 415)의 측벽의 적어도 일부를 감쌀 수 있다.
제1 절연 구조체(160)는 제3 영역(R3)의 기판(100) 상에 배치될 수 있다. 제1 절연 구조체(160)는 제1 영역(R1) 및 제2 영역(R2)을 분리하는 버퍼 영역의 필드 절연막(105) 상에 배치될 수 있다. 제1 절연 구조체(160)는 제1 영역(R1) 및 제2 영역(R2) 사이를 전체적으로 가로질러 형성될 수 있다. 예를 들어, 제1 절연 구조체(160)는 제1 방향(X)으로 연장되는 장변을 포함할 수 있다.
제1 절연 구조체(160)는 제1 게이트 구조체(115) 및 제2 게이트 구조체(215) 사이를 가로질러 형성될 수 있다. 제1 절연 구조체(160)는 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)를 분리시킬 수 있다.
제1 절연 구조체(160)는 제1 게이트 구조체의 단변(115b) 및 제2 게이트 구조체의 단변(215b) 사이에 배치될 수 있다. 제1 절연 구조체(160)는 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)와 접촉할 수 있다. 제3 게이트 구조체(315) 및 제4 게이트 구조체(415)는 제1 절연 구조체(160)와 접촉하지 않을 수 있다.
제1 절연 구조체(160)는 제1 영역(R1) 및 제2 영역(R2) 사이를 전체적으로 가로질러 형성되므로, 제1 방향(X)으로 가장 멀리 이격되어 있는 두 개의 제1 게이트 구조체(115) 및 두 개의 제2 게이트 구조체(215)는 제1 절연 구조체(160)와 접촉할 수 있다. 제1 절연 구조체(160)는 하부 층간 절연막(191), 제1 및 제2 게이트 구조체(115, 215)에 의해 정의되는 제1 분리 트렌치(160t) 내에 형성될 수 있다.
제2 절연 구조체(165)는 제1 영역(R1)의 기판(100) 상에 배치될 수 있다. 제1 영역(R1) 내에, 복수의 제2 절연 구조체(165)가 형성될 수 있다. 제2 절연 구조체(165)는 제1 얕은 트렌치(ST1)에 의해 정의되고, 인접하는 제1 핀형 패턴(110) 사이에 형성될 수 있다. 제2 절연 구조체(165)는 제1 게이트 구조체(115) 및 제3 게이트 구조체(315)를 분리시킬 수 있다. 제1 절연 구조체(160) 및 제2 절연 구조체(165) 사이에, 제1 게이트 구조체(115)가 배치될 수 있다.
제2 절연 구조체(165)는 제1 게이트 구조체(115) 및 제3 게이트 구조체(315)와 접촉할 수 있다. 하나의 제2 절연 구조체(165)는 제1 영역(R1)에 형성된 복수의 제1 게이트 구조체(115) 중 일부와 접촉할 수 있다. 제1 절연 구조체(160)와 접촉하는 제1 게이트 구조체(115)의 개수는 하나의 제2 절연 구조체(165)와 접촉하는 제1 게이트 구조체(115)의 개수보다 클 수 있다.
예를 들어, 제2 절연 구조체(165)는 하나의 제1 게이트 구조체(115)와 접촉할 수도 있고, 2개 이상의 제1 게이트 구조체(115)와 접촉할 수도 있다. 제2 절연 구조체(165)는 하부 층간 절연막(191), 제1 및 제3 게이트 구조체(115, 315)에 의해 정의되는 제2 분리 트렌치(165t) 내에 형성될 수 있다.
도 5에서, 두 개의 제1 게이트 구조체(115) 및 제3 게이트 구조체(315)와 접촉하는 제2 절연 구조체(165)는 제1 방향(X)으로 인접하는 제1 게이트 구조체(115)와 접촉하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 절연 구조체(165)는 제1 방향(X)으로 인접하는 제1 게이트 구조체(115)와 양측에서 접촉할 수도 있고, 일측에서만 접촉할 수도 있다.
또한, 도 5에서, 제2 절연 구조체(165)의 양측에 제1 게이트 구조체(115)가 배치되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제2 절연 구조체(165)의 일측에는 제1 게이트 구조체(115)가 위치하고, 타측에는 제3 게이트 구조체(315)가 위치할 수도 있다.
제2 절연 구조체(165)는 제1 방향(X)을 따라 일렬로 배열되는 것이 아니므로, 서로 인접하는 제1 게이트 구조체(115)의 제2 방향(Y)으로의 길이는 서로 다를 수 있다.
제3 절연 구조체(170)는 제2 영역(R2)의 기판(100) 상에 배치될 수 있다. 제2 영역(R2) 내에, 복수의 제3 절연 구조체(170)가 형성될 수 있다. 제3 절연 구조체(170)는 제2 얕은 트렌치(ST2)에 의해 정의되고, 인접하는 제2 핀형 패턴(210) 사이에 형성될 수 있다. 제3 절연 구조체(170)는 제2 게이트 구조체(215) 및 제4 게이트 구조체(415)를 분리시킬 수 있다. 제1 절연 구조체(160) 및 제3 절연 구조체(170) 사이에, 제2 게이트 구조체(215)가 배치될 수 있다.
제3 절연 구조체(170)는 제2 게이트 구조체(215) 및 제4 게이트 구조체(415)와 접촉할 수 있다. 하나의 제3 절연 구조체(170)는 제2 영역(R2)에 형성된 복수의 제2 게이트 구조체(215) 중 일부와 접촉할 수 있다. 제1 절연 구조체(160)와 접촉하는 제2 게이트 구조체(215)의 개수는 하나의 제3 절연 구조체(170)와 접촉하는 제2 게이트 구조체(215)의 개수보다 클 수 있다.
예를 들어, 제3 절연 구조체(170)는 하나의 제2 게이트 구조체(215)와 접촉할 수도 있고, 2개 이상의 제2 게이트 구조체(215)와 접촉할 수도 있다. 제3 절연 구조체(170)는 하부 층간 절연막(191), 제2 및 제4 게이트 구조체(215, 415)에 의해 정의되는 제3 분리 트렌치(170t) 내에 형성될 수 있다.
제1 내지 제3 절연 구조체(160, 165, 170)는 하부 층간 절연막(191)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 내지 제3 절연 구조체(160, 165, 170)는 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도 2, 도 4 및 도 5에서, 각각의 제1 내지 제3 절연 구조체(160, 165, 170)는 단일막으로 이루어진 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(130)은 제1 절연 구조체(160)의 측벽 및 제2 절연 구조체(165)의 측벽을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 제1 절연 구조체(160)의 측벽 및 제3 절연 구조체(170)의 측벽을 따라 연장될 수 있다. 또한, 제3 게이트 절연막(330)은 제2 절연 구조체(165)의 측벽을 따라 연장되고, 제4 게이트 절연막(430)은 제3 절연 구조체(170)의 측벽을 따라 연장될 수 있다.
이로 인해, 제1 게이트 전극(120)은 제1 절연 구조체(160) 및 제2 절연 구조체(165)와 접촉하지 않고, 제2 게이트 전극(220)은 제1 절연 구조체(160) 및 제3 절연 구조체(170)와 접촉하지 않을 수 있다. 또한, 제3 게이트 전극(320)은 제2 절연 구조체(165)와 접촉하지 않고, 제4 게이트 전극(420)은 제3 절연 구조체(170)와 접촉하지 않을 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 절연 구조체(160)의 제2 방향(Y)으로의 폭(W11)은 제2 절연 구조체(165)의 제2 방향(Y)으로의 폭(W21)과 다를 수 있다. 예를 들어, 제1 절연 구조체(160)의 제2 방향(Y)으로의 폭(W11)은 제2 절연 구조체(165)의 제2 방향(Y)으로의 폭(W21)보다 클 수 있다. 제1 절연 구조체(160)의 제2 방향(Y)으로의 폭(W11)은 제3 절연 구조체(170)의 제2 방향(Y)으로의 폭(W31)보다 크거나 같을 수 있다. 제1 절연 구조체(160)는 서로 다른 기능을 하는 제1 영역(R1) 및 제2 영역(R2)을 이격시키기 위한 구조체이므로, 제1 절연 구조체(160)의 제2 방향(Y)으로의 폭(W11)은 제2 절연 구조체(165)의 제2 방향(Y)으로의 폭(W21)보다 클 수 있다.
제1 절연 구조체(160)는 제1 영역(R1) 및 제2 영역(R2) 사이를 전체적으로 가로질러 형성되므로, 제1 절연 구조체(160)의 제1 방향(X)으로의 폭(W12)는 제1 게이트 구조체(115)의 제1 방향(X)으로의 폭(GSW1) 및 제2 게이트 구조체(215)의 제1 방향(X)으로의 폭(GSW2)보다 클 수 있다. 예를 들어, 제1 게이트 구조체(115)의 제1 방향(X)으로의 폭(GSW1)은 제2 게이트 구조체(215)의 제1 방향(X)으로의 폭(GSW2)과 실질적으로 동일할 수 있다.
또한, 하나의 제2 절연 구조체(165)는 제1 영역(R1)에 형성된 복수의 제1 게이트 구조체(115) 중 일부와 접촉하고, 하나의 제3 절연 구조체(170)는 제2 영역(R2)에 형성된 복수의 제2 게이트 구조체(215) 중 일부와 접촉할 수 있다. 이로 인해, 제1 절연 구조체(160)의 제1 방향(X)으로의 폭(W12)은 제2 절연 구조체(165)의 제1 방향(X)으로의 폭(W22) 및 제3 절연 구조체(170)의 제1 방향(X)으로의 폭(W32)보다 클 수 있다.
하부 층간 절연막(191)의 상면은 제1 게이트 구조체(115)의 상면 및 제2 게이트 구조체(215)의 상면과 동일 평면에 놓일 수 있다. 예를 들어, 하부 층간 절연막(191)의 상면은 제1 게이트 전극(120)의 상면 및 제2 게이트 전극(220)의 상면과 동일 평면에 놓일 수 있다. 마찬가지로, 하부 층간 절연막(191)의 상면은 제3 게이트 구조체(315)의 상면 및 제4 게이트 구조체(415)의 상면과 동일 평면에 놓일 수 있다.
예를 들어, 하부 층간 절연막(191)의 상면은 제1 내지 제3 절연 구조체(160, 165, 170)의 상면과 동일 평면에 놓일 수 있다. 또한, 제1 내지 제4 게이트 구조체(115, 215, 315, 415)의 상면은 제1 내지 제3 절연 구조체(160, 165, 170)의 상면과 동일 평면에 놓일 수 있다. 여기에서, "평면"이라 함은 평탄화(planarization) 공정 중 발생할 수 있는 하부 층간 절연막(191)의 상면과, 제1 내지 제3 절연 구조체(160, 165, 170)의 상면의 미세한 디싱(dicing)을 포함하는 의미이다.
상부 층간 절연막(192)은 하부 층간 절연막(191)과, 제1 내지 제3 절연 구조체(160, 165, 170)와, 제1 내지 제4 게이트 구조체(115, 215, 315, 415) 상에 형성된다. 층간 절연막(190)은 하부 층간 절연막(191) 및 상부 층간 절연막(192)을 포함한다.
하부 층간 절연막(191) 및 상부 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 6 및 도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 1, 도 6 및 도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 내지 게이트 구조체(115, 215, 315, 415)는 각각 제1 내지 제4 캡핑 패턴(155, 255, 355, 455)을 포함할 수 있다.
제1 캡핑 패턴(155)은 제1 게이트 전극(120) 상에 형성되고, 제2 캡핑 패턴(255)은 제2 게이트 전극(220) 상에 형성될 수 있다. 제3 캡핑 패턴(355)은 제3 게이트 전극(320) 상에 형성되고, 제4 캡핑 패턴(455)은 제4 게이트 전극(420) 상에 형성될 수 있다. 예를 들어, 제1 게이트 전극(120)은 제1 게이트 트렌치(140t)의 일부를 채울 수 있다. 제1 캡핑 패턴(155)은 제1 게이트 전극(120)이 형성되고, 남은 제1 게이트 트렌치(140t)의 나머지를 채울 수 있다.
제1 내지 제4 캡핑 패턴(155, 255, 355, 455)은 하부 층간 절연막(191)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 각각의 제1 내지 제4 캡핑 패턴(155, 255, 355, 455)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도 6에서, 제1 게이트 절연막(130)은 제1 캡핑 패턴(155) 및 제1 절연 구조체(160) 사이와, 제1 캡핑 패턴(155) 및 제2 절연 구조체(165) 사이로 연장되지 않고, 제2 게이트 절연막(230)은 제2 캡핑 패턴(255) 및 제1 절연 구조체(160) 사이와, 제2 캡핑 패턴(255) 및 제3 절연 구조체(170) 사이로 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제3 게이트 절연막(330)은 제3 캡핑 패턴(355) 및 제2 절연 구조체(165) 사이로 연장되지 않고, 제4 게이트 절연막(430)은 제4 캡핑 패턴(455) 및 제3 절연 구조체(170) 사이로 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
하부 층간 절연막(191)의 상면은 제1 내지 제4 게이트 구조체(115, 215, 315, 415)의 상면과 동일 평면에 놓일 수 있으므로, 하부 층간 절연막(191)의 상면은 제1 내지 제4 캡핑 패턴(155, 255, 355, 455)의 상면과 동일 평면에 놓일 수 있다.
도 6에서 도시된 것과 달리, 제1 내지 제3 절연 구조체(160, 165, 170)은 제1 내지 제4 캡핑 패턴(155, 255, 355, 455)과 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 이를 통해, 제1 내지 제3 절연 구조체(160, 165, 170)와, 제1 내지 제4 캡핑 패턴(155, 255, 355, 455)는 통합 구조(integral structure)일 수 있다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 각각 제1 절연 구조체(160)의 측벽을 따라 연장되지 않는다. 제1 게이트 절연막(130) 및 제3 게이트 절연막(330)은 각각 제2 절연 구조체(165)의 측벽을 따라 연장되지 않는다. 제2 게이트 절연막(230) 및 제4 게이트 절연막(430)은 각각 제3 절연 구조체(170)의 측벽을 따라 연장되지 않는다.
이로 인해, 제1 절연 구조체(160)는 제1 게이트 전극(120) 및 제2 게이트 전극(220)과 접촉할 수 있다. 제2 절연 구조체(165)는 제1 게이트 전극(120) 및 제3 게이트 전극(320)과 접촉하고, 제3 절연 구조체(170)는 제2 게이트 전극(220) 및 제4 게이트 전극(420)과 접촉할 수 있다.
도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 절연 구조체(160) 내에 형성된 제1 에어갭(160g)과, 제2 절연 구조체(165) 내에 형성된 제2 에어갭(165g)과, 제3 절연 구조체(170) 내에 형성된 제3 에어갭(170g)을 더 포함할 수 있다.
제1 에어갭(160g)은 제1 절연 구조체(160)에 의해 둘러싸이고, 제2 에어갭(165g)은 제2 절연 구조체(165)에 의해 둘러싸이고, 제3 에어갭(170g)은 제3 절연 구조체(170)에 의해 둘러싸일 수 있다.
하지만, 도시된 것과 달리, 제1 내지 제3 에어갭(160g, 165g, 170g) 중 적어도 하나만이 형성될 수 있음은 물론이다.
도 1 및 도 10을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 내지 제3 절연 구조체(160, 165, 170)의 바닥면은 제1 내지 제4 게이트 구조체(115, 215, 315, 415)의 바닥면보다 낮을 수 있다.
필드 절연막(105)의 상면을 기준으로, 제1 절연 구조체(160)의 바닥면은 인접하는 제1 게이트 구조체(115)의 바닥면 및 제2 게이트 구조체(215)의 바닥면보다 제4 깊이(d11)만큼 낮을 수 있다. 제2 절연 구조체(165)의 바닥면은 인접하는 제1 게이트 구조체(115)의 바닥면 및 제3 게이트 구조체(315)의 바닥면보다 제5 깊이(d12)만큼 낮을 수 있다. 제3 절연 구조체(170)의 바닥면은 인접하는 제2 게이트 구조체(215)의 바닥면 및 제4 게이트 구조체(415)의 바닥면보다 제6 깊이(d13)만큼 낮을 수 있다.
제1 내지 제3 분리 트렌치(160t, 165t, 170t)를 형성하는 동안, 필드 절연막(105)가 과식각될 수 있다. 제1 내지 제3 절연 구조체(160, 165, 170)의 바닥면은 제1 내지 제4 게이트 구조체(115, 215, 315, 415)의 바닥면보다 제4 내지 제6 깊이(d11, d12, d13)만큼 낮아질 수 있다.
도 10에서, 제4 내지 제6 깊이(d11, d12, d13)는 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 1 및 도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제2 절연 구조체(165)와 필드 절연막(105) 사이에, 필드 절연막(105)의 상면으로부터 돌출된 제1 연결 스페이서(140cs)를 더 포함할 수 있다.
제1 연결 스페이서(140cs)는 제2 절연 구조체(160) 내로 만입되어 있을 수 있다. 제1 연결 스페이서(140cs)의 바닥면을 제외하고, 제1 연결 스페이서(140cs)의 측벽 및 상면은 제1 절연 구조체(160)에 의해 둘러싸일 수 있다.
제1 연결 스페이서(140cs)의 높이(SH2)는 제1 게이트 스페이서(140)의 높이(SH1)보다 작다. 제1 연결 스페이서(140cs)의 바닥면과, 제1 게이트 스페이서(140)의 바닥면은 필드 절연막(105)과 접할 수 있으므로, 제1 게이트 스페이서(140)의 상면은 제1 연결 스페이서(140cs)의 상면보다 높다.
또한, 제1 연결 스페이서(140cs)는 제1 게이트 구조체(115) 및 제3 게이트 구조체(315)를 연결한다. 즉, 제1 연결 스페이서(140cs)는 제1 게이트 구조체(115) 및 제3 게이트 구조체(315)와 접한다. 제1 연결 스페이서(140cs)는 제1 게이트 스페이서(140)와 동일한 물질을 포함한다.
마찬가지로, 제1 게이트 구조체(115) 및 제2 게이트 구조체(215) 사이와, 제2 게이트 구조체(215) 및 제4 게이트 구조체(415) 사이에, 제1 연결 스페이서(140cs)와 유사한 형태의 연결 스페이서가 더 형성될 수 있다.
예를 들어, 제1 연결 스페이서(140cs)는 제2 분리 트렌치(165)를 형성하는 식각 공정에서 게이트 스페이서의 일부가 제거되지 않아 형성된 구조체일 수 있다.
도 1 및 도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 절연 구조체(165)와 필드 절연막(105) 사이에, 하부 층간 절연막(191)의 일부가 개재될 수 있다.
예를 들어, 제2 절연 구조체(165)는 제1 및 제3 게이트 구조체(115, 315)와 접하는 제1 부분(165x)과, 제1 및 제3 게이트 구조체(115, 315)와 접하지 않는 제2 부분(165y)을 포함할 수 있다. 제2 절연 구조체의 제1 부분(165x)은 제1 게이트 구조체(115)와 제3 게이트 구조체(315) 사이에 위치할 수 있다.
제2 절연 구조체의 제2 부분(165y)와 필드 절연막(105) 사이에, 하부 층간 절연막(191)의 일부가 개재될 수 있다. 필드 절연막(105)으로부터 제2 절연 구조체의 제2 부분(165y)의 바닥면까지의 높이(h22)는 필드 절연막(105)으로부터 제1 게이트 구조체(115)의 상면까지의 높이(h21)보다 작다.
마찬가지로, 제1 및 제2 게이트 구조체(115, 215)와 접하지 않는 제1 절연 구조체(160) 및 필드 절연막(105) 사이에도, 하부 층간 절연막(191)의 일부가 남아 있을 수 있다. 제2 및 제4 게이트 구조체(215, 415)와 접하지 않는 제3 절연 구조체(170) 및 필드 절연막(105) 사이에도, 하부 층간 절연막(191)의 일부가 남아 있을 수 있다.
제1 및 제3 절연 구조체(160, 170)의 바닥면도 제2 절연 구조체(165)의 바닥면과 같이 요철을 포함할 수 있다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 1, 도 13 및 도 14를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 영역(R1) 및 제2 영역(R2)을 정의하는 깊은 트렌치(도 2의 DT)가 형성되지 않을 수 있다.
도 13에서, 제3 영역(R3)의 기판(100) 상에, 기판(100)보다 위로 돌출된 반도체 패턴이 형성되지 않을 수 있다.
도 14에서, 제3 영역(R3)의 기판 상에, 기판(100)으로부터 돌출된 적어도 하나 이상의 돌출 패턴(205)이 배치될 수 있다. 돌출 패턴(205)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 같이, 제1 방향(X)으로 연장되어 있을 수 있다. 돌출 패턴(205)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 동일한 물질을 포함할 수 있다.
필드 절연막(105)은 돌출 패턴(205)의 상면을 덮을 수 있다. 제1 절연 구조체(160) 및 돌출 패턴(205) 사이에, 필드 절연막(105)이 개재될 수 있다. 돌출 패턴(205)의 높이(h14)는 제1 핀형 패턴(110)의 높이(h12) 및 제2 핀형 패턴(210)의 높이(h13)보다 작을 수 있다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 컨택(CT1), 제2 컨택(CT2) 및 연결 배선(WL)을 더 포함할 수 있다.
제1 컨택(CT1) 및 제2 컨택(CT2)은 상부 층간 절연막(192) 내에 형성될 수 있다. 연결 배선(WL)는 상부 층간 절연막(192) 상의 배선 절연막(193) 내에 형성될 수 있다.
제1 컨택(CT1)은 제1 영역(R1)에 형성된 메모리 셀 트랜지스터와 전기적으로 연결될 수 있다. 제2 컨택(CT2)는 제2 영역(R2)에 형성된 주변 회로 트랜지스터와 전기적으로 연결될 수 있다.
연결 배선(WL)은 제1 컨택(CT1) 및 제2 컨택(CT2)을 전기적으로 연결시킬 수 있다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(115)의 제1 방향(X)으로의 폭(GSW1)은 제2 게이트 구조체(215)의 제1 방향(X)으로의 폭(GSW2)와 다를 수 있다.
제1 게이트 구조체(115)의 제1 방향(X)으로의 폭(GSW1)은 제2 게이트 구조체(215)의 제1 방향(X)으로의 폭(GSW2)보다 작을 것으로 도시하였지만, 이와 반대가 될 수 있음은 물론이다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 18은 도 17의 IV - IV를 따라서 절단한 단면도이다. 도 19는 도 17의 V - V를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17 내지 도 19를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제3 영역(R3) 상에 복수의 제1 절연 구조체(160)가 배치될 수 있다. 제1 절연 구조체(160)는 하나의 제1 게이트 구조체(115) 및 하나의 제2 게이트 구조체(215) 사이에 배치될 수 있다. 복수의 제1 절연 구조체(160)는 제1 방향(X)으로 연장되는 직선 상에 일렬로 배치될 수 있다.
제2 절연 구조체(165)는 하나의 제1 게이트 구조체(115) 및 하나의 제3 게이트 구조체(315) 사이에 배치될 수 있다. 제3 절연 구조체(170)는 하나의 제2 게이트 구조체(215) 및 하나의 제4 게이트 구조체(415) 사이에 배치될 수 있다.
일 예로, 제1 게이트 구조체(115)의 제1 방향(X)으로의 폭(GSW1)이 제2 게이트 구조체(215)의 제1 방향(X)으로의 폭(GSW2)과 실질적으로 동일할 경우, 제1 절연 구조체(160)의 제1 방향(X)으로의 폭(W12)은 제1 게이트 구조체(115)의 제1 방향(X)으로의 폭(GSW1)보다 작을 수 있다.
다른 예로, 제1 게이트 구조체(115)의 제1 방향(X)으로의 폭(GSW1)이 제2 게이트 구조체(215)의 제1 방향(X)으로의 폭(GSW2)보다 작을 경우, 제1 절연 구조체(160)의 제1 방향(X)으로의 폭(W12)은 제2 게이트 구조체(215)의 제1 방향(X)으로의 폭(GSW2)보다 작을 수 있다. 또 다른 예로, 제1 게이트 구조체(115)의 제1 방향(X)으로의 폭(GSW1)이 제2 게이트 구조체(215)의 제1 방향(X)으로의 폭(GSW2)보다 클 경우, 제1 절연 구조체(160)의 제1 방향(X)으로의 폭(W12)은 제1 게이트 구조체(115)의 제1 방향(X)으로의 폭(GSW1)보다 작을 수 있다.
도 17에서, 제1 절연 구조체(160)의 제2 방향(Y)으로의 폭(W11)은 제2 절연 구조체(165)의 제2 방향(Y)으로의 폭(W21)보다 클 수 있다. 제1 절연 구조체(160)의 제2 방향(Y)으로의 폭(W11)은 제3 절연 구조체(170)의 제2 방향(Y)으로의 폭(W31)보다 크거나 같을 수 있다.
제1 절연 구조체(160)의 측벽 상에, 제2 연결 스페이서(160cs)가 배치될 수 있다. 제2 연결 스페이서(160cs)는 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)를 연결할 수 있다. 제2 연결 스페이서(160cs)는 제1 게이트 스페이서(140)와 동일한 물질을 포함할 수 있다.
제2 절연 구조체(165)의 측벽 상에, 제1 연결 스페이서(140cs)가 배치될 수 있다. 제1 연결 스페이서(140cs)는 제1 게이트 구조체(115) 및 제3 게이트 구조체(315)를 연결할 수 있다. 제1 연결 스페이서(140cs)는 제1 게이트 스페이서(140)와 동일한 물질을 포함할 수 있다.
마찬가지로, 제3 절연 구조체(170)의 측벽 상에, 제2 게이트 구조체(215) 및 제4 게이트 구조체(415)를 연결하는 연결 스페이서가 배치될 수 있다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 20을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제3 핀형 패턴(310) 및 제5 게이트 구조체(515)를 더 포함할 수 있다.
기판(100)은 제4 영역(R4)을 더 포함할 수 있다. 제4 영역(R4)은 제1 영역(R1)과 이격되어 있을 수 있다. 제3 영역(R3)은 제1 영역(R1)과 제4 영역(R4) 사이에 개재될 수 있다. 제1 영역(R1) 및 제4 영역(R4)은 제3 영역(R3)을 사이에 두고, 제1 방향(X)으로 이격되어 있을 수 있다.
제4 영역(R4)에 형성된 주변 회로는 제1 영역(R1)에 형성된 메모리 셀들을 동작시키는 회로일 수 있다. 예를 들어, 제4 영역(R4)에는, 제1 영역(R1)의 메모리 셀 트랜지스터들과 전기적으로 연결되는 주변 회로 트랜지스터들이 형성될 수 있다. 제1 영역(R1) 및 제4 영역(R4)의 트랜지스터들이 구동될 때, 제1 영역(R1) 및 제4 영역(R4)의 트랜지스터들이 서로 간섭을 받지 않도록 하기 위해, 제1 영역(R1) 및 제4 영역(R4) 사이에 버퍼 영역인 제3 영역(R3)이 개재될 수 있다.
제4 영역(R4)의 기판(100) 상에, 복수의 제3 핀형 패턴(310)이 배치될 수 있다. 제3 핀형 패턴(310)은 제1 방향(X)을 따라 길게 연장될 수 있다. 제3 핀형 패턴(310)은 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)이 이격된 거리(P1)은 제3 핀형 패턴(310)이 이격된 거리(P2)와 다를 수 있다. 예를 들어, 제3 핀형 패턴(310)이 이격된 거리(P2)는 제1 핀형 패턴(110)이 이격된 거리(P1)보다 클 수 있다.
제5 게이트 구조체(515)는 제4 영역(R4)의 기판(100) 상에 형성될 수 있다. 제5 게이트 구조체(515)는 제3 핀형 패턴(310) 상에, 제3 핀형 패턴(310)과 교차하도록 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 310: 핀형 패턴 115, 215, 315, 415: 게이트 구조체
120, 220, 320, 420: 게이트 전극 130, 230, 330, 430: 게이트 절연막
160, 165, 170: 절연 구조체

Claims (20)

  1. SRAM 셀이 형성되는 제1 영역과, 상기 SRAM 셀을 동작시키는 제1 주변 회로가 형성되는 제2 영역과, 상기 제1 영역 및 상기 제2 영역 사이에 배치되는 버퍼 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에, 제1 방향으로 길게 연장되고, 상기 제1 방향과 다른 제2 방향으로 이격되는 복수의 제1 게이트 구조체;
    상기 제2 영역의 상기 기판 상에, 상기 제1 방향으로 길게 연장되고, 상기 제2 방향으로 이격되는 복수의 제2 게이트 구조체로, 서로 대응되는 각각의 상기 제2 게이트 구조체와 각각의 상기 제1 게이트 구조체는 상기 제1 방향을 따라 일렬로 배치되는 복수의 제2 게이트 구조체;
    상기 버퍼 영역의 상기 기판 상에, 상기 제1 영역과 상기 제2 영역 사이를 전체적으로 가로지르고, 상기 제2 방향으로 연장되는 제1 절연 구조체; 및
    상기 제1 영역의 상기 기판 상에, 상기 복수의 제1 게이트 구조체 중 일부와 접촉하는 제2 절연 구조체를 포함하고,
    상기 제1 절연 구조체의 상면은 상기 제2 절연 구조체의 상면과 동일 평면에 놓이고,
    상기 기판은 상기 SRAM 셀을 동작시키는 제2 주변 회로가 형성되는 제4 영역을 더 포함하고,
    상기 제1 영역 및 상기 제2 영역은 상기 버퍼 영역을 사이에 두고, 상기 제1 방향으로 이격되고,
    상기 제1 영역 및 상기 제4 영역은 상기 버퍼 영역을 사이에 두고, 상기 제2 방향으로 이격되고,
    상기 제1 영역의 상기 기판 상에, 상기 제2 방향으로 연장되고, 상기 제1 방향으로 제1 거리만큼 이격된 복수의 제1 핀형 패턴과,
    상기 제4 영역의 상기 기판 상에, 상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제1 거리보다 큰 제2 거리만큼 이격된 복수의 제3 핀형 패턴을 더 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 절연 구조체의 상기 제2 방향으로의 폭은 상기 제2 절연 구조체의 상기 제2 방향으로의 폭보다 큰 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 절연 구조체는 상기 복수의 제1 게이트 구조체 및 상기 복수의 제2 게이트 구조체와 접촉하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 절연 구조체와 접촉하는 상기 제1 게이트 구조체의 개수는 상기 제2 절연 구조체와 접촉하는 상기 제1 게이트 구조체의 개수보다 큰 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 절연 구조체의 상기 제1 방향으로의 폭은 상기 제2 절연 구조체의 상기 제1 방향으로의 폭보다 큰 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 영역의 기판 상에, 상기 복수의 제2 게이트 구조체 중 일부와 접촉하는 제3 절연 구조체를 더 포함하고,
    상기 제1 절연 구조체의 상기 제1 방향으로의 폭은 상기 제3 절연 구조체의 상기 제1 방향으로의 폭보다 크거나 같은 반도체 장치.
  7. 제1 항에 있어서,
    상기 복수의 제1 핀형 패턴은 상기 제1 영역의 상기 기판 상에, 제1 깊이의 제1 트렌치에 의해 정의되고,
    상기 복수의 제3 핀형 패턴은 상기 제2 영역의 상기 기판 상에, 제2 깊이의 제2 트렌치에 의해 정의되고,
    상기 제1 영역 및 상기 제2 영역은 상기 제1 깊이 및 상기 제2 깊이보다 깊은 제3 깊이의 깊은 트렌치에 의해 정의되는 반도체 장치.
  8. 삭제
  9. 제1 항에 있어서,
    상기 기판 상의 층간 절연막을 더 포함하고,
    상기 층간 절연막의 상면은 상기 제1 게이트 구조체의 상면 및 상기 제2 게이트 구조체의 상면과 동일 평면에 놓이는 반도체 장치.
  10. 제9 항에 있어서,
    각각의 상기 복수의 제1 게이트 구조체는 제1 게이트 전극을 포함하고, 각각의 상기 복수의 제2 게이트 구조체는 제2 게이트 전극을 포함하고,
    상기 제1 게이트 전극의 상면 및 상기 제2 게이트 전극의 상면은 상기 층간 절연막의 상면과 동일 평면에 놓이는 반도체 장치.
  11. 제9 항에 있어서,
    각각의 상기 복수의 제1 게이트 구조체는 제1 게이트 전극 및 상기 제1 게이트 전극 상의 제1 캡핑 패턴을 포함하고,
    각각의 상기 복수의 제2 게이트 구조체는 제2 게이트 전극 및 상기 제2 게이트 전극 상의 제2 캡핑 패턴을 포함하고,
    상기 제1 캡핑 패턴의 상면 및 상기 제2 캡핑 패턴의 상면은 상기 층간 절연막의 상면과 동일 평면에 놓이는 반도체 장치.
  12. 삭제
  13. 제1 영역과, 제2 영역과, 상기 제1 영역 및 상기 제2 영역 사이에 배치되는 버퍼 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에, 제1 방향으로 연장되는 제1 장변과, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 단변을 포함하는 제1 게이트 구조체;
    상기 제2 영역의 상기 기판 상에, 상기 제1 방향으로 연장되는 제2 장변과, 상기 제2 방향으로 연장되는 제2 단변을 포함하는 제2 게이트 구조체로, 상기 제2 단변은 상기 제1 단변과 마주보는 제2 게이트 구조체;
    상기 버퍼 영역의 상기 기판 상에, 상기 제1 게이트 구조체의 제1 단변 및 상기 제2 게이트 구조체의 제1 단변 사이에 배치되는 제1 절연 구조체; 및
    상기 제1 영역의 상기 기판 상의 제2 절연 구조체를 포함하고,
    상기 제1 게이트 구조체는 상기 제1 절연 구조체 및 상기 제2 절연 구조체 사이에 배치되고,
    상기 제1 절연 구조체의 상기 제1 방향으로의 폭은 상기 제2 절연 구조체의 상기 제1 방향으로의 폭과 다르고,
    상기 제1 절연 구조체의 상면은 상기 제2 절연 구조체의 상면과 동일 평면에 놓이고,
    상기 제1 게이트 구조체는 게이트 트렌치를 정의하는 게이트 스페이서와, 상기 게이트 트렌치의 측벽 및 바닥면과, 상기 제1 절연 구조체의 측벽과, 상기 제2 절연 구조체의 측벽을 따라 연장되는 게이트 절연막을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 절연 구조체의 상기 제1 방향으로의 폭은 상기 제2 절연 구조체의 상기 제1 방향으로의 폭보다 큰 반도체 장치.
  15. 제13 항에 있어서,
    상기 제1 절연 구조체의 상기 제2 방향으로의 폭은 상기 제2 절연 구조체의 상기 제2 방향으로의 폭보다 큰 반도체 장치.
  16. 삭제
  17. 삭제
  18. 서로 분리된 제1 영역 및 제2 영역을 정의하는 제1 깊이의 깊은 트렌치;
    상기 제1 영역 내에, 제1 방향으로 연장되는 제1 핀형 패턴을 정의하고, 상기 제1 깊이보다 얕은 제2 깊이의 제1 트렌치;
    상기 제2 영역 내에, 상기 제1 방향으로 연장되는 제2 핀형 패턴을 정의하고, 상기 제1 깊이보다 얕은 제3 깊이의 제2 트렌치;
    상기 깊은 트렌치의 일부, 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막;
    상기 깊은 트렌치를 채우는 상기 필드 절연막 상에, 상기 제1 방향과 다른 제2 방향으로 제1 폭을 갖는 제1 절연 구조체;
    상기 제1 트렌치를 채우는 상기 필드 절연막 상에, 상기 제2 방향으로 상기 제1 폭과 다른 제2 폭을 갖는 제2 절연 구조체;
    상기 제2 트렌치를 채우는 상기 필드 절연막 상에, 상기 제2 방향으로 제3 폭을 갖는 제3 절연 구조체;
    상기 제1 절연 구조체 및 상기 제2 절연 구조체 사이에, 상기 제1 핀형 패턴과 교차하고, 상기 제2 방향으로 연장되는 제1 게이트 구조체; 및
    상기 제2 방향으로 연장되고, 상기 제2 핀형 패턴과 교차하는 제2 게이트 구조체를 포함하고,
    상기 제1 절연 구조체의 상면은 상기 제2 절연 구조체의 상면과 동일 평면에 놓이고,
    상기 제2 게이트 구조체는 상기 제1 절연 구조체와 상기 제3 절연 구조체 사이에 배치되고, 상기 제3 폭은 상기 제1 폭과 같거나 작은 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 절연 구조체의 상기 제2 방향으로의 폭은 상기 제2 절연 구조체의 상기 제2 방향으로의 폭보다 큰 반도체 장치.
  20. 삭제
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