TWI755868B - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置，包括第一區域、第二區域、第三區域、以及第四區域。第一區域包括N井的第一部分以及形成在N井的第一部分上的複數P型電晶體。第一區域在第一方向上延伸。第二區域包括P井的第一部分以及形成在P井的第一部分上的複數N型電晶體。第二區域在第一方向上延伸。第三區域包括P井的第二部分。第四區域包括N井的第二部分。第一區域及第二區域被設置於第三區域與第四區域之間。

Description

半導體裝置及其製造方法
本揭露係有關於一種半導體裝置，特別係有關於一種具有連續井接腳區域(continuous well pickup regions)的半導體裝置。
半導體積體電路(integrated circuit, IC)工業已經歷了快速的成長。IC的設計及材料在技術上的進步已經產生了好幾世代的IC，其中每一代比起前一代，都具有更小、更複雜的電路。在IC發展的過程中，功能密度(functional density, 例如：每單位晶片面積之互連裝置的數量)通常會增加，而幾何尺寸(例如：使用製造製程所能產生的最小組件(或線路))則會縮小。這種微縮的過程通常會藉由提高生產效率及降低相關成本來提供益處。
然而，這種微縮也增加了IC製程及製造的複雜性，這可能會引起在較舊的技術節點中不會成為問題的問題。舉例來說，微縮的過程亦微縮了P井及N井接腳區域(pickup region)的尺寸。P井及N井接腳區域之較小尺寸，可能導致佈植孔徑效應(implant aperture effect)及/或井間佈植劑量補償(inter-well implant dose compensation)，這可能會引起諸如閂鎖(latch-up)的問題。如此一來，可能會降低裝置性能及/或可能發生裝置故障。
因此，儘管現有的半導體裝置通常已足以滿足其預期目的，但是它們並非在每個方面都是完全令人滿意的。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括第一區域，第一區域包括一N井的第一部分以及形成在上述N井的第一部分上的複數P型電晶體。第一區域在第一方向上延伸。上述半導體裝置包括第二區域，第二區域包括一P井的第一部分以及形成在上述P井的第一部分上的複數N型電晶體。第二區域在第一方向上延伸，並與第一區域共享第一邊界，且第一邊界在第一方向上延伸。上述半導體裝置包括第三區域，第三區域包括上述P井的第二部分。第三區域與第一區域及第二區域兩者共享第二邊界。第二邊界在不同於第一方向的第二方向上延伸。上述半導體裝置包括第四區域，第四區域包括上述N井的第二部分。第四區域與第一區域及第二區域兩者共享第三邊界。第三邊界在第二方向上延伸，且第一區域及第二區域被設置在第三區域與第四區域之間。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括複數第一區域，第一區域中的每一者在第一方向上延伸。第一區域包括複數P型電晶體。上述半導體裝置包括複數第二區域，第二區域中的每一者在第一方向上延伸。第二區域包括複數N型電晶體，且其中第一區域與第二區域在第二方向上彼此交錯，第二方向垂直於第一方向。上述半導體裝置包括連續P井接腳區域，被設置於第一區域及第二區域的第一側。上述半導體裝置包括連續N井接腳區域，被設置於第一區域及第二區域的第二側。
本揭露實施例提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括接收一積體電路佈局設計，上述積體電路佈局設計包括複數NFET區域、複數PFET區域、複數N井接腳區域、以及複數P井接腳區域。根據接收到的上述積體電路佈局設計：NFET區域及PFET區域中的每一者在第一方向上延伸、NFET區域與PFET區域在不同於第一方向的第二方向上交錯、N井接腳區域分別對準PFET區域、P井接腳區域分別對準NFET區域、且N井接腳區域在第二方向上與P井接腳區域交錯。上述半導體裝置的製造方法包括修改接收到的上述積體電路佈局設計以產生一修改後積體電路佈局設計，至少藉由下列方式進行修改：以一連續P井接腳區域取代N井接腳區域的第一子集以及P井接腳區域的第一子集；以及以一連續N井接腳區域取代N井接腳區域的第二子集以及P井接腳區域的第二子集。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。
再進一步來說，當一數字或一數字範圍以「大約」、「大概」或類似之用語描述，該用語旨在涵蓋包括所述數字在內之合理數字，例如所述數字之+/-10％或於本技術領域中具有通常知識者所理解之其他數值。舉例來說，術語「約5奈米(nm)」所涵蓋的尺寸範圍自約4.5nm至約5.5nm。
本揭露係有關於一種半導體裝置，特別係有關於一種場效電晶體(field-effect transistors, FET)，例如三維鰭式場效電晶體(fin-line FET, FinFET)或是多重通道閘極全環(gate-all-around, GAA)裝置，甚或是平面場效電晶體。本揭露的一個態樣涉及N井(N-well)及P井(P-well)接腳(pickup)區域的重新配置，使得第一組複數較小且交錯(interleaving)的N井及P井接腳區域被重新配置為更大的連續N井接腳區域，並使得第二組複數較小且交錯的N井及P井接腳區域被重新配置為更大的連續P井接腳區域。如此一來，如將於下文詳細討論的，裝置的產量、可靠度、及/或性能得以改善。
第1A圖及第1B圖分別顯示了積體電路(Integrated Circuit, IC)裝置90之一部分的三維透視圖及俯視圖。IC裝置90可為IC或IC的一部分在製程期間所製造的中間裝置，IC裝置90可包括靜態隨機存取記憶體(static random-access memory, SRAM)及/或其他邏輯電路、被動元件(passive component)、以及主動元件(active component)，被動元件例如電阻器、電容器、以及電感器，而主動元件則例如P型FET(PFET)、N型FET(NFET)、FinFET、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor, MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor, CMOS)電晶體、雙極性(bipolar)電晶體、高壓電晶體、高頻電晶體、及/或其他記憶體單元。除非特別撰寫於申請專利範圍中，否則本揭露內容不限於任何特定數量之裝置或裝置區域，也不限於任何特定的裝置配置。舉例來說，儘管所示之IC裝置90是三維的FinFET裝置，但本揭露之概念亦可應用於GAA裝置，甚或是平面FET裝置。
參照第1A圖，IC裝置90包括基板110。基板110可包括：元素(單一元素)半導體，例如矽、鍺及/或其他合適之材料；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、及/或其他合適之材料；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、及/或其他合適之材料。基板110可為具有均勻組成的單層材料。或者，基板110可包括具有適用於IC裝置之製造的相似或不同組成的多種材料層。在一個範例中，基板110可為絕緣層上矽(SOI)基板，其具有形成在氧化矽層上的半導體矽層。在另一個範例中，基板110可包括導電層、半導體層、介電層、其他薄層、或其組合。諸如源極/汲極區域的各種摻雜區域可被形成在基板110之中或之上。根據設計需求，摻雜區域可被摻雜以諸如磷或砷的n型摻雜物，及/或諸如硼的p型摻雜物。摻雜區域可直接以P井結構，N井結構、雙井(dual-well)結構、或是使用凸起(raised)結構來形成在基板110上。可藉由摻雜物原子的佈植(implantation)、原位(in-situ)摻雜磊晶生長(epitaxial growth)、及/或其他合適之技術來形成摻雜區域。
三維的主動區120被形成在基板110上。主動區120為延伸拉長的鰭狀結構，自基板110朝外向上突出。如此一來，主動區120在下文中可互換地被稱為鰭片結構120或鰭狀結構120。可使用合適製程來製造鰭片結構120，包括微影(photolithography)及蝕刻製程。微影製程可包括：在基板110上形成光阻層；將光阻曝光為圖案；執行曝後烤製程；以及顯影光阻以形成包括光阻的遮罩元件(未圖示)。接著，遮罩元件被用於將凹槽蝕刻到基板110中，進而將鰭片結構120留在基板110上。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應式離子蝕刻(reactive ion etching, RIE)、及/或其他合適之製程。在一些實施例中，可藉由雙重圖案化(double- patterning)或多重圖案化製程來形成鰭片結構120。一般而言，雙重圖案化或多重圖案化製程結合了微影及自我對準(self-aligned)製程，允許所創建的圖案具有較小的間距，舉例來說，小於另外使用單一、直接之微影製程所獲得的間距。作為範例，可在基板上形成一個薄層，再使用微影製程將之圖案化。使用自我對準製程沿著被圖案化的薄層的邊緣形成間隔物。薄層接著被移除，然後剩餘的間隔物(或心軸(mandrel))被用於圖案化鰭片結構120。
IC裝置90亦包括形成在鰭片結構120上方的源極/汲極特徵122。源極/汲極特徵122可包括在鰭片結構120上磊晶生長的磊晶層(epi-layer)。隨著裝置尺寸的不斷縮小，這些源極/汲極特徵122即使在希望能維持獨立時，亦有可能彼此融合。這是本揭露所要克服的問題，如同下文所詳細討論的。
IC裝置90更包括形成於基板110上的隔離結構130。隔離結構130電性分隔IC裝置90的各種組件。隔離結構130可包括氧化矽、氮化矽、氮氧化矽、氟摻雜之矽酸鹽玻璃(fluoride- doped silicate glass, FSG)、低k值介電材料、及/或其他合適之材料。在一些實施例中，隔離結構130可包括淺溝槽隔離(shallow trench isolation, STI)特徵。在一個實施例中，在鰭片結構120的形成期間，藉由在基板110中蝕刻溝槽來形成隔離結構130。然後，可使用上述隔離材料來填充溝槽，接著進行化學機械研磨(chemical mechanical planarization, CMP)製程。其他隔離結構，例如場氧化物(field oxide)、矽局部氧化(local oxidation of silicon, LOCOS)、及/或其他合適之結構，亦可被實施為隔離結構130。或者，隔離結構130可包括多層結構，例如具有一或多個熱氧化襯墊(liner)層。
IC裝置90亦包括閘極結構140，閘極結構140被形成在鰭片結構120上，並以位於每個鰭片結構120之通道區域的三個側面上的方式與鰭片結構120接合(engage)。閘極結構140可為虛擬閘極結構(例如：包含氧化閘極介電質及多晶矽閘極電極)，或者，它們可為包含高k值閘極介電質及金屬閘極電極的高k值金屬閘極(HKMG)結構，其中HKMG結構是藉由取代虛擬閘極結構所形成的。儘管並未在本文中繪製，但閘極結構140可包括附加的材料層，例如位在鰭片結構120上的界面層(interfacial layer)、覆蓋層(capping layer)、其他合適之薄層、或其組合。
參照第1B圖，複數鰭片結構120沿著X方向呈縱向指向，而複數閘極結構140沿著Y方向呈縱向指向，也就是說，閘極結構140大致上垂直於鰭片結構120。在許多實施例中，IC裝置90包括附加特徵，例如沿著閘極結構140之側壁設置的閘極間隔物、設置於閘極結構140上的硬遮罩層、以及許多其他特徵。
如上所述，以下所討論之本揭露的各個態樣可適用於多重通道裝置，例如閘極全環(GAA)裝置。第1C圖顯示範例性之GAA裝置150的三維透視圖。為使說明一致並清晰易懂，在第1C圖及第1A圖至第1B圖中相似的組件，將以相同的方式進行標記。舉例來說，諸如鰭片結構120的主動區，在Z方向上自基板110垂直向上舉升。隔離結構130提供鰭片結構120之間的電性隔離。閘極結構140位於鰭片結構120之上以及隔離結構130之上。遮罩155位於閘極結構140之上，且閘極間隔物160位於閘極結構140的側壁上。覆蓋層165被形成在鰭片結構120上，以在隔離結構130的形成期間保護鰭片結構120免於氧化。
複數奈米結構170被設置在每個鰭片結構120上。奈米結構170可包括奈米片(nano-sheet)、奈米管(nano-tube)、或奈米線(nano-wire)，或是其他在X方向上水平延伸的一些其他類型的奈米結構。奈米結構170在閘極結構140下方的部分，可被用作GAA裝置150的通道。介電內部間隔物175可被設置在奈米結構170之間。此外，儘管出於簡化的原因而並未出示，但每個奈米結構170可被閘極介電質及閘極電極以圓周的方式(circumferentially)圍繞(wrapped around)。在所示的實施例中，奈米結構170在閘極結構140外的部分，可被用作GAA裝置150的源極/汲極特徵。然而，在一些實施例中，可在鰭片結構120位在閘極結構140外的部分上，磊晶生長連續源極/汲極特徵。無論如何，可在源極/汲極特徵上形成導電的源極/汲極接點(contact)180，以提供與源極/汲極特徵的電性連接。層間介電質(ILD)185被形成在隔離結構130上，以及閘極結構140和源極/汲極接點180的周圍。
關於製造GAA裝置的其他細節，見於公告於2018年12月25日、專利號U.S.Pat.No.10,164,012、標題為「Semiconductor Device and Manufacturing Method Thereof」的美國專利，以及公告於2019年7月23日、專利號U.S.Pat.No.10,361,278、標題為「Method of Manufacturing a Semiconductor Device and a Semiconductor Device」的美國專利，還有公告於2018年2月6日、專利號U.S.Pat.No.9,887,269、標題為「Multi-Gate Device and Method of Fabrication Thereof」的美國專利，這些揭露的內容經由引用而整體併入本文中。對於本揭露中關於鰭片結構或FinFET裝置的範圍，這些討論可同等地應用於GAA裝置。
第2圖係根據本揭露之各種態樣所示，IC裝置200之簡化的示意性局部俯視圖。為使說明簡化及清晰易懂，第2圖之俯視圖顯示了IC裝置200的各種N井及P井，但並未顯示IC裝置200的其他微電子組件，例如鰭片結構(或主動區)、閘極結構、接點、通孔(via)或金屬線。
IC裝置200包括複數PFET區域及複數NFET區域，例如PFET區域210、211、212及213，以及NFET區域220、221、222及223。PFET區域210-213中的每一者包括N井。舉例來說，PFET區域210包括N井240A、PFET區域211包括N井240B、PFET區域212包括N井240C、而PFET區域213包括N井240D。NFET區域220-223中的每一者包括P井。舉例來說，NFET區域220包括P井250A、NFET區域221包括P井250B、NFET區域222包括P井250C、而NFET區域223包括P井250D。在一些實施例中，N井240A-240D以及P井250A-250D，可對應第1圖所示之基板110的摻雜部分。儘管出於簡化的原因而並未顯示，但應理解的是，可在PFET區域210-213中的N井240A-240D上形成P型源極/汲極組件，並可在NFET區域220-223中的P井250A-250D上形成N型源極/汲極組件。
N井240A-240D(並因此包括PFET區域210-213)中的每一者，皆具有在X方向上量測的尺寸270，而P井250A-250D (並因此包括NFET區域220-223)中的每一者，皆具有在X方向上量測的尺寸271。在一些實施例中，尺寸270及尺寸271中的每一者，可處於約50微米至約500微米之間的範圍內。N井240A-240D中的每一者，亦具有在Y方向上量測的尺寸280，而P井250A-250D中的每一者，亦具有在Y方向上量測的尺寸281。在一些實施例中，尺寸280及尺寸281中的每一者，可處於約0.5微米至約5微米之間的範圍內。由於尺寸270及271實質上大於尺寸280及281(例如：大於10倍，甚或是100倍)，因此可以說N井240A-240D及P井250A -250D中的每一者，是沿著X方向指向，或是沿著X方向延伸。
在一些實施例中，尺寸270可具有與尺寸271實質上相同的數值，而尺寸280可具有與尺寸281實質上相同的數值。換句話說，N井240A-240D的尺寸可與P井250A-250D相同，或者說PFET區域210-213的尺寸可與NFET區域220-223相同。然而，應理解的是，在其他實施例中，根據於設計需要及/或製造需求，N井240A-240D與P井250A-250D(並因此包含PFET區域210-213與NFET區域220-223)可具有不同尺寸。
如第2圖所示，N井240A-240B在Y方向上與P井250A-250B交錯，其中Y方向垂直於X方向。舉例來說，N井240A與P井250A共享邊界290、P井250A與N井240B共享邊界291、且N井240B與P井250B共享邊界292，其中邊界290-292中的每一者在X方向上延伸。相似地，N井240C-240D在Y方向上與P井250C-250D交錯。
應理解的是，IC裝置200可包括在Y方向上交錯的複數其他N井及P井，但由於篇幅的限制，這些額外的N井及P井並未具體顯示於本文中。因為N井240A-240D分別對應PFET區域210-213，且P井250A-250D分別對應NFET區域220-223，因此亦可說PFET區域210-213與NFET區域220-223中的每一者，在X方向上延伸並在Y方向上彼此交錯。
PFET區域210-213及NFET區域220-223是IC裝置200中，形成有功能性電晶體的區域。在一些實施例中，這些功能性電晶體包括用於各種裝置的電晶體，例如反相器(inverter)、正反器(flip-flop)、多工器(multiplexer)等。作為建置區塊(building block)，來自PFET區域210-213及NFET區域220-223的電晶體，可被用於形成IC裝置，例如SRAM裝置、環形振盪器(ring oscillator)、射頻(RF)裝置等。
IC裝置200亦包括複數N井接腳區域及複數P井接腳區域。舉例來說，第2圖顯示了N井接腳區域300及P井接腳區域310。N井接腳區域300包括N井240E，而P井接腳區域310包括P井250E。在一些實施例中，N井240E被連接到N井240A-240D，而P井250E被連接到P井250A-250D。換句話說，N井240E及N井240A-240D是相同N井的不同部分，而P井250E及P井250A-250D是相同P井的不同部分。儘管出於簡化的目的而並未顯示於第2圖，但應理解的是，可在N井接腳區域300及P井接腳區域310中形成虛擬(dummy)電晶體。
N井接腳區域300及P井接腳區域310，是IC裝置200中被保留或被配置以用於施加預定之偏壓(bias)電壓的區域。舉例來說，在一些實施例中，N井接腳區域300可電性耦接(tie)到電源供應(power supply)或電壓軌(voltage rail)，例如Vdd(或Vcc)，而P井接腳區域310可電性耦接到電性接地(electrical ground)(或Vss)。換句話說，N井240E可經由N井接腳區域300中的虛擬電晶體電性耦接至電源供應或電壓軌，而P井250E可經由P井接腳區域310中的虛擬電晶體電性耦接到電性接地。且因為N井240E是與N井240A-240D相同的N井的一部分，以及P井250E是與P井250A-250D相同的P井的一部分，因此PFET區域210-213以及NFET區域220-223的功能性電晶體可被適當地電性偏壓。
本揭露不同於傳統的IC裝置，在傳統的IC裝置中，N井接腳區域及P井接腳區域是由彼此交錯的複數小型N井與P井組成的(例如：以與N井240A-240B和P井250A-250B的交錯相似的方式)，然而，本文中的N井接腳區域300對應較大且連續的N井240E，而本文中的P井接腳區域310對應較大且連續的P井250E。
如第2圖所示，N井接腳區域300及P井接腳區域310中的每一者，橫跨(span)複數PFET區域及NFET區域。舉例來說，N井接腳區域300具有在Y方向上延伸的邊界335，且此邊界335與PFET區域210的邊界340、NFET區域220的邊界341、PFET區域211的邊界342、以及NFET區域221的邊界343重合(coincide)。相似地，P井接腳區域310具有亦在Y方向上延伸的邊界350，且此邊界350與PFET區域210的邊界360、NFET區域220的邊界361、PFET區域211的邊界362、以及NFET區域221的邊界363重合。如此一來，N井接腳區域300及P井接腳區域310(在Y方向上)實質上比PFET區域210-213及NFET區域220-223更長。這點是相當重要的，將於下文對此進行詳細討論。
N井240E(並因此包括N井接腳區域300)具有在X方向上量測的尺寸320以及在Y方向上量測的尺寸321，而P井250E (並因此包括P井接腳區域310)具有在X方向上量測的尺寸330以及在Y方向上量測的尺寸331。尺寸320及330中的每一者，均實質上小於尺寸270及271中的每一者，例如小上100倍。在一些實施例中，尺寸320(或尺寸330)與尺寸270(或尺寸271)的比，處於介於約1:10與約1：110000之間的範圍內。同時，尺寸321及331中的每一者，實質上大於尺寸280及281中的每一者，例如大上至少四倍。在一些實施例中，尺寸321(或尺寸331)與尺寸280(或尺寸281)的比，處於介於約10：1至約10000：1之間的範圍內。換句話說，N井接腳區域300及P井接腳區域310中的每一者，實質上(在X方向上)比PFET區域210-213及NFET區域220-223中的每一者還要窄，並且實質上(在Y方向上)比PFET區域210-213及NFET區域220-223中的每一者還要長。這些範圍以及比不是隨機選擇的，而是被特別配置以確保N井接腳區域300及P井接腳區域310具有足夠的大小，使得它們不太可能遭受不希望之佈植孔徑效應(將在下文作更詳細的討論)，但也不會過大，以至於消耗過多的晶片面積，因為晶片面積是珍貴的，且應該被用於實施NFET及PFET區域中的功能性電晶體。
應理解的是，在一些實施例中，尺寸320及尺寸321可以是彼此相等的，但在其他實施例中，它們可以是不同的。尺寸330及尺寸331同樣如此。換句話說，在一些實施例中，N井240E及P井250E(並因此包括N井接腳區域300及P井接腳區域310)的尺寸可以是相同的，或者，在其他實施例中，它們的尺寸可以是不同的。然而，無論N井240E及P井250E的尺寸分別為何，本揭露的一個獨特的物理特性，是為N井240E及P井250E中的每一者，皆橫跨複數PFET區域的N井以及NFET區域的P井，而不是在Y方向上相互交錯。這樣的配置改善了裝置的性能及/或可靠度。
更詳細地說，傳統的IC裝置具有小上許多的N井及P井接腳區域，這些N井及P井接腳區域可分別對準PFET區域以及NFET區域。如此一來，傳統的IC裝置可具有複數小型的N井及P井接腳區域，它們以與交錯的PFET及NFET區域相似的方式，在Y方向上彼此交錯。在舊的技術世代中，這並不是一個重大問題。然而，隨著裝置尺寸不斷地縮小，例如在7奈米技術節點或更小(即：小於7奈米技術節點)的技術節點中，尺寸越來越小的N井及P井接腳區域，可能會帶來重大的挑戰。
一個問題是過多的井間(inter-well)佈植劑量補償。這指的是P井中的P型摻雜物跨越N/P邊界而洩漏到N井中，及/或N井中的N型摻雜物跨越N/P邊界而洩漏到P井中。在較舊的技術世代中，較大的裝置尺寸代表在N井與P井接腳區域之間沒有那麼多的N/P邊界，且因此井間佈植劑量補償的機會較少。即使確實發生了井間佈植劑量補償，洩漏出來的摻雜物可能也僅會影響其他相反的摻雜井的一小部分。然而，因為在7奈米(或更小)的技術節點中製造的某些IC裝置中，N井及P井接腳區域在仍舊維持彼此交錯的同時，尺寸也隨之縮小，因此N/P邊界的數量跟著增加，並進而增加了更多井間佈植劑量補償的發生機會。更糟的是，N井及P井接腳區域較小的足跡(footprint)，代表著洩漏的摻雜物將對其他的井產生更大的負面影響。使得問題更加嚴重的事實是，井的佈植通常很深，舉例來說，井所具有的深度(沿第1圖的Z方向)可能介於約100奈米至約1000奈米之間的範圍內。深度很深的N井及P井，代表更可能會發生不期望之井間佈植劑量補償。
在7奈米節點或更小的節點中製造的傳統IC裝置所面臨的另一個問題是佈植孔徑效應。關於這點，典型的N井接腳區域之N井以及P井接腳區域之P井的形成方法，首先會在基板上形成圖案化的光阻層的薄層。圖案化之光阻層包括定義了將要形成之井的位置的開口。之後，可在將圖案化之光阻層作為佈植遮罩的同時，執行佈植製程經由開口將摻雜物佈植到基板中。隨著裝置製造發展到7奈米技術節點或更進一步的技術節點，越來越小的開口(以及相應更大的開口橫寬比(aspect ratio))可能會使摻雜物更難被佈植到其在基板中的預定位置。舉例來說，摻雜物可能會轟擊(bombard)到光阻層的開口的側壁中，而不是如預期中的基板中。這將使得摻雜井的劑量偏離目標。換句話說，井可能無法達到預期的劑量或摻雜物濃度水準。
由於在傳統的7奈米製程節點IC裝置中發生的井間佈植劑量補償及/或佈植孔徑效應的問題，井接觸電阻(well contact resistance)可能會增加，及/或井的偏壓可能會不足。這可能會導致IC裝置出現問題，例如閂鎖問題，這可能會導致IC裝置洩漏電流及/或過早燒毀(burn out)，或是導致性能降低。
與之相反，本揭露克服了使用7奈米或更小的技術節點所製造的傳統IC裝置的問題，因為本揭露在井接腳區域中實施了相對較「大」的N井240E及P井250E，而不是在井接腳區域中實施複數較小的、交錯的N井及P井。如此一來，N井240E在尺寸上是在使用相同技術節點製造之傳統IC裝置中所實施的小型N井的數倍大(例如：至少大上四倍)(即：將本揭露之7奈米技術節點與傳統裝置的7奈米技術節點進行比較，以對對等的事物(apples-to-apples)進行準確的比較)。同樣地，P井250E在尺寸上是在使用相同技術節點製造之傳統IC裝置中所實施的小型P井的數倍大(例如：至少大上四倍)。
因為它們的尺寸大上許多(這轉化為更大的光阻開口)，因此N井240E及P井250E遭受上述之佈植孔徑效應的可能性要小得多。此外，N井接腳區域300及P井接腳區域310中N井與P井的交錯配置的消除，也轉化為N井接腳區域300及P井接腳區域310中N/P邊界的消除(或至少大幅減少)。因此，藉由本揭露，井間佈植劑量補償問題也得到了大幅的改善。這些改善能夠使得接觸電阻降低、閂鎖問題的可能性降低、及/或在裝置性能及/或可靠度上的其他改善。
由於空間上的限制，第2圖僅顯示了一個N井接腳區域300以及一個P井接腳區域310。然而，應理解的是，IC裝置可包括複數額外的N井接腳區域及P井接腳區域，它們與N井接腳區域300以及P井接腳區域310相似(或相同)。對於PFET區域210-213及NFET區域220-223亦是如此。舉例來說，PFET區210-213、NFET區220-223、N井接腳區域300、以及P井接腳區域310的配置，可在X方向及/或Y方向上重複多次。
第3圖係根據本揭露多種態樣所示，IC裝置200另一個簡化的局部示意俯視圖。與第2圖相比，第3圖顯示了IC裝置200的複數其他微電子組件，以提供更清晰的說明。舉例來說，第3圖顯示了複數主動區：主動區400、主動區401、主動區402、主動區403、主動區404、主動區405、主動區406、以及主動區407，主動區400-407被形成在N井或P井上(在第1圖所示的Z方向上)，且其中的每一者均在X方向上延伸。在FinFET的案例中下，主動區400 -407包括鰭片結構，例如第1A圖及第1B圖的鰭片結構120。在多重通道GAA裝置的案例中，主動區400-407包括鰭片結構120以及諸如第1C圖之奈米結構170的奈米結構(例如：奈米片、奈米管、奈米線等)，奈米結構被形成在鰭片結構上。應理解的是，第3圖所示之主動區的數量及位置僅為範例，而非用於限制本揭露。相似的主動區可被形成在PFET區域212-213及NFET區域222-223和N井接腳區域300中，但為使說明簡化，並未在本文中具體地顯示這些主動區。
第3圖亦顯示了複數閘極結構：閘極結構410、閘極結構411、閘極結構412及閘極結構413，閘極結構410-413被形成在主動區400-407上，且其中的每一者均在Y方向上延伸。舉例來說，閘極結構410-413可被實施為第1A圖至第1C圖的閘極結構140。閘極結構410及411被形成在P井接腳區域310中，且為虛擬閘極結構。閘極結構412及413被形成在PFET區域210中，且為功能性閘極結構。換句話說，儘管PFET區域210-213及NFET區域220-223中的電晶體(包括主動區及閘極結構)是作為電路的一部分的電晶體，但P井接腳區域310及N井接腳區域300中的電晶體則是虛擬電晶體，除了提供P井250E(或是N井240E)與電源供應或電性接地之間的電性路徑之外，這些虛擬電晶體並非電路的一部分。應理解的是，第3圖所示之閘極結構的數量及位置(虛擬的或非虛擬的)僅為範例，並非用於限制本揭露。相似的閘極結構可被形成在PFET區域212-213及NFET區域222-223和N井接腳區域300中，但為使說明簡化，並未在本文中具體地顯示這些閘極結構。
第3圖進一步顯示了被形成在P井接腳區域310中的複數導電接點。為使說明簡化，僅在第3圖中顯示了三個這樣的導電接點：導電接點420、導電接點421及導電接點422。諸如導電接點420-422的這些導電接點，可被形成在位於P井接腳區域310中的虛擬電晶體的虛擬源極/汲極上(在第1圖所示的Z方向上)。在俯視圖中，導電接點420-422位於主動區400與401之間以及虛擬閘極結構410與411之間。導電接點420-422提供P井250E與(一或多個)金屬線之間的電性連接，其中金屬線被形成在導電接點上方的多層互連結構中。因此，導電接點420-422提供通往(to)P井250E的電性連接。導電接點420-422亦可被稱為P井接腳接點。應理解的是，與導電接點420-422相似的複數導電接點可被形成在N井接腳區域300中，以提供通往N井240E的電性連接，但為使說明簡化，N井接腳區域300中的這些導電接點並未具體顯示於本文中。此外，相似的接點可被形成於PFET區域210-213及NFET區域220-223中，以提供通往這些區域中的功能性電晶體的電性連接，但為使說明簡化，這些接點並未具體顯示於本文中。
第4圖係根據本揭露實施例所示，IC裝置200之簡化的局部示意截面側視圖。第4圖之截面圖是沿著第3圖所示之切割線A-A’(沿X方向延伸)所截取的。因此，第4圖之截面圖可被稱為X-Z截面圖。第4圖顯示了PFET區域210及212、N井接腳區域300、以及P井接腳區域310的截面。
如第4圖所示，IC裝置200包括基板110，在一些實施例中可被P型摻雜物摻雜。P井250E及N井240A、240E和240C可被形成在基板110上。如上所述，N井240A、240E及240C可為相同N井的一部分，但為使說明清晰易懂，第4圖中繪製了虛線以顯示它們的虛擬「邊界」。在實際製造的裝置中，這些「邊界」可能無法被觀察到。
同樣如上所述，一或多個虛擬電晶體500被形成在N井接腳區域300中的N井240E上，而一或多個虛擬電晶體510被形成在P井接腳區域310中的P井250E上。這些虛擬電晶體500及510可包括虛擬鰭片結構、虛擬源極/汲極、虛擬閘極結構，如同上文結合第3圖所討論的。應注意的是，在一些實施例中，前文在第3圖中所討論的導電接點420-422亦可被認為是虛擬電晶體500及510的一部分。虛擬電晶體500及510可被用於提供通往N井接腳區域300及P井接腳區域310的電性連接。舉例來說，在一些實施例中，虛擬電晶體500可被用於將N井240E電性偏壓至電源供應或電壓軌，例如Vdd(或Vcc)，且虛擬電晶體510可被用於將P井250E電性偏壓至電性接地，而在一些其他實施例中，反之亦然。為使說明簡化，雖然虛擬電晶體500及510的細節並未繪製於本文中，但應理解的是，可使用FinFET或GAA裝置來實施虛擬電晶體500及510。
複數的功能性電晶體520及530亦分別被形成在NFET區域210及212。功能性電晶體520及530包括功能性主動區、功能性源極/汲極、以及功能性閘極結構，它們形成作為運算電路之建置區塊(building block)的電晶體。在一些實施例中，諸如通孔、接點或金屬線的電性互連亦可被認為是功能性電晶體520及530的一部分。為使說明簡化，雖然功能性電晶體520及530的細節並未繪製於本文中，但應理解的是，可使用FinFET或GAA裝置來實施這些功能性電晶體520及530。
第5圖係根據本揭露實施例所示，IC裝置200之另一個簡化的局部示意截面側視圖。第5圖之截面圖是沿著第3圖所示之切割線B-B’(沿Y方向延伸)所截取的。因此，第5圖的截面圖可被稱為Y-Z截面圖。第5圖顯示了P井接腳區域310的截面，因為PFET區域210及212還有N井接腳區域300位在切割線B-B’之外。
如第5圖所示，P井250E被形成為基板110上的連續P井。如上所述，這與傳統裝置大為不同，在傳統裝置中，井接腳區域具有複數較小且交錯的P井及N井，而不是長的連續P井(或者，若截面是在N井接腳區域300上截取的話，則為連續N井)。交錯的P井與N井創造了許多的N/P邊界，在這些地方會發生摻雜物擴散(例如：井間佈植劑量補償)。此外，小尺寸的P井及N井可能與佈植孔徑效應有關。如此一來，傳統裝置的配置可能導致P井及N井的不適當偏壓，這可能接著引起閂鎖以及其他問題。
相較之下，本揭露藉由改變P井及N井接腳區域的配置，以實質上減少或消除在井接腳區域中交錯之較小的P井與N井，來防止與傳統IC裝置有關的問題。現在，井接腳區域中明顯較大的P井(例如：P井250E)及N井(例如：N井240E)不會遭受與許多N/P邊界有關的問題，進而減少或防止跨越此等N/P邊界的摻雜物擴散。本文中P井及N井較大的尺寸還代表著佈植孔徑效應不會那麼明顯，這意味著P井及N井亦被更適當地偏壓。作為結果，諸如閂鎖的問題得到顯著的減少。
第6圖係根據本揭露實施例所示，修改所接收之IC佈局設計的製程600。舉例來說，第6圖顯示了所接收之IC佈局設計610的一部分的俯視圖。舉例來說，所接收之IC佈局設計610可產生自IC設計工作室。所接收之IC佈局設計610可包括複數NFET區域及PFET區域，它們可分別在X方向上延伸，並在Y方向上彼此交錯。功能性電晶體被形成在NFET區域及PFET區域中。所接收之IC佈局更包括複數N井接腳區域及複數P井接腳區域。N井接腳區域及P井接腳區域在X方向上分別對準PFET區域及NFET區域，且N井接腳區域與P井接腳區域在Y方向上彼此交錯的方式，與PFET區域和NFET區域彼此交錯的方式相同。由於前文所討論的原因，這種配置可能是不被期望的，因為交錯的N井與P井接腳區域可能會引起諸如閂鎖的問題。
根據本揭露實施例，對所接收之IC佈局設計610執行IC佈局修改製程600，以產生修改後IC佈局設計620。如第6圖所示，所接收之IC佈局設計610的交錯的N井與P井接腳區域，被轉換為單一的連續N井接腳區域及單一的連續P井接腳區域。N井接腳區域在Y方向上跨越複數NFET及PFET區域，而P井接腳區域亦如是。如上所述，這種設計有助於減少井間佈植劑量補償，並減輕由佈植孔徑效應所引起的問題。修改後IC佈局設計620可接著被用於製造IC裝置。
IC裝置200可在各種IC應用中實施，包括諸如靜態隨機存取記憶體(Static Random-Access Memory, SRAM)裝置的記憶體裝置。關於這點，第7圖顯示了單埠(single-port)SRAM單元(例如：1位SRAM單元)800的範例性電路示意圖。單埠SRAM單元800包括上拉電晶體PU1、上拉電晶體PU2(亦稱為電晶體PU1、PU2)；下拉電晶體PD1、下拉電晶體PD2(亦稱為電晶體PD1、PD2)；以及傳輸閘電晶體PG1、傳輸閘電晶體PG2(亦稱為電晶體PG1、PG2)。如電路圖所示，電晶體PU1及PU2為P型電晶體，而電晶體PG1、PG2、PD1及PD2為n型電晶體。根據本揭露的各種態樣，所實施的電晶體PG1、PG2、PD1及PD2，具有比電晶體PU1及PU2更薄的間隔物(spacer)。由於在所繪實施例中的SRAM單元800包括六個電晶體，因此亦可稱為6T SRAM單元。
上拉電晶體PU1與下拉電晶體PD1的汲極耦接在一起，且上拉電晶體PU2與下拉電晶體PD2的汲極耦接在一起。電晶體PU1及PD1與電晶體PU2及PD2交叉耦接，以形成第一資料鎖存(data latch)。電晶體PU2及PD2的閘極被耦接在一起，並耦接至電晶體PU1及PD1的汲極，以形成第一儲存節點SN1，而電晶體PU1及PD1的閘極被耦接在一起，並耦接至電晶體PU2及PD2的汲極，以形成互補第一儲存節點SNB1。上拉電晶體PU1及PU2的源極被耦接到電源電壓Vcc(亦稱為Vdd)，而下拉電晶體PD1及PD2的源極則耦接到電壓Vss，在一些實施例中，電壓Vss可為電性接地。
第一資料鎖存的第一儲存節點SN1經由傳輸閘電晶體PG1耦接至位元線BL，而互補第一儲存節點SNB1經由傳輸閘電晶體PG2耦接至互補位元線BLB。第一儲存節點SN1及互補第一儲存節點SNB1為互補的節點，它們通常處於相反的邏輯位準(level)(邏輯高或邏輯低)。傳輸閘電晶體PG1及PG2的閘極被耦接至字元線WL。可使用FinFET裝置及/或GAA裝置來實施諸如SRAM單元800的SRAM裝置。在一些實施例中，使用IC裝置200的功能性電晶體，例如第4圖中的電晶體520及530，來實施電晶體PU1、PU2、PD1、PD2、PG1及PG2。
第8圖係根據本揭露實施例所示之積體電路的製造系統900。製造系統900包括藉由通訊網路918連接的複數實體902、904、906、908、910、912、914、916…、N。通訊網路918可為單一網路，或者可為各種不同的網路，例如企業內部網及網際網路，且可包括有線及無線的通訊通道。
在一個實施例中，實體902代表用於製造協作的服務系統；實體904代表使用者，例如監控關心之產品的產品工程師；實體906代表工程師，例如控制製程及相關配方(recipe)的製程工程師，或者是監控或調整製程機台之條件及設定的設備工程師；實體908代表用於IC測試及量測的度量(metrology)機台；實體910代表半導體製程機台，例如用於執行微影製程以定義SRAM裝置之閘極間隔物的EUV機台；實體912代表與製程機台910(或稱實體910)聯繫的虛擬度量模組；實體914代表與製程機台910以及額外之其他製程機台聯繫的先進製程控制模組；而實體916代表與製程機台910聯繫的採樣模組。
每個實體可與其他實體交互作用，且可提供積體電路製造、製程控制及/或計算能力給其他實體及/或自其他實體接收這樣的能力。每個實體亦可包括一或多個用於執行計算及執行自動化的電腦系統。舉例來說，實體914的先進製程控制模組可包括複數電腦硬體，該等電腦硬體具有其中有編碼的軟體指令。電腦硬體可包括硬碟、快閃驅動器(flash drive)、CD-ROM、RAM記憶體、顯示裝置(例如：監視器)、輸入/輸出裝置(例如：滑鼠及鍵盤)。軟體指令可被以任何合適之程式語言寫入，且可被設計以執行特定任務。
積體電路的製造系統900能致能(enable)實體間的交互作用，以用於積體電路(IC)製造以及IC製造的先進製程控制。在一個實施例中，先進製程控制包括根據度量結果調整適用於相關晶圓之製程機台的製程條件、設定及/或配方。
在另一個實施例中，根據基於製程品質及/或產品品質所決定的最佳取樣率，自經歷過製程的晶圓的子集測量度量結果。在又一個實施例中，根據基於製程品質及/或產品品質的各種特徵所決定的最佳取樣場/點，自經歷過製程的晶圓的子集測量度量結果。
IC的製造系統900所提供的其中一個能力，可致能在諸如設計、工程、製程、度量及先進製程控制的領域中進行協作及資訊存取。IC的製造系統900所提供的另一個能力，可在設備之間整合系統，例如在度量機台與製程機台之間整合系統。這種整合能致設備以協調它們的活動。舉例來說，整合度量機台與製程機台可使製造資訊更有效地被合併到製造製程或先進製程控制模組中，且可自線上或整合於相關製程機台中之度量機台在現場的量測中獲取晶圓資料。
第9圖係根據本揭露實施例所示，製造半導體裝置之方法1000的流程圖。方法1000包括操作1010，操作1010接收積體電路(IC)佈局設計，IC佈局設計包括複數的PFET區域、NFET區域、N井接腳區域、以及P井接腳區域。根據所接收的IC佈局設計，PFET區域及NFET區域中的每一者均在第一方向上延伸，PFET區域在與NFET區域在不同於第一方向的第二方向上交錯，N井接腳區域分別與PFET區域對準，P井接腳區域分別與NFET區域對準，且N井接腳區域與P井接腳區域在第二方向上交錯。
方法1000包括操作1020，操作1020至少部分地藉由下列方式修改所接收之IC佈局設計：以連續P井接腳區域取代N井接腳區域的第一子集以及P井接腳區域的第一子集；以及以連續N井接腳區域取代N井接腳區域的第二子集以及P井接腳區域的第二子集。
方法1000包括操作1030，操作1030基於修改後IC佈局設計製造IC裝置。在一些實施例中，操作1030包括在連續N井接腳區域及連續P井接腳區域中實施複數虛擬電晶體。在一些實施例中，操作1030包括至少部分地使用虛擬電晶體將連續N井接腳區域或連續P井接腳區域電性偏壓至電壓供應或電性接地。在一些實施例中，操作1030包括製造多重通道閘極全環(GAA)裝置。
應理解的是，方法1000可包括在操作1010~1030之前、之中或之後執行的進一步操作。為使說明簡化，本文並未詳細討論這些附加的操作。
上述的先進微影製程、方法及材料，可被用於許多應用中，包括鰭式場效電晶體(FinFET)。舉例來說，鰭片可被圖案化以在特徵之間產生相對緊密的間隔，對上述揭露而言是非常適用的。此外，可根據上述揭露來處理用於形成FinFET之鰭片的間隔物(亦稱為心軸)。亦應理解的是，上述之本揭露的各種態樣可適用於多重通道裝置，例如閘極全環(GAA)裝置。對於本揭露關於鰭片結構或FinFET的範圍，這些討論可同等地應用於GAA裝置。
總而言之，本揭露配置(或重新配置)IC裝置之N井接腳區域及P井接腳區域的佈局，使得它們彼此間不會交錯。取而代之的是，本揭露之IC裝置的N井接腳區域及P井接腳區域在不彼此交錯的情況下連續地延伸。與它們在傳統IC裝置的對應物相比，本揭露之IC裝置的N井接腳區域及P井接腳區域在尺寸上亦大上許多。在一些實施例中，本揭露之IC裝置是在7奈米技術節點或更小的技術節點中製造的。
本揭露可提供優於傳統裝置的優點。然而，應理解的是，並非所有的優點均在本文中討論，不同的實施例可提供不同的優點，且並非任何實施例均需要特定的優點。一個優點是減少了不期望出現之井間佈植劑量補償。舉例來說，N井與P井接腳區域彼此間不會互相交錯的事實，消除了將會存在於它們之間(如果它們已經交錯了)的N/P邊界。這些N/P邊界的消除代表著摻雜物不會擴散到相反摻雜的井中，這會降低電阻。另一個優點是不期望出現之孔徑效應也得到了減輕。舉例來說，因為現在的N井及P井接腳區域要大上許多，因此光阻層(用於定義井接腳區域的N井及P井)的橫寬比小於傳統裝置，且開口本身也更寬/更大。如此一來，佈植的摻雜物不太可能會轟擊到光阻壁中。這允許將正確劑量的摻雜物佈植到基板中，以適當地形成摻雜井。由於這些原因，本揭露之IC裝置可具有改善的性能及/或可靠性，例如降低的閂鎖或燒毀的可能性。本揭露之態樣對於諸如7奈米技術節點或以下的較新的技術節點特別有益，因為若是沒有藉由實施本揭露的實施例來解決問題，則這些技術節點較小的幾何尺寸代表著井間佈植劑量補償及/或佈植孔徑效應問題將更加突出。其他優點可包括與現有製造製程(包括FinFET及GAA製程)的相容性以及實施上的便利性和低成本。
上述的先進微影製程、方法及材料，可被用於許多應用中，包括鰭式場效電晶體(FinFET)。舉例來說，鰭片可被圖案化以在特徵之間產生相對緊密的間隔，對上述揭露而言是非常適用的。此外，可根據上述揭露來處理用於形成FinFET之鰭片的間隔物(亦稱為心軸)。
本揭露的其中一個態樣包括一種半導體裝置。上述半導體裝置包括第一區域，第一區域包括一N井的第一部分以及形成在上述N井的第一部分上的複數P型電晶體。第一區域在第一方向上延伸。上述半導體裝置包括第二區域，第二區域包括一P井的第一部分以及形成在上述P井的第一部分上的複數N型電晶體。第二區域在第一方向上延伸，並與第一區域共享第一邊界，且第一邊界在第一方向上延伸。上述半導體裝置包括第三區域，第三區域包括上述P井的第二部分。第三區域與第一區域及第二區域兩者共享第二邊界。第二邊界在不同於第一方向的第二方向上延伸。上述半導體裝置包括第四區域，第四區域包括上述N井的第二部分。第四區域與第一區域及第二區域兩者共享第三邊界。第三邊界在第二方向上延伸，且第一區域及第二區域被設置在第三區域與第四區域之間。
在一或多個實施例中，第三區域包括一或多個P井接腳接點；且第四區域包括一或多個N井接腳接點。在一或多個實施例中，上述一或多個P井接腳接點或上述一或多個N井接腳接點中的每一者，電性耦接至一電壓供應。在一或多個實施例中，上述一或多個P井接腳接點或上述一或多個N井接腳接點中的每一者，電性耦接至一電性接地。在一或多個實施例中，第一區域的P型電晶體及第二區域的N型電晶體為功能性電晶體；以及第三區域及第四區域中的每一者，包括複數虛擬電晶體。在一或多個實施例中，第一區域具有在第一方向上量測的第一尺寸；第二區域具有在第一方向上量測的第二尺寸；第三區域具有在第一方向上量測的第三尺寸；第四區域具有在第一方向上量測的第四尺寸；以及第一尺寸及第二尺寸中的每一者，實質上大於第三尺寸及第四尺寸。在一或多個實施例中，第一尺寸實質上等於第二尺寸；以及第三尺寸實質上等於第四尺寸。在一或多個實施例中，第一區域具有在第二方向上量測的第五尺寸；第二區域具有在第二方向上量測的第六尺寸；第三區域具有在第二方向上量測的第七尺寸；第四區域具有在第二方向上量測的第八尺寸；以及第七尺寸及第八尺寸中的每一者，實質上大於第五尺寸及第六尺寸。在一或多個實施例中，第五尺寸實質上等於第六尺寸；以及第七尺寸實質上等於第八尺寸。在一或多個實施例中，上述半導體裝置更包括第五區域，第五區域包括上述N井的第三部分，以及包括形成在上述N井的第三部分上的複數附加P型電晶體，其中第五區域在第一方向上延伸。上述半導體裝置更包括第六區域，第六區域包括上述P井的第三部分，以及包括形成在上述P井的第三部分上的複數附加N型電晶體，其中第六區域在第一方向上延伸。第五區域被設置在第二區域與第六區域之間。第五區域及第六區域被設置在第三區域與第四區域之間。第五區域與第一區域具有實質上相同的尺寸。第六區域與第二區域具有實質上相同的尺寸。在一或多個實施例中，P型電晶體及N型電晶體包括多重通道閘極全環電晶體或鰭式場效電晶體。
本揭露的另一種態樣包括一種半導體裝置。上述半導體裝置包括複數第一區域，第一區域中的每一者在第一方向上延伸。第一區域包括複數P型電晶體。上述半導體裝置包括複數第二區域，第二區域中的每一者在第一方向上延伸。第二區域包括複數N型電晶體，且其中第一區域與第二區域在第二方向上彼此交錯，第二方向垂直於第一方向。上述半導體裝置包括連續P井接腳區域，被設置於第一區域及第二區域的第一側。上述半導體裝置包括連續N井接腳區域，被設置於第一區域及第二區域的第二側。
在一或多個實施例中，第一區域及連續N井接腳區域中的每一者，形成於相同的N井上；以及第二區域及連續P井接腳區域中的每一者，形成於相同的P井上。在一或多個實施例中，連續P井接腳區域及連續N井接腳區域中的每一者，包括複數虛擬電晶體。在一或多個實施例中，P井接腳區域中的P井或N井接腳區域中的N井，經由至少一些虛擬電晶體電性耦接至一電壓軌或電性耦接至一電性接地。在一或多個實施例中，P型電晶體或N型電晶體為使用7奈米技術節點或小於7奈米技術節點的技術節點製造的電晶體。
本揭露的又一種態樣包括一種半導體裝置的製造方法。上述半導體裝置的製造方法包括接收一積體電路佈局設計，上述積體電路佈局設計包括複數NFET區域、複數PFET區域、複數N井接腳區域、以及複數P井接腳區域。根據接收到的上述積體電路佈局設計：NFET區域及PFET區域中的每一者在第一方向上延伸、NFET區域與PFET區域在不同於第一方向的第二方向上交錯、N井接腳區域分別對準PFET區域、P井接腳區域分別對準NFET區域、且N井接腳區域在第二方向上與P井接腳區域交錯。上述半導體裝置的製造方法包括修改接收到的上述積體電路佈局設計以產生一修改後積體電路佈局設計，至少藉由下列方式進行修改：以一連續P井接腳區域取代N井接腳區域的第一子集以及P井接腳區域的第一子集；以及以一連續N井接腳區域取代N井接腳區域的第二子集以及P井接腳區域的第二子集。
在一或多個實施例中，上述半導體裝置的製造方法包括更包括基於上述修改後積體電路佈局設計，製造一積體電路裝置。在一或多個實施例中，上述半導體裝置的製造方法包括更包括在上述連續N井接腳區域中及上述連續P井接腳區域中實施複數虛擬電晶體；以及至少部分地使用虛擬電晶體將上述連續N井接腳區域或上述連續P井接腳區域電性偏壓至一電壓供應或一電性接地。在一或多個實施例中，積體電路裝置的製造包括製造多重通道閘極全環電晶體裝置。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。舉例來說，藉由對位元線導體及字元線導體實施不同厚度，吾人可在導體上達成不同的電阻。不過，亦可利用用於改變金屬導體之電阻地其他技術。
90:IC裝置 110:基板 120:主動區 122:源極/汲極特徵 130:隔離結構 140:閘極結構 150:GAA裝置 155:遮罩 160:閘極間隔物 165:覆蓋層 170:奈米結構 175:介電內部間隔物 180:源極/汲極接點 185:層間介電質 200:IC裝置 210~213:PFET區域 220~223:NFET區域 240A~240E:N井 250A~250E:P井 270,271:尺寸 280,281:尺寸 290~292:邊界 300:N井接腳區域 310:P井接腳區域 320,321:尺寸 330,331:尺寸 335:邊界 340~343:邊界 350:邊界 360~363:邊界 400~407:主動區 410~413:閘極結構 420~422:導電接點 A-A’,B-B’:切割線 500,510:虛擬電晶體 520,530:功能性電晶體 600:製程 610:IC佈局設計 620:修改後IC佈局設計 800:單埠SRAM單元 BL:位元線 BLB:互補位元線 WL:字元線 SN1:第一儲存節點 SNB1:互補第一儲存節點 PU1,PU2:上拉電晶體 PD1,PD2:下拉電晶體 PG1,PG2:傳輸閘電晶體 Vcc:電源電壓 Vss:電壓 900:製造系統 902~916,N:實體 918:通訊網路 1000:方法 1010~1030:操作
本揭露之態樣從後續實施方式及附圖可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。亦須強調的是，所附之附圖僅出示本揭露之典型實施例，不應認為是對範圍之限制，因為本揭露亦可適用於其他實施例。 第1A圖係根據本揭露各種態樣所示，FinFET形式之IC裝置的透視圖。 第1B圖係根據本揭露各種態樣所示，FinFET形式之IC裝置的平面俯視圖。 第1C圖係根據本揭露各種態樣所示，GAA裝置形式之IC裝置的透視圖。 第2圖至第3圖係根據本揭露各種態樣所示，IC裝置的一部分的平面俯視圖。 第4圖至第5圖係根據本揭露各種態樣所示，IC裝置的一部分的截面圖。 第6圖係根據本揭露各種態樣所示，IC裝置之佈局設計的一部分的俯視圖。 第7圖係根據本揭露各種態樣所示，SRAM單元的電路示意圖。 第8圖係根據本揭露各種態樣所示，製造系統的方塊示意圖。 第9圖係根據本揭露各種態樣所示，顯示製造半導體裝置之方法的流程圖。
200:IC裝置
210~213:PFET區域
220~223:NFET區域
240A~240E:N井
250A~250E:P井
270,271:尺寸
280,281:尺寸
290~292:邊界
300:N井接腳區域
310:P井接腳區域
320,321:尺寸
330,331:尺寸
335:邊界
340~343:邊界
350:邊界
360~363:邊界

Claims (11)

  1. 一種半導體裝置，包括：一第一區域，上述第一區域為一N井的一第一部分，以及包括形成在上述N井的上述第一部分上的複數P型電晶體，其中上述第一區域在一第一方向上延伸；一第二區域，上述第二區域為一P井的一第一部分，以及包括形成在上述P井的上述第一部分上的複數N型電晶體，其中上述第二區域在上述第一方向上延伸，並與上述第一區域共享一第一邊界，且上述第一邊界在上述第一方向上延伸；一第三區域，上述第三區域為上述P井的一第二部分，其中上述第三區域與上述第一區域及上述第二區域兩者共享一第二邊界，且上述第二邊界在不同於上述第一方向的一第二方向上延伸；以及一第四區域，上述第四區域為上述N井的一第二部分，其中上述第四區域與上述第一區域及上述第二區域兩者共享一第三邊界，其中上述第三邊界在上述第二方向上延伸，且上述第一區域及上述第二區域被設置在上述第三區域與上述第四區域之間。
  2. 如請求項1之半導體裝置，其中：上述第三區域包括一或多個P井接腳接點；以及上述第四區域包括一或多個N井接腳接點。
  3. 如請求項1之半導體裝置，其中：上述第一區域的上述P型電晶體及上述第二區域的上述N型電晶體為功能性電晶體；以及 上述第三區域及上述第四區域中的每一者，包括複數虛擬電晶體。
  4. 如請求項1之半導體裝置，其中：上述第一區域具有在上述第一方向上量測的一第一尺寸；上述第二區域具有在上述第一方向上量測的一第二尺寸；上述第三區域具有在上述第一方向上量測的一第三尺寸；上述第四區域具有在上述第一方向上量測的一第四尺寸；以及上述第一尺寸及上述第二尺寸中的每一者，實質上大於上述第三尺寸及上述第四尺寸。
  5. 如請求項4之半導體裝置，其中：上述第一區域具有在上述第二方向上量測的一第五尺寸；上述第二區域具有在上述第二方向上量測的一第六尺寸；上述第三區域具有在上述第二方向上量測的一第七尺寸；上述第四區域具有在上述第二方向上量測的一第八尺寸；以及上述第七尺寸及上述第八尺寸中的每一者，實質上大於上述第五尺寸及上述第六尺寸。
  6. 如請求項1之半導體裝置，更包括：一第五區域，包括上述N井的一第三部分，以及包括形成在上述N井的上述第三部分上的複數附加P型電晶體，其中上述第五區域在上述第一方向上延伸；以及一第六區域，包括上述P井的一第三部分，以及包括形成在上述P井的上述第三部分上的複數附加N型電晶體，其中上述第六區域在上述第一方向上延伸，其中： 上述第五區域被設置在上述第二區域與上述第六區域之間；上述第五區域及上述第六區域被設置在上述第三區域與上述第四區域之間；上述第五區域與上述第一區域具有實質上相同的尺寸；以及上述第六區域與上述第二區域具有實質上相同的尺寸。
  7. 一種半導體裝置，包括：複數第一區域，上述第一區域中的每一者在一第一方向上延伸，其中上述第一區域包括複數P型電晶體；複數第二區域，上述第二區域中的每一者在上述第一方向上延伸，其中上述第二區域包括複數N型電晶體，且上述第一區域與上述第二區域在一第二方向上彼此交錯，上述第二方向垂直於上述第一方向，並且上述第一區域中的一者與交錯之上述第二區域中對應的一者共享一共同邊界；一連續P井接腳區域，被設置於上述第一區域及上述第二區域的一第一側，其中上述連續P井接腳區域及上述第二區域中的每一者，形成於相同的一P井上，且上述連續P井接腳區域與上述第一區域及上述第二區域共享一第一邊界；以及一連續N井接腳區域，被設置於上述第一區域及上述第二區域的一第二側，其中上述連續N井接腳區域及上述第一區域中的每一者，形成於相同的一N井上，且上述連續N井接腳區域與上述第一區域及上述第二區域共享一第二邊界。
  8. 如請求項7之半導體裝置，其中上述連續P井接腳區域及上述連續N井接腳區域中的每一者，包括複數虛擬電晶體。
  9. 如請求項8之半導體裝置，其中上述P井接腳區域中的上述P井或上述N井接腳區域中的上述N井，經由至少一些上述虛擬電晶體電性耦接至一電 壓軌或電性耦接至一電性接地。
  10. 一種半導體裝置的製造方法，包括：接收一積體電路佈局設計，上述積體電路佈局設計包括複數NFET區域、複數PFET區域、複數N井接腳區域、以及複數P井接腳區域，其中根據接收到的上述積體電路佈局設計：上述NFET區域及上述PFET區域中的每一者在一第一方向上延伸、上述NFET區域與上述PFET區域在不同於上述第一方向的一第二方向上交錯、上述NFET區域中的一者與交錯之上述PFET區域中對應的一者共享一共同邊界、上述N井接腳區域分別對準上述PFET區域、上述P井接腳區域分別對準上述NFET區域、且上述N井接腳區域在上述第二方向上與上述P井接腳區域交錯；以及修改接收到的上述積體電路佈局設計以產生一修改後積體電路佈局設計，至少藉由下列方式進行修改：以一連續P井接腳區域取代上述N井接腳區域的一第一子集以及上述P井接腳區域的一第一子集，其中上述連續P井接腳區域及上述NFET區域中的每一者形成於相同的一P井上，且上述連續P井接腳區域設置於上述NFET區域及上述PFET區域的一第一側，並且上述連續P井接腳區域與上述NFET區域及上述PFET區域共享一第一邊界；以及以一連續N井接腳區域取代上述N井接腳區域的一第二子集以及上述P井接腳區域的一第二子集，其中上述連續N井接腳區域及上述PFET區域中的每一者形成於相同的一N井上，且上述連續N井接腳區域設置於上述NFET區域及上述PFET區域的一第二側，並且上述連續N井接腳區域與上述NFET區域及上述PFET區域共享一第二邊界。
  11. 如請求項10之半導體裝置的製造方法，更包括：基於上述修改後積體電路佈局設計，製造一積體電路裝置，其中上述積體電路裝置的製造包括：在上述連續N井接腳區域中及上述連續P井接腳區域中實施複數虛擬電晶體；以及至少部分地使用上述虛擬電晶體將上述連續N井接腳區域或上述連續P井接腳區域電性偏壓至一電壓供應或一電性接地。
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