KR102637621B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로 기판 상에 하부 몰드막을 형성하는 것, 상기 기판은 제1 영역 및 제2 영역을 포함하고; 상기 제1 영역의 상기 하부 몰드막 상에 한 쌍의 제1 중간 몰드 패턴들 및 상기 제2 영역의 상기 하부 몰드막 상에 한 쌍의 제2 중간 몰드 패턴들을 형성하는 것, 상기 한 쌍의 제1 중간 몰드 패턴들 사이의 제1 거리는 상기 한 쌍의 제2 중간 몰드 패턴들 사이의 제2 거리보다 더 크고; 상기 제1 및 제2 중간 몰드 패턴들 각각의 양 측벽들 상에 한 쌍의 제1 스페이서들을 각각 형성하는 것; 상기 제1 스페이서들을 식각 마스크로 상기 하부 몰드막을 식각하여, 상기 제1 영역 상에 제1 하부 몰드 패턴들 및 상기 제2 영역 상에 제2 하부 몰드 패턴들을 형성하는 것, 상기 제2 하부 몰드 패턴들은 상기 제2 거리와 실질적으로 동일한 제1 폭을 갖는 적어도 하나의 제1 병합 패턴을 포함하고; 및 상기 제1 및 제2 하부 몰드 패턴들을 식각 마스크로 상기 기판의 상부를 식각하여, 상기 제1 영역에 활성 패턴들 및 상기 제2 영역에 더미 패턴들을 형성하는 것을 포함한다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
더블 패터닝(double patterning) 기술은 노광 장비의 교체 없이, 상기 노광 장비가 노광 가능한 최소 피치 미만의 간격을 갖는 패턴을 형성할 수 있는 방법이다. 그러나 반도체 소자가 고집적화됨에 따라 더블 패터닝 기술보다 더욱 미세한 패턴을 형성할 수 있는 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 기판에 서로 다른 폭을 갖는 패턴들을 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 하부 몰드막을 형성하는 것, 상기 기판은 제1 영역 및 제2 영역을 포함하고; 상기 제1 영역의 상기 하부 몰드막 상에 한 쌍의 제1 중간 몰드 패턴들 및 상기 제2 영역의 상기 하부 몰드막 상에 한 쌍의 제2 중간 몰드 패턴들을 형성하는 것, 상기 한 쌍의 제1 중간 몰드 패턴들 사이의 제1 거리는 상기 한 쌍의 제2 중간 몰드 패턴들 사이의 제2 거리보다 더 크고; 상기 제1 및 제2 중간 몰드 패턴들 각각의 양 측벽들 상에 한 쌍의 제1 스페이서들을 각각 형성하는 것; 상기 제1 스페이서들을 식각 마스크로 상기 하부 몰드막을 식각하여, 상기 제1 영역 상에 제1 하부 몰드 패턴들 및 상기 제2 영역 상에 제2 하부 몰드 패턴들을 형성하는 것, 상기 제2 하부 몰드 패턴들은 상기 제2 거리와 실질적으로 동일한 제1 폭을 갖는 적어도 하나의 제1 병합 패턴을 포함하고; 및 상기 제1 및 제2 하부 몰드 패턴들을 식각 마스크로 상기 기판의 상부를 식각하여, 상기 제1 영역에 활성 패턴들 및 상기 제2 영역에 더미 패턴들을 형성하는 것을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 순차적으로 적층된 몰드막들을 형성하는 것, 상기 기판은 제1 영역 및 제2 영역을 포함하고; 최상부의 몰드막을 패터닝하여, 상기 제1 영역 및 상기 제2 영역 상에 n개의 제1 몰드 패턴들 및 m개의 제2 몰드 패턴들을 각각 형성하는 것, 상기 제1 몰드 패턴의 폭은 상기 제2 몰드 패턴의 폭보다 더 크고; 상기 제1 몰드 패턴을 이용해 상기 제1 영역 상에 4n개의 제1 몰드 패턴들, 및 상기 제2 몰드 패턴을 이용해 상기 제2 영역 상에 2m+1개의 제2 몰드 패턴들을 형성하는 것; 및 상기 제1 및 제2 몰드 패턴들을 식각 마스크로 상기 기판의 상부를 식각하여, 상기 제1 영역에 활성 패턴들 및 상기 제2 영역에 더미 패턴들을 형성하는 것을 포함할 수 있다. 상기 제2 영역은 오버레이 키 영역이며, 상기 더미 패턴들은 적어도 하나의 키 패턴을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 기판의 서로 다른 영역들에 서로 다른 폭을 갖는 패턴들을 각각 형성할 수 있다. 이때, 서로 다른 영역들 중 어느 한 영역에 추가적으로 선택적인 공정을 수행하지 않더라도, 서로 다른 폭을 갖는 패턴들이 동시에 형성될 수 있다. 이로써, 공정 비용을 낮출 수 있다. 일 예로, 상대적으로 큰 폭을 갖는 패턴은 키 패턴으로 사용될 수 있으며, 이로써 키 패턴을 잘못 판독하는 문제를 개선할 수 있다. 다른 예로, 상대적으로 큰 폭을 갖는 패턴은 칩의 경계 패턴으로 사용될 수 있으며, 이로써 외부 물질(일 예로, 물, 수증기, 산소 등)의 침투를 효과적으로 막을 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2a는 도 1의 M영역을 나타내는 확대도이고, 도 2b는 도 1의 N영역을 나타내는 확대도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 3b는 도 3a를 A-A'선 및 B-B'선으로 자른 단면도이다.
도 4a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 평면도들이다.
도 4b 내지 도 15b는 각각 도 4a 내지 도 15a의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 16a 내지 도 18a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 평면도들이다.
도 16b 내지 도 18b는 각각 도 16a 내지 도 18a의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 19a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 19b는 도 19a의 A-A'선 및 B-B'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 2a는 도 1의 M영역을 나타내는 확대도이고, 도 2b는 도 1의 N영역을 나타내는 확대도이다.
도 1, 2a 및 2b를 참조하면, 본 발명의 실시예들에 따른 반도체 소자로 반도체 칩(CH)이 제공될 수 있다. 반도체 칩(CH)은 칩 영역(CR) 및 스크라이브 레인 영역(SL)을 포함할 수 있다. 칩 영역(CR)은 반도체 칩(CH)의 중심 부분에 위치할 수 있으며, 스크라이브 레인 영역(SL)은 반도체 칩(CH)의 주변 부분에 위치할 수 있다. 스크라이브 레인 영역(SL)은 칩 영역(CR)을 둘러쌀 수 있다. 칩 영역(CR)은 반도체 칩(CH)을 구동하기 위한 회로 패턴들을 포함할 수 있다. 칩 영역(CR)과 스크라이브 레인 영역(SL) 사이에 경계 영역(BR)이 개재될 수 있다. 일 예로, 칩 영역(CR)은 후술할 메모리 셀 영역 및/또는 로직 셀 영역을 포함할 수 있다.
도 2a를 다시 참조하면, 스크라이브 레인 영역(SL)은 오버레이 키 영역을 포함할 수 있다. 상기 오버레이 키 영역은 복수개의 키 패턴들(KP)을 포함할 수 있다. 상기 오버레이 키 영역은, 반도체 칩(CH)의 커팅 공정 이후에 잔류하는 스크라이브 레인 영역(SL)에 제공될 수 있다. 나아가 도시되진 않았지만, 상기 오버레이 키 영역은 칩 영역(CR) 내에도 제공될 수 있다. 본 발명의 실시예들에 따른 상기 키 패턴들(KP)은 반도체 칩(CH)의 기판의 상부가 패터닝되어 형성된 것일 수 있다. 즉, 키 패턴들(KP)은 반도체 칩(CH)의 상기 기판과 일체일 수 있다. 일 예로, 상기 오버레이 키 영역 중 일부 상의 키 패턴들(KP)은 제1 방향(D1)으로 평행하게 연장되는 라인 형태일 수 있으며, 상기 오버레이 키 영역 중 다른 일부 상의 키 패턴들(KP)은 제2 방향(D2)으로 평행하게 연장되는 라인 형태일 수 있다.
도 2b를 다시 참조하면, 경계 영역(BR)을 가로지르는 경계 패턴(BP)이 제공될 수 있다. 본 발명의 실시예들에 따른 경계 패턴(BP)은 반도체 칩(CH)의 상기 기판의 상부가 패터닝되어 형성된 것일 수 있다. 즉, 경계 패턴(BP)은 반도체 칩(CH)의 상기 기판과 일체일 수 있다. 일 예로, 경계 패턴(BP)은 복수개의 패턴들을 포함할 수 있다. 경계 패턴(BP)은 일 방향(예를 들어, 제1 방향(D1))으로 지그재그 형태로 연장될 수 있다. 경계 패턴(BP)은, 반도체 칩(CH)의 제조 공정 중 외부로부터 칩 영역(CR) 내로 물, 수증기, 산소 등의 물질이 침투하는 것을 막는 방파제 역할을 수행할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 3b는 도 3a를 A-A'선 및 B-B'선으로 자른 단면도이다.
도 3a 및 도 3b를 참조하면, 제1 영역 및 제2 영역을 갖는 기판(1)이 제공될 수 있다. 기판(1)은 실리콘 단결정 웨이퍼나 또는 SOI(Silicon on Insulator) 기판일 수 있다. 본 발명의 일 실시예에 따르면, 제1 영역(R1)은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역일 수 있다. 일 예로, 기판(1)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 본 발명의 다른 실시예에 따르면, 제1 영역(R1)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(1)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
일 실시예로, 제2 영역(R2)은 앞서 도 2a를 참조하여 설명한 오버레이 키 영역의 일부일 수 있다. 다른 실시예로, 제2 영역(R2)은 앞서 도 2b를 참조하여 설명한 경계 영역(BR)의 일부일 수 있다.
기판(1)의 상부에, 활성 패턴들(AP) 및 더미 패턴들(DP)을 정의하는 소자 분리 패턴들(ST)이 제공될 수 있다. 다시 말하면, 소자 분리 패턴들(ST)은, 활성 패턴들(AP) 및 더미 패턴들(DP) 사이의 트렌치들(TR)을 각각 채울 수 있다. 활성 패턴들(AP) 및 더미 패턴들(DP) 각각은 기판(1)의 상면에 평행한 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 활성 패턴들(AP) 및 더미 패턴들(DP)은 기판(1)의 일부일 수 있다. 일 예로, 소자 분리 패턴들(ST)은 실리콘 산화막을 포함할 수 있다. 나아가, 소자 분리 패턴들(ST)은 실질적으로 서로 연결되어 하나의 절연막을 구성할 수 있다.
제1 영역(R1) 상에 활성 패턴들(AP)과 교차하여 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 방향(D1)을 따라 배열될 수 있다. 활성 패턴들(AP)과 게이트 전극들(GE)은 제1 영역(R1)의 트랜지스터들을 구성할 수 있다.
각각의 게이트 전극들(GE) 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 각각의 게이트 전극들(GE) 위에 캐핑 패턴(GP)이 제공될 수 있다. 도시되진 않았지만, 각각의 게이트 전극들(GE)의 양 측에 게이트 스페이서들이 제공될 수 있다. 일 예로, 게이트 전극(GE)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 캐핑 패턴(GP) 및 상기 게이트 스페이서는 각각 독립적으로 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
기판(1)의 전면 상에, 활성 패턴들(AP), 게이트 전극들(GE) 및 더미 패턴들(DP)을 덮는 층간 절연막(IL)이 제공될 수 있다. 층간 절연막(IL)은 실리콘 산화막을 포함할 수 있다. 도시되진 않았지만, 게이트 전극(GE) 양 측의 활성 패턴들(AP)에 소스/드레인 영역들이 각각 제공될 수 있다. 나아가, 도시되진 않았지만, 층간 절연막(IL)을 관통하여 상기 소스/드레인 영역들에 각각 연결되는 소스/드레인 콘택들이 제공될 수 있다. 층간 절연막(IL)을 관통하여 게이트 전극들(GE)에 각각 연결되는 게이트 콘택들이 제공될 수 있다.
이하, 활성 패턴들(AP) 및 더미 패턴들(DP)에 대해 보다 상세히 설명한다.
활성 패턴들(AP)은 제1 영역(R1) 상에 제공될 수 있다. 활성 패턴들(AP)은, 메모리 셀 또는 로직 셀을 구성하는 트랜지스터들의 소스/드레인 영역들 및 채널 영역들의 역할을 수행할 수 있다. 한편, 더미 패턴들(DP)은 제2 영역(R2) 상에 제공될 수 있으나, 실질적으로 트랜지스터의 채널 영역으로 사용되지 않을 수 있다.
더미 패턴들(DP)은 정상 패턴들(NP3) 및 병합 패턴들(MP3)을 포함할 수 있다. 제2 영역(R2)이 오버레이 키 영역의 일부인 경우, 병합 패턴들(MP3)은 키 패턴들일 수 있다. 제2 영역(R2)이 경계 영역(BR)의 일부인 경우, 병합 패턴들(MP3)은 경계 패턴들일 수 있다.
각각의 활성 패턴들(AP)은 제1 폭(W1)을 가질 수 있다. 각각의 병합 패턴들(MP3)은 제2 폭(W2)을 가질 수 있다. 각각의 정상 패턴들(NP3)은 제3 폭(W3)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 더 클 수 있고, 제3 폭(W3)은 제1 폭(W1)과 실질적으로 동일할 수 있다. 본 발명의 실시예들에 있어서, 제2 폭(W2)은 제1 폭(W1)의 1.3배 내지 2.5배일 수 있으나, 특별히 제한되는 것은 아니다.
병합 패턴들(MP3)은 활성 패턴들(AP) 및 정상 패턴들(NP3)에 비해 더 큰 폭(W2)을 가질 수 있다. 따라서, 병합 패턴들(MP3)이 키 패턴으로 사용될 경우, 제조 공정 진행 중에 키 패턴이 쓰러지는 문제점을 방지할 수 있다. 상대적으로 패턴의 폭이 커질수록, 패턴의 종횡비(aspect ratio, a ratio of height to width)가 감소하여 구조적으로 안정하기 때문이다. 또한, 공정 장비가 키 패턴을 잘못 판독하는(misreading) 문제를 개선할 수 있다. 한편, 병합 패턴들(MP3)이 경계 패턴으로 사용될 경우, 상대적으로 폭이 큰 방파제로 기능할 수 있으므로, 외부 물질(일 예로, 물, 수증기, 산소 등)의 침투를 효과적으로 막을 수 있다.
서로 인접하는 활성 패턴들(AP) 사이의 거리는 제1 거리(L1)일 수 있고, 서로 인접하는 병합 패턴들(MP3) 사이의 거리는 제2 거리(L2)일 수 있고, 서로 인접하는 병합 패턴(MP3)과 정상 패턴(NP3) 사이의 거리는 제3 거리(L3)일 수 있다. 이때, 제1 거리(L1), 제2 거리(L2), 및 제3 거리(L3)는 실질적으로 모두 동일할 수 있다. 일 예로, 제1 거리(L1)는 제1 폭(W1)과 같거나 더 클 수 있고, 제2 폭(W2)보다는 작을 수 있다.
도 4a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 평면도들이다. 도 4b 내지 도 15b는 각각 도 4a 내지 도 15a의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 4a 및 도 4b를 참조하면, 기판(1) 상에 순차적으로 적층된 하부 몰드막(3), 하부 마스크막(5), 중간 몰드막(17), 중간 마스크막(19), 상부 패드막(25), 상부 몰드막(27) 및 상부 마스크막(29)이 형성될 수 있다. 기판(1)은 제1 및 제2 영역들(R1, R2)을 포함할 수 있다. 일 실시예로, 제1 영역(R1)은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역일 수 있다. 다른 실시예로, 제1 영역(R1)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 실시예로, 제2 영역(R2)은 앞서 도 2a를 참조하여 설명한 오버레이 키 영역의 일부일 수 있다. 다른 실시예로, 제2 영역(R2)은 앞서 도 2b를 참조하여 설명한 경계 영역(BR)의 일부일 수 있다.
일 예로, 기판(1)은 실리콘 단결정 웨이퍼나 또는 SOI(Silicon on Insulator) 기판일 수 있다. 하부 몰드막(3)은 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막, 또는 이들이 조합된 다층막을 포함할 수 있다. 바람직하기로, 하부 몰드막(3)은 실리콘 산화막을 포함하는 패드 산화막일 수 있다. 하부 마스크막(5)은 폴리실리콘막을 포함할 수 있다. 중간 몰드막(17) 및 상부 몰드막(27)은 각각 독립적으로 ACL(amorphous carbon layer), SOH(Spin on hardmask) 또는 SOC(Spin-on Carbon) 막을 포함할 수 있다. 상부 패드막(25)은 실리콘 산화막을 포함할 수 있다. 중간 마스크막(19) 및 상부 마스크막(29)은 서로 동일한 물질로 형성될 수 있으며, 구체적으로 실리콘 산화질화막 또는 실리콘 질화막을 포함할 수 있다.
상부 마스크막(29) 상에 포토레지스트 패턴들(PP1a, PP1b)이 형성될 수 있다. 포토레지스트 패턴들(PP1a, PP1b)은, 제1 영역(R1) 상의 제1 포토레지스트 패턴들(PP1a), 및 제2 영역(R2) 상의 제2 포토레지스트 패턴들(PP1b)을 포함할 수 있다. 제1 및 제2 포토레지스트 패턴들(PP1a, PP1b)은 기판(1)의 상면에 평행한 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
제1 포토레지스트 패턴들(PP1a)은 후술할 활성 패턴들(AP)의 아웃 라인을 정의할 수 있고, 제2 포토레지스트 패턴들(PP1b)은 후술할 더미 패턴들(DP)의 아웃 라인을 정의할 수 있다. 여기서, 제2 포토레지스트 패턴(PP1b)은 후술할 더미 패턴들(DP) 중 적어도 하나의 제3 병합 패턴(MP3)의 폭을 정의할 수 있다.
각각의 제1 포토레지스트 패턴들(PP1a)은 제4 폭(W4)을 가질 수 있고, 각각의 제2 포토레지스트 패턴들(PP1b)은 제5 폭(W5)을 가질 수 있다. 제4 폭(W4)과 제5 폭(W5)은 서로 다를 수 있으며, 구체적으로 제4 폭(W4)은 제5 폭(W5)보다 더 클 수 있다.
서로 인접하는 제1 포토레지스트 패턴들(PP1a) 사이의 거리는 제4 거리(L4)일 수 있고, 서로 인접하는 제2 포토레지스트 패턴들(PP1b) 사이의 거리는 제5 거리(L5)일 수 있다. 제4 거리(L4)와 제5 거리(L5)는 서로 다를 수 있으며, 구체적으로 제4 거리(L4)는 제5 거리(L5)보다 더 클 수 있다.
도 5a 및 5b를 참조하면, 제1 및 제2 포토레지스트 패턴들(PP1a, PP1b)을 식각 마스크로 상부 마스크막(29)을 식각하여, 제1 및 제2 영역들(R1, R2) 상에 제1 및 제2 상부 마스크 패턴들(29a, 29b)이 각각 형성될 수 있다. 평면적 관점에서, 제1 및 제2 상부 마스크 패턴들(29a, 29b)은 제1 및 제2 포토레지스트 패턴들(PP1a, PP1b)의 형태에 각각 대응될 수 있다.
제1 및 제2 상부 마스크 패턴들(29a, 29b)을 식각 마스크로 상부 몰드막(27) 및 상부 패드막(25)을 식각하여, 제1 영역(R1) 상에 제1 상부 몰드 패턴들(27a) 및 제1 상부 패드 패턴들(25a)이 순차적으로 형성될 수 있다. 이와 함께, 제2 영역(R2) 상에 제2 상부 몰드 패턴들(27b) 및 제2 상부 패드 패턴들(25b)이 순차적으로 형성될 수 있다. 평면적 관점에서, 제1 및 제2 상부 몰드 패턴들(27a, 27b)은 제1 및 제2 상부 마스크 패턴들(29a, 29b)의 형태에 각각 대응될 수 있다. 제1 및 제2 상부 패드 패턴들(25a, 25b) 역시 제1 및 제2 상부 마스크 패턴들(29a, 29b)의 형태에 각각 대응될 수 있다. 제1 및 제2 상부 패드 패턴들(25a, 25b) 사이의 공간을 통해 중간 마스크막(19)의 상면의 일부가 노출될 수 있다.
제1 및 제2 상부 마스크 패턴들(29a, 29b), 제1 및 제2 상부 몰드 패턴들(27a, 27b) 및 제1 및 제2 상부 패드 패턴들(25a, 25b)을 형성하는 동안, 제1 및 제2 포토레지스트 패턴들(PP1a, PP1b)은 모두 제거될 수 있다. 이로써 제1 및 제2 상부 마스크 패턴들(29a, 29b)의 상면들이 노출될 수 있다. 또는 제1 및 제2 상부 몰드 패턴들(27a, 27b) 및 제1 및 제2 상부 패드 패턴들(25a, 25b)을 식각하기 전에, 제1 및 제2 포토레지스트 패턴들(PP1a, PP1b)을 제거할 수도 있다. 제1 및 제2 상부 몰드 패턴들(27a, 27b) 및 제1 및 제2 상부 패드 패턴들(25a, 25b)을 형성하는 동안, 제1 및 제2 상부 마스크 패턴들(29a, 29b)의 일부도 식각될 수 있다.
도 6a 및 6b를 참조하면, 기판(1)의 전면 상에 제1 스페이서 막(41)이 콘포말하게 형성될 수 있다. 일 예로, 제1 스페이서 막(41)은 중간 마스크막(19), 상부 몰드막(27) 및 상부 마스크막(29) 모두와 식각 선택비를 갖는 물질로 형성될 수 있다. 한편, 제1 스페이서 막(41)은 상부 패드막(25)과 동일한 물질로 형성될 수 있다. 일 예로, 제1 스페이서 막(41)은 ALD(Atomic layer deposition) 방식으로 형성된 실리콘 산화막일 수 있다. 제1 스페이서 막(41)은 제1 두께(T1)를 가질 수 있다. 제1 두께(T1)는 후술할 제1 스페이서(41s)의 최대폭(W6)과 실질적으로 동일할 수 있다.
도 7a 및 7b를 참조하면, 제1 스페이서 막(41)을 이방성 식각 하여, 제1 및 제2 상부 몰드 패턴들(27a, 27b) 각각의 양 측벽들을 덮는 한 쌍의 제1 스페이서들(41s)이 각각 형성될 수 있다. 상기 이방성 식각 공정은 제1 및 제2 상부 마스크 패턴들(29a, 29b)의 상면들 및 중간 마스크막(19)의 상면이 노출될 때까지 수행될 수 있다. 제1 및 제2 영역들(R1, R2) 상의 제1 스페이서들(41s)은 모두 동일한 최대폭(W6)을 가질 수 있다. 특히, 제1 스페이서들(41s)은 후술할 활성 패턴들(AP) 사이의 거리(L1) 및 후술할 더미 패턴들(DP) 사이의 거리(L2, L3)를 정의할 수 있다.
도 8a 및 8b를 참조하면, 제1 및 제2 상부 마스크 패턴들(29a, 29b)이 선택적으로 제거될 수 있다. 제1 및 제2 상부 마스크 패턴들(29a, 29b)이 제거될 때, 제1 및 제2 상부 마스크 패턴들(29a, 29b)과 동일한 물질을 포함하는 중간 마스크막(19)의 일부가 함께 제거될 수 있다. 이로써, 중간 마스크막(19)의 상부에 제1 리세스 영역들(RS1)이 형성될 수 있다.
이어서, 노출된 제1 및 제2 상부 몰드 패턴들(27a, 27b)이 선택적으로 제거될 수 있다. 일 예로, 제1 및 제2 상부 몰드 패턴들(27a, 27b)은 산소를 이용한 애싱 공정으로 제거될 수 있다.
도 9a 및 9b를 참조하면, 제1 및 제2 상부 패드 패턴들(25a, 25b)이 완전히 제거될 때까지 제1 스페이서들(41s) 및 제1 및 제2 상부 패드 패턴들(25a, 25b)을 이방성 식각할 수 있다. 이로써, 제1 스페이서들(41s)의 높이가 줄어들 수 있다.
이어서, 제1 스페이서들(41s)을 식각 마스크로 중간 마스크막(19)을 식각하여, 제1 및 제2 영역들(R1, R2) 상에 제1 및 제2 중간 마스크 패턴들(19a, 19b)이 각각 형성될 수 있다. 평면적 관점에서, 제1 및 제2 중간 마스크 패턴들(19a, 19b)은 제1 스페이서들(41s)의 형태에 각각 대응될 수 있다.
도 10a 및 10b를 참조하면, 제1 및 제2 중간 마스크 패턴들(19a, 19b)을 식각 마스크로 중간 몰드막(17)을 식각하여, 제1 및 제2 영역들(R1, R2) 상에 제1 및 제2 중간 몰드 패턴들(17a, 17b)이 각각 형성될 수 있다. 제1 및 제2 중간 몰드 패턴들(17a, 17b)이 형성되기 전에, 또는 제1 및 제2 중간 몰드 패턴들(17a, 17b)이 형성됨과 동시에 제1 스페이서들(41s)은 제거될 수 있다. 평면적 관점에서, 제1 및 제2 중간 몰드 패턴들(17a, 17b)은 제1 및 제2 중간 마스크 패턴들(19a, 19b)의 형태에 각각 대응될 수 있다. 제1 및 제2 중간 몰드 패턴들(17a, 17b) 사이의 공간을 통해 하부 마스크막(5)의 상면의 일부가 노출될 수 있다. 한편, 제1 및 제2 중간 마스크 패턴들(19a, 19b)은 선택적으로 제거되어, 제1 및 제2 중간 몰드 패턴들(17a, 17b)의 상면들이 노출될 수 있다.
각각의 제1 및 제2 중간 몰드 패턴들(17a, 17b)은 제7 폭(W7)을 가질 수 있다. 제7 폭(W7)은 제1 스페이서(41s)의 최대폭(W4)과 실질적으로 동일할 수 있다. 한편, 서로 인접하는 한 쌍의 제1 중간 몰드 패턴들(17a) 사이의 거리는 제6 거리(L6)일 수 있고, 서로 인접하는 한 쌍의 제2 중간 몰드 패턴들(17b) 사이의 거리는 제7 거리(L7)일 수 있다. 제6 거리(L6)는 제1 포토레지스트 패턴(PP1a)의 제4 폭(W4)과 실질적으로 동일할 수 있고, 제7 거리(L7)는 제2 포토레지스트 패턴(PP1b)의 제5 폭(W5)과 실질적으로 동일할 수 있다. 즉, 제6 거리(L6)는 제7 거리(L7)보다 더 클 수 있다.
도 11a 및 11b를 참조하면, 제1 및 제2 중간 몰드 패턴들(17a, 17b) 각각의 양 측벽들 상에 한 쌍의 제2 스페이서들(51s)이 각각 형성될 수 있다. 제2 스페이서들(51s)을 형성하는 것은, 제2 스페이서 막을 형성하는 것, 및 상기 제2 스페이서 막을 이방성 식각하여 제2 스페이서들(51s)을 형성하는 것을 포함할 수 있다. 제2 스페이서들(51s)을 형성하는 방법은, 앞서 도 6a, 6b, 7a 및 7b를 참조하여 설명한 제1 스페이서들(41s)의 형성 방법과 유사할 수 있다. 상기 제2 스페이서 막은 제2 두께를 가질 수 있다. 상기 제2 두께는 제1 스페이서 막(41)의 제1 두께(T1)와 동일하거나 다를 수 있으며, 특별히 제한되지 않는다. 일 예로, 제2 스페이서들(51s)은 중간 몰드막(17) 및 하부 마스크막(5) 모두와 식각 선택비를 갖는 물질로 형성될 수 있고, 구체적으로 실리콘 산화물을 포함할 수 있다.
제2 스페이서들(51s) 각각의 최대폭은 제8 폭(W8)일 수 있다. 제8 폭(W8)은 상기 제2 두께와 실질적으로 동일할 수 있다. 제8 폭(W8)은 후술할 활성 패턴(AP)의 폭(W1) 및 제3 정상 패턴(NP3)의 폭(W3)과 실질적으로 동일할 수 있다.
제2 중간 몰드 패턴(17b)의 양 측에 각각 형성된 한 쌍의 제2 스페이서들(51s) 간의 거리는 제8 거리(L8)일 수 있다. 즉, 제8 거리(L8)는 제2 중간 몰드 패턴(17b)의 제7 폭(W7)과 실질적으로 동일할 수 있다.
한편, 제2 영역(R2) 상에서, 제2 스페이서들(51s)은 서로 마주보는 제1 서브 스페이서(51s1) 및 제2 서브 스페이서(51s2)를 포함할 수 있다. 제1 및 제2 서브 스페이서들(51s1, 51s2)은 서로 인접하는 제2 중간 몰드 패턴들(17b) 사이에 있을 수 있다. 이때, 제1 및 제2 서브 스페이서들(51s1, 51s2) 간의 거리는 제9 거리(L9)일 수 있다. 제9 거리(L9)는 제8 거리(L8)보다 작을 수 있다. 나아가, 제9 거리(L9)는 제8 폭(W8)보다 작을 수 있다. 일 예로, 제9 거리(L9)는 1nm 내지 15nm 일 수 있다.
도 12a 및 12b를 참조하면, 제1 및 제2 중간 몰드 패턴들(17a, 17b)이 선택적으로 제거될 수 있다. 일 예로, 제1 및 제2 중간 몰드 패턴들(17a, 17b)은 산소를 이용한 애싱 공정으로 제거될 수 있다.
도 13a 및 13b를 참조하면, 제2 스페이서들(51s)을 식각 마스크로 하부 마스크막(5)을 식각하여, 제1 및 제2 영역들(R1, R2) 상에 제1 및 제2 하부 마스크 패턴들(5a, 5b)이 각각 형성될 수 있다.
제2 하부 마스크 패턴들(5b)은 제1 정상 패턴들(NP1) 및 제1 병합 패턴들(MP1)을 포함할 수 있다. 제1 병합 패턴(MP1)은, 제1 서브 스페이서(51s1) 및 제2 서브 스페이서(51s2)에 의해 형성될 수 있다. 구체적으로, 제1 및 제2 하부 마스크 패턴들(5a, 5b)을 형성하기 위한 식각 공정에서, 제1 및 제2 서브 스페이서들(51s1, 51s2) 사이의 하부 마스크막(5)에는 식각이 원활하게 진행되지 못할 수 있다. 이는, 제1 및 제2 서브 스페이서들(51s1, 51s2) 간의 거리(L9)가 상대적으로 작아, 식각 물질이 제1 및 제2 서브 스페이서들(51s1, 51s2) 사이로 침투하기 어렵기 때문이다. 따라서, 제1 및 제2 서브 스페이서들(51s1, 51s2) 사이의 하부 마스크막(5)은 식각이 완전히 진행되지 못하여, 제2 리세스 영역들(RS2)이 형성될 수 있다. 즉, 제2 리세스 영역들(RS2)은 제1 병합 패턴들(MP1) 상부에 각각 형성될 수 있다. 결과적으로, 제1 병합 패턴들(MP1) 각각은 제9 폭(W9)을 가질 수 있고, 이는 제8 폭(W8)의 두 배보다 더 클 수 있다 (즉, W9 > 2×W8). 일 예로, 제9 폭(W9)은 제2 스페이서(51s)의 제8 폭(W8)의 2배 내지 2.5배일 수 있으나, 특별히 제한되는 것은 아니다. 한편, 제1 정상 패턴들(NP1)은 제2 영역(R2)의 외곽에 위치하는 제2 스페이서들(51s)에 의해 형성될 수 있다.
평면적 관점에서, 제1 하부 마스크 패턴들(5a)은 제1 영역(R1) 상의 제2 스페이서들(51s)의 형태에 대응될 수 있고, 제1 정상 패턴들(NP1)은 제2 영역(R2)의 외곽에 위치하는 제2 스페이서들(51s)의 형태에 대응될 수 있다. 다시 말하면, 제1 하부 마스크 패턴들(5a)과 제1 정상 패턴들(NP1)은 서로 실질적으로 동일한 제10 폭(W10)을 가질 수 있다. 제10 폭(W10)은 제2 스페이서(51s)의 제8 폭(W8)과 실질적으로 동일할 수 있다.
도 14a 및 14b를 참조하면, 제1 및 제2 하부 마스크 패턴들(5a, 5b)을 식각 마스크로 하부 몰드막(3)을 식각하여, 제1 및 제2 영역들(R1, R2) 상에 제1 및 제2 하부 몰드 패턴들(3a, 3b)이 각각 형성될 수 있다. 평면적 관점에서, 제1 및 제2 하부 몰드 패턴들(3a, 3b)은 제1 및 제2 하부 마스크 패턴들(5a, 5b)의 형태에 각각 대응될 수 있다. 제1 및 제2 하부 몰드 패턴들(3a, 3b) 사이의 공간을 통해 기판(1)의 상면의 일부가 노출될 수 있다.
구체적으로, 제2 하부 몰드 패턴들(3b)는 제2 정상 패턴들(NP2) 및 제2 병합 패턴들(MP2)을 포함할 수 있다. 제2 정상 패턴들(NP2)은 제1 정상 패턴들(NP1)을 마스크로 하여 각각 형성될 수 있고, 제2 병합 패턴들(MP2)은 제1 병합 패턴들(MP1)을 마스크로 하여 각각 형성될 수 있다. 따라서, 제2 병합 패턴(MP2)의 폭은, 이의 마스크가 된 제1 병합 패턴(MP1)의 폭(W9)과 실질적으로 동일할 수 있다.
도 15a 및 15b를 참조하면, 잔류하는 제1 및 제2 하부 마스크 패턴들(5a, 5b)이 제거될 수 있다. 제1 및 제2 하부 몰드 패턴들(3a, 3b)을 식각 마스크로 기판(1)의 상부를 식각하여, 제1 및 제2 영역들(R1, R2)의 상부들에 활성 패턴들(AP) 및 더미 패턴들(DP)이 각각 형성될 수 있다. 평면적 관점에서, 활성 패턴들(AP)은 제1 하부 몰드 패턴들(3a)의 형태에 대응될 수 있고, 더미 패턴들(DP)은 제2 하부 몰드 패턴들(3b)의 형태에 대응될 수 있다.
구체적으로, 더미 패턴들(DP)은 제3 정상 패턴들(NP3) 및 제3 병합 패턴들(MP3)을 포함할 수 있다. 제3 정상 패턴들(NP3)은 제2 정상 패턴들(NP2)을 마스크로 하여 각각 형성될 수 있고, 제3 병합 패턴들(MP3)은 제2 병합 패턴들(MP2)을 마스크로 하여 각각 형성될 수 있다.
활성 패턴들(AP) 및 더미 패턴들(DP)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 활성 패턴들(AP) 및 더미 패턴들(DP)은 제2 방향(D2)으로 서로 이격될 수 있다. 활성 패턴들(AP), 정상 패턴들(NP3), 및 제3 병합 패턴들(MP3)의 폭 및 이들 사이의 간격은, 앞서 도 3a 및 3b를 참조하여 설명한 것과 동일하거나 유사할 수 있다.
본 발명의 실시예들에 따르면, 제1 영역(R1) 상에는 두 개의 제1 상부 몰드 패턴들(27a)로부터 여덟 개의 활성 패턴들(AP)이 형성될 수 있다. 다시 말하면, 두 번의 스페이서 공정을 통해, n개의 제1 상부 몰드 패턴들(27a)로부터 4n개의 활성 패턴들(AP)이 형성될 수 있다.
한편, 제2 영역(R2) 상에는 두 개의 제2 상부 몰드 패턴들(27b)로부터 다섯 개의 더미 패턴들(DP)이 형성될 수 있다. 구체적으로, 두 개의 제2 상부 몰드 패턴들(27b)로부터 세 개의 제3 병합 패턴들(MP3)이 형성될 수 있다. 다시 말하면, 두 번의 스페이서 공정과 한 쌍의 서브 스페이서들(51s1, 51s2)의 병합을 통해, m개의 제2 상부 몰드 패턴들(27b)로부터 2m+1개의 더미 패턴들(DP)이 형성될 수 있다. 이때, 2m-1개의 제3 병합 패턴들(MP3)이 형성될 수 있다.
도 3a 및 3b를 다시 참조하면, 활성 패턴들(AP) 및 더미 패턴들(DP) 사이에 형성된 트렌치들(TR)을 채우는 소자 분리 패턴들(ST)이 각각 형성될 수 있다. 일 예로, 기판(1) 상에 활성 패턴들(AP) 및 더미 패턴들(DP)을 덮는 산화막을 형성하고, 상기 산화막을 에치백하여 소자 분리 패턴들(ST)이 형성될 수 있다. 이로써, 활성 패턴들(AP) 및 더미 패턴들(DP)의 상부들은 소자 분리 패턴들(ST)에 대하여 위로 돌출될 수 있다.
기판(1) 상에 활성 패턴들(AP)과 교차하여 제2 방향(D2)으로 연장되는 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극들(GE)은 제1 방향(D1)을 따라 배열될 수 있다. 일 실시예에 따르면, 게이트 전극들(GE)은 제1 영역(R1) 상에만 선택적으로 형성될 수 있다.
각각의 게이트 전극들(GE)과 활성 패턴들(AP) 사이에 게이트 절연 패턴(GI)이 형성될 수 있다. 각각의 게이트 전극들(GE) 상에 캐핑 패턴(GP)이 형성될 수 있다. 게이트 절연 패턴(GI), 게이트 전극(GE), 및 캐핑 패턴(GP)을 형성하는 것은, 기판(1) 상에 게이트 절연막, 게이트 막, 및 캐핑막을 형성한 후, 패터닝 공정을 수행하는 것을 포함할 수 있다. 상기 게이트 절연막은 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 막은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
더하여, 도시되진 않았지만, 각각의 게이트 전극들(GE)의 양 측에 게이트 스페이서들이 형성될 수 있다. 상기 게이트 스페이서들은 게이트 전극들(GE)을 덮는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각하여 형성될 수 있다. 상기 스페이서 막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
후속으로, 도시되진 않았지만, 게이트 전극들(GE)이 형성된 결과물 상에 이온 주입 공정이 수행되어, 소스/드레인 영역들이 형성될 수 있다. 소스/드레인 영역들은, 게이트 전극(GE)의 양 측의 활성 패턴들(AP) 내에 형성될 수 있다. 이어서, 기판(1) 상에 활성 패턴들(AP), 게이트 전극들(GE) 및 더미 패턴들(DP)을 덮는 층간 절연막(IL)이 형성될 수 있다. 층간 절연막(IL)을 관통하여 소스/드레인 영역들에 각각 연결되는 소스/드레인 콘택들(미도시)이 형성될 수 있다. 또한, 층간 절연막(IL)을 관통하여 게이트 전극들(GE)에 각각 연결되는 게이트 콘택들(미도시)이 형성될 수 있다.
일 실시예에 따르면, 게이트 전극들(GE)을 형성하는 것, 상기 소스/드레인 콘택들을 형성하는 것, 및 상기 게이트 콘택들을 형성하는 것은, 제3 병합 패턴들(MP3)을 키 패턴으로 판독하여, 게이트 전극들(GE), 상기 소스/드레인 콘택들 및 상기 게이트 콘택들이 형성될 위치가 정렬될 수 있다. 이때, 제3 병합 패턴들(MP3)은 상대적으로 큰 폭(W2)을 가지기 때문에, 키 패턴의 기울어짐 현상을 방지할 수 있고, 이로써 키 패턴을 잘못 판독하는(misreading) 문제를 개선할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은, 제1 영역(R1)과 제2 영역(R2)에 동일한 공정을 수행하되, 제1 및 제2 포토레지스트 패턴들(PP1a, PP1b)의 폭과 간격을 조절하는 것으로 활성 패턴들(AP) 및 정상 패턴들(NP3)보다 더 큰 폭을 갖는 제3 병합 패턴들(MP3)을 형성할 수 있다. 다시 말하면, 제1 영역(R1)과 제2 영역(R2) 중 어느 한 영역에 추가적으로 선택적인 공정을 수행하지 않고도, 큰 폭을 갖는 제3 병합 패턴들(MP3)이 형성될 수 있다. 이로써, 공정 비용을 낮출 수 있다. 앞서 도 3a 및 3b를 참조하여 설명한 것과 같이, 제3 병합 패턴들(MP3)은 오버레이 키 및/또는 경계 패턴으로 활용되어, 공정 신뢰도와 안정성을 높일 수 있다.
도 16a 내지 도 18a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 평면도들이다. 도 16b 내지 도 18b는 각각 도 16a 내지 도 18a의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 예에서는, 앞서 도 4a 내지 도 15a및 도 4b 내지 도 15b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다.
도 16a 및 16b를 참조하면, 하부 마스크막(5) 상에 제1 및 제2 중간 몰드 패턴들(17a, 17b)이 형성될 수 있다. 제1 및 제2 중간 몰드 패턴들(17a, 17b)을 형성하기까지의 과정은, 앞서 도 3a 내지 도 10a 및 도 3b 내지 도 10b를 참조하여 설명한 것과 유사할 수 있다. 한편, 서로 인접하는 한 쌍의 제2 중간 몰드 패턴들(17b) 사이의 거리는 제10 거리(L10)일 수 있다. 제10 거리(L10)는 앞서 도 10a 및 10b를 참조하여 설명한 제7 거리(L7)보다 작을 수 있다. 일 예로, 제10 거리(L10)는 후술할 제2 스페이서(51s)의 최대폭(W8)의 1.3배 내지 2배일 수 있다.
이어서, 제1 및 제2 중간 몰드 패턴들(17a, 17b)의 측벽들 상에 제2 스페이서들(51s)이 형성될 수 있다. 구체적으로, 제1 영역(R1)의 제1 중간 몰드 패턴들(17a) 각각의 양 측벽들 상에 한 쌍의 제2 스페이서들(51s)이 각각 형성될 수 있다.
제2 영역(R2)의 제2 스페이서들(51s)은 정상 스페이서들(NS) 및 병합 스페이서들(MS)을 포함할 수 있다. 구체적으로, 제10 거리(L10)가 제2 스페이서(51s)의 최대폭(W8)의 2배 이하이기 때문에, 한 쌍의 제2 중간 몰드 패턴들(17b) 사이를 제2 스페이서(51s)가 완전히 채울 수 있다. 이로써, 정상 스페이서(NS)보다 큰 제11 폭(W11)을 갖는 병합 스페이서(MS)가 형성될 수 있다. 제11 폭(W11)은 제10 거리(L10)와 실질적으로 동일할 수 있다.
도 17a 및 17b를 참조하면, 제1 및 제2 중간 몰드 패턴들(17a, 17b)이 선택적으로 제거될 수 있다. 이어서, 제2 스페이서들(51s)을 식각 마스크로 하부 마스크막(5)을 식각하여, 제1 및 제2 영역들(R1, R2) 상에 제1 및 제2 하부 마스크 패턴들(5a, 5b)이 각각 형성될 수 있다.
제2 하부 마스크 패턴들(5b)은 제1 정상 패턴들(NP1) 및 제1 병합 패턴들(MP1)을 포함할 수 있다. 제1 병합 패턴(MP1)은 병합 스페이서(MS)에 의해 형성될 수 있다. 한편, 제1 병합 패턴(MP1)은 제12 폭(W12)을 가질 수 있다. 이때, 제12 폭(W12)은 앞서 도 13a 및 13b를 참조하여 설명한 제9 폭(W9)보다 작을 수 있다. 나아가, 앞서 도 13a 및 13b의 제1 병합 패턴(MP1)과 달리, 도 17a 및 17b의 제1 병합 패턴(MP1)은 이의 상부에 제2 리세스 영역(RS2)이 형성되지 않을 수 있다. 한편, 제1 정상 패턴들(NP1)은 제2 영역(R2)의 외곽에 위치하는 정상 스페이서들(NS)에 의해 형성될 수 있다.
도 18a 및 18b를 참조하면, 제1 및 제2 하부 마스크 패턴들(5a, 5b)을 식각 마스크로 하부 몰드막(3)을 식각하여, 제1 및 제2 영역들(R1, R2) 상에 제1 및 제2 하부 몰드 패턴들(3a, 3b)이 각각 형성될 수 있다.
이어서, 제1 및 제2 하부 몰드 패턴들(3a, 3b)을 식각 마스크로 기판(1)의 상부를 식각하여, 제1 및 제2 영역들(R1, R2)의 상부들에 활성 패턴들(AP) 및 더미 패턴들(DP)이 각각 형성될 수 있다.
구체적으로, 더미 패턴들(DP)은 제3 정상 패턴들(NP3) 및 제3 병합 패턴들(MP3)을 포함할 수 있다. 각각의 제3 병합 패턴들(MP3)은 제13 폭(W13)을 가질 수 있다. 제 13폭(W13)은 활성 패턴(AP)의 제1 폭(W1)보다 클 수 있다. 일 예로, 제13 폭(W13)은 앞서 제2 스페이서(51s)의 최대폭(W8)의 1.3배 내지 2배일 수 있으나, 특별히 제한되지 않는다.
도 3a 및 3b를 다시 참조하면, 활성 패턴들(AP) 및 더미 패턴들(DP) 사이에 형성된 트렌치들(TR)을 채우는 소자 분리 패턴들(ST)이 각각 형성될 수 있다.
이후 활성 패턴들(AP)을 가로지르는 게이트 전극들(GE)이 형성될 수 있고, 기판(1)의 전면 상에 층간 절연막(IL)이 형성될 수 있다.
도 19a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다. 도 19b는 도 19a의 A-A'선 및 B-B'선에 따른 단면도이다. 본 예에서는, 앞서 도 4a 내지 도 15a및 도 4b 내지 도 15b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다.
도 19a 및 도 19b를 참조하면, 도 15a 및 15b의 결과물 상에, 더미 패턴들(DP) 중 제3 정상 패턴들(NP3)을 제거하는 공정이 수행될 수 있다. 구체적으로, 활성 패턴들(AP)과 제3 병합 패턴들(MP3)을 보호하는 마스크 패턴을 형성한 뒤, 제3 정상 패턴들(NP3)을 제거할 수 있다. 제3 정상 패턴(NP3)의 폭(W3)은 제3 병합 패턴(MP3)의 폭(W2)보다 작을 수 있다. 제2 영역(R2)이 앞서 도 2a를 참조하여 설명한 오버레이 키 영역의 일부인 경우, 제3 정상 패턴(NP3)은 상대적으로 작은 폭을 갖기 때문에, 쓰러지거나 공정 장비가 이를 잘못 판독하는(misreading) 문제를 야기할 수 있다. 따라서, 이를 제거하여 위의 문제점을 해결할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 하부 몰드막을 형성하는 것, 상기 기판은 제1 영역 및 제2 영역을 포함하고;
    상기 하부 몰드막 상에 하부 마스크막을 형성하는 것;
    상기 제1 영역의 상기 하부 마스크막 상에 한 쌍의 제1 중간 몰드 패턴들 및 상기 제2 영역의 상기 하부 마스크막 상에 한 쌍의 제2 중간 몰드 패턴들을 형성하는 것, 상기 한 쌍의 제1 중간 몰드 패턴들 사이의 제1 거리는 상기 한 쌍의 제2 중간 몰드 패턴들 사이의 제2 거리보다 더 크고;
    상기 제1 및 제2 중간 몰드 패턴들 각각의 양 측벽들 상에 한 쌍의 제1 스페이서들을 각각 형성하는 것, 상기 제2 거리는 상기 제1 스페이서의 폭의 2배 내지 2.5배이며, 상기 제2 영역의 상기 제1 스페이서들은 상기 한 쌍의 제2 중간 몰드 패턴들 사이에 배치된 제1 서브 스페이서 및 제2 서브 스페이서를 포함하고;
    상기 제1 스페이서들을 식각 마스크로 상기 하부 마스크막을 식각하여, 상기 제1 영역 상에 제1 하부 마스크 패턴들 및 상기 제2 영역 상에 제2 하부 마스크 패턴들을 형성하는 것, 상기 제2 하부 마스크 패턴들은 상기 제1 및 제2 서브 스페이서들에 의해 상기 하부 마스크막이 불완전하게 식각됨으로써 형성되는 제1 병합 패턴을 포함하고, 상기 제1 병합 패턴은 상기 제2 거리와 실질적으로 동일한 제2 폭을 가지며;
    상기 제1 하부 마스크 패턴들 및 상기 제2 하부 마스크 패턴들을 식각 마스크로 상기 하부 몰드막을 식각하여, 상기 제1 영역 상에 제1 하부 몰드 패턴들 및 상기 제2 영역 상에 제2 하부 몰드 패턴들을 각각 형성하는 것, 상기 제2 하부 몰드 패턴들은 상기 제1 병합 패턴을 식각 마스크로 하여 형성된 제2 병합 패턴을 포함하고; 및
    상기 제1 및 제2 하부 몰드 패턴들을 식각 마스크로 상기 기판의 상부를 식각하여, 상기 제1 영역에 활성 패턴들 및 상기 제2 영역에 더미 패턴들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 중간 몰드 패턴들을 형성하는 것은:
    상기 하부 몰드막 상에 중간 몰드막을 형성하는 것;
    상기 제1 영역의 상기 중간 몰드막 상에 제1 상부 몰드 패턴 및 상기 제2 영역의 상기 중간 몰드막 상에 제2 상부 몰드 패턴을 형성하는 것, 상기 제1 상부 몰드 패턴의 폭은 상기 제1 거리와 실질적으로 동일하고 상기 제2 상부 몰드 패턴의 폭은 상기 제2 거리와 실질적으로 동일하며;
    상기 제1 및 제2 상부 몰드 패턴들 각각의 양 측벽들 상에 한 쌍의 제2 스페이서들을 각각 형성하는 것; 및
    상기 제2 스페이서들을 식각 마스크로 상기 중간 몰드막을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 더미 패턴들은, 상기 제2 병합 패턴을 식각 마스크로 하여 형성된 적어도 하나의 제3 병합 패턴을 포함하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 제2 영역은 키 영역이며,
    상기 제3 병합 패턴은 키 패턴인 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 제2 영역은 반도체 칩의 칩 영역과 스크라이브 레인 영역 사이의 경계 영역이며,
    상기 제3 병합 패턴은 경계 패턴인 반도체 소자의 제조 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 및 제2 서브 스페이서들 사이의 제3 거리는, 상기 제2 중간 몰드 패턴의 제2 폭보다 작은 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 병합 패턴의 상부는 상기 제1 및 제2 서브 스페이서들 사이에 형성된 리세스 영역을 포함하는 반도체 소자의 제조 방법.
  9. 삭제
  10. 제1항에 있어서,
    상기 제2 하부 몰드 패턴들은 적어도 하나의 정상 패턴을 더 포함하되,
    상기 정상 패턴의 폭은 상기 제1 하부 몰드 패턴들 각각의 폭과 실질적으로 동일한 반도체 소자의 제조 방법.
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