KR20200079894A - 서로 다른 타입의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법 - Google Patents

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KR20200079894A
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Abstract

본 발명의 일 실시예는, 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는 기판 상의 제1 게이트 전극, 제1 액티브층, 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제2 박막 트랜지스터는 상기 기판 상의 제2 액티브층 및 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극은 상기 기판과 상기 제1 액티브층 사이에 배치되고, 상기 제2 액티브층은 상기 기판과 상기 제2 게이트 전극 사이에 배치된 표시장치 및 그 제조방법을 제공한다.

Description

서로 다른 타입의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법{DISPLAY APPARATUS COMPRISING DIFFERENT TYPES OF THIN FILM TRANSISTORS AND MEHTHOD FOR MANUFACTURING THE SAME}
본 발명은 서로 다른 형태의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법에 대한 것이다. 보다 구체적으로, 본 발명은 바텀 게이트 타입의 박막 트랜지스터 및 탑 게이트 타입의 박막 트랜지스터를 포함하는 표시장치 및 그 제조방법에 대한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 온도에서 결정화가 이루어져야 하는 단점이 있다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다.
높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점을 가지고 있다.
최근, 표시장치가 고품질 및 고해상도화 됨에 따라, 표시장치에 박막 트랜지스터가 고밀도로 집적화 되고 있다. 그 결과, 한정된 영역에 많은 수의 박막 트랜지스터가 배치되며, 많은 수의 콘택홀이 형성되기 때문에, 커패시터 영역이 충분히 확보되지 않는 문제점이 발생된다. 따라서, 다수의 박막 트랜지스터를 포함하는 표시장치에 있어서, 커패시터 면적을 확보할 수 있는 방법이 필요하다.
본 발명의 일 실시예는, 다수의 박막 트랜지스터가 배치되더라도, 충분한 커패시터 면적을 확보할 수 있는 표시장치 및 그 제조방법을 제공하고자 한다.
본 발명의 다른 일 실시예는, 다수의 박막 트랜지스터가 배치되더라도, 박막 트랜지스터의 전기적 연결을 위한 콘택홀 수를 줄여, 충분한 커패시터 면적을 확보할 수 있는 표시장치 및 그 제조방법을 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 패터닝 공정 회수를 줄일 수 있는 표시장치의 제조방법 및 이러한 제조방법으로 제조된 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판, 상기 기판 상의 화소 구동부 및 상기 화소 구동부와 연결된 표시 소자를 포함하며, 상기 화소 구동부는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는 상기 기판 상의 제1 게이트 전극, 상기 제1 게이트 전극과 이격되어 상기 제1 게이트 전극과 적어도 일부 중첩하는 제1 액티브층, 상기 제1 액티브층과 연결된 제1 소스 전극 및 상기 제1 소스 전극과 이격되어 상기 제1 액티브층과 연결된 제1 드레인 전극을 포함하고, 상기 제2 박막 트랜지스터는 상기 기판 상의 제2 액티브층 및 상기 제2 액티브층과 이격되어 상기 제2 액티브층과 적어도 일부 중첩하는 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극은 상기 기판과 상기 제1 액티브층 사이에 배치되고, 상기 제2 액티브층은 상기 기판과 상기 제2 게이트 전극 사이에 배치된 표시장치를 제공한다.
상기 제2 액티브층을 기준으로, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 반대 층에 배치된다.
상기 제2 액티브층은 상기 제1 소스 전극 및 상기 제1 드레인 전극과 동일 층에 배치된다.
상기 표시장치는, 상기 제1 액티브층 상의 제1 층간 절연막을 더 포함하고, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 층간 절연막 상에 배치되며, 콘택홀을 통해 각각 상기 제1 액티브층과 연결된다.
상기 표시장치는 상기 제1 액티브층 상의 에치 스토퍼를 더 포함한다.
상기 에치 스토퍼는 상기 제1 층간 절연막과 동일층에 배치된다.
상기 에치 스토퍼는 상기 제1 층간 절연막과 동일한 물질로 이루어진다.
상기 제2 액티브층은 상기 제1 층간 절연막 상에 배치된다.
상기 제2 액티브층은 산화물 반도체 물질로 이루어지고, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제2 액티브층과 동일한 산화물 반도체 물질로 이루어진다.
상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함한다.
상기 표시장치는 데이터 라인 및 구동 전압 라인을 더 포함하며, 상기 데이터 라인 및 구동 전압 라인은 상기 제1 게이트 전극과 동일층에 배치된다.
상기 표시장치는 상기 제1 소스 전극 및 상기 제1 드레인 전극 상의 제2 층간 절연막 및 상기 제2 층간 절연막 상의 평탄화층을 더 포함하며, 상기 표시소자는 상기 평탄화층 상에 배치된다.
상기 표시소자는 상기 평탄화층 상의 제1 전극을 포함하며, 상기 제1 전극은 상기 제2 층간 절연막 및 상기 평탄화층에 형성된 콘택홀을 통하여 제1 소스 전극 및 상기 제1 드레인 전극 중 어느 하나와 연결된다.
상기 표시장치는, 상기 제1 박막 트랜지스터와 연결된 스토리지 커패시터를 포함하며, 상기 스토리지 커패시터는, 상기 제1 소스 전극과 일체로 형성된 제1 커패시터 전극 및 상기 제1 게이트 전극과 일체로 형성된 제2 커패시터 전극을 포함한다.
상기 스토리지 커패시터는, 상기 제1 커패시터 전극과 이격되어 상기 제2 층간 절연막 상에 배치된 제3 커패시터 전극을 더 포함한다.
상기 제1 박막 트랜지스터는 상기 표시 소자를 구동하는 구동 트랜지스터이다.
본 발명의 다른 일 실시예는, 기판 상에 제1 도전물질층, 제1 절연물질층 및 제1 액티브 물질층을 순차적으로 적층하는 단계, 선택적 식각에 의해 제1 도전 물질로 이루어진 제1 게이트 전극, 제1 절연물질로 이루어진 제1 게이트 절연막 및 제1 액티브 물질로 이루어진 제1 액티브층을 형성하는 단계, 상기 제1 액티브층 상에 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막 상에 복수개의 패턴을 포함하는 제2 액티브 물질층을 형성하는 단계 및 상기 제2 액티브 물질층 상의 적어도 일부에 제2 게이트 절연막 및 제2 게이트 전극을 형성하고, 상기 제2 게이트 전극과 중첩하지 않는 영역의 상기 제2 액티브 물질층을 도체화하는 단계를 포함하는, 표시장치의 제조방법을 제공한다.
상기 도체화하는 단계에서, 서로 이격되어 상기 제1 액티브층과 각각 연결된 제1 소스 전극 및 제1 드레인 전극이 형성된다.
상기 제1 소스 전극과 상기 제2 소스 전극 사이에 에치 스토퍼가 형성된다.
상기 에치 스토퍼는 상기 제1 층간 절연막과 동일한 물질에 의해 형성된다.
서로 중첩하는 상기 제1 소스 전극의 일부 및 상기 제1 게이트 전극의 일부는 스토리지 커패시터를 형성한다.
상기 표시장치의 제조방법은, 상기 제1 소스 전극 상에 제2 층간 절연막을 형성하는 단계 및 상기 제2 층간 절연막 상에 상기 제1 소스 전극과 적어도 일부 중첩하는 제3 커패시터 전극을 형성하는 단계를 더 포함한다.
본 발명의 일 실시예에 따르면, 표시장치에 바텀 게이트 타입의 박막 트랜지스터 및 탑 게이트 타입의 박막 트랜지스터가 함께 사용됨으로써, 충분한 커패시터 면적이 확보될 수 있다.
본 발명의 다른 일 실시예에 따르면, 표시장치에 바텀 게이트 타입의 박막 트랜지스터 및 탑 게이트 타입의 박막 트랜지스터가 함께 사용됨으로써, 박막 트랜지스터의 전기적 연결을 위한 콘택홀 수가 감소될 수 있다. 그 결과, 표시장치에서 충분한 커패시터 면적이 확보될 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 표시장치에 바텀 게이트 타입의 박막 트랜지스터 및 탑 게이트 타입의 박막 트랜지스터가 함께 사용됨으로써, 패터닝 공정 회수를 줄어, 표시장치의 제조 공정이 간소화되고, 제조 비용이 절감될 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략도이다.
도 2는 도 1의 표시장치에 포함된 화소 유닛에 대한 평면도이다.
도 3은 도 1의 어느 한 화소에 대한 평면도이다.
도 4은 도 3의 화소에 대한 회로도이다.
도 5는 도 3의 I-I'를 따라 자른 단면도이다.
도 6a는 관련기술에 따른 표시장치의 어느 한 화소 유닛에 대한 평면도이다.
도 6b는 관련기술에 따른 표시장치에 포함된 스토리지 커패시터, 구동 트랜지스터 및 스위칭 트랜지스터에 대한 단면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 표시장치의 화소에 대한 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 9a 내지 9i는 본 발명의 일 실시예에 따른 표시장치의 제조 공정에 대한 단면도이다.
도 10a 내지 10d는 본 발명의 일 실시예에 따른 표시장치의 제조 공정에 대한 평면도이다.
도 11은 본 발명의 일 실시예에 따른 표시장치와 관련 기술에 따른 표시장치의 제조 과정에 대한 비교도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
이하, 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 표시장치(100)를 상세히 설명한다.
본 발명의 일 실시예에 따른 표시장치(100)는, 기판(110), 기판(110) 상의 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 표시 소자(710)를 포함한다. 화소 구동부(PDC)는 박막 트랜지스터들(TR1, TR2)을 포함한다.
도 1는 본 발명의 일 실시예에 따른 표시장치(100)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(100)는, 도 1에 도시된 바와 같이, 기판(110) 상의 화소(P), 게이트 드라이버(220), 데이터 드라이버(230) 및 제어부(240)를 포함한다.
기판(110) 상에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 화소(P)의 구동에 의해 영상이 표시된다. 복수개의 화소가 하나의 화소 유닛(PG)을 형성할 수도 있다.
제어부(240)는 게이트 드라이버(220)와 데이터 드라이버(230)를 제어한다.
제어부(240)는 외부 시스템(미도시)으로부터 공급되는 수직/수평 동기신호와 클럭 신호를 이용하여, 게이트 드라이버(220)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(230)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(240)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(230)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(230)는 기판(110) 상의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(230)는 제어부(240)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(220)는 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시 패널을 통해 하나의 이미지가 출력되는 기간을 말한다. 또한, 게이트 드라이버(220)는 1 프레임 중 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 게이트 라인(GL)에 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(220)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(220)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 2는 도 1의 표시장치(100)에 포함된 화소 유닛(PG)에 대한 평면도이다.
도 1 및 도 2를 참조하면, 화소 유닛(PG)은 세 개의 화소(P)를 포함할 수 있다. 하나의 화소 유닛(PG)에 포함된 화소(P)들은 각각 적색, 녹색, 청색을 발광할 수 있다. 각각 적색, 녹색, 청색을 발광하는 화소(P)들에 의해, 화소 유닛(PG)은 다양한 색상을 표시할 수 있다.
도 3은 도 1의 어느 한 화소(P)에 대한 평면도이고, 도 4은 도 3의 화소(P)에 대한 회로도이고, 도 5는 도 3의 I-I'를 따라 자른 단면도이다.
도 4의 회로도는 발광 소자(710)로 유기발광 다이오드(OLED)를 포함하는 유기발광 표시장치의 한 화소(P)에 대한 등가 회로도이다.
도 4에 도시된 표시장치(100)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
기판(110) 상에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다. 화소 구동부 (PDC)는 박막 트랜지스터들(TR1, TR2, TR3, TR4)을 포함한다.
도 4의 화소 구동부(PDC)는 구동 트랜지스터인 제1 박막 트랜지스터(TR1), 스위칭 트랜지스터인 제2 박막 트랜지스터(TR2), 레퍼런스 트랜지스터 제3 박막 트랜지스터(TR3), 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
구체적으로, 제1 박막 트랜지스터(TR1)는 제2 박막 트랜지스터(TR2)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 구동 트랜지스터이고, 제2 박막 트랜지스터(TR2)는 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 스위칭 트랜지스터이고, 제3 박막 트랜지스터(TR3)는 제1 박막 트랜지스터(TR1)의 특성을 감지하기 위한 레퍼런스 트랜지스터이고, 제4 박막 트랜지스터(TR4)는 제1 박막 트랜지스터(TR1)를 제어하여 발광 시점을 제어하는 발광 제어 트랜지스터이다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전압 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 4을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1)과 표시 소자(710) 사이에 스토리지 커패시터(Cst)가 위치한다. 구체적으로, 스토리지 커패시터(Cst)는 표시 소자(710)와 연결된 제1 노드(n1) 및 제1 박막 트랜지스터(TR1)의 게이트 전극(G1)과 연결된 제2 노드(n2) 사이에 형성된다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극(G1)으로 전송한다.
구체적으로, 제2 박막 트랜지스터(TR2)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제1 박막 트랜지스터(TR2)의 게이트 전극(G1)으로 공급된다. 데이터 전압(Vdata)은 스토리지 캐패시터(Cst)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 발광 소자(710)로 공급되어, 발광 소자(710)에서 광이 출력된다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제1 박막 트랜지스터(TR1)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제1 박막 트랜지스터(TR1)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
데이터 전압(Vdata)에 따라 제1 박막 트랜지스터(TR1)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 5를 참조하면, 화소 구동부(PDC)는 기판(110) 상에 배치된다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
화소 구동부(PDC)는 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함한다.
제1 박막 트랜지스터(TR1)는 기판(110) 상의 제1 게이트 전극(G1), 제1 게이트 전극(G1)과 이격되어 제1 게이트 전극(G1)과 적어도 일부 중첩하는 제1 액티브층(A1), 제1 액티브층(A1)과 연결된 제1 소스 전극(S1), 및 제1 소스 전극(S1)과 이격되어 제1 액티브층(A1)과 연결된 제1 드레인 전극(D1)을 포함한다.
제2 박막 트랜지스터(TR2)는, 기판(110) 상의 제2 액티브층(A2), 및 제2 액티브층(A2)과 이격되어 제2 액티브층(A2)과 적어도 일부 중첩하는 제2 게이트 전극(G2)을 포함한다.
도 5를 참조하면, 기판(110) 상에 제1 게이트 전극(G1), 데이터 라인(DL) 및 구동 전압 라인(PL)이 배치된다.
제1 게이트 전극(G1), 데이터 라인(DL) 및 구동 전압 라인(PL)은 동일한 재료를 이용하는 동일 공정에 의하여 만들어질 수 있다.
제1 게이트 전극(G1), 데이터 라인(DL) 및 구동 전압 라인(PL)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(G1), 데이터 라인(DL) 및 구동 전압 라인(PL)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
제1 게이트 전극(G1)의 일부는 제2 커패시터 전극(CE2)이 된다.
제1 게이트 전극(G1) 상에 제1 게이트 절연막(121)이 배치된다. 제1 게이트 절연막(121)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 금속 산화몰 또는 금속 질화물을 포함할 수도 있다. 제1 게이트 절연막(121)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
데이터 라인(DL) 및 구동 전압 라인(PL) 상에도 제1 게이트 절연막(121)과 동일한 절연막이 배치된다. 본 발명의 일 실시예에 따르면, 데이터 라인(DL) 및 구동 전압 라인(PL) 상에 배치된 절연막도 제1 게이트 절연막(121)이라고 한다.
제1 게이트 절연막(121) 상에 제1 액티브층(A1)이 배치된다. 제1 액티브층(A1)은 제1 게이트 전극(G1)과 적어도 일부 중첩한다.
제1 액티브층(A1)은 제1 액티브 물질에 의하여 형성된다. 제1 액티브 물질로 산화물 반도체 물질이 사용될 수 있다. 본 발명의 일 실시예에 따르면, 제1 액티브층(A1)은 산화물 반도체층이다.
제1 액티브층(A1)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, GO(GaO)계 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제1 액티브층(A1)이 만들어질 수도 있다.
제1 액티브층(A1) 상에 제1 층간 절연막(171)이 배치된다. 제1 층간 절연막(171)은 유기 또는 무기 절연 물질로 이루어질 수 있다. 제1 층간 절연막(171)은 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1)에 대한 에치 스토퍼(ES)의 역할을 한다. 따라서, 제1 박막 트랜지스터(TR1)는 에치 스토퍼(ES)를 갖는 BCE 구조의 박막 트랜지스터라고 할 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 제1 박막 트랜지스터(TR1)는 에치 스토퍼(ES)를 갖는다. 에치 스토퍼(ES)는 제1 액티브층(A1) 상의 제1 층간 절연막(171)과 동일한 층에 배치되며, 제1 층간 절연막(171)과 동일한 물질로 만들어질 수 있다. 에치 스토퍼(ES)는 제1 액티브층(A1)의 채널 영역을 보호한다.
제1 층간 절연막(171) 상에 제2 액티브층(A2)이 배치된다.
제2 액티브층(A2)은 제2 액티브 물질에 의하여 형성된다. 제2 액티브 물질로 산화물 반도체 물질이 사용될 수 있다. 본 발명의 일 실시예에 따르면, 제2 액티브층(A2)은 산화물 반도체층이다.
제2 액티브층(A2)은 제1 액티브층(A1)과 동일한 산화물 반도체 물질로 만들어질 수도 있고, 제1 액티브층(A1)과 다른 산화물 반도체 물질로 만들어질 수도 있다.
예를 들어, 제2 액티브층(A2)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, GO(GaO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 액티브층(A2)이 만들어질 수도 있다.
본 발명의 일 실시예에 따르면, 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)도 제1 층간 절연막(171) 상에 배치된다.
제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 제2 액티브 물질로 만들어질 수 있다.
제2 액티브층(A2) 상에 제2 게이트 절연막(122)이 배치되고, 제2 게이트 절연막(122) 상에 제2 게이트 전극(G2)이 배치된다. 그 결과, 제2 게이트 전극(G2), 제2 액티브층(A2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 포함하는 제2 박막 트랜지스터(TR2)이 완성된다.
본 발명의 일 실시예에 따르면, 제1 층간 절연막(171) 상에 제2 액티브 물질로 이루어진 제2 액티브 물질층이 형성된 후, 제2 액티브 물질층 중 제2 게이트 전극(G2)과 중첩하지 않은 영역이 선택적으로 도체화되어, 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 형성될 수 있다. 제2 액티브 물질층 중 제2 게이트 전극(G2)과 중첩하는 부분은 도체화되지 않고 제2 액티브층(A2)이 된다.
제2 액티브층(A2) 형성을 위한 제2 액티브 물질은 산화물 반도체 물질이기 때문에 플라즈마 처리 또는 수소 처리에 의하여 도체화될 수 있다.
제2 액티브 물질층 중 도체화된 부분을 도체화부라고도 한다. 제2 액티브 물질층이 도체화되어 복수의 도체화부가 형성될 수 있다.
이러한 도체화부들 중 제1 액티브층(A1)과 연결된 영역은 각각 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 될 수 있다. 제1 드레인 전극(D1)은 제1 층간 절연막(171)에 형성된 제3 콘택홀(CH3)을 통하여 제1 액티브층(A1)과 연결된다. 제1 소스 전극(S1)은 제1 층간 절연막(171)에 형성된 제4 콘택홀(CH4)을 통하여 제1 액티브층(A1)과 연결된다. 또한, 도 5를 참조하면, 제3 콘택홀(CH3) 및 제4 콘택홀(CH4) 사이에 에치 스토퍼(ES)가 배치된다. 그 결과, 제1 게이트 전극(G1), 제1 액티브층(A1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 포함하는 제1 박막 트랜지스터(TR1)가 완성된다.
본 발명의 일 실시예에 따르면, 제1 소스 전극(S1)의 일부는 제1 커패시터 전극(CE1)이 된다. 제1 커패시터 전극(CE1)은 제2 커패시터 전극(CE2)과 함께 제1 커패시터(C1)를 구성한다.
또한, 복수의 도체화부들 중 제2 액티브층(A2)과 연결된 도체화부는 각각 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 될 수 있다. 본 발명의 일 실시예에 따르면, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 제2 액티브층(A2)과 일체로 형성된다.
제2 소스 전극(S2)은 제1 게이트 절연막(121)에 형성된 제1 콘택홀(CH1)을 통하여 데이터 라인(DL)과 연결된다. 또한, 제2 드레인 전극(D2)은 제1 게이트 절연막(121)에 형성된 제2 콘택홀(CH2)을 통하여 제1 게이트 전극(G1)과 연결된다. 이미 설명된 바와 같이, 제1 게이트 전극(G1)의 일부는 제2 커패시터 전극(CE2)이 된다. 따라서, 제2 드레인 전극(D2)이 제1 게이트 전극(G1)과 연결됨에 따라, 제2 드레인 전극(D2)은 제2 커패시터 전극(CE2)과도 연결된다.
본 발명의 다른 일 실시예에 따르면, 서로 이격되어 제2 액티브층(A2)과 연결된 도체화부들을 각각 소스 영역 및 드레인 영역이라고 할 수도 한다. 그러나, 소스 전극과 소스 영역을 서로 구별하지 않고, 소스 영역을 소스 전극이라고 할 수 있다. 마찬가지로, 드레인 전극과 드레인 영역을 서로 구별하지 않고, 드레인 영역을 드레인 전극이라고 할 수 있다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 상에 제2 층간 절연막(172)이 배치된다. 제2 층간 절연막(172)은 유기 또는 무기 절연 물질로 이루어질 수 있다.
제2 층간 절연막(172) 상에 게이트 라인(GL), 발광 제어 라인(EL), 구동 전압 연결 라인(PLB) 및 제3 커패시터 전극(CE3)가 배치된다.
도 3을 참조하면, 구동 전압 연결 라인(PLB)의 일측은 콘택홀(CH11, CH12)를 통하여 구동 전압 라인(PL)과 연결되고, 타측은 콘택홀(CH13)여 통하여 제4 박막 트랜지스터(TR4)에 연결되어 각 화소(P)의 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)에 구동 전압을 공급한다.
제3 커패시터 전극(CE3)은 제2 층간 절연막(172)에 형성된 제5 콘택홀(CH5)을 통하여 제2 드레인 전극(D2)에 연결된다. 그에 따라, 제3 커패시터 전극(CE3)은 제2 드레인 전극(D2)을 통하여 제2 커패시터 전극(CE2)과 연결될 수 있다. 따라서, 제3 커패시터 전극(CE3)에는 제2 커패시터 전극(CE2)과 동일한 전압이 인가된다. 제3 커패시터 전극(CE3)은 제1 커패시터 전극(CE1)과 중첩 배치되어 제2 커패시커(C2)를 구성한다. 제1 커패시터(C1)와 제2 커패시터(C2)는 스토리지 커패시터(Cst)를 구성한다.
게이트 라인(GL), 발광 제어 라인(EL), 구동 전압 연결 라인(PLB) 및 제3 커패시터 전극(CE3) 상에 평탄화층(173)이 배치된다. 평탄화층(173)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(173) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(173) 및 제2 층간 절연막(172)에 형성된 제6 콘택홀(CH6)을 통하여, 제1 박막 트랜지스터(TR1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 중 어느 하나와 연결될 수 있다. 도 5에, 제1 전극(711)이 제1 박막 트랜지스터(TR1)의 제1 소스 전극(S1)과 연결된 구성이 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 전극(711)은 제1 박막 트랜지스터(TR1)의 제1 드레인 전극(D1)과 연결될 수도 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 5에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)는 제1 게이트 전극(G1)이 제1 액티브층(A1)보다 하부에 위치하는 바텀 게이트 타입의 박막 트랜지스터이다. 반면, 제2 박막 트랜지스터(TR2)는 제2 게이트 전극(G2)이 제2 액티브층(A2)보다 상부에 위치하는 탑 게이트 타입의 박막 트랜지스터이다.
도 5를 참조하면, 제1 박막 트랜지스터(TR1)에 있어서, 제1 게이트 전극(G1)은 기판(110)과 제1 액티브층(A1) 사이에 배치된다. 제2 박막 트랜지스터(TR2)에 있어서, 제2 액티브층(A2)은 기판(110)과 제2 게이트 전극(G2) 사이에 배치된다.
또한, 제2 액티브층(A2)을 기준으로, 제1 게이트 전극(G1)과 제2 게이트 전극(G2)은 서로 반대 층에 배치된다.
구체적으로, 제1 게이트 전극(G1)은 제2 액티브층(A2) 보다 기판(110)과 가까운 층에 배치된다. 따라서, 도면을 기준으로, 제1 게이트 전극(G1)은 제2 액티브층(A2) 보다 아래층에 배치된다고 할 수 있다.
반면, 제2 게이트 전극(G2)은 제2 액티브층(A2) 보다 기판(110)과 먼 층에 배치된다. 따라서, 도면을 기준으로, 제2 게이트 전극(G2)은 제2 액티브층(A2) 보다 위층에 배치된다고 할 수 있다.
또한, 제2 액티브층(A2)은 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 동일 층에 배치된다. 본 발명의 일 실시예에 따르면, 제2 액티브층(A2)은 산화물 반도체 물질로 이루어지고, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제2 액티브층(A2)과 동일한 산화물 반도체 물질로 이루어질 수 있다. 다만, 제2 액티브층(A2)은 도체화되지 않은 층이고, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 도체화된 층이라는 점에서 차이가 있다.
또한, 본 발명의 일 실시예에 따른 표시장치(100)는 제1 박막 트랜지스터(TR1)와 연결된 스토리지 커패시터(Cst)를 포함한다. 스토리지 커패시터(Cst)는 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함한다.
구체적으로, 스토리지 커패시터(Cst)는 제1 소스 전극(S1)과 일체로 형성된 제1 커패시터 전극(CE1) 및 제1 게이트 전극(G1)과 일체로 형성된 제2 커패시터 전극(CE2)를 포함한다. 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)은 제1 커패시터(C1)를 구성한다.
스토리지 커패시터(Cst)는 제1 커패시터 전극(CE1)과 이격되어 제1 커패시터 전극(CE1) 상에 배치된 제3 커패시터 전극(CE3)을 더 포함한다. 여기서, 제1 커패시터 전극(CE1)은 제2 커패시터 전극(CE2)과 제3 커패시터 전극(CE3) 사이에 배치된다. 제1 커패시터 전극(C1)과 제3 커패시터 전극(CE3)은 제2 커패시터(C2)를 구성한다.
본 발명의 일 실시예에 따르면, 스토리지 커패시터(Cst)가 동일 영역에 적층 배치된 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함한다. 그에 따라, 스토리지 커패시터(Cst)의 용량이 증가될 수 있다. 따라서, 박막 트랜지스터가 고밀도로 집적화된 고해상도 표시장치에 있어서, 스토리지 커패시터(Cst)의 영역을 증가시키지 않고도 스토리지 커패시터(Cst)의 용량을 증가시킬 수 있다.
일반적으로, 산화물 반도체층을 갖는 탑 게이트 타입의 박막 트랜지스터의 경우, 산화물 반도체층에 대한 도체화가 필요하며, 소스 전극 및 드레인 전극의 접촉 영역이 필요하기 때문에 게이트 절연막의 면적 및 두께에 제약이 있다.
반면, 본 발명의 일 실시예에 있어서, 표시 소자(710)를 구동하는 제1 박막 트랜지스터(TR1)는 바텀 게이트 타입이다. 또한, 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1)은 산화물 반도체로 이루어지며, 산화물 반도체층에 대한 도체화가 공정이 필요하지 않다. 따라서, 제1 박막 트랜지스터(TR1)에 포함된 제1 게이트 절연막(121)의 면적을 증가 및 두께를 필요에 따라 증가시킬 수 있다.
제1 게이트 절연막(121)의 두께가 증가되는 경우, 제1 박막 트랜지스터(TR1)의 s-팩터(s-factor)가 증가할 수 있다.
s-팩터(sub-threshold swing: s-factor)는 박막 트랜지스터의 문턱전압(Vth) 구간에서 게이트 전압(Gate Voltage)에 대한 드레인 전류(Drain Current) 그래프의 기울기의 역수값으로 구해진다. s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해진다. 그에 따라, 게이트 전압을 조절하는 것에 의하여 드레인-소스 전류(IDS)의 크기를 조절하는 것이 용이해진다.
화소의 계조는 드레인-소스 전류(IDS)의 크기를 조절하는 것에 의하여 제어될 수 있는데, 드레인-소스 전류의 크기를 조절하는 것이 용이해지면, 화소의 계조 조정이 용이해진다.
본 발명의 일 실시예에 따르면, 바텀 게이트 타입인 제1 박막 트랜지스터(TR1)의 제1 게이트 절연막(121)의 두께가 증가시키는 것이 용이하며, 그에 따라, 제1 박막 트랜지스터(TR1)의 s-팩터(s-factor)를 증가시키는 것이 용이하다. 따라서, 본 발명의 일 실시예에 따른 제1 박막 트랜지스터(TR1)를 구동 박막 트랜지스터로 사용하는 경,우 화소의 계조 표현이 용이해진다.
또한, 본 발명의 일 실시예에 따르면, 동일 공정에 의한 일괄 식각에 의하여 제1 게이트 전극(G1), 제1 게이트 절연막(121) 및 제1 액티브층(A1)이 함께 형성될 수 있다. 그에 따라, 공정의 단계가 감소되고, 공정 비용이 절감될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 바텀 게이트 타입의 제1 박막 트랜지스터(TR1) 및 탑 게이트 타입의 제2 박막 트랜지스터(TR2)가 함께 사용되기 때문에, 박막 트랜지스터와 배선들의 전기적 연결을 위한 콘택홀 수가 감소될 수 있다. 콘택홀 수가 감소되는 경우, 콘택홀이 차지하는 면적이 감소되기 때문에, 상대적으로 스토리지 커패시터(Cst)의 면적을 증가시킬 수 있다. 그 결과, 본 발명의 일 실시예에 따르면, 표시장치(100)에서 커패시터 면적이 충분히 확보될 수 있다.
도 6a는 관련기술에 따른 표시장치의 어느 한 화소 유닛에 대한 평면도이고, 도 6b는 관련기술에 따른 표시장치에 포함된 스토리지 커패시터, 구동 트랜지스터 및 스위칭 트랜지스터에 대한 단면도이다. 도 6a에서 한 화소 유닛은 3개의 화소를 포함한다.
도 6a 및 도 6b를 참조하면, 스위칭 박막 트랜지스터와 구동 박막 트랜지스터가 모두 탑 게이트 타입의 박막 트랜지스터로 이루어져 있다. 그 결과, 도 6a를 참조하면, 박막 트랜지스터와 배선들의 전기적 연결을 위해 매우 많은 콘택홀이 형성된다는 것을 확인할 수 있다.
반면, 본원발명의 일 실시예 따른 표시장치(100)의 한 화소 유닛(PG)은 도 6a의 화소 유닛에 비하여 적은 수의 콘택홀을 갖는다. 예를 들어, 도 6a의 화소 유닛은 39개의 콘택홀을 가지는 반면, 본원발명의 일 실시예 따른 표시장치(100)의 화소 유닛(PG)은 26개의 콘택홀을 갖는다. 이와 같이, 본 발명에 따르면, 화소 구동부의 콘택홀 수가 감소되고, 콘택홀 수가 감소된 만큼 스토리지 커패시터(Cst)의 면적을 증가시킬 수 있다.
도 7은 본 발명의 다른 일 실시예에 따른 표시장치(200)의 화소(P)에 대한 단면도이다. 이하, 중복 설명을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
본 발명의 다른 일 실시예에 따르면, 제1 액티브층(A1) 및 제2 액티브층(A2) 중 적어도 하나는, 제1 산화물 반도체층 및 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함한다.
도 7을 참조하면, 제1 액티브층(A1)은, 제1 산화물 반도체층(A1a) 및 제1 산화물 반도체층(A1a) 상의 제2 산화물 반도체층(A1b)을 포함한다. 제1 산화물 반도체층(A1a)은 제2 산화물 반도체층(A1b)을 지지하는 지지층 역할을 하고, 제2 산화물 반도체층(A1b)은 채널층 역할을 한다. 제1 액티브층(A1)의 채널은 주로 제2 산화물 반도체층(A1b)에 형성된다.
지지층 역할을 하는 제1 산화물 반도체층(A1a)은 우수한 막 안정성 및 기계적 특성을 갖는다. 막 안정성을 위해 제1 산화물 반도체층(A1a)은 갈륨(Ga)를 포함할 수 있다. 갈륨(Ga)은 산소와 안정적인 결합을 형성하며, 갈륨 산화물은 우수한 막 안정성을 갖는다.
제1 산화물 반도체층(A1a)은, 예를 들어, IGZO (InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
제2 산화물 반도체층(A1b)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, ITZO (InSnZnO)계 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 산화물 반도체층(A1b)이 만들어질 수도 있다.
또한, 제2 액티브층(A2)이 제1 산화물 반도체층(A2a) 및 제1 산화물 반도체층(A2a) 상의 제2 산화물 반도체층(A2b)을 포함할 있다. 제1 산화물 반도체층(A2a)은 제2 산화물 반도체층(A2b)을 지지하는 지지층 역할을 하고, 제2 산화물 반도체층(A2b)은 채널층 역할을 한다. 제2 액티브층(A2)의 채널은 주로 제2 산화물 반도체층(A2b)에 형성된다.
지지층 역할을 하는 제1 산화물 반도체층(A2a)은 우수한 막 안정성 및 기계적 특성을 갖는다. 막 안정성을 위해 제1 산화물 반도체층(A2a)은 갈륨(Ga)를 포함할 수 있다. 갈륨(Ga)은 산소와 안정적인 결합을 형성하며, 갈륨 산화물은 우수한 막 안정성을 갖는다.
제1 산화물 반도체층(A2a)은, 예를 들어, IGZO (InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
제2 산화물 반도체층(A2b)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, ITZO (InSnZnO)계 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 산화물 반도체층(A2b)이 만들어질 수도 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 표시장치(300)의 화소에 대한 회로도이다. 도 8은 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 8에 도시된 표시장치(300)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전압 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 8을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제2 박막 트랜지스터(TR2)(스위칭 트랜지스터), 제2 박막 트랜지스터(TR2)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제1 박막 트랜지스터(TR1)(구동 트랜지스터), 제1 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G2)과 표시 소자(710) 사이에 스토리지 커패시터(Cst)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제1 박막 트랜지스터(TR1)와 발광 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)과 연결된 제2 노드(n2)는 제2 박막 트랜지스터(TR2)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(Cst)가 형성된다.
제2 박막 트랜지스터(TR2)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)과 제1 소스 전극(S1) 사이에 형성된 스토리지 캐패시터(Cst)에 충전된다.
제1 박막 트랜지스터(TR1)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제1 박막 트랜지스터(TR1)를 통하여 발광 소자(710)로 공급되어, 발광 소자(710)에서 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이하, 도 9a 내지 9i 및 도 10a 내지 10d를 참조하여, 본 발명의 일 실시예에 따른 표시장치(100)의 제조 공정을 설명한다.
도 9a 내지 9i는 본 발명의 일 실시예에 따른 표시장치(100)의 제조 공정에 대한 단면도이고, 도 10a 내지 10d는 본 발명의 일 실시예에 따른 표시장치(100)의 제조 공정에 대한 평면도이다.
도 9a를 참조하면, 먼저, 기판(110) 상에 제1 도전물질층(115), 제1 절연물질층(120) 및 제1 액티브 물질층(130)이 순차적으로 적층된다. 여기서, 제1 도전물질층(115)은 제1 도전 물질로 이루어지고, 제1 절연물질층(120)은 제1 절연 물질로 이루어지고, 제1 액티브 물질층(130)은 제1 액티브 물질로 이루어진다.
본 발명의 일 실시예에 따르면, 제1 액티브 물질은 산화물 반도체 물질이며, 제1 액티브 물질층(130)은 산화물 반도체층이다. 제1 액티브 물질층(130)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, GO(GaO)계 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
또한, 도 9a를 참조하면, 제1 액티브 물질층(130) 상에 포토레지스트층(310)이 형성된다. 포토레지스트 층(310)은 네가티브 포토레지스트(PR) 물질 또는 포지티브 포토레지스트(PR) 물질로 이루어질 수 있다. 본 발명의 일 실시예에서, 포토레지스트 층(310)은 포지티브 포토레지스트(PR) 물질로 이루어질 수 있다.
포토레지스트 층(310) 상에 패턴 마스크(610)가 배치되고, 패턴 마스크(610)를 통하여 광(L)이 조사되어 포토레지스트 층(310)에 대한 노광이 이루어진다.
패턴 마스크(610)로 하프톤 마스크가 사용될 수 있다. 도 9a를 참조하면, 패턴 마스크(610)는 투광부(611), 반투광부(612) 및 차광부(613)를 포함하는 하프톤 마스크이다.
패턴 마스크(610)를 이용하는 노광에 의하여 포토레지스트 층(310)이 선택적으로 노광된다. 패턴 마스크(610)의 차광부(613)는 제1 액티브층(A1)이 형성될 영역에 대응된다. 패턴 마스크(610)의 반투광부(612)는 제1 게이트 전극(G1), 데이터 라인(DL) 및 구동 전압 라인(PL)이 형성될 영역에 대응된다. 패턴 마스크(610)의 투광부(611)는 제1 도전물질층(115), 제1 절연물질층(120) 및 제1 액티브 물질층(130)이 모두 제거될 영역에 대응된다.
도 9b를 참조하면, 선택적으로 노광된 포토레지스트 층(310)이 현상되어, 포토레지스트 패턴(310a, 310b, 310c)이 형성된다.
도 9c를 참조하면, 선택적 식각에 의해 제1 도전 물질로 이루어진 제1 게이트 전극(G1), 제1 절연물질로 이루어진 제1 게이트 절연막(121) 및 제1 액티브 물질로 이루어진 제1 액티브층(A1)이 형성된다.
구체적으로, 포토레지스트 패턴(310a, 310b, 310c)을 마스크로 이용하는 식각에 의해, 제1 액티브 물질층(130)이 패터닝되어 제1 액티브층(A1)이 되고, 제1 절연물질층(120)이 패터닝되어 제1 게이트 절연막(121)이 형성되고, 제1 도전물질층(115)이 패터닝되어 제1 게이트 전극(G1)이 형성된다. 또한, 제1 도전물질층(115)이 패터닝되어 데이터 라인(DL) 및 구동 전압 라인(PL)이 형성된다.
도 9c는 평면상으로 도 10a에 대응된다.
이상과 같이, 제1 게이트 전극(G1) 및 제1 액티브층(A1) 형성을 위하여 제1 마스크 공정(MASK1)이 실시된다.
도 9d를 참조하면, 제1 액티브층(A1) 상에 제1 층간 절연막(171)이 형성된다. 제1 층간 절연막(171)과 제1 게이트 절연막(121)에 콘택홀들이 형성된다. 구체적으로, 제1 층간 절연막(171)과 제1 게이트 절연막(121)에 제1 콘택홀(CH1)이 형성되어 데이터 라인(DL)의 일부가 노출되고, 제1 층간 절연막(171)과 제1 게이트 절연막(121)에 제2 콘택홀(CH2)이 형성되어 제1 게이트 전극(G1)의 일부가 노출되고, 제1 층간 절연막(171)에 제3 콘택홀(CH3) 및 제4 콘택홀(CH4)이 형성되어 제1 액티브층(A1)이 부분적으로 노출된다.
이와 같이, 제1 층간 절연막(171)과 제1 게이트 절연막(121)에 콘택홀들을 형성하기 위하여 제2 마스크 공정(MASK2)이 실시된다.
또한, 콘택홀들(CH1, CH2, Ch3, CH4)를 형성하는 과정에서 제1 액티브층(A1) 상에 에치 스토퍼(ES)가 형성된다. 에치 스토퍼(ES)는 제3 콘택홀(CH3) 및 제4 콘택홀(CH4) 사이에 형성되며, 제1 액티브층(A1)의 채널 영역을 보호한다.
도 9e를 참조하면, 제1 층간 절연막(171) 상에 제2 액티브 물질층(151, 152, 153)이 형성된다. 제2 액티브 물질층(151, 152, 153)은 복수개의 패턴을 포함한다.
제2 액티브 물질층(151, 152, 153) 형성을 위하여 제3 마스크 공정(MASK3)이 실시된다.
도 9e는 평명상으로 도 10b에 대응된다.
제2 액티브 물질로 산화물 반도체 물질이 사용될 수 있다. 본 발명의 일 실시예에 따르면, 제2 액티브 물질층(151, 152, 153)은 산화물 반도체층이다.
제2 액티브 물질층(151, 152, 153)은 제1 액티브 물질층(130 동일한 산화물 반도체 물질로 만들어질 수도 있고, 제1 액티브 물질층(130)과 다른 산화물 반도체 물질로 만들어질 수도 있다.
예를 들어, 제2 액티브 물질층(151, 152, 153)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO (GaZnO)계, GO(GaO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
도 9f를 참조하면, 제2 액티브 물질층(151, 152, 153) 상의 적어도 일부에 제2 게이트 절연막(122) 및 제2 게이트 전극(G2)이 형성된다.
도 9f는 평면상으로 도 10c에 대응된다.
제2 게이트 절연막(122) 및 제2 게이트 전극(G2) 형성을 위하여 제4 마스크 공정(MASK4)이 실시된다.
제2 게이트 절연막(122) 및 제2 게이트 전극(G2) 형성 후, 제2 게이트 전극(G2)과 중첩하지 않는 영역의 상기 제2 액티브 물질층(151, 152, 153)이 도체화된다. 그 결과, 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 형성된다.
도체화를 위하여 플라즈마 처리 또는 수소 처리가 이루어질 수 있다.
제2 액티브층(A2) 형성을 위한 제2 액티브 물질은 산화물 반도체 물질이기 때문에 플라즈마 처리 또는 수소 처리에 의하여 도체화될 수 있다.
제2 액티브 물질층(151, 152, 153) 중 도체화된 부분을 도체화부라고도 한다. 제2 액티브 물질층(151, 152, 153)의 도체화에 의하여 복수의 도체화부가 형성될 수 있다.
도체화 과정에서 제2 게이트 전극(G2)이 마스크로 작용한다. 따라서, 제2 액티브 물질층 중 제2 게이트 전극(G2)과 중첩하는 영역은 도체화되지 않는다. 제2 액티브 물질층 중 제2 게이트 전극(G2)과 중첩하여 도체화되지 않은 부분은 제2 액티브층(A2)이 된다. 그 결과, 제2 게이트 전극(G2), 제2 액티브층(A2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 포함하는 제2 박막 트랜지스터(TR2)이 형성된다. 제2 소스 전극(S2)은 제1 게이트 절연막(121)에 형성된 제1 콘택홀(CH1)을 통하여 데이터 라인(DL)과 연결되고, 제2 드레인 전극(D2)은 제1 게이트 절연막(121)에 형성된 제2 콘택홀(CH2)을 통하여 제1 게이트 전극(G1)과 연결된다.
도체화 단계에 의해, 서로 이격되어 제1 액티브층(A1)과 각각 연결된 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 형성된다.
도 9f를 참조하면, 도체화부들 중 제1 액티브층(A1)과 연결된 영역은 각각 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 된다. 예를 들어, 도체화부들 중 제1 액티브층(A1)과 연결된 부분은 제1 소스 전극(S1)이 되고, 제1 소스 전극(S1)과 이격되어 제1 액티브층(A1)과 연결된 부분은 드레인 전극(D1)이 된다. 구체적으로, 제1 드레인 전극(D1)은 제1 층간 절연막(171)에 형성된 제3 콘택홀(CH3)을 통하여 제1 액티브층(A1)과 연결된다. 제1 소스 전극(S1)은 제1 층간 절연막(171)에 형성된 제4 콘택홀(CH4)을 통하여 제1 액티브층(A1)과 연결된다. 또한, 도 5를 참조하면, 제3 콘택홀(CH3) 및 제4 콘택홀(CH4) 사이에 에치 스토퍼(ES)가 형성된다. 그 결과, 제1 게이트 전극(G1), 제1 액티브층(A1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 포함하는 제1 박막 트랜지스터(TR1)가 형성된다.
또한, 도 9f를 참조하면, 서로 중첩하는 제1 소스 전극(S1)의 일부 및 제1 게이트 전극(G1)의 일부는 제1 커패시터(C1)를 형성한다. 구체적으로, 제1 커패시터(C1)는 제1 소스 전극(S1)과 일체로 형성된 제1 커패시터 전극(CE1) 및 제1 게이트 전극(G1)과 일체로 형성된 제2 커패시터 전극(CE2)에 의하여 형성된다.
스토리지 커패시터(Cst)는 제1 커패시터(C1)를 포함한다.
도 9g를 참조하면, 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 제1 커패시터(C1) 상에 제2 층간 절연막(172)이 형성된다. 제2 층간 절연막(172)은 유기 또는 무기 절연 물질로 이루어질 수 있다. 제2 층간 절연막(172)에 제5 콘택홀(CH5)이 형성되어, 제2 드레인 전극(D2)의 일부가 노출된다.
제2 층간 절연막(172)에 제5 콘택홀(CH5)을 형성하기 위하여 제5 마스크 공정(MASK5)이 실시된다.
도 9h를 참조하면, 제2 층간 절연막(172) 상에 게이트 라인(GL), 발광 제어 라인(EL), 구동 전압 연결 라인(PLB) 및 제3 커패시터 전극(CE3)이 형성된다. 게이트 라인(GL), 발광 제어 라인(EL), 구동 전압 연결 라인(PLB) 및 제3 커패시터 전극(CE3)을 상부 배선이라고도 한다.
도 9h는 평면상으로 도 10d에 대응된다.
게이트 라인(GL), 발광 제어 라인(EL), 구동 전압 연결 라인(PLB) 및 제3 커패시터 전극(CE3)과 같은 상부 배선을 형성하기 위하여, 제6 마스크 공정(MASK6)이 실시된다. 그 결과, 구동 회로부(PDC)가 형성된다.
이와 같이, 본 발명의 일 실시예에 따르면, 여섯 번의 마스크 공정(MASK6)에 의하여 구동 회로부(PDC)가 형성된다.
도 9h를 참조하면, 제1 소스 전극(S1) 상에 제2 층간 절연막(172)이 형성되고, 제2 층간 절연막(172) 상에 제1 소스 전극(S1)과 적어도 일부 중첩하는 제3 커패시터 전극(CE3)이 형성된다. 제3 커패시터 전극(CE3)은 제2 층간 절연막(172)에 형성된 제5 콘택홀(CH5)을 통하여 제2 드레인 전극(D2)에 연결된다. 그에 따라, 제3 커패시터 전극(CE3)은 제2 드레인 전극(D2)을 통하여 제2 커패시터 전극(CE2)과 연결될 수 있다.
제3 커패시터 전극(CE3)은 제1 커패시터 전극(CE1)과 함께 제2 커패시커(C2)를 구성한다. 제1 커패시터(C1)와 제2 커패시터(C2)는 스토리지 커패시터(Cst)를 구성한다.
다음 도 9i를 참조하면, 게이트 라인(GL), 발광 제어 라인(EL), 구동 전압 연결 라인(PLB) 및 제3 커패시터 전극(CE3) 평탄화층(173)이 배치되고, 평탄화층(173) 상에 표시 소자(710)의 제1 전극(711)이 배치되고, 제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치되어 표시장치(100)가 완성된다. 제1 전극(711)은 평탄화층(173) 및 제2 층간 절연막(172)에 형성된 제6 콘택홀(CH6)을 통하여, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 연결된다.
도 11은 본 발명의 일 실시예에 따른 표시장치와 관련 기술에 따른 표시장치의 제조 과정에 대한 비교도이다.
구체적으로, 도 11은 화소 구동부(PDC)를 형성하기까지의 마스크 공정수를 비교한다.
본 발명의 일 실시예에 따르면, 화소 구동부(PDC)를 형성하기 위해 6회의 마스크 공정이 필요하다.
구체적으로, 본 발명의 일 실시예에 따르면, 제1 게이트 전극(G1) 및 제1 액티브층(A1)을 형성하기 위하여 제1 마스크 공정(MASK1)이 실시되고, 제1 층간 절연막(171)에 콘택홀을 형성하기 위하여 제2 마스크 공정(MASK2)이 실시되고, 제2 액티브 물질층을 형성하기 위하여 제3 마스크 공정(MASK3)이 실시되고, 제2 게이트 전극(G2)을 형성하기 위하여 제4 마스크 공정(MASK4)이 실시된다. 제4 마스크 공정(MASK4)에서 제2 액티브 물질층에 대한 도체화가 진행된다. 또한, 제2 층간 절연막(172)에 콘택홀을 형성하기 위하여 제5 마스크 공정(MASK5)이 실시되고, 게이트 라인(GL), 발광 제어 라인(EL), 구동 전압 연결 라인(PLB) 및 제3 커패시터 전극(CE3)과 같은 상부 배선을 형성하기 위하여 제6 마스크 공정(MASK6)이 실시된다.
반면, 도 6a 및 도 6b에 도시된 관련기술에 따른 표시장치의 화소 구동부(PDC)를 형성하기 위해 7회의 마스크 공정이 필요하다.
구체적으로, 관련기술에 따르면, 하부 금속 패턴(116)을 형성하기 위하여 제1 마스크 공정(MASK1)이 실시되고, 버퍼층(125)에 콘택홀을 형성하기 위하여 제2 마스크 공정(MASK2)이 실시되고, 액티브 물질층(ACT1, ACT2)을 형성하기 위하여 제3 마스크 공정(MASK3)이 실시되고, 게이트 전극(TG1, TG2)을 형성하기 위하여 제4 마스크 공정(MASK4)이 실시된다. 제4 마스크 공정(MASK4)에서 액티브 물질층(ACT1, ACT2)에 대한 도체화가 진행된다. 또한, 상부 커패시터 전극(CE3)을 형성하기 위하여 제5 마스크 공정(MASK5)이 실시되고, 제2 층간 절연막(172)에 콘택홀을 형성하기 위하여 제6 마스크 공정(MASK6)이 실시되고, 게이트 라인(GL), 발광 제어 라인(EL), 구동 전압 연결 라인(PLB) 및 제3 커패시터 전극(CE3)과 같은 상부 배선을 형성하기 위하여 제7 마스크 공정(MASK7)이 실시된다.
이와 같이, 본 발명의 일 실시예에 따른 화소 구동부(PDC) 형성을 위한 마스크 공정의 횟수는, 비슷한 구조를 갖는 관련기술에 따른 화소 구동부 형성을 위한 마스크 공정 횟수 보다 적다. 그 결과, 본 발명에 따르면, 공정이 단순화되어, 공정 비용 및 공정 시간이 절감될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판 115: 제1 도전물질층
120: 제1 절연물질층 121: 제1 게이트 절연막
122: 제2 게이트 절연막 130: 제1 액티브 물질층
151, 152, 153: 제2 액티브 물질층
171: 제1 층간 절연막 172: 제2 층간 절연막

Claims (21)

  1. 기판;
    상기 기판 상의 화소 구동부; 및
    상기 화소 구동부와 연결된 표시 소자;를 포함하며,
    상기 화소 구동부는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는,
    상기 기판 상의 제1 게이트 전극;
    상기 제1 게이트 전극과 이격되어, 상기 제1 게이트 전극과 적어도 일부 중첩하는 제1 액티브층;
    상기 제1 액티브층과 연결된 제1 소스 전극; 및
    상기 제1 소스 전극과 이격되어 상기 제1 액티브층과 연결된 제1 드레인 전극;을 포함하고,
    상기 제2 박막 트랜지스터는,
    상기 기판 상의 제2 액티브층; 및
    상기 제2 액티브층과 이격되어, 상기 제2 액티브층과 적어도 일부 중첩하는 제2 게이트 전극;을 포함하고,
    상기 제1 게이트 전극은 상기 기판과 상기 제1 액티브층 사이에 배치되고,
    상기 제2 액티브층은 상기 기판과 상기 제2 게이트 전극 사이에 배치되고,
    상기 제2 액티브층을 기준으로, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 반대 층에 배치된, 표시장치.
  2. 제1항에 있어서,
    상기 제2 액티브층은 상기 제1 소스 전극 및 상기 제1 드레인 전극과 동일 층에 배치된, 표시장치.
  3. 제1항에 있어서,
    상기 제1 액티브층 상의 제1 층간 절연막을 더 포함하며,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 층간 절연막 상에 배치되며, 콘택홀을 통해 각각 상기 제1 액티브층과 연결된, 표시장치.
  4. 제3항에 있어서,
    상기 제1 액티브층 상의 에치 스토퍼를 더 포함하는, 표시장치.
  5. 제4항에 있어서,
    상기 에치 스토퍼는 상기 제1 층간 절연막과 동일층에 배치된, 표시장치.
  6. 제4항에 있어서,
    상기 에치 스토퍼는 상기 제1 층간 절연막과 동일한 물질로 이루어진, 표시장치.
  7. 제3항에 있어서,
    상기 제2 액티브층은 상기 제1 층간 절연막 상에 배치된, 표시장치.
  8. 제1항에 있어서,
    상기 제2 액티브층은 산화물 반도체 물질로 이루어지고,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제2 액티브층과 동일한 산화물 반도체 물질로 이루어진, 표시장치.
  9. 제1항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 표시장치.
  10. 제1항에 있어서,
    데이터 라인 및 구동 전압 라인을 더 포함하며,
    상기 데이터 라인 및 구동 전압 라인은 상기 제1 게이트 전극과 동일층에 배치된, 표시 장치.
  11. 제3항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 상의 제2 층간 절연막; 및
    상기 제2 층간 절연막 상의 평탄화층;을 더 포함하며,
    상기 표시소자는 상기 평탄화층 상에 배치된, 표시장치.
  12. 제11항에 있어서,
    상기 표시소자는 상기 평탄화층 상의 제1 전극을 포함하며,
    상기 제1 전극은 상기 제2 층간 절연막 및 상기 평탄화층에 형성된 콘택홀을 통하여 제1 소스 전극 및 상기 제1 드레인 전극 중 어느 하나와 연결된, 표시장치.
  13. 제12항에 있어서,
    상기 제1 박막 트랜지스터와 연결된 스토리지 커패시터를 포함하며,
    상기 스토리지 커패시터는,
    상기 제1 소스 전극과 일체로 형성된 제1 커패시터 전극; 및
    상기 제1 게이트 전극과 일체로 형성된 제2 커패시터 전극;
    을 포함하는, 표시장치.
  14. 제13항에 있어서,
    상기 스토리지 커패시터는, 상기 제1 커패시터 전극과 이격되어 상기 제2 층간 절연막 상에 배치된 제3 커패시터 전극을 더 포함하는, 표시장치.
  15. 제1항에 있어서,
    상기 제1 박막 트랜지스터는 상기 표시 소자를 구동하는 구동 트랜지스터인, 표시장치.
  16. 기판 상에 제1 도전물질층, 제1 절연물질층 및 제1 액티브 물질층을 순차적으로 적층하는 단계;
    선택적 식각에 의해 제1 도전 물질로 이루어진 제1 게이트 전극, 제1 절연물질로 이루어진 제1 게이트 절연막 및 제1 액티브 물질로 이루어진 제1 액티브층을 형성하는 단계;
    상기 제1 액티브층 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 복수개의 패턴을 포함하는 제2 액티브 물질층을 형성하는 단계; 및
    상기 제2 액티브 물질층 상의 적어도 일부에 제2 게이트 절연막 및 제2 게이트 전극을 형성하고, 상기 제2 게이트 전극과 중첩하지 않는 영역의 상기 제2 액티브 물질층을 도체화하는 단계;를 포함하는, 표시장치의 제조방법.
  17. 제16항에 있어서,
    상기 도체화하는 단계에서, 서로 이격되어 상기 제1 액티브층과 각각 연결된 제1 소스 전극 및 제1 드레인 전극이 형성되는, 표시장치의 제조방법.
  18. 제17항에 있어서,
    상기 제1 소스 전극과 상기 제2 소스 전극 사이에 에치 스토퍼가 형성되는, 표시장치의 제조방법.
  19. 제18항에 있어서,
    상기 에치 스토퍼는 상기 제1 층간 절연막과 동일한 물질에 의해 형성되는, 표시장치.
  20. 제17항에 있어서,
    서로 중첩하는 상기 제1 소스 전극의 일부 및 상기 제1 게이트 전극의 일부는 스토리지 커패시터를 형성하는, 표시장치의 제조방법.
  21. 제20항에 있어서,
    상기 제1 소스 전극 상에 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 층간 절연막 상에, 상기 제1 소스 전극과 적어도 일부 중첩하는 제3 커패시터 전극을 형성하는 단계;를 더 포함하는, 표시장치의 제조방법.
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