KR102468510B1 - 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 137
- 239000000758 substrate Substances 0.000 title claims abstract description 96
- 238000000034 method Methods 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 207
- 230000000903 blocking effect Effects 0.000 claims abstract description 83
- 239000004020 conductor Substances 0.000 claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims description 55
- 239000000463 material Substances 0.000 claims description 20
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 284
- 239000010408 film Substances 0.000 description 23
- 230000008569 process Effects 0.000 description 22
- 239000011229 interlayer Substances 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 229920003023 plastic Polymers 0.000 description 8
- 229910010272 inorganic material Inorganic materials 0.000 description 7
- 239000011147 inorganic material Substances 0.000 description 7
- 239000011368 organic material Substances 0.000 description 7
- 239000004033 plastic Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 239000011651 chromium Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910005555 GaZnO Inorganic materials 0.000 description 3
- 229910052779 Neodymium Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 3
- 230000000704 physical effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229920001621 AMOLED Polymers 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910001182 Mo alloy Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000009975 flexible effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/3262—
-
- H01L27/3265—
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
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- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
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- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
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- Computer Hardware Design (AREA)
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- Electroluminescent Light Sources (AREA)
Abstract
본 발명의 일 실시예는, 기판, 상기 기판 상의 광차단층, 상기 광차단층 상의 버퍼층, 상기 버퍼층 상의 반도체층 및 상기 반도체층과 이격되어, 상기 반도체층과 적어도 일부 충첩하는 게이트 전극을 포함하며, 상기 반도체층은 채널부 및 도체화부를 포함하고, 상기 도체화부 중 일부는 소스 영역이고, 다른 일부는 드레인 영역이고, 상기 광차단층은 상기 반도체층의 상기 채널부와 중첩하고, 상기 도체화부와 중첩하지 않는, 박막 트랜지스터 기판을 제공한다.
Description
본 발명은 박막 트랜지스터 기판, 그 제조방법 및 이러한 박막 트랜지스터 기판을 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광 소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화 공정이 수행되기 때문에, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있고, 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성이 용이하게 얻어질 수 있다는 장점을 가지고 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다.
산화물 반도체를 박막 트랜지스터에 적용하기 위해, 산화물 반도체로 이루어진 산화물 반도체층의 일부를 도체화시킬 필요가 있다. 도체화는 플라즈마 처리, 자외선 처리 등 다양한 방법으로 이루어진다. 산화물 반도체 박막 트랜지스터의 제조 공정 비용을 저감하기 위해서는, 도체화 공정이 단순화되는 것이 필요하다.
본 발명의 일 실시예는, 광차단층을 마스크로 사용하는 광 조사에 의하여 도체화된 도체화부를 갖는 산화물 반도체층을 포함하는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 다른 일 실시예는, 광차단층을 마스크로 사용하는 광 조사에 의하여 산화물 반도체층의 일부를 도체화하는 박막 트랜지스터 기판의 제조방법을 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 광차단층을 마스크로 사용하는 광 조사에 의하여 도체화된 도체화부를 갖는 산화물 반도체층을 포함하는 박막 트랜지스터를 구비하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판, 상기 기판 상의 광차단층, 상기 광차단층 상의 버퍼층, 상기 버퍼층 상의 반도체층 및 상기 반도체층과 이격되어 상기 반도체층과 적어도 일부 충첩하는 게이트 전극을 포함하며, 상기 반도체층은 채널부 및 도체화부를 포함하고, 상기 도체화부 중 일부는 소스 영역이고, 다른 일부는 드레인 영역이고, 상기 광차단층은 상기 반도체층의 상기 채널부와 중첩하고, 상기 도체화부와 중첩하지 않는, 박막 트랜지스터 기판을 제공한다.
상기 반도체층은 산화물 반도체 물질 포함한다.
상기 게이트 전극은 상기 반도체층의 상기 채널부와 중첩하고, 상기 도체화부 중 적어도 일부와도 중첩한다.
상기 게이트 전극은 상기 반도체층의 상기 도체화부와 중첩하여 커패시터를 형성한다.
상기 반도체층은, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함한다.
본 발명의 다른 일 실시에는, 기판, 상기 기판 상의 광차단층, 상기 광차단층 상의 버퍼층, 상기 버퍼층 상에 배치되며 적어도 하나의 박막 트랜지스터를 포함하는 화소 구동부 및 상기 화소 구동부와 연결된 발광소자를 포함하며, 상기 박막 트랜지스터는 버퍼층 상의 반도체층 및 상기 반도체층과 이격되어 상기 반도체층과 적어도 일부 충첩하는 게이트 전극을 포함하며, 상기 반도체층은 채널부 및 도체화부를 포함하고, 도체화부 중 일부는 소스 영역이고, 다른 일부는 드레인 영역이고, 상기 광차단층은 상기 반도체층의 상기 채널부와 중첩하고, 상기 도체화부와 중첩하지 않는, 표시장치를 제공한다.
상기 반도체층은 산화물 반도체 물질 포함한다.
상기 게이트 전극은 상기 반도체층의 상기 채널부와 중첩하고, 상기 도체화부 중 적어도 일부와도 중첩한다.
서로 중첩된 상기 도체화부와 상기 게이트 전극은 캐패시터를 형성한다.
상기 반도체층은, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함한다.
상기 발광소자는 유기발광 다이오드이다.
본 발명의 또 다른 일 실시예는, 기판 상에 광차단층을 형성하는 단계, 상기 광차단층 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 상기 광차단층과 중첩하는 영역 및 중첩하지 않는 영역을 갖는 반도체층을 형성하는 단계, 상기 반도체층과 이격되어 적어도 일부가 상기 반도체층과 충첩하는 게이트 전극을 형성하는 단계 및 상기 광차단층 쪽의 상기 기판에 대하여 광을 조사하여 상기 반도체층 중 상기 광차단층과 중첩하지 않는 영역을 도체화하는 단계를 포함하는, 박막 트랜지스터 기판의 제조방법을 제공한다.
상기 반도체층은 산화물 반도체 물질을 포함한다.
상기 광 조사는 상기 게이트 전극을 형성하는 단계 전 또는 후에 이루어질 수 있다.
상기 광은 자외선이다.
상기 게이트 전극은, 상기 반도체층 중, 상기 광차단층과 중첩하는 영역과 중첩하고, 상기 광차단층과 중첩하지 않는 영역의 적어도 일부와도 중첩한다.
본 발명의 일 실시예에 따르면, 광차단층을 마스크로 사용하는 광 조사에 의하여 반도체층의 일부가 용이하게 도체화될 수 있기 때문에, 반도체층의 도체화 공정이 단순해지고 도체화 비용이 감소된다.
게이트 전극이 반도체층의 도체화를 위한 마스크로 사용되는 종래의 셀프 얼라인(Self-Align) 구조에 있어서, 게이트 전극과 연결된 캐패시터 전극을 형성하고자 하는 경우, 게이트 전극을 형성한 후 별도의 캐패시터용 전극을 형성하고, 별도의 브리지를 이용하여 게이트 전극과 캐패시터용 전극을 연결하였다. 반면, 본 발명의 일 실시예에 따르면, 차광층이 도체화를 위한 마스크로 사용되기 때문에, 박막 트랜지스터의 게이트 전극이 마스크로 사용되지 않아도 되며, 게이트 전극의 면적이 확장되어 게이트 전극의 일부가 직접 캐패시터의 한 전극이 될 수 있다. 따라서, 본 발명의 일 실시예 따르는 경우, 캐패시터 형성 공정이 단순해지고, 캐패시터 형성 비용이 저감될 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5는 비교예에 따른 박막 트랜지스터 기판의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 7은 도 6의 어느 한 화소에 대한 회로도이다.
도 8은 도 7의 화소에 대한 평면도이다.
도 9는 도 8의 I-I'를 따라 자른 단면도이다.
도 10은 도 8의 II-II'를 따라 자른 단면도이다.
도 11은 도 8의 III-III'를 따라 자른 단면도이다.
도 12a는 비교예에 따른 표시장치의 화소에 대한 평면도이다.
도 12b는 도 12a의 IV-IV'를 따라 자른 단면도이다.
도 13a 및 13g는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정도이다.
도 14a 및 14b는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5는 비교예에 따른 박막 트랜지스터 기판의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 7은 도 6의 어느 한 화소에 대한 회로도이다.
도 8은 도 7의 화소에 대한 평면도이다.
도 9는 도 8의 I-I'를 따라 자른 단면도이다.
도 10은 도 8의 II-II'를 따라 자른 단면도이다.
도 11은 도 8의 III-III'를 따라 자른 단면도이다.
도 12a는 비교예에 따른 표시장치의 화소에 대한 평면도이다.
도 12b는 도 12a의 IV-IV'를 따라 자른 단면도이다.
도 13a 및 13g는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정도이다.
도 14a 및 14b는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 구체적으로, 어느 한 실시예의 소스 전극은 드레인 전극으로 사용될 수 있고, 드레인 전극은 소스 전극으로 사용될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 실시예들에 있어서, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하였지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터, 그 제조방법 및 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은, 기판(110), 기판(110) 상의 광차단층(LS), 광차단층(LS) 상의 버퍼층 (120), 버퍼층(120) 상의 반도체층(130) 및 반도체층(130)과 이격되어 반도체층(130)과 적어도 일부 충첩하는 게이트 전극(160)을 포함한다. 반도체층(130)은 채널부(131) 및 도체화부(132, 233))를 포함하고, 도체화부(132, 133) 중 일부는 소스 영역(132)이고, 다른 일부는 드레인 영역(133)이다. 광차단층(LS)은 반도체층(130)의 채널부(131)와 중첩하고, 도체화부(132, 133)와 중첩하지 않는다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 구성 요소들을 보다 상세히 설명한다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 광차단층(LS)이 배치된다. 본 발명의 일 실시에에 따르면, 광차단층(LS)은 반도체층(130)의 채널부(131)와 중첩한다. 광차단층(LS)은 박막 트랜지스터 기판(100)으로 입사되는 광을 차단하여 반도체층(130)을 보호하며, 특히 채널부(131)를 보호한다.
또한, 광차단층(LS)은, 박막 트랜지스터 기판(100)의 제조 과정 중 광조사에 의한 반도체층(130)에 대한 도체화 과정에서, 마스크로 작용하여, 반도체층(130) 중 광차단층(LS)과 중첩하는 영역이 도체화 되는 것을 방지한다. 그 결과, 반도체층(130) 중 광차단층(LS)과 중첩하는 영역은 도체화되지 않아, 채널부(131)가 된다. 따라서, 본 발명의 일 실시에에 따르면, 광차단층(LS)은 반도체층(130)의 도체화부(132, 133)와 중첩하지 않는다.
광을 차단할 수 있는 재료라면 제한없이 광차단층(LS)의 재료로 사용될 수 있다. 예를 들어, 광차단층(LS)은 금속으로 만들어질 수 있다.
도 1을 참조하면, 기판(110) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 포함한다. 버퍼층(120)은 반도체층(130)을 보호한다. 또한, 버퍼층(120)은 광차단층(LS)이 배치된 기판(110)의 상부를 평탄화하는 역할을 한다. 버퍼층(120)을 보호층 또는 절연층이라고도 한다.
반도체층(130)은 버퍼층(120)상에 배치된다. 본 발명의 일 실시예에 따르면, 반도체층(130)은 산화물 반도체 물질을 포함한다. 예를 들어, 반도체층(130)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 반도체층(130)은 당업계에 알려진 다른 산화물 반도체 물질을 포함할 수 있다.
도 1을 참조하면, 반도체층(130)은 광차단층(LS)과 중첩하는 채널부(131) 및 광차단층(LS)과 중첩하지 않는 도체화부(132, 133)를 포함한다. 반도체층(130)은, 채널부(131)를 사이에 두고 이격된, 적어도 두 개의 도체화부(132, 133)를 갖는다.
도체화부(132, 133) 중 일부는 소스 영역(132)이 되고, 다른 일부는 드레인 영역(133)이 된다. 소스 영역(132)과 드레인 영역(133)은 채널부(131)를 사이에 두고 서로 이격되어 있다. 본 발명의 일 실시예에 따르면, 소스 영역(132)을 소스 전극이라고 하고, 드레인 영역(133)을 드레인 전극이라고 할 수도 있다.
반도체층(130) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 반도체층(130)을 보호한다. 게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(140)은 다른 절연성 물질을 포함할 수도 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
도 1을 참조하면, 게이트 절연막(140)이 반도체층(130)의 상부 전체를 포함하는 기판(110)상의 전면에 배치될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(140)은 반도체층(130)의 일부분 상에 배치될 수 있다. 예를 들어, 게이트 절연막(140)은 반도체층(130)의 채널부(131) 상에만 배치될 수도 있다.
게이트 전극(160)은 게이트 절연막(140) 상에 배치된다.
게이트 전극(160)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(160)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(160)은 반도체층(130)과 적어도 일부 중첩한다. 도 1을 참조하면, 게이트 전극(160)은 반도체층(130)의 채널부(131)와 중첩한다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 게이트 전극(160)은 반도체층(130)의 채널부(131)와 중첩할 뿐만 아니라, 반도체층(130)의 도체화부(132, 133) 중 적어도 일부와도 중첩할 수 있다(도 4 참조). 이 경우, 반도체층(130)의 채널부(131)와 중첩하는 게이트 전극(160)의 일부는 박막 트랜지스터(TR)를 온/오프 시키는 역할을 하며, 반도체층(130)의 도체화부(132, 133)와 중첩하는 게이트 전극(160)의 일부는 반도체층(130)의 도체화부(132, 133)와 함께 캐패시터(Capacitor)를 형성한다.
게이트 전극(160) 상에 층간 절연막(150)이 배치된다. 층간 절연막(150)은 절연물질로 이루어진다. 층간 절연막(150)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 소스 영역(132)과 연결된 소스 전극(170) 및 드레인 영역(133)과 연결된 드레인 전극(180)을 포함한다. 도 1을 참조하면, 소스 전극(170) 및 드레인 전극(180)은 층간 절연막(150) 상에 배치된다.
소스 전극(170)은 소스 영역(132)을 통해 반도체층(130)의 채널부(131)와 연결되고, 드레인 전극(180)은 드레인 영역(133)을 통하여 반도체층(130)의 채널부(131)와 연결된다. 도 1을 참조하면, 소스 전극(170)과 드레인 전극(180)은 층간 절연막(150)에 형성된 콘택홀을 통하여 반도체층(130)의 소스 영역(132) 및 드레인 영역(133)과 각각 연결됨으로써 채널부(131)와 각각 연결된다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 별도의 소스 전극(170) 및 드레인 전극(180) 없이, 소스 영역(132)이 소스 전극이 되고, 드레인 영역(133)이 드레인 전극이 될 수도 있다.
소스 전극(170) 및 드레인 전극(180)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(170) 및 드레인 전극(180)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
본 발명의 일 실시예에 있어서, 박막 트랜지스터 기판(100) 중 기판(110)을 제외한 부분을 박막 트랜지스터(TR)라고 할 수 있다. 따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은, 광차단층(LS), 반도체층(130), 게이트 전극(160), 소스 전극(170) 및 드레인 전극(130)을 갖는 적어도 하나의 박막 트랜지스터(TR)를 포함한다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판(200)의 단면도이다. 이하, 중복을 피하기 위해, 이미 설명된 구성요소에 대한 설명은 생략된다.
도 2의 박막 트랜지스터 기판(200)는, 도 1의 박막 트랜지스터 기판(100)과 비교하여, 반도체층(130)이 다층 구조를 갖는다. 구체적으로, 반도체층(130)은 기판(110) 상의 제1 반도체층(130a) 및 제1 반도체층(130a) 상의 제2 반도체층(130b)을 포함한다. 제1 반도체층(130a)과 제2 반도체층(130b)은 동일한 반도체 물질을 포함할 수도 서로 다른 반도체 물질을 포함할 수도 있다. 제1 반도체층(130a)과 제2 반도체층(130b)이 동일한 금속 물질을 포함하는 경우, 산소 농도가 서로 다를 수 있다.
제1 반도체층(130a)은 제2 반도체층(130b)을 지지한다. 따라서, 제1 반도체층(130a)을 "지지층"이라고도 한다. 채널부(131)는 제2 반도체층(130b)에 형성된다. 따라서, 제2 반도체층(130b)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 채널부(131)는 제1 반도체층(130a)에도 형성될 수 있다.
제1 반도체층(130a)과 제2 반도체층(130b)은 증착(deposition)에 의하여 형성될 수 있다. 제1 반도체층(130a)과 제2 반도체층(130b)은 연속 공정에 의하여 형성될 수 있다.
반도체층(130)이 제1 반도체층(130a)과 제2 반도체층(130b)으로 이루어진 구조를 바이 레이어(bi-layer) 구조 라고도 한다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(300)의 단면도이다.
도 3의 박막 트랜지스터 기판(300)는, 도 1의 박막 트랜지스터 기판(100)과 비교하여, 층간 절연막(150) 상에 배치되어 게이트 전극(160)과 연결된 연결 전극(185)을 더 포함한다. 연결 전극(185)은 박막 트랜지스터 기판(300)에 배치되는 다른 소자 또는 배선과 연결될 수 있다(도 8 및 도 10 참조). 도시 되지 않았지만, 연결 전극(185)은 기판(110) 상의 다른 소자와 연결되어, 게이트 전극(160)이 다른 소자와 연결될 수 있도록 한다. 또는, 연결 전극(185)은 박막 트랜지스터 기판(300)에 형성된 배선(미도시)과 연결되어, 게이트 전극(160)이 배선(미도시)과 연결되도록 한다.
또한, 도면에 도시되지 않았지만, 드레인 전극(180)은 반도체층(130)의 채널부(131)뿐만 아니라 광차단층(LS)과도 연결될 수 있다(도 9 및 도 11 참조). 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 광차단층(LS)은 소스 전극(170)과 연결될 수도 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(400)의 단면도이다.
도 4를 참조하면, 게이트 전극(160)이 반도체층(130)의 채널부(131)의 상부 및 도체화부(132, 133)의 상부에 걸쳐 연장되어 있다.
구체적으로, 게이트 전극(160)은 반도체층(130)의 채널부(131)와 중첩하고, 반도체층(130)의 도체화부(132, 133) 중 적어도 일부와도 중첩한다. 게이트 전극(160)은 반도체층(130)의 도체화부(132, 133)와 중첩하여 캐패시터(Cap)를 형성할 수 있다.
이 경우, 채널부(131)와 중첩하는 게이트 전극(160)의 일부는 박막 트랜지스터(TR)를 온/오프 시키는 역할을 하며, 도체화부(132, 133)와 중첩하는 게이트 전극(160)의 다른 일부는 반도체층(130)의 도체화부(132, 133)와 함께 캐패시턴스(Capacitance)를 형성할 수 있다.
도 4를 참조하면, 반도체층(130)의 도체화부(132, 133) 중 게이트 전극(160)과 중첩하는 드레인 영역(133)은 캐패시터(Cap)의 제1 전극(511)이 되고, 드레인 영역(133)과 중첩하는 게이트 전극(160)의 일부는 캐패시터(Cap)의 제2 전극(512)이 되어, 드레인 영역(133)과 게이트 전극(160)의 일부에 의하여 캐패시터(Cap)가 형성된다.
또한, 도 4에 도시된 박막 트랜지스터 기판(400)에 있어서, 반도체층(130)의 소스 영역(132)이 소스 전극이고, 드레인 영역(133)이 드레인 전극이다.
층간 절연막(150) 상에 연결 전극(185)이 배치된다.
연결 전극(185)은 게이트 전극(160)과 연결되어, 게이트 전극(160)에 게이트 신호 또는 전압을 인가한다.
연결 전극(185)의 상부에는 보호막(155)이 배치된다. 보호막(155)은 절연물질로 이루어지며, 박막 트랜지스터(TR)를 보호한다. 보호막(155)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있고, 유기물층과 무기물층의 적층체로 이루어질 수도 있다. 보호막(155)에 의하여 박막 트랜지스터(TR)의 상부가 평탄해진다. 따라서, 보호막(155)을 평탄화막 이라고도 한다.
도 5는 비교예에 따른 박막 트랜지스터 기판(501)의 단면도이다.
도 5에 도시된 박막 트랜지스터 기판(501)은, 게이트 전극(160)을 패터닝 한 후, 패터닝된 게이트 전극(160)을 마스크로 사용하여 반도체층(130)의 채널부(131) 이외의 영역을 도체화하는 셀프 얼라인(Self-Align) 구조를 갖는다. 셀프 얼라인(Self-Align) 구조에서는, 게이트 전극(160)이 반도체층(130)의 도체화하기 위한 마스크로 사용되기 때문에, 게이트 전극(160)이 채널부(131)에 대응되도록 패터닝되며, 반도체층(130) 중 게이트 전극(160)과 중첩하는 영역이 채널부(131)가 된다.
도 5에 도시된 셀프 얼라인(Self-Align) 구조에 있어서, 커패시터(Cap) 형성을 위해 별도의 캐패시터용 전극(513)이 형성된다. 또한, 별도의 캐패시터용 전극(513)은 별도의 브리지(165)를 통해 게이트 전극(160)과 연결된다.
구체적으로, 게이트 전극(160) 상에 중간 보호막(145)이 형성된 후, 반도체층(130)의 도체화부(132, 133)와 적어도 일부 중첩하는 별도의 캐패시터용 전극(513)이 중간 보호막(145) 상에 형성되고, 별도의 브리지(165)를 형성하여 게이트 전극(160)과 별도의 캐패시터용 전극(513)을 연결한다. 따라서, 비교예에 따르면 캐패시터(Cap) 형성을 위해 별도의 캐패시터용 전극(513)을 형성하는 공정과 별도의 브리지(165)를 형성 공정이 필요하다.
반면, 도 4에 도시된 본 발명의 또 다른 일 실시예에 따르면, 차광층(LS)이 도체화를 위한 마스크로 사용되기 때문에, 게이트 전극(160)이 채널부(131)를 위한 마스크로 사용되지 않는다. 따라서, 게이트 전극(160)의 면적을 확장하여 게이트 전극(160)의 일부가 도체화부(132, 133)의 적어도 일부와 중첩되도록 할 수 있다. 그 결과, 도체화부(132, 133)의 일부(드레인 영역, 133)가 캐패시터(Cap)의 한 전극(511)(제1 전극)이 되어 게이트 전극(160)의 일부가 캐패시터(Cap)의 다른 한 전극(512)(제2 전극)이 되어, 캐패시터(Cap)가 형성된다. 이와 같이, 본 발명의 또 다른 일 실시예에 따를 경우, 비교예와 비교하여 캐패시터(Cap) 형성 공정이 단순해진다. 그 결과, 캐패시터(Cap) 형성 비용이 저감될 수 있다.
이하, 이상에 설명된 박막 트랜지스터 기판들(100, 200, 300, 400)이 적용될 수 있는 표시장치를 설명한다.
도 6은 본 발명의 또 다른 일 실시예에 따른 표시장치(600)의 개략도이고, 도 7은 도 6의 어느 한 화소(601)에 대한 회로도이고, 도 8은 도 7의 화소(601)에 대한 평면도이고, 도 9는 도 8의 I-I'를 따라 자른 단면도이고, 도 10은 도 8의 II-II'를 따라 자른 단면도이고, 도 11은 도 8의 III-III'를 따라 자른 단면도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(600)는 기판(110), 기판(100) 상의 광차단층(LS1, LS2, LS3, LS4), 광차단층(LS1, LS2, LS3, LS4) 상의 버퍼층(120), 버퍼층(120) 상의 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 발광소자를 포함한다. 화소 구동부(PDC)는 적어도 하나의 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
본 발명의 또 다른 일 실시예에 따른 표시장치(600)는 발광 소자로 유기발광 다이오드(OLED)를 포함한다. 따라서, 본 발명의 또 다른 일 실시예에 따른 표시장치(600)는 유기발광 표시장치이며, 게이트 라인(GL)들, 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들에 의해 정의되는 복수의 화소(601)들을 갖는 유기발광 표시패널(610)을 포함한다.
구체적으로, 본 발명의 또 다른 일 실시예에 따른 표시장치(600)는, 영상이 출력되는 유기발광 표시패널(610), 유기발광 표시패널(610)에 구비된 게이트 라인(GL)들에 순차적으로 게이트 펄스(GP)를 공급하는 게이트 드라이버(620), 유기발광 표시패널(610)에 구비된 상기 데이터 라인(DL)들에 데이터 전압을 공급하는 데이터 드라이버(630) 및 게이트 드라이버(620)와 데이터 드라이버(630)를 제어하는 제어부(640)를 포함한다.
제어부(640)는 외부 시스템으로부터 공급되는 타이밍 신호, 예를 들어, 수직 동기신호, 수평 동기신호 및 클럭 등을 이용하여, 게이트 드라이버(620)를 제어하기 위한 게이트 제어신호(GCS)와, 데이터 드라이버(630)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 제어부(640)는 외부 시스템으로부터 입력되는 입력 영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(Data)를 데이터 드라이버(630)에 공급한다.
데이터 드라이버(630)는 제어부(640)로부터 입력된 영상데이터(Data)를 아날로그 데이터 전압으로 변환하여, 게이트 라인(GL)으로 게이트 펄스(GP)가 공급되는 1 수평기간마다 1 수평라인분의 데이터 전압(Vdata)들을 데이터 라인(DL)들로 전송한다.
게이트 드라이버(620)는 제어부(640)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 유기발광 표시패널(610)의 게이트 라인(GL)들로 게이트 펄스(GP)를 순차적으로 공급한다. 이에 따라, 게이트 펄스(GP)가 입력되는 각각의 화소(601)에 배치된 트랜지스터들이 턴온되어, 각 화소(601)로 영상이 출력될 수 있다. 게이트 드라이버(620)는, 유기발광 표시패널(610)과 독립적으로 형성되어 다양한 방식으로 유기발광 표시패널(610)과 전기적으로 연결된 구성을 가질 수도 있고, 유기발광 표시패널(610) 내에 실장된 게이트 인 패널(Gate In Panel: GIP) 방식의 구성을 가질 수도 있다.
데이터 드라이버(630) 또는 게이트 드라이버(620)들 중 적어도 어느 하나는 제어부(640)와 일체로 구성될 수도 있다.
유기발광 표시패널(610)은 게이트 펄스(GP)가 인가되는 게이트 라인(GL)들, 데이터 전압이 인가되는 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들에 의해 정의되는 화소(601)들을 포함한다. 화소(601)들 각각에는 적어도 하나의 박막 트랜지스터(TR1, TR2, TR3, TR4)가 구비된다. 본 발명의 또 다른 일 실시예에 따르면, 박막 트랜지스터(TR1, TR2, TR3, TR4)로 코플라나 형태의 산화물 박막 트랜지스터가 사용된다.
유기발광 표시패널(610)에 구비된 화소(601)들 각각은, 도 7에 도시된 바와 같이, 광을 출력하는 유기발광 다이오드(OLED) 및 유기발광 다이오드(OLED)를 구동하는 화소 구동부(PDC)를 포함한다. 화소(601)들 각각에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL[GLn, GLn -1], PLA, PLB, SL, SPL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 게이트 펄스(GP)가 공급되고, 전원공급라인(PLA)으로 제1 구동 전원(ELVDD)이 공급되고, 구동전원라인(PLB)으로 제2 구동 전원(EVSS)이 공급되고, 센싱 라인(SL)으로는 기준전압(Vref)이 공급되고, 센싱 펄스 라인(SPL)으로 센싱 펄스(SP)가 공급되며, 에미션라인(EL)으로 에미션 제어 신호(EM)가 공급된다. 도 7 및 도 8을 참조하면, n번째 화소(601)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(601)의 게이트 라인은 "GLn -1"이며, n-1번째 화소(601)의 게이트 라인인 "GLn -1"은 n번째 화소(601)의 센싱 펄스 라인(SPL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 도 7에 도시된 바와 같이, 게이트 라인(GLn) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터)를 통해 전송된 데이터 전압(Vdata)에 따라, 유기발광 다이오드(OLED)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 제3 박막 트랜지스터(TR3)(에미션 트랜지스터) 및 제2 박막 트랜지스터(TR2의 특성을 감지하기 위한 제4 박막 트랜지스터(TR4)(센싱 트랜지스터)를 포함한다.
본 발명의 또 다른 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)를 "스위칭 트랜지스터"라고 하고, 제2 박막 트랜지스터(TR2)를 "구동 트랜지스터", 제3 박막 트랜지스터(TR3)를 "에미션 트랜지스터", 4 박막 트랜지스터(TR4)를 "센싱 트랜지스터"라고도 한다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니다. 화소 구동부(PDC)는, 도 7에 도시된 구조 이외에 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 3개 이하의 박막 트랜지스터를 포함할 수도 있고, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 유기발광 다이오드(OLED)의 화소 전극 사이에 제1 캐패시터(C1)가 위치한다. 제1 캐패시터(C1)를 스토리지 캐패시터(Cst)라고도 한다.
제3 박막 트랜지스터(TR3)의 단자들 중 제1 구동전원(ELVDD)이 공급되는 단자와, 유기발광 다이오드(OLED)의 화소 전극(710) 사이에 제2 캐패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GLn)으로 공급되는 게이트 펄스(GP)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제4 박막 트랜지스터(TR4)는 제2 박막 트랜지스터(TR2)와 유기발광 다이오드(OLED) 사이의 제1노드(n1) 및 센싱 라인(SL)에 연결되어, 센싱 펄스(SP)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 캐패시터(C1)가 위치된다.
제3 박막 트랜지스터(TR3)는 에미젼 제어 신호(EM)에 따라, 제1 구동 전원(ELVDD)을 제2 박막 트랜지스터(TR2)로 전달하거나, 제1 구동 전원(ELVDD)을 차단한다. 제3 박막 트랜지스터(TR3)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 유기발광 다이오드(OLED)로부터 광이 출력된다.
도 7 내지 도 11를 참조하면, 화소 구동부(PDC)는 버퍼층(120) 상에 배치되며, 적어도 하나의 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
도 8 및 도 9를 참조하면, 박막 트랜지스터(TR1, TR2, TR3, TR4)는, 버퍼층(120) 상의 반도체층(130)(A1, A2, A3, A4) 및 반도체층(130)(A1, A2, A3, A4)과 이격되어 반도체층(130)(A1, A2, A3, A4)과 적어도 일부 충첩하는 게이트 전극(G1, G2, G3, G4)을 포함한다. 반도체층(130)(A1, A2, A3, A4)은 채널부(131) 및 도체화부(132, 133)를 포함하고, 도체화부(132, 133) 중 일부는 소스 영역(132)(S1, S2, S3, S4)이고, 다른 일부는 드레인 영역(133)(D1, D2, D3, D4)이다. 광차단층(LS1, LS2, LS3, LS4)은 반도체층(130)(A1, A2, A3, A4)의 채널부(131)와 중첩하고, 도체화부(132, 133)와 중첩하지 않는다.
도 7 및 도 8을 참조하면, n-1번째의 제1 광차단층(LS1)이 n번째 화소의 제4 광차단층(LS4)이 될 수 있다.
도 8 내지 도 11을 참조하면, 박막 트랜지스터(TR1, TR2, TR3, TR4)의 반도체층(130)의 소스 영역(132)이 소스 전극(S1, S2, S3, S4)의 역할을 하고, 드레인 영역(133)이 드레인 전극(D1, D2, D3, D4)의 역할을 할 수 있다. 또한, 소스 영역(132)과 별도로 소스 전극(S1, S2, S3, S4)이 형성될 수도 있고, 드레인 영역(133)과 별도로 드레인 전극(D1, D2, D3, D4)이 형성될 수도 있다.
본 발명의 또 다른 일 실시예에 따르면, 반도체층(130)(A1, A2, A3, A4)은 산화물 반도체 물질을 포함한다. 예를 들어, 반도체층(130)(A1, A2, A3, A4)은 IZO (InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 반도체층(130)(A1, A2, A3, A4)이 만들어질 수도 있다. 또한, 반도체층들(A1, A2, A3, A4) 중 어느 하나는 비정질 실리콘 또는 다정질 실리콘으로 만들어질 수도 있다.
또한, 반도체층(130)(A1, A2, A3, A4)은 기판(110) 상의 제1 반도체층(130a) 및 제1 반도체층(130a) 상의 제2 반도체층(130b)을 포함할 수 있다(도 2 참조). 이 때, 제1 반도체층(130a)은 제2 반도체층(130b)을 지지한다. 채널부(131)는 제2 반도체층(130b)에 형성될 수 있다. 그러나, 본 발명이 또 다른 일 실시예가 이에 한정되는 것은 아니며, 채널부(131)는 제1 반도체층(130a)에도 형성될 수 있다.
반도체층(130)(A1, A2, A3, A4) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 전극(160)은 게이트 절연막(140) 상에 배치된다. 게이트 전극(160)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(160)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
도 8 및 도 9를 참조하면, 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 반도체층(130)(A2)의 채널부(131)와 중첩하고, 도체화부(132, 133) 중 적어도 일부와도 중첩한다. 서로 중첩된 도체화부(132, 133)와 게이트 전극(G2)은 캐패시터를 형성한다. 이와 같이 형성된 커패시터를 제1 커패시터(C1)라 한다.
구체적으로, 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 반도체층(130) (A2)의 채널부(131)와 중첩할 뿐만 아니라, 도체화부(132, 133) 중 드레인 영역(133)과 중첩한다. 게이트 전극(G2)과 중첩하는 드레인 영역(133)은 제1 캐패시터(C1)의 제1 전극(C11)이 되고, 드레인 영역(133)과 중첩하는 게이트 전극(G2)의 일부는 제1 캐패시터(C1)의 제2 전극(C12)이 되어, 드레인 영역(133)과 게이트 전극(G2)의 일부에 의하여 제1 캐패시터(C1)가 형성된다.
이와 같이, 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)의 일부 및 반도체층(130)(A2)의 도체화부(132, 133) 중 일부가 제1 캐패시터(C1)를 형성하기 때문에, 제1 캐패시터(C1) 형성을 위한 별도의 추가 공정이 필요하지 않게 된다. 그에 따라 공정 효율이 향상되고, 공정 비용이 감소될 수 있다.
도 8을 참조하면, 제2 커패시터(C2)는 전원공급라인(PLA)과 중첩하여 배치된다. 제2 커패시터(C2)는 제2 박막 트랜지스터(TR2)의 드레인 영역(133)으로부터 연장되어 이루어진 제1 전극(C21) 및 전원공급라인(PLA)과 연결된 제2 전극(C22)을 포함한다.
도 9를 참조하면, 게이트 전극(G1, G2, G3, G4)) 및 에미션라인(EL)의 상부를 포함하는 기판(110) 상의 전면에 층간 절연막(150)이 배치된다.
층간 절연막(150)은 절연물질로 이루어진다. 구체적으로, 층간 절연막(150)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
연결 전극(185)은 층간 절연막(150) 상에 배치된다. 도 8 내지 도 10을 참조하면, 연결 전극(185)은 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)과 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)을 연결한다. 그에 따라, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(D2)으로 전송될 수 있다.
또한, 소스 전극(S1, S2, S3, S4) 및 드레인 전극(D1, D2, D3, D4) 중 적어도 하나가 층간 절연막(150) 상에 배치될 수 있다. 소스 영역(132)이 소스 전극 역할을 하는 경우 별도의 소스 전극이 형성되지 않을 수 있고, 드레인 영역(133)이 드레인 전극 역할을 하는 경우에도 별도의 드레인 전극이 형성되지 않을 수 있다.
도 8, 도 9 및 도 11을 참조하면, 층간 절연막(150) 상에 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)이 형성된다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 층간 절연막(150)에 형성된 어느 하나의 콘택홀(H2)을 통해 반도체층(130)의 드레인 영역(133)과 연결된다.
또한, 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 콘택홀 연결부(125) 및 층간 절연막(150)에 형성된 다른 콘택홀(H3)을 통해 광차단층(LS2)과 연결된다. 도 8 및 도 9를 참조하면, 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)의 일부가 차광층 연결부(125)가 될 수 있다.
연결 전극(185) 및 차광층 연결부(125) 상에 보호막(155)이 배치된다. 보호막(155)은 박막 트랜지스터들(TR1, TR2, TR3, TR4)을 커버하여 보호하며, 박막 트랜지스터들(TR1, TR2, TR3, TR4)의 상부를 평탄화한다. 보호막(155)은 유기물 또는 무기물로 된 적어도 하나의 막으로 형성될 수 있다. 보호막(155)을 평탄화막이라고도 한다.
발광소자인 유기발광 다이오드(OLED)는 보호막(155) 상에 배치된다. 유기발광 다이오드(OLED)는 화소 전극(710), 발광층(720) 및 공통 전극(730)을 포함한다.
유기발광 다이오드(OLED)의 화소 전극(710)은 제2 박막 트랜지스터(TR2)와 연결된다. 유기발광 다이오드(OLED)의 화소 전극(710)은 보호막(155)에 형성된 콘택홀(H1)을 통해 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)과 연결된다.
유기발광 다이오드(OLED)는 뱅크(750)에 의해 둘러싸여 있다. 뱅크(750)에 의해 화소(601)들 각각이 구분될 수 있다.
도 12a는 비교예에 따른 표시장치(801)의 화소에 대한 평면도이고, 도 12b는 도 12a의 IV-IV'를 따라 자른 단면도이다.
도 12a에 도시된 표시장치(801)는, 스위칭 트랜지스터인 제1 박막 트랜지스터(T1), 구동 트랜지스터인 제2 박막 트랜지스터(T2), 에미션 트랜지스터인 제3 박막 트랜지스터(T3), 센싱 트랜지스터인 4 박막 트랜지스터(T4)를 포함한다.
제2 박막 트랜지스터(TR2)는, 게이트 전극(G2)을 패터닝 한 후, 패터닝된 게이트 전극(G2)을 마스크로 사용하여 반도체층(130)의 채널부(131) 이외의 영역을 도체화하는 셀프 얼라인(Self-Align) 구조를 갖는다. 반도체층(130)의 도체화 과정에서 게이트 전극(G2)이 마스크로 사용되도록 하기 위해, 게이트 전극(G2)은 채널부(131)에 대응되도록 패터닝된다. 그 결과, 반도체층(130) 중 게이트 전극(G2)과 중첩하는 영역이 채널부(131)가 된다.
도 12a 및 12b를 참조하면, 제2 박막 트랜지스터(TR2)의 반도체층(A2) 중 드레인 영역(133)이 제1 캐패시터(C1)의 제1 전극(C11)이 되고, 게이트 전극(G2)과 별도로 형성된 도체 패턴이 제1 캐패시터(C1)의 제2 전극(C12)이 된다.
비교예에 따르면, 제1 캐패시터(C1)의 제2 전극(C12)을 형성하기 위해, 게이트 전극(G2)이 형성된 후, 반도체층(A2)의 드레인 영역(133)과 중첩하는 도체 패턴이 별도로 형성된다. 이와 같이 형성된 제1 캐패시터(C1)의 제2 전극(C12)은 브리지(165)를 통하여 게이트 전극(G2)과 연결된다. 따라서, 비교예에 따른 표시장치(801)의 제조 공정에 있어서, 제1 캐패시터(C1)를 형성하기 위해, 제2 전극(C12)을 형성하는 공정 및 브리지(165)를 형성하는 공정이 별도로 필요하다.
도 12a 및 12b를 참조하면, 세 개의 콘택홀(CH1, CH2, CH3) 및 브리지(165)를 통하여 제1 박막 트랜지스터(T1)의 드레인 전극(D1)과, 제2 박막 트랜지스터(T2)의 게이트 전극과 제1 캐패시터(C1)의 제2 전극(C12)이 서로 연결된다.
반면, 도 8에 도시된 본 발명의 또 다른 일 실시예에 따르면, 제2 박막 트랜지스터(TR2) 하부의 차광층(LS2)이 도체화를 위한 마스크로 사용되며, 게이트 전극(G2)은 마스크로 사용되지 않는다. 따라서, 게이트 전극(G2)의 면적을 확장하여 게이트 전극(G2)의 일부가 드레인 영역(133)의 적어도 일부와 중첩하도록 함으로써 제1 캐패시터(C1)가 형성될 수 있다.
또한, 본 발명의 또 다른 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)과 제1 캐패시터의 제2 전극(C12)을 연결하기 위한 콘택홀(CH3)이 필요하지 않게 된다. 대신, 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)과 제1 캐패시터의 한 전극(C12)을 연결하기 위한 콘택홀(CH3)이 있던 자리에 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)과 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)을 연결하기 위한 콘택홀을 형성할 수 있다. 그 결과, 콘택홀 형성 가능 영역의 범위가 넓어져 콘택홀 형성 공정의 효율 및 공정의 정확도가 향상된다.
이와 같이, 본 발명의 또 다른 일 실시예에 따르면, 캐패시터 형성 공정이 단순해지고, 공정의 정확도가 향상될 수 있다.
이하, 도 13a 내지 13g를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 제조방법을 설명한다. 도 13a 내지 13g는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 제조 공정도이다.
도 13a를 참조하면, 기판(110) 상에 광차단층(LS)이 형성된다.
기판(110)으로 유리가 사용될 수 있고, 구부리거나 휠 수 있는 플라스틱이 사용될 수도 있다. 기판(110)으로 사용되는 플라스틱의 예로, 폴리이미드가 있다.
플라스틱이 기판(110)으로 사용되는 경우, 플라스틱 기판이 유리와 같은 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서, 증착, 식각 등의 공정이 진행될 수 있다.
광차단층(LS)은 빛을 반사하거나 흡수하는 물질로 만들어질 수 있다. 예를 들어, 광차단층(LS)은 금속과 같은 전기 전도성 물질로 만들어질 수 있다.
도 13b를 참조하면, 광차단층(LS)이 형성된 기판(110) 상에 버퍼층(120)이 형성되고, 버퍼층(120) 상에 광차단층(LS)과 중첩하는 영역 및 중첩하지 않는 영역을 갖는 반도체층(130)이 형성된다.
반도체층(130)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO (InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 반도체층(130)은 증착 또는 스퍼터닝에 의하여 형성될 수 있다. 도 13b에 단층 구조의 반도체층(130)이 도시되어 있지만, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 반도체층(130)은 다층 구조를 가질 수 있다. 예를 들어, 반도체층(130)은 2층의 bi-layer 구조를 가질 수 있다(도 2 참조).
다음, 도 13c를 참조하면, 반도체층(130) 상에 게이트 절연막(140)이 형성되고, 그 위에 반도체층(130)과 이격되어 적어도 일부가 반도체층(130)과 충첩하는 게이트 전극(160)이 형성된다.
도 13d를 참조하면, 광차단층(LS) 쪽의 기판(110)에 대하여 광(L)이 조사된다. 이 때, 광차단층(LS)은 광(L)을 차단하는 마스크 역할을 한다. 그에 따라, 반도체층(130) 중 광차단층(LS)과 중첩하는 영역에는 광(L)이 조사되지 않고, 광차단층(LS)과 중첩하지 않는 영역에만 광(L)이 조사된다. 이러한 광(L) 조사에 의하여, 반도체층(130)의 일부에 대한 도체화가 이루어진다. 그 결과, 반도체층(130) 중 광차단층(LS)과 중첩하지 않는 영역이 도체화된다.
광(L)으로, 예를 들어, 자외선이 사용될 수 있다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 광(L) 조사는 게이트 전극(160)을 형성하는 단계 전에도 이루어질 수 있다. 구체적으로, 광(L) 조사는 게이트 전극(160)을 형성하는 단계 전 또는 후에 이루어질 수 있다.
도 13e은 도체화부(132, 133)가 형성된 것을 도시하고 있다. 도체화부(132, 133) 중 하나는 소스 영역(132)이고, 다른 하나는 드레인 영역(133)이다.
게이트 전극(160)은, 반도체층(130) 중, 광차단층(LS)과 중첩하는 영역인 채널부(131)과 중첩하고, 광차단층(LS)과 중첩하지 않는 영역인 도체화부(132, 133)의 적어도 일부와 중첩한다.
반도체층(130)의 도체화부(132, 133) 중 게이트 전극(160)과 중첩하는 드레인 영역(133)은 캐패시터(Cap)의 제1 전극(511)이 되고, 드레인 영역(133)과 중첩하는 게이트 전극(160)의 일부는 캐패시터(Cap)의 제2 전극(512)이 되어, 캐패시터(Cap)가 형성된다.
도 13f를 참조하면, 게이트 전극(160) 상에 층간 절연막(150)이 형성된다. 이 때, 층간 절연막(150)에 콘택홀(CH)이 형성된다.
도 13g를 참조하면, 층간 절연막(150) 상에 연결 전극(185)이 형성된다. 연결 전극(185)은 게이트 전극(160)과 연결된다. 이러한 과정에 의하여 본 발명의 일 실시예 따른 박막 트랜지스터 기판(100)이 형성될 수 있다.
도 14a 및 14b는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정도이다.
도 14a를 참조하면, 기판(110) 상에 광차단층(LS)이 형성되고, 광차단층(LS) 상에 반도체층(130)이 형성된 후, 광(L) 조사가 이루어질 수 있다.
도 14b를 참조하면, 광(L) 조사에 의하여 반도체층(130)의 도체화부(132, 133)이 형성되고, 채널부(131)가 정의된다. 다음 게이트 절연막(140) 및 게이트 전극(160)이 형성될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400: 박막 트랜지스터 기판
600: 표시장치
110: 기판 120: 버퍼층
130: 반도체층 131: 채널부
132: 소스 영역 133: 드레인 영역
140: 게이트 절연막 150: 층간 절연막
155: 보호막 160: 게이트 전극
170: 소스 전극 180: 드레인 전극
710: 화소 전극 720: 발광층
730: 공통 전극 750: 뱅크
OLED: 유기발광 다이오드
600: 표시장치
110: 기판 120: 버퍼층
130: 반도체층 131: 채널부
132: 소스 영역 133: 드레인 영역
140: 게이트 절연막 150: 층간 절연막
155: 보호막 160: 게이트 전극
170: 소스 전극 180: 드레인 전극
710: 화소 전극 720: 발광층
730: 공통 전극 750: 뱅크
OLED: 유기발광 다이오드
Claims (16)
- 기판;
상기 기판 상의 광차단층;
상기 광차단층 상의 버퍼층;
상기 버퍼층 상의 반도체층; 및
상기 반도체층과 이격되어, 상기 반도체층과 적어도 일부 충첩하는 게이트 전극;을 포함하며,
상기 반도체층은 채널부 및 도체화부를 포함하고,
상기 도체화부 중 일부는 소스 영역이고, 다른 일부는 드레인 영역이고,
상기 광차단층은 상기 반도체층의 상기 채널부와 중첩하고, 상기 도체화부와 중첩하지 않고,
상기 반도체층 중 상기 광차단층과 중첩하는 영역은 상기 채널부이고, 상기 광차단층과 중첩하지 않는 영역은 상기 도체화부인,
박막 트랜지스터 기판. - 제1항에 있어서,
상기 반도체층은 산화물 반도체 물질 포함하는, 박막 트랜지스터 기판. - 제1항에 있어서,
상기 게이트 전극은 상기 반도체층의 상기 채널부와 중첩하고, 상기 도체화부 중 적어도 일부와도 중첩하는, 박막 트랜지스터 기판. - 제1항에 있어서,
상기 게이트 전극은 상기 반도체층의 상기 도체화부와 중첩하여 커패시터를 형성하는, 박막 트랜지스터 기판. - 제1항에 있어서,
상기 반도체층은, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는, 박막 트랜지스터 기판. - 기판;
상기 기판 상의 광차단층;
상기 광차단층 상의 버퍼층;
상기 버퍼층 상에 배치되며, 적어도 하나의 박막 트랜지스터를 포함하는 화소 구동부; 및
상기 화소 구동부와 연결된 발광소자;를 포함하며,
상기 박막 트랜지스터는,
버퍼층 상의 반도체층; 및
상기 반도체층과 이격되어, 상기 반도체층과 적어도 일부 충첩하는 게이트 전극;을 포함하며,
상기 반도체층은 채널부 및 도체화부를 포함하고,
도체화부 중 일부는 소스 영역이고, 다른 일부는 드레인 영역이고,
상기 광차단층은 상기 반도체층의 상기 채널부와 중첩하고, 상기 도체화부와 중첩하지 않고,
상기 반도체층 중 상기 광차단층과 중첩하는 영역은 상기 채널부이고, 상기 광차단층과 중첩하지 않는 영역은 상기 도체화부인,
표시장치. - 제6항에 있어서,
상기 반도체층은 산화물 반도체 물질 포함하는, 표시장치. - 제6항에 있어서,
상기 게이트 전극은 상기 반도체층의 상기 채널부와 중첩하고, 상기 도체화부 중 적어도 일부와도 중첩하는, 표시장치. - 제8항에 있어서,
서로 중첩된 상기 도체화부와 상기 게이트 전극은 캐패시터를 형성하는, 표시장치. - 제6항에 있어서,
상기 반도체층은, 상기 기판 상의 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는, 표시장치. - 제6항에 있어서,
상기 발광소자는 유기발광 다이오드인, 표시장치. - 기판 상에 광차단층을 형성하는 단계;
상기 광차단층 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에, 상기 광차단층과 중첩하는 영역 및 중첩하지 않는 영역을 갖는 반도체층을 형성하는 단계;
상기 반도체층과 이격되어, 적어도 일부가 상기 반도체층과 충첩하는 게이트 전극을 형성하는 단계; 및
상기 광차단층 쪽의 상기 기판에 대하여 광을 조사하여, 상기 반도체층 중 상기 광차단층과 중첩하지 않는 영역을 도체화하는 단계;를 포함하는,
박막 트랜지스터 기판의 제조방법. - 제12항에 있어서,
상기 반도체층은 산화물 반도체 물질을 포함하는, 박막 트랜지스터 기판의 제조방법. - 제12항에 있어서,
상기 광 조사는 상기 게이트 전극을 형성하는 단계 전 또는 후에 이루어지는, 박막 트랜지스터 기판의 제조방법. - 제12항에 있어서,
상기 광은 자외선인, 박막 트랜지스터 기판의 제조방법. - 제12항에 있어서,
상기 게이트 전극은, 상기 반도체층 중, 상기 광차단층과 중첩하는 영역과 중첩하고, 상기 광차단층과 중첩하지 않는 영역의 적어도 일부와도 중첩하는, 박막 트랜지스터 기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180091318A KR102468510B1 (ko) | 2018-08-06 | 2018-08-06 | 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020180091318A KR102468510B1 (ko) | 2018-08-06 | 2018-08-06 | 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200016073A KR20200016073A (ko) | 2020-02-14 |
| KR102468510B1 true KR102468510B1 (ko) | 2022-11-17 |
Family
ID=69514374
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180091318A KR102468510B1 (ko) | 2018-08-06 | 2018-08-06 | 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102468510B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220037541A (ko) | 2020-09-17 | 2022-03-25 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN117426153A (zh) * | 2022-04-27 | 2024-01-19 | 京东方科技集团股份有限公司 | 显示基板和显示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102397799B1 (ko) * | 2015-06-30 | 2022-05-16 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이를 포함하는 표시장치 |
| KR20180061723A (ko) * | 2016-11-30 | 2018-06-08 | 엘지디스플레이 주식회사 | 멀티 타입의 박막 트랜지스터를 포함하는 유기발광 표시장치 |
| KR102516721B1 (ko) | 2016-11-30 | 2023-03-30 | 엘지디스플레이 주식회사 | 트랜지스터 기판, 이를 이용한 유기발광표시패널 및 그 제조 방법과, 이를 이용한 유기발광표시장치 |
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-
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| Publication number | Publication date |
|---|---|
| KR20200016073A (ko) | 2020-02-14 |
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