KR20200113079A - 표시 장치 - Google Patents

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KR20200113079A
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김동우
조강문
박준현
이안수
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Abstract

본 개시는 표시 장치에 대한 것으로, 본 개시에 따른 표시 장치는 기판, 상기 기판 위의 하부 패턴을 포함하는 제1 도전층, 상기 제1 도전층 위의 제1 절연층, 상기 제1 절연층 위에 위치하며 소스 영역, 채널 영역, 그리고 드레인 영역을 포함하는 복수의 액티브 패턴, 상기 액티브 패턴 위에 위치하며 상기 채널 영역과 중첩하는 게이트 전극 및 구동 게이트 전극을 포함하는 제2 도전층, 상기 제2 도전층 위의 제2 절연층, 상기 제2 절연층 위에 위치하며 커패시터 전극 및 스캔선을 포함하는 제3 도전층, 상기 제3 도전층 위에 위치하는 제3 절연층, 그리고 상기 제3 절연층 위에 위치하는 제1 전극을 포함하는 전극층을 포함하고, 상기 제1 전극은 상기 커패시터 전극과 연결되어 있고, 상기 커패시터 전극은 상기 구동 게이트 전극과 중첩하여 커패시터를 구성한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 자발광 표시 장치로서 발광 표시 장치(light emitting diode display)가 주목 받고 있다.
발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 발광 표시 장치는 기판, 기판 상에 위치하는 복수의 박막 트랜지스터, 박막 트랜지스터를 구성하는 배선들 사이에 배치되는 복수의 절연층 및 박막 트랜지스터에 연결된 발광 소자를 포함하며, 발광 소자는 예를 들어 유기 발광 소자일 수 있다.
실시예들은 배선의 저항을 감소시키고 화질을 개선한 표시 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 위의 하부 패턴을 포함하는 제1 도전층, 상기 제1 도전층 위의 제1 절연층, 상기 제1 절연층 위에 위치하며 소스 영역, 채널 영역, 그리고 드레인 영역을 포함하는 복수의 액티브 패턴, 상기 액티브 패턴 위에 위치하며 상기 채널 영역과 중첩하는 게이트 전극 및 구동 게이트 전극을 포함하는 제2 도전층, 상기 제2 도전층 위의 제2 절연층, 상기 제2 절연층 위에 위치하는 커패시터 전극 및 스캔선을 포함하는 제3 도전층, 상기 제3 도전층 위에 위치하는 제3 절연층, 그리고 상기 제3 절연층 위에 위치하는 제1 전극을 포함하는 전극층을 포함하고, 상기 제1 전극은 상기 커패시터 전극과 연결되어 있고, 상기 커패시터 전극은 상기 구동 게이트 전극과 중첩하여 커패시터를 구성한다.
상기 커패시터 전극은 상기 하부 패턴과 전기적으로 연결되어 있을 수 있다.
상기 제2 도전층은 상기 스캔선과 중첩하는 중첩 게이트 패턴을 더 포함할 수 있다.
상기 제3 절연층은 유기 물질을 포함할 수 있다.
상기 제3 절연층과 상기 전극층 사이에 위치하는 제4 도전층을 포함하고, 상기 제4 도전층은 데이터선, 구동 전압선, 공통 전압선, 초기화 전압선 및 복수의 연결 패턴을 포함할 수 있다.
상기 스캔선은 제1 스캔선 및 제2 스캔선을 포함하고, 상기 제2 도전층은 섬형의 제2 게이트 전극을 포함하고, 상기 제1 스캔선과 상기 제2 게이트 전극은 상기 복수의 연결 패턴 중 하나의 연결 패턴에 의해 서로 연결될 수 있다.
상기 스캔선은 제1 스캔선 및 제2 스캔선을 포함하고, 상기 제2 도전층은 섬형의 제3 게이트 전극을 포함하고, 상기 제2 스캔선과 상기 제3 게이트 전극은 상기 복수의 연결 패턴 중 하나의 연결 패턴에 의해 서로 연결될 수 있다.
상기 커패시터 전극은 상기 복수의 연결 패턴 중 하나의 연결 패턴과 연결되어 있고, 상기 연결 패턴을 통해 상기 제1 전극과 상기 커패시터 전극이 서로 전기적으로 연결될 수 있다.
제3 도전층은 복수의 연결 전극을 포함하고, 상기 복수의 액티브 패턴은 제1 액티브 패턴, 제2 액티브 패턴 및 제3 액티브 패턴을 포함하고, 각각의 액티브 패턴은 제3 도전층의 복수의 연결 전극 중 하나 이상과 연결되어 있을 수 있다.
상기 제2 도전층의 저항보다 상기 제3 도전층의 저항이 더 낮을 수 있다.
본 발명의 다른 일 실시예에 따른 표시 장치는 기판, 상기 기판 위의 복수의 하부 패턴을 포함하는 제1 도전층, 상기 제1 도전층 위의 제1 절연층, 상기 제1 절연층 위에 위치하며 소스 영역, 채널 영역, 그리고 드레인 영역을 포함하는 복수의 액티브 패턴, 상기 액티브 패턴 위에 위치하며 스캔선, 복수의 데이터 중첩선을 포함하는 제2 도전층, 상기 제2 도전층 위에 위치하는 제2 절연층, 상기 제2 절연층 위에 위치하고 복수의 데이터선 및 공통 전압선을 포함하는 제3 도전층, 상기 제3 도전층 위에 위치하는 제3 절연층, 그리고 상기 제3 절연층 위에 위치하는 제1 전극을 포함하는 전극층을 포함하고, 상기 복수의 데이터선은 상기 복수의 데이터 중첩선과 각각 중첩하여 위치하며, 상기 스캔선은 상기 하부 패턴과 중첩하여 위치할 수 있다.
상기 제2 도전층은 공통 전압 중첩선을 더 포함하고, 상기 공통 전압선은 상기 공통 전압 중첩선 및 상기 하부 패턴과 중첩하여 위치하며, 상기 공통 전압선은 상기 공통 전압 중첩선 및 상기 하부 패턴과 각각 전기적으로 연결될 수 있다.
상기 제3 도전층은 구동 전압선 및 초기화 전압선을 포함하고, 상기 제2 도전층은 복수의 게이트 패턴을 포함하고, 상기 복수의 게이트 패턴과 상기 구동 전압선 및 초기화 전압선은 각각 중첩하여 위치할 수 있다.
상기 복수의 하부 패턴 중 하나의 하부 패턴은 상기 공통 전압선의 진행 방향과 교차하는 방향으로 위치하며, 상기 공통 전압선과 연결되어 있을 수 있다.
상기 복수의 액티브 패턴은 제1 액티브 패턴, 제2 액티브 패턴 및 제3 액티브 패턴을 포함하고, 상기 스캔선은 제1 스캔선 및 제2 스캔선을 포함하고, 상기 제1 스캔선의 일부는 상기 제1 스캔선의 진행방향과 다른 방향으로 연장되어 있으며, 상기 연장부는 상기 제1 액티브 패턴 및 제3 액티브 패턴의 채널 영역과 중첩할 수 있다.
상기 제2 스캔선의 일부는 상기 제2 스캔선의 진행방향과 다른 방향으로 연장되어 있으며, 상기 연장부는 상기 제2 액티브 패턴의 채널 영역과 중첩할 수 있다.
상기 제3 도전층과 동일 층에 위치하는 패드 전극을 포함하고, 상기 제2 도전층과 동일 층에 위치하는 패드 연결 전극을 포함하고, 상기 패드 전극은 상기 하부 패턴과 전기적으로 연결되어 있고, 상기 패드 전극은 상기 패드 연결 전극과 전기적으로 연결되어 있을 수 있다.
상기 제2 도전층은 구동 게이트 전극을 포함하고, 상기 제3 도전층은 상기 구동 게이트 전극과 중첩하는 커패시터 전극을 포함할 수 있다.
상기 복수의 하부 패턴 중 하나 이상의 하부 패턴은 상기 커패시터 전극과 중첩할 수 있다.
상기 커패시터 전극과 연결된 제1 전극을 더 포함할 수 있다.
실시예들에 따르면, 배선의 저항을 감소시키고 화질을 개선한 표시 장치를 제공한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면을 간략하게 도시한 것이다.
도 2는 본 발명의 다른 일 실시예에 따른 표시 장치의 단면을 간략하게 도시한 것이다.
도 3은 한 실시예에 따른 표시 장치의 한 화소에 대한 회로도이다.
도 4는 한 실시예에 따른 표시 장치의 복수의 화소에 대한 평면 배치도이다.
도 5는 도 4에 도시한 표시 장치를 Va-Vb선을 따라 잘라 도시한 단면도이다.
도 6은 도 4에 도시한 표시 장치를 VIa-VIb선을 따라 잘라 도시한 단면도이다.
도 7은 도 4에 도시한 표시 장치를 VIIa-VIIb선을 따라 잘라 도시한 단면도이다.
도 8은 다른 일 실시에에 따른 표시 장치에서 도 7과 동일한 도면을 도시한 것이다.
도 9은 다른 일 실시예에 따른 표시 장치에서 도 7과 동일한 단면을 도시한 것이다.
도 10은 본 발명의 일 실시에에 따른 표시 장치의 배치도이다.
도 11은 도 10의 표시 장치를 XIa-XIb선을 따라 잘라 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
그러면 이하에서 도면을 참고로 하여 본 발명의 일 실시예에 따른 표시 장치에 대하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면을 간략하게 도시한 것이다. 도 2는 본 발명의 다른 일 실시예에 따른 표시 장치의 단면을 간략하게 도시한 것이다.
도 1 및 도 2 모두 설명의 편의를 위하여 각 층을 단순화 하거나, 다양한 위치의 단면을 동시에 볼 수 있도록 도시한 것으로, 실제 단면과는 두께나 이웃하는 구조물 사이의 거리가 상이할 수 있다.
먼저 도 1을 참고로 하여 본 발명의 일 실시예에 따른 표시 장치에 대하여 설명한다. 도 1을 참고로 하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(110)에 위치하는 하부 패턴(111)을 포함한다. 하부 패턴(111) 위에는 절연층인 버퍼층(120)이 위치한다.
버퍼층(120) 위에는 소스 영역(SA), 채널 영역(CA) 및 드레인 영역(DA)을 포함하는 액티브층이 위치한다. 액티브층 위에는 제1 절연층인 절연 패턴(144)이 위치한다. 절연 패턴(144)은 채널 영역(CA)과 중첩하여 위치할 수 있다.
절연 패턴(144) 위에는 제2 도전층이 위치할 수 있다. 제2 도전층은 제1 게이트 전극(G1) 및 제1 커패시터 전극(C1)을 포함할 수 있다.
제2 도전층 위에는 제2 절연층(145)이 위치할 수 있다. 제2 절연층(145)위에 제3 도전층이 위치할 수 있다. 제3 도전층은 제1 게이트 전극(G1)과 중첩하는 제1 중첩 게이트 전극(G2), 구동 게이트 전극(C1)과 중첩하는 제2 커패시터 전극(C2) 및 스캔선(SC)을 포함한다.
제1 게이트 전극(G1), 제1 중첩 게이트 전극(G2), 소스 영역(SA), 채널 영역(CA) 및 드레인 영역(DA)은 하나의 트랜지스터(T1)를 구성한다.
또한, 제3 도전층은 소스 영역(SA)과 접하는 소스 연결 패턴(GS), 드레인 영역(DA)과 접하는 드레인 연결 패턴(GD)을 포함할 수 있다. 드레인 연결 패턴(GD)는 버퍼층(120)과 제2 절연층(145)에 위치하는 접촉 구멍을 통해 하부 패턴(111)과 전기적으로 연결되어 있을 수 있다.
제3 도전층 위에는 제3 절연층(160)이 위치할 수 있다. 제3 절연층(160) 위에는 제4 도전층이 위치할 수 있다. 제4 도전층은 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
제4 도전층 위에 제4 절연층(180)이 위치할 수 있다. 제4 절연층(180)에 제1 전극(191)이 위치한다. 제4 절연층(180)은 접촉 구멍을 포함하고, 접촉 구멍을 통해 제1 전극(191)이 드레인 전극(DE)과 연결될 수 있다.
다음, 제1 전극(191) 상에 격벽(350)이 위치할 수 있다. 격벽(350)은 제1 전극(191)과 중첩하는 개구부를 포함할 수 있다.
제1 전극(191)과 중첩하여 제2 전극(270)이 위치할 수 있다. 제1 전극(191)과 제2 전극(270) 사이의 격벽(350) 개구부에는 발광 소자층(370)이 위치할 수 있다.
도 1을 참고로 하면, 본 실시예에 따른 표시 장치는 제1 게이트 전극(G1) 및 제1 커패시터 전극(C1)을 포함하는 제2 도전층과, 제1 게이트 전극(G1)과 중첩하여 전기적으로 연결된 제1 중첩 게이트 전극(G2) 및 구동 게이트 전극(C1)과 중첩하는 제2 커패시터 전극(C2)을 포함하는 제3 도전층을 포함한다.
따라서, 트랜지스터(T1)의 게이트 전극은 제1 게이트 전극(G1) 및 제1 중첩 게이트 전극(G2)을 포함하는바 저항을 감소시킬 수 있다. 또한, 표시 장치의 커패시터는 구동 게이트 전극(C1)과 제2 커패시터 전극(C2) 사이에 위치한다.
표시 장치의 스캔선(SC)은 제3 도전층으로 이루어져, 제1 중첩 게이트 전극(G2) 및 제2 커패시터 전극(C2)와 동일 층에 위치한다.
본 실시예에서, 제2 도전층은 몰리브덴과 티타늄의 2중층일 수 있다. 또한 제3 도전층은 티타늄/ 알루미늄/ 티타늄을 포함하는 3중층일 수 있다. 일례로, 제2 도전층 중 몰리브덴의 두께는 2000Å 내지 3000Å일 수 있고, 티타늄의 두께는 200Å 내지 400Å일 수 있다. 또한 제3 도전층 중 티타늄의 두께는 400Å 내지 800Å일 수 있고, 알루미늄의 두께는 5000Å 내지 7000Å일 수 있다.
이 경우 제2 도전층보다 제3 도전층의 저항이 더 낮으며 따라서 이러한 제3 도전층으로 스캔선을 형성하는 경우 저항이 낮아 유리하다.
도 1에서는 스캔선(SC)이 제3 도전층의 단일층인 구성이 도시되었으나, 스캔선(SC)은 제2 도전층과 제3 도전층이 중첩하여 서로 전기적으로 연결된 구성일 수 있다. 이 경우, 스캔선(SC)의 저항을 더욱 감소시킬 수 있다.
그러면, 도 2를 참고로 하여 다른 일 실시예에 따른 표시 장치에 대하여 설명한다. 도 2를 참고로 하면 본 실시예에 따른 표시 장치는 제3 도전층 및 제2 절연층(145)을 포함하지 않는다는 점을 제외하고는 도 1의 실시예와 유사하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
다만 도 2를 참고로 하면, 도 2는 하부 패턴(111)이 트랜지스터(T1)와 중첩하는 제1 하부 패턴(111a), 패드부(PA)에 위치하는 제2 하부 패턴(111b)을 포함한다.
하부 패턴(111) 상에 버퍼층(120)이 위치한다. 버퍼층(120) 상에 소스 영역(SA), 채널 영역(CA) 및 드레인 영역(DA)을 포함하는 액티브층이 위치한다. 액티브층의 소스 영역(SA) 및 드레인 영역(DA)은 n+로 도핑되어 있을 수 있다. 채널 영역(CA)과 중첩하여 절연 패턴(144)이 위치한다.
액티브층 상에 제1 게이트 전극(G1), 제1 커패시터 전극(C1) 및 패드 하부 전극(P1)이 이 위치한다.
제1 게이트 전극(G1), 제1 커패시터 전극(C1) 및 패드 하부 전극(P1) 상에 제3 절연층(160)이 위치한다.
제3 절연층(160) 상에 소스 전극(SE), 드레인 전극(DE), 제2 커패시터 전극(C2) 및 패드 전극(PE)이 위치한다.
소스 전극(SE)은 제3 절연층(160) 및 버퍼층(120)에 형성된 접촉 구멍을 통해 제1 하부 패턴(111a)과 연결되어 있다. 또한 소스 전극(SE)은 제3 절연층(160)에 위치하는 접촉 구멍을 통해 액티브층의 소스 영역(SA)과 연결되어 있고, 드레인 전극(DE)은 제3 절연층(160)에 위치하는 접촉 구멍을 통해 액티브층의 드레인 영역(DA)과 연결되어 있다.
제1 커패시터 전극(C1)과 제2 커패시터 전극(C2)은 제3 절연층(160)을 사이에 두고 커패시터를 구성한다.
패드 전극(PE)은 제3 절연층(160)의 접촉 구멍을 통해 패드 하부 전극(P1)과 연결되어 있다. 또한 패드 전극(PE)은 제3 절연층(160) 및 버퍼층(120)의 접촉 구멍을 통해 제2 하부 패턴(111b)과 연결되어 있다.
소스 전극(SE), 드레인 전극(DE), 제2 커패시터 전극(C2) 및 패드 전극(PE) 상에 제4 절연층(180a)이 위치한다. 제4 절연층(180a)은 패드 전극(PE)과 중첩하는 개구부를 가지고, 개구부에는 보호 전극(TE)이 위치할 수 있다. 보호 전극(TE)은 투명 전도성 산화물을 포함할 수 있다.
제4 절연층(180a) 상에 제5 절연층(180b)이 위치하고, 제5 절연층(180b)은 보호 전극(TE)과 중첩하는 개구부를 포함할 수 있다.
제5 절연층(180b) 상에 제1 전극(191)이 위치한다. 제1 전극(191)은 제4 절연층(180a) 및 제5 절연층(180b)에 위치하는 접촉 구멍을 통해 소스 전극(SE)과 연결된다.
제1 전극(191) 상에 격벽(350)이 위치한다. 제1 전극(191)과 중첩하여 제2 전극(270)이 위치할 수 있다. 제1 전극(191)과 제2 전극(270) 사이의 격벽(350) 개구부에는 발광 소자층(370)이 위치할 수 있다.
도 2를 참고로 하면, 패드 영역(PA)의 패드부는 하부 패턴(111b), 패드 하부 전극(P1), 패드 전극(PE)이 서로 중첩하여 위치하며 서로 전기적으로 연결되어 있다. 따라서 패드부의 저항을 감소시킬 수 있다.
그러면 이하에서, 도면을 참고로 하여 본 발명의 실시예에 따른 표시 장치에 대하여 보다 상세하게 설명한다.
도 3은 한 실시예에 따른 표시 장치의 한 화소에 대한 회로도이다.
도 3을 참조하면, 한 실시예에 따른 표시 장치는 복수의 화소를 포함하고, 한 화소는 복수의 트랜지스터들(T1, T2, T3), 커패시터(Cst), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함할 수 있다. 본 실시예에서는 하나의 화소가 하나의 발광 다이오드(ED)를 포함하는 예를 주로 하여 설명한다.
복수의 트랜지스터들(T1, T2, T3)은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함한다. 아래에서 설명할 소스 전극과 드레인 전극은 각 트랜지스터(T1, T2, T3)의 채널의 양쪽에 위치하는 두 전극을 구분하기 위한 것으로 두 용어가 서로 바뀔 수도 있다.
제1 트랜지스터(T1)의 게이트 전극(G1)은 커패시터(Cst)의 일단과 연결되어 있고, 제1 트랜지스터(T1)의 소스 전극(S1)은 구동 전압(ELVDD)을 전달하는 구동 전압선과 연결되어 있고, 제1 트랜지스터(T1)의 드레인 전극(D1)은 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단과 연결되어 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 전압(DAT)을 전달받아 커패시터(Cst)에 저장된 전압에 따라 발광 다이오드(ED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔 신호(SC)를 전달하는 제1 스캔선과 연결되어 있고, 제2 트랜지스터(T2)의 소스 전극(S2)은 데이터 전압(DAT) 또는 기준 전압을 전달할 수 있는 데이터선과 연결되어 있고, 제2 트랜지스터(T2)의 드레인 전극(D2)은 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 제2 트랜지스터(T2)는 제1 스캔 신호(SC)에 따라 턴온되어 기준 전압 또는 데이터 전압(DAT)을 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(G3)은 제2 스캔 신호(SS)를 전달하는 제2 스캔선과 연결되어 있고, 제3 트랜지스터(T3)의 소스 전극(S3)은 커패시터(Cst)의 타단, 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드와 연결되어 있고, 제3 트랜지스터(T3)의 드레인 전극(D3)은 초기화 전압(INIT)을 전달하는 초기화 전압선과 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔 신호(SS)에 따라 턴온되어 초기화 전압(INIT)을 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단에 전달하여 발광 다이오드(ED)의 애노드의 전압을 초기화시킬 수 있다.
커패시터(Cst)의 일단은 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있고, 타단은 제3 트랜지스터(T3)의 소스 전극(S3) 및 발광 다이오드(ED)의 애노드와 연결되어 있다. 발광 다이오드(ED)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선과 연결되어 있다.
발광 다이오드(ED)는 제1 트랜지스터(T1)에 의해 형성된 구동 전류에 따라 빛을 발광할 수 있다.
도 3에 도시한 회로의 동작의 한 예, 특히 한 프레임 동안의 동작의 한 예에 대하여 설명한다. 여기서는 트랜지스터들(T1, T2, T3)이 N형 채널 트랜지스터인 경우를 예로 들어 설명하나, 이에 한정되는 것은 아니다.
한 프레임이 시작되면, 초기화 구간에서 하이 레벨의 제1 스캔 신호(SC) 및 하이 레벨의 제2 스캔 신호(SS)가 공급되어 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온된다. 턴온된 제2 트랜지스터(T2)를 통해 데이터선으로부터의 기준 전압이 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단에 공급되고, 턴온된 제3 트랜지스터(T3)를 통해 초기화 전압(INIT)이 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드에 공급된다. 이에 따라, 초기화 구간 동안 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드는 초기화 전압(INIT)으로 초기화된다. 이때, 커패시터(Cst)에는 기준 전압과 초기화 전압(INIT)의 차전압이 저장된다.
다음, 센싱 구간에서 하이 레벨의 제1 스캔 신호(SC)가 유지된 상태에서 제2 스캔 신호(SS)가 로우 레벨이 되면, 제2 트랜지스터(T2)는 턴온 상태를 유지하고 제3 트랜지스터(T3)는 턴오프된다. 턴온된 제2 트랜지스터(T2)를 통해 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단은 기준 전압을 유지하고, 턴오프된 제3 트랜지스터(T3)를 통해 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드는 초기화 전압(INIT)으로부터 끊어진다. 이에 따라, 제1 트랜지스터(T1)는 소스 전극(S1)으로부터 드레인 전극(D1)으로 전류가 흐르다가 드레인 전극(D1)의 전압이 "기준 전압-Vth"이 되면 턴오프된다. Vth는 제1 트랜지스터(T1)의 문턱 전압을 나타낸다. 이때, 제1 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)의 전압 차는 커패시터(Cst)에 저장되며, 제1 트랜지스터(T1)의 문턱 전압(Vth)의 센싱이 완료된다. 센싱 구간 동안 센싱한 특성 정보를 반영하여 보상된 데이터 신호를 생성함으로써, 화소마다 다를 수 있는 제1 트랜지스터(T1)의 특성 편차를 외부적으로 보상할 수 있다.
다음, 데이터 입력 구간에서 하이 레벨의 제1 스캔 신호(SC)가 공급되고 로우 레벨의 제2 스캔 신호(SS)가 공급되면, 제2 트랜지스터(T2)는 턴온되고 제3 트랜지스터(T3)는 턴오프된다. 턴온된 제2 트랜지스터(T2)를 통해 데이터선으로부터의 데이터 전압(DAT)이 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단에 공급된다. 이 때, 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드는 턴오프 상태인 제1 트랜지스터(T1)에 의해 센싱 구간에서의 전위를 거의 그대로 유지할 수 있다.
다음, 발광 구간에서 게이트 전극(G1)에 전달된 데이터 전압(DAT)에 의해 턴온된 제1 트랜지스터(T1)는 데이터 전압(DAT)에 따른 구동 전류를 발생시키고, 그 구동 전류에 의해 발광 다이오드(ED)가 발광할 수 있다.
그러면 이하에서 구체적인 평면 배치도 및 단면도를 통해 본 발명의 일 실시예에 따른 표시 장치를 보다 상세하게 설명한다. 도 4는 한 실시예에 따른 표시 장치(1000a)의 복수의 화소(PX1, PX2, PX3)에 대한 평면 배치도이고, 도 5는 도 4에 도시한 표시 장치를 Va-Vb선을 따라 잘라 도시한 단면도이고, 도 6은 도 4에 도시한 표시 장치를 VIa-VIb선을 따라 잘라 도시한 단면도이고, 도 7은 도 4에 도시한 표시 장치를 VIIa-VIIb선을 따라 잘라 도시한 단면도이다.
한 실시예에 따른 표시 장치(1000)는 기판(110)을 포함할 수 있다. 기판(110)은 유리, 플라스틱 등의 절연 물질을 포함할 수 있고, 유연성(flexibility)을 가질 수 있다.
기판(110) 위에는 절연층인 배리어층이 위치할 수 있고, 그 위에 제1 도전층으로서 하부 패턴(111)이 위치한다. 하부 패턴은 도전성이며, 다양한 도전성 금속 또는 이에 준하는 도전 특성을 가지는 반도체 물질을 포함할 수 있다.
하부 패턴 위에는 절연층인 버퍼층(120)이 위치한다. 즉, 하부 패턴(111)은 기판(110)과 버퍼층(120) 사이에 위치할 수 있다.
버퍼층(120) 위에는 복수의 액티브 패턴들(130a, 130b, 130c)을 포함하는 액티브층이 위치한다. 즉, 하부 패턴은 기판(110)과 액티브층 사이에 위치할 수 있다. 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)에 위치하는 액티브 패턴들(130a, 130b, 130c)은 앞에서 설명한 복수의 트랜지스터들(T1, T2, T3) 각각의 채널을 형성하는 채널 영역(134a, 134b, 134c) 및 이에 연결된 도전 영역을 포함할 수 있다. 액티브 패턴들(130a, 130b, 130c)의 도전 영역은 각 트랜지스터(T1, T2, T3)의 소스 영역(133a, 133b, 133c) 및 드레인 영역(135a, 135b, 135c)을 포함한다. 각 화소(PX1, PX2, PX3)에서 제1 액티브 패턴(130a)과 제3 액티브 패턴(130c)은 서로 연결되어 있을 수 있다.
액티브층은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다.
액티브층 위에는 제1 절연층인 절연 패턴(144)이 위치한다. 특히, 절연 패턴(144)은 액티브 패턴들(130a, 130b, 130c)의 채널 영역(134a, 134b, 134c)과 중첩하며 채널 영역(134a, 134b, 134c) 위에 위치할 수 있다. 절연 패턴(144)은 실질적으로 액티브 패턴들(130a, 130b, 130c)의 도전 영역과는 중첩하지 않을 수 있다.
절연 패턴(144) 위에는 제2 도전층이 위치할 수 있다. 제2 도전층은 제1 게이트 전극(154a)을 포함하는 구동 게이트 전극(155), 제2 게이트 전극(154b) 및 제3 게이트 전극(154c), 게이트 패턴(154d)을 포함할 수 있다.
제2 도전층은 몰리브덴과 티타늄의 2중층일 수 있다. 일례로, 제2 도전층에서 몰리브덴의 두께는 2000Å 내지 3000Å일 수 있고, 티타늄의 두께는 200Å 내지 400Å일 수 있다.
구동 게이트 전극(155)은 위로 돌출되어 대략 제2방향(DR2)으로 연장된 연장부(155a) 및 아래로 돌출되어 대체로 제2방향(DR2)으로 연장된 제1 게이트 전극(154a)을 포함할 수 있다. 제3 화소(PX3)에 위치하는 구동 게이트 전극(155)은 다른 화소(PX1, PX2)에 위치하는 구동 게이트 전극(155)보다 차지하는 면적이 작을 수 있다.
제1 게이트 전극(154a)은 제1 액티브 패턴(130a)과 교차하며 액티브 패턴(130a)의 채널 영역(134a)과 중첩한다. 제2 게이트 전극(154b)은 액티브 패턴(130b)과 교차하며 제2 액티브 패턴(130b)의 채널 영역(134b)과 중첩한다. 제3 게이트 전극(154c)은 제3 액티브 패턴(130c)과 교차하며 제3 액티브 패턴(130c)의 채널 영역(134c)과 중첩한다. 게이트 패턴(154d)은 접촉 구멍(71)을 통해 초기화 전압선(153)과 전기적으로 연결될 수 있다.
제2 도전층 위에는 제2 절연층(145)이 위치한다.
다음, 제2 절연층(145) 위에는 제3 도전층이 위치한다. 제3 도전층은 앞에서 설명한 제1 스캔 신호(SC)를 전달할 수 있는 제1 스캔선(151), 제2 스캔 신호(SS)를 전달할 수 있는 제2 스캔선(152), 초기화 전압(INIT)을 전달할 수 있는 가로 초기화 전압선(153), 구동 전압(ELVDD)을 전달할 수 있는 가로 구동 전압선(172b), 커패시터 전극(157), 복수개의 연결 전극(163a, 163b, 163c, 163d, 163e, 163f)을 포함한다.
제1 및 제2 스캔선(151, 152), 가로 초기화 전압선(153), 가로 구동 전압선(172b)은 각각 제1방향(DR1)으로 연장되어 있을 수 있다. 커패시터 전극(157)은 제1 스캔선(151)과 제2 스캔선(152) 사이에 위치할 수 있다.
제2 게이트 전극(154b)은 접촉 구멍(53)을 통해 연결 전극(163f)과 연결되어 있다. 제2 게이트 전극(154b)은 연결 전극(163f)을 통해 제1 스캔선(151)에 연결되어 있다. 제3 게이트 전극(154c)은 접촉 구멍(45)을 통해 연결 전극(163e)과 연결되어 있으며, 연결 전극(163e)을 통해 제2 스캔선(152)에 연결되어 있다.
각 화소(PX1, PX2, PX3)에 위치하는 커패시터 전극(157)은 위로 돌출되어 대략 제2방향(DR2)으로 연장된 제1 연장부(157a) 및 아래로 돌출되어 대체로 제2 방향으로 연장된 제2 연장부(157b)를 포함할 수 있다.
커패시터 전극(157)의 제2 연장부(157b)는 접촉 구멍(54)을 통해 하부 패턴(111)과 연결되어 있다. 또한, 제2 연장부(157b)의 끝 부분은 하나 이상의 접촉 구멍(55)을 통해 액티브 패턴(130a, 130b)과 연결되어 있다.
제1 연결 전극(163a)은 하나 이상의 접촉 구멍(41)을 통해 구동 전압선(172a)과 연결되어 있다. 제2 연결 전극(163b)은 하나 이상의 접촉 구멍(42)을 통해 연결 패턴(174e)과 연결되어 있다. 제3 연결 전극(163c)은 접촉 구멍(43)을 통해 구동 게이트 전극(155)과 연결되어 있다. 제4 연결 전극(163d)은 접촉 구멍(44)을 통해 데이터선(171a)과 연결되어 있다. 제5 연결 전극(163e)은 접촉 구멍(45)을 통해 제3 게이트 전극(154c)과 연결되어 있고, 제5 연결 전극(163e)은 다른 부분은 접촉 구멍(63)을 통해 연결 패턴(174c)와 연결되어 있다.
제3 연결 전극(163c)은 하나 이상의 접촉 구멍(68)을 통해 액티브 패턴(130b)과 연결되어 있다. 제2 연결 전극(163b)은 하나 이상의 접촉 구멍(70)을 통해 액티브 패턴(130c)과 연결되어 있다.
제3 도전층은 티타늄/ 알루미늄/ 티타늄을 포함하는 3중층일 수 있다. 제3 도전층에서 티타늄의 두께는 400Å 내지 800Å일 수 있고, 알루미늄의 두께는 5000Å 내지 7000Å일 수 있다.
제3 도전층 위에는 제3 절연층(160)이 위치할 수 있다.
제3 절연층(160)은 무기막일 수 있으나, 실시예에 따라 유기막일 수 도 있다. 제3 절연층(160)이 유기막인 경우, 제2 도전층 및 제3 도전층에 의한 단차를 보상하고 평탄화할 수 있다. 따라서 제3 도전층과 이후 제4 도전층 사이의 기생 캡(parastic cap)을 감소시킬 수 있다.
제3 절연층(160) 위에는 제4 도전층이 위치할 수 있다. 제4 도전층은, 복수의 데이터선들(171a, 171b, 171c), 복수의 구동 전압선(172a, 172b, 172c), 공통 전압선(170), 초기화 전압선(173), 그리고 복수의 연결 패턴(174a, 174b, 174c, 174d)을 포함한다.
데이터선(171a, 171b, 171c), 구동 전압선(172a, 172b, 172c), 공통 전압선(170), 초기화 전압선(173)은 각각은 대략 제2방향(DR2)으로 길게 연장되어 제1 스캔선(151) 및/또는 제2 스캔선(152)과 교차할 수 있다.
도 4에 도시한 반복되는 한 그룹의 복수의 화소들(PX1, PX2, PX3)은 제1방향(DR1)으로 배열되어 서로 인접하고 있을 수 있다. 한 그룹의 복수의 화소(PX1, PX2, PX3)의 좌측 및 우측 양쪽에 공통 전압선(170)이 위치할 수 있다. 즉, 반복되는 한 그룹의 복수의 화소(PX1, PX2, PX3) 마다 하나씩의 공통 전압선(170)이 위치할 수 있다. 반복되는 한 그룹의 복수의 화소(PX1, PX2, PX3)가 세 화소(PX1, PX2, PX3)를 포함하는 경우 이웃한 두 공통 전압선(170) 사이에는 세 개의 데이터선들(171a, 171b, 171c), 구동 전압선(172a, 172b, 172c), 그리고 적어도 하나의 초기화 전압선(173)이 위치할 수 있다.
각 데이터선(171a, 171b, 171c)은 제2 절연층(145) 및 제3 절연층(160)의 적어도 하나의 접촉 구멍(64)을 통해 액티브 패턴(130b)의 소스 영역(133b)과 전기적으로 연결되어 있다.
도 4에는 각각의 구동 전압선(172a, 172b, 172c)이 각각의 화소(PX1, PX2, PX3)에 위치하는 구성을 도시하였으나, 구동 전압선(172a)은 한 화소, 예를 들어 화소(PX1)에 위치하고, 나머지 화소(PX2, PX3) 각각에는 구동 전압선과 전기적으로 연결된 구동 전압 패턴이 위치할 수 있다.
각 구동 전압선(172a, 172b, 172c)은 제2 절연층(145) 및 제3 절연층(160)의 적어도 하나의 접촉 구멍(61)(도 4에는 두 개의 접촉 구멍(61)이 도시됨)을 통해 액티브 패턴(130a)의 소스 영역(133a)과 전기적으로 연결되어 있다. 또한, 각 구동 전압선(172a, 172b, 172c)은 제2 절연층(145) 및 제3 절연층(160)의 적어도 하나의 접촉 구멍(60)을 통해 가로 구동 전압선(172b)과 전기적으로 연결되어 있다.
따라서 가로 구동 전압선(172b)은 구동 전압선(172a, 172b, 172c)과 함께 구동 전압(ELVDD)을 전달할 수 있고, 표시 장치 전체에서 구동 전압(ELVDD)이 제1방향(DR1) 및 제2방향(DR2) 모든 방향에 메시(mesh) 형태로 전달될 수 있다.
초기화 전압선(173)은 제2 절연층(145) 및 제3 절연층(160)의 접촉 구멍(69)을 통해 가로 초기화 전압선(153)과 전기적으로 연결되어 있다. 따라서 가로 초기화 전압선(153)은 초기화 전압선(173)과 함께 초기화 전압(INIT)을 전달할 수 있고, 초기화 전압선(173)이 세 화소(PX1, PX2, PX3)마다 하나씩 형성되어 있어도 가로 초기화 전압선(153)을 통해 세 화소(PX1, PX2, PX3) 모두에 초기화 전압(INIT)을 전달할 수 있다.
제1 연결 패턴(174a)은 제2 절연층(145) 및 제3 절연층(160)의 접촉 구멍(62)을 통해 커패시터 전극(157)과 연결되어 있다. 제1 연결 패턴(174a)은 접촉 구멍(80)을 통해 이후 제1 전극등과 연결된다.
제2 연결 패턴(174b)은 접촉 구멍(51) 및 접촉 구멍(52)을 통해 제1 스캔선(151)과 연결 전극(163f)을 서로 연결한다. 연결 전극(163f)은 접촉 구멍(53)을 통해 제2 게이트 전극(154b)와 연결된다.
제3 연결 패턴(174c)는 접촉 구멍(63)을 통해 제5 연결 전극(163e)과 연결되어 있고, 접촉 구멍(65)을 통해 제2 스캔선(152)과 연결되어 있다.
제4 연결 패턴(174d)은 접촉 구멍(66)을 통해 163b와 연결되어 있고, 접촉 구멍(67)을 통해 초기화 전압선(153)과 전기적으로 연결되어 있다.
가로 초기화 전압선(153)은 인접한 세 화소(PX1, PX2, PX3)에 걸쳐 제1방향(DR1)으로 연장되어 있으나 인접한 두 공통 전압선(170) 사이에 위치하며 두 공통 전압선(170)과 교차하지 않을 수 있다. 가로 초기화 전압선(153)은 이웃한 세 데이터선들(171a, 171b, 171c)과 교차하며 초기화 전압선(173)까지만 연장되어 있을 수 있다.
접촉 구멍(80)을 통해 제1 연결 패턴(174a)과 화소 전극층의 제1 전극 (191)이 전기적으로 연결될 수 있다.
각 제1 전극(191)은 커패시터 전극(157) 및 제1 연결 패턴(174a)을 경유하여 제1 트랜지스터(T1)의 드레인 영역(135a)과 전기적으로 연결되어 제1 트랜지스터(T1)로부터 전압을 전달받을 수 있다.
도 5를 참고로 하면, 표시 장치의 커패시터(Cst)는 구동 게이트 전극(155)과 커패시터 전극(157) 사이에서 형성된다. 또한 제1 전극(191) 상에는 격벽(350)이 위치한다. 제1 전극(191)과 중첩하여 제2 전극(270)이 위치하고, 제1 전극(191)과 제2 전극(270)의 사이의 격벽(350)의 개구부에 발광 소자층(370)이 위치할 수 있다. 제1 전극(191), 발광 소자층(370) 및 제2 전극(270)은 발광 소자(ED)를 구성한다.
또한 도 4와 도 6을 동시에 참고하면, 가로 구동 전압선(172b)와 같은 스캔선은 제2 절연층(145) 상에 위치한다. 즉 도 4에서 제2 도전층과 제3 도전층은 서로 다른 무늬로 도시되어 있으며, 도 4에 도시된 바와 같이 제3 도전층은 제1 스캔 신호(SC)를 전달할 수 있는 제1 스캔선(151), 제2 스캔 신호(SS)를 전달할 수 있는 제2 스캔선(152), 초기화 전압(INIT)을 전달할 수 있는 가로 초기화 전압선(153), 구동 전압(ELVDD)을 전달할 수 있는 가로 구동 전압선(172b), 커패시터 전극(157), 복수개의 연결 전극(163a, 163b, 163c, 163d, 163e, 163f)을 포함한다.
본 실시예에서 제2 도전층에 비하여 제3 도전층의 저항이 더 낮을 수 있다. 따라서, 이렇게 저항이 더 낮은 제3 도전층으로 스캔선과 같은 배선을 형성함으로써 표시 장치의 load를 감소시킬 수 있다.
도 4에서는 하부 패턴(111)이 제1 트랜지스터(TR1) 부근에만 위치하는 구성을 도시하였으나, 실시예에 따라서 하부 패턴(111)은 공통 전압선(170) 또는 제1 스캔선(151), 제2 스캔선(152) 등과 중첩하여 위치할 수 있다.
도 6에서는 가로 구동 전압선(172b)과 같은 스캔선이 제3 도전층의 단일 층으로 이루어진 구성을 도시하였으나, 실시예에 따라 이러한 스캔선은 제2 도전층과 제3 도전층의 적층 구조일 수 있다.
도 7은 이러한 실시예에 따른 표시 장치에서 도 6과 동일한 단면을 도시한 것이다. 도 7을 참고로 하면, 제2 도전층은 중첩 게이트 패턴(154e)을 더 포함하고, 중첩 게이트 패턴(154e)과 가로 구동 전압선(172b)은 중첩할 수 있다. 도시하지는 않았으나 중첩 게이트 패턴(154e)과 가로 구동 전압선(172b)은 서로 전기적으로 연결되어 있을 수 있다. 이 경우 가로 구동 전압선(172b)의 저항을 감소시킬 수 있다.
도 7은 가로 구동 전압선(172b)을 중심으로 설명하였으나, 제1 스캔선(151), 제2 스캔선(152), 가로 초기화 전압선(153) 또한 동일하게 제2 도전층과 제3 도전층이 적층된 구조를 가질 수 있다. 도 8은 다른 일 실시에에 따른 표시 장치에서 도 7과 동일한 도면을 도시한 것이다.
도 8을 참고로 하면, 제2 스캔선(152)의 전압은 접촉 구멍(63)을 통해 제3 연결 패턴(174c)으로 전달되고, 다시 접촉 구멍(45)을 통해 제5 연결 전극(163e)으로 전달되고, 다시 접촉 구멍(66)을 통해 제3 게이트 전극(154c)로 전달된다.
도 9를 참고로 하면, 제1 연결 전극(163a), 커패시터 전극(157)의 제2 연장부(157b), 제2 연결 전극(163b)은 각각의 접촉 구멍(61, 55, 70)을 통해 액티브층(130)과 연결되어 있다.
그러면 이하에서 도 10을 참고로 하여 본 발명의 다른 일 실시예에 따른 표시 장치에 대하여 상세하게 설명한다.
도 10은 본 발명의 일 실시에에 따른 표시 장치(1000b)의 배치도이다. 도 11은 도 10의 표시 장치를 XIa-XIb선을 따라 잘라 도시한 단면도이다.
도 10을 참고로 하면 본 실시에예 따른 표시 장치(1000b)는 앞서 설명한 실시예에 따른 표시 장치(1000a)와 구성 요소들의 연결 관계 및 적층 구조가 대부분 동일하나, 각 구성 요소들의 구체적인 형태 및 연결 방법이 다를 수 있다. 앞에서의 실시예들과의 차이점을 중심으로 설명하도록 한다.
반복되는 한 그룹의 복수의 화소(PX4, PX5, PX6)들은 제2방향(DR2)으로 배열되어 인접할 수 있다.
이웃한 두 공통 전압선(170) 사이에 한 열의 화소들(PX4, PX5, PX6)이 위치할 수 있고, 한 열의 화소들(PX4, PX5, PX6)과 일측의 공통 전압선(170) 사이에 복수의 데이터선(171a, 171b, 171c)이 위치할 수 있다. 또한 한 열의 화소들(PX4, PX5, PX6)과 타측의 공통 전압선(170) 사이에 구동 전압선(172) 및 초기화 전압선(173)이 위치할 수 있다. 즉, 한 열의 화소들(PX4, PX5, PX6)을 사이에 두고 한 쪽에 복수의 데이터선(171a, 171b, 171c)이 위치하고 다른 쪽에 구동 전압선(172)과 초기화 전압선(173)이 위치할 수 있다. 이와 동일한 층에 커패시터 전극(175) 및 연결 부재(177)가 위치할 수 있다.
한 그룹의 인접한 복수의 화소(PX4, PX5, PX6)의 위쪽 및 아래쪽에는 제1 스캔선(151) 및 제2 스캔선(152)이 각각 위치할 수 있다. 제1 스캔선(151) 및 제2 스캔선(152)과 동일한 층에, 제1 데이터 중첩선(150a), 제2 데이터 중첩선(150b) 및 데3 데이터 중첩선(150c), 공통 전압 중첩선(150d)이 위치할 수 있다. 또한 이와 동일한 층에 구동 게이트 전극(155)이 위치할 수 있다. 또한, 구동 전압선(172) 및 초기화 전압선(173)과 중첩하여 복수의 게이트 패턴(150e, 150f, 150g, 150h, 150i, 150j)가 위치할 수 있다. 각 게이트 패턴(150e, 150f, 150g, 150h, 150i, 150j)은 복수의 접촉 구멍(98, 99)을 통해 구동 전압선(172) 및 초기화 전압선(173)과 전기적으로 연결되어 있다. 따라서 구동 전압선(172) 및 초기화 전압선(173)의 저항을 감소시킬 수 있다.
제1 스캔선(151)일부는 제2 방향(DR2)으로 연장된 돌출부(151a)를 포함한다. 제2 스캔선(152)의 일부는 제2 방향(DR2)으로 연장된 돌출부(152a)를 포함한다.
제1 데이터 중첩선(150a), 제2 데이터 중첩선(150b) 및 데3 데이터 중첩선(150c), 공통 전압 중첩선(150d)은 각각 복수의 데이터선(171a, 171b, 171c) 및 공통 전압선(170)과 중첩하여 위치한다. 제1 데이터 중첩선(150a), 제2 데이터 중첩선(150b) 및 제3 데이터 중첩선(150c)은 복수의 접촉 구멍(61a)을 통해 각각의 데이터선(171a, 171b, 171c)과 연결되어 있다. 또한, 공통 전압 중첩선(150d)은 복수의 접촉 구멍(60a)을 통해 공통 전압선(171)과 연결되어 있다.
이러한 제1 데이터 중첩선(150a), 제2 데이터 중첩선(150b) 및 데3 데이터 중첩선(150c), 공통 전압 중첩선(150d)운 복수의 접촉 구멍(60a, 61a)을 통해 각각의 데이터선(171a, 171b, 171c) 및 공통 전압선(170)과 전기적으로 연결되어 저항을 낮게 할 수 있다.
하부 패턴(111)은 복수의 하부 패턴(111a, 111b, 111c, 111d, 111e)을 포함한다. 하부 패턴(111)은 TiCu를 포함할 수 있다.
제1 하부 패턴(111a)은 공통 전압선(170)과 중첩하여 위치하며 복수개의 접촉 구멍(60b)을 통해 공통 전압선(170)과 연결되어 있다.
또한, 제2 하부 패턴(111b), 제3 하부 패턴(111c) 및 제4 하부 패턴(111d)은 각각의 화소(PX1, PX2, PX3)에 위치하며 각각의 접촉 구멍(62b, 62c, 62d)를 통해 커패시터 전극(175)과 연결되어 있다. 제5 하부 패턴(111e)은 접촉 구멍(65a)을 통해 공통 전압선(170)과 연결되어 있다.
구동 게이트 전극(155)과 커패시터 전극(175)은 커패시터를 구성한다.
액티브층(130)은 제1 액티브층(130a), 제2 액티브층(130b) 및 제3 액티브층(130c)을 포함한다.
제1 액티브층(130a)은 접촉 구멍(91)을 통해 구동 전압선(172)와 연결되어 있다. 또한 제1 액티브층(130a)의 다른 쪽은 접촉 구멍(92)을 통해 커패시터 전극(175)과 연결되어 있다.
제1 액티브층(130a)의 소스 영역(133a), 채널 영역(134a) 및 드레인 영역(135a)은 구동 게이트 전극(155)의 일부인 제1 게이트 전극(154a)과 함께 제1 트랜지스터(T1)를 구성한다.
제2 액티브층(130b)은 접촉 구멍(93)을 통해 각각의 데이터선(171a, 171b, 171c)과 연결되어 있다. 제2 액티브층(130b)의 다른 쪽은 접촉 구멍(94)을 통해 연결 부재(177)와 연결되어 있다.
제2 액티브층(130b)의 소스 영역(133b), 채널 영역(134b) 및 드레인 영역(135b)은 제1 스캔선(151)의 돌출부(151a)의 일부인 제2 게이트 전극(154b)과 함께 제2 트랜지스터(T2)를 구성한다.
제3 액티브층(130c)은 접촉 구멍(95)을 통해 초기화 전압선(173)과 연결되어 있다. 제3 액티브층(130c)의 다른 쪽은 접촉 구멍(96)을 통해 커패시터 전극(175)과 연결되어 있다.
제3 액티브층(130c)의 소스 영역(133c), 채널 영역(134c) 및 드레인 영역(135c) 및 제2 스캔선(152)의 돌출부(152a)의 일부인 제3 게이트 전극(154c)과 함께 제3 트랜지스터(T3)를 구성한다.
연결 부재(177)는 접촉 구멍(94)을 통해 제2 액티브층(130b)과 연결되어 있고, 다른 접촉 구멍(97)을 통해 구동 게이트 전극(155)과 연결되어 있다.
각각의 화소(PX4, PX5, PX6)의 제1 전극(191a, 191b, 191c)은 접촉 구멍(80)을 통해 커패시터 전극(175)과 전기적으로 연결되어 있다.
도 9를 참고로 하면, 각 공통 전압선(170) 및 제1 스캔선(151)은 하부 패턴(111)과 중첩하여 하부 패턴과 전기적으로 연결되어 있을 수 있다. 하부 패턴(111)은 TiCu를 포함할 수 있으며 이로 인해 공통 전압선(170) 및 제1 스캔선(151) 의 저항을 감소시킬 수 있다.
또한, 데이터선(171a, 171b, 171c), 구동 전압선(172) 및 초기화 전압선(173) 하부에 제1 데이터 중첩선(150a), 제2 데이터 중첩선(150b) 및 데3 데이터 중첩선(150c), 복수의 게이트 패턴(150e, 150f, 150g, 150h, 150i, 150j)이 중첩하여 위치하고 서로 전기적으로 연결될 수 있다. 이 경우 데이터선(171a, 171b, 171c), 구동 전압선(172) 및 초기화 전압선(173)의 저항을 감소시킬 수 있다.
도 11은 도 10의 평면도를 XIa-XIb선을 따라 잘라 도시한 단면도이다. 도 11을 참고로 하면, 공통 전압선(170)은 제1 하부 패턴(111a), 게이트 절연막(144), 공통 전압 중첩선(150d)과 중첩하여 위치한다. 각 층은 서로 접촉 구멍을 통해 연결되어 있다. 따라서 공통 전압선(170)의 저항을 감소시킬 수 있다.
이상과 같이 본 실시예에 따른 표시 장치는 제2 도전층 및 제3 도전층을 이용하여 커패시터를 형성하고, 스캔선은 제3 도전층과 동일층에 위치하며, 트랜지스터의 게이트 전극은 제2 도전층 및 제3 도전층을 포함하는 다중 게이트 전극을 포함하도록 함으로써 표시 장치의 로드(load)를 감소시킬 수 있다. 이때 제2 도전층에 비하여 제3 도전층의 저항이 더 낮을 수 있다.
또한, 다른 일 실시예에 따른 표시 장치는 공통 전압선 및 데이터선 등을 스캔선과 동일한 층 및 하부 패턴과 중첩하여 전기적으로 연결된 구조로 형성하여 저항을 감소시킬 수 있다. 마찬가지로, 구동 전압선 및 초기화 전압선을 스캔선과 동일한 층과 중첩하여 전기적으로 연결된 구조로 형성하여 저항을 감소시킬 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 기판,
    상기 기판 위의 하부 패턴을 포함하는 제1 도전층,
    상기 제1 도전층 위의 제1 절연층,
    상기 제1 절연층 위에 위치하며 소스 영역, 채널 영역, 그리고 드레인 영역을 포함하는 복수의 액티브 패턴,
    상기 액티브 패턴 위에 위치하며 상기 채널 영역과 중첩하는 게이트 전극 및 구동 게이트 전극을 포함하는 제2 도전층,
    상기 제2 도전층 위의 제2 절연층,
    상기 제2 절연층 위에 위치하는 커패시터 전극 및 스캔선을 포함하는 제3 도전층,
    상기 제3 도전층 위에 위치하는 제3 절연층, 그리고
    상기 제3 절연층 위에 위치하는 제1 전극을 포함하는 전극층을 포함하고,
    상기 제1 전극은 상기 커패시터 전극과 연결되어 있고,
    상기 커패시터 전극은 상기 구동 게이트 전극과 중첩하여 커패시터를 구성하는 표시 장치.
  2. 제1항에서,
    상기 커패시터 전극은 상기 하부 패턴과 전기적으로 연결되어 있는 표시 장치.
  3. 제1항에서,
    상기 제2 도전층은 상기 스캔선과 중첩하는 중첩 게이트 패턴을 더 포함하는 표시 장치.
  4. 제1항에서,
    상기 제3 절연층은 유기 물질을 포함하는 표시 장치.
  5. 제1항에서,
    상기 제3 절연층과 상기 전극층 사이에 위치하는 제4 도전층을 포함하고,
    상기 제4 도전층은 데이터선, 구동 전압선, 공통 전압선, 초기화 전압선 및 복수의 연결 패턴을 포함하는 표시 장치.
  6. 제5항에서,
    상기 스캔선은 제1 스캔선 및 제2 스캔선을 포함하고,
    상기 제2 도전층은 섬형의 제2 게이트 전극을 포함하고,
    상기 제1 스캔선과 상기 제2 게이트 전극은 상기 복수의 연결 패턴 중 하나의 연결 패턴에 의해 서로 연결되는 표시 장치.
  7. 제5항에서,
    상기 스캔선은 제1 스캔선 및 제2 스캔선을 포함하고,
    상기 제2 도전층은 섬형의 제3 게이트 전극을 포함하고,
    상기 제2 스캔선과 상기 제3 게이트 전극은 상기 복수의 연결 패턴 중 하나의 연결 패턴에 의해 서로 연결되는 표시 장치.
  8. 제5항에서,
    상기 커패시터 전극은 상기 복수의 연결 패턴 중 하나의 연결 패턴과 연결되어 있고,
    상기 연결 패턴을 통해 상기 제1 전극과 상기 커패시터 전극이 서로 전기적으로 연결되는 표시 장치.
  9. 제1항에서,
    제3 도전층은 복수의 연결 전극을 포함하고,
    상기 복수의 액티브 패턴은 제1 액티브 패턴, 제2 액티브 패턴 및 제3 액티브 패턴을 포함하고,
    각각의 액티브 패턴은 제3 도전층의 복수의 연결 전극 중 하나 이상과 연결되어 있는 표시 장치.
  10. 제9항에서,
    상기 제2 도전층의 저항보다 상기 제3 도전층의 저항이 더 낮은 표시 장치.
  11. 기판,
    상기 기판 위의 복수의 하부 패턴을 포함하는 제1 도전층,
    상기 제1 도전층 위의 제1 절연층,
    상기 제1 절연층 위에 위치하며 소스 영역, 채널 영역, 그리고 드레인 영역을 포함하는 복수의 액티브 패턴,
    상기 액티브 패턴 위에 위치하며 스캔선, 복수의 데이터 중첩선을 포함하는 제2 도전층,
    상기 제2 도전층 위에 위치하는 제2 절연층,
    상기 제2 절연층 위에 위치하고 복수의 데이터선 및 공통 전압선을 포함하는 제3 도전층,
    상기 제3 도전층 위에 위치하는 제3 절연층, 그리고
    상기 제3 절연층 위에 위치하는 제1 전극을 포함하는 전극층
    을 포함하고,
    상기 복수의 데이터선은 상기 복수의 데이터 중첩선과 각각 중첩하여 위치하며,
    상기 스캔선은 상기 하부 패턴과 중첩하여 위치하는 표시 장치.
  12. 제11항에서,
    상기 제2 도전층은 공통 전압 중첩선을 더 포함하고,
    상기 공통 전압선은 상기 공통 전압 중첩선 및 상기 하부 패턴과 중첩하여 위치하며,
    상기 공통 전압선은 상기 공통 전압 중첩선 및 상기 하부 패턴과 각각 전기적으로 연결된 표시 장치.
  13. 제11항에서,
    상기 제3 도전층은 구동 전압선 및 초기화 전압선을 포함하고,
    상기 제2 도전층은 복수의 게이트 패턴을 포함하고,
    상기 복수의 게이트 패턴과 상기 구동 전압선 및 초기화 전압선은 각각 중첩하여 위치하는 표시 장치.
  14. 제11항에서,
    상기 복수의 하부 패턴 중 하나의 하부 패턴은 상기 공통 전압선의 진행 방향과 교차하는 방향으로 위치하며,
    상기 공통 전압선과 연결되어 있는 표시 장치.
  15. 제11항에서,
    상기 복수의 액티브 패턴은 제1 액티브 패턴, 제2 액티브 패턴 및 제3 액티브 패턴을 포함하고,
    상기 스캔선은 제1 스캔선 및 제2 스캔선을 포함하고,
    상기 제1 스캔선의 일부는 상기 제1 스캔선의 진행방향과 다른 방향으로 연장되어 있으며,
    상기 연장부는 상기 제1 액티브 패턴 및 제3 액티브 패턴의 채널 영역과 중첩하는 표시 장치.
  16. 제15항에서,
    상기 제2 스캔선의 일부는 상기 제2 스캔선의 진행방향과 다른 방향으로 연장되어 있으며,
    상기 연장부는 상기 제2 액티브 패턴의 채널 영역과 중첩하는 표시 장치.
  17. 제11항에서,
    상기 제3 도전층과 동일 층에 위치하는 패드 전극을 포함하고,
    상기 제2 도전층과 동일 층에 위치하는 패드 연결 전극을 포함하고,
    상기 패드 전극은 상기 하부 패턴과 전기적으로 연결되어 있고,
    상기 패드 전극은 상기 패드 연결 전극과 전기적으로 연결되어 있는 표시 장치.
  18. 제11항에서,
    상기 제2 도전층은 구동 게이트 전극을 포함하고,
    상기 제3 도전층은 상기 구동 게이트 전극과 중첩하는 커패시터 전극을 포함하는 표시 장치.
  19. 제18항에서
    상기 복수의 하부 패턴 중 하나 이상의 하부 패턴은
    상기 커패시터 전극과 중첩하는 표시 장치.
  20. 제18항에서,
    상기 커패시터 전극과 연결된 제1 전극을 더 포함하는 표시 장치.
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