KR20230086883A - 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

박막 트랜지스터 및 이를 포함하는 표시장치 Download PDF

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KR20230086883A
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Abstract

본 발명의 일 실시예는, 서로 이격되어 배치된 제1 배선 패턴 및 제2 배선 패턴, 상기 제1 배선 패턴 및 상기 제2 배선 패턴과 중첩하는 액티브층, 상기 액티브층 상의 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극을 포함하고, 상기 액티브층은 채널부, 상기 제1 배선 패턴과 중첩 및 접촉하는 제1 부분 및 상기 제2 배선 패턴과 중첩 및 접촉하는 제2 부분을 포함하며, 상기 채널부는 상기 제1 배선 패턴 및 상기 제2 배선 패턴 사이에 배치되어 상기 게이트 전극과 중첩하고, 상기 게이트 절연막은 상기 채널부를 커버하며 상기 제1 배선 패턴의 일 측면 및 상기 제2 배선 패턴의 일 측면을 노출시키는 박막 트랜지스터를 제공한다. 또한, 본 발명의 일 실시예는 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 박막 트랜지스터 및 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화가 이루어져야 한다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점이 있다.
탑 게이트 형태(Top Gate Type)라고도 하는 코플라나(Coplanar) 구조로 산화물 반도체 박막 트랜지스터가 제조되는 경우, 소자를 사이의 전기적 접속을 위해 도체화 영역이 형성될 필요가 있다. 도체화 영역의 형성 과정에서 산화물 반도체층이 열화될 수 있고, 그 결과, 산화물 반도체 박막 트랜지스터의 신뢰성이 저하될 수 있다. 따라서, 산화물 반도체 박막 트랜지스터의 제조과정에서 산화물 반도체층이 손상되지 않도록 하는 구조 또는 공정의 개발이 필요하다.
본 발명의 일 실시예는, 액티브층과 중첩하는 제1 배선 패턴 및 제2 배선 패턴을 포함하는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 제1 배선 패턴 및 제2 배선 패턴에 의하여 전기적 연결이 이루어지기 때문에, 액티브층에 대한 별도의 도체화 공정이 필요하지 않도록 하는 구조를 갖는 박막 트랜지스터를 제공하고자 한다.
게이트 절연막이 액티브층을 커버하고, 별도의 도체화 공정이 진행되지 않아 액티브층이 효율적으로 보호될 수 있는 박막 트랜지스터를 제공하고자 한다.
액티브층과 중첩하는 제1 배선 패턴 및 제2 배선 패턴의 측면을 통하여 소스 전극 및 드레인 전극과의 접촉이 이루어져, 액티브층이 효율적으로 보호될 수 있는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 상기와 같은 박막 트랜지스터를 포함하여 우수한 안정성 및 신뢰성을 가질 수 있는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 서로 이격되어 배치된 제1 배선 패턴 및 제2 배선 패턴, 상기 제1 배선 패턴 및 상기 제2 배선 패턴과 중첩하는 액티브층, 상기 액티브층 상의 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극을 포함하고, 상기 액티브층은 채널부, 상기 제1 배선 패턴과 중첩 및 접촉하는 제1 부분 및 상기 제2 배선 패턴과 중첩 및 접촉하는 제2 부분을 포함하며, 상기 채널부는 상기 제1 배선 패턴 및 상기 제2 배선 패턴 사이에 배치되어 상기 게이트 전극과 중첩하고, 상기 게이트 절연막은 상기 채널부를 커버하며 상기 제1 배선 패턴의 일 측면 및 상기 제2 배선 패턴의 일 측면을 노출시키는, 박막 트랜지스터를 제공한다.
상기 제1 배선 패턴 및 상기 제2 배선 패턴은 상기 기판과 상기 액티브층 사이에 배치될 수 있다.
상기 제1 배선 패턴의 상면은 상기 액티브층의 상기 제1 부분의 하면과 접촉하고, 상기 제2 배선 패턴의 상면은 상기 액티브층의 상기 제2 부분의 하면과 접촉할 수 있다.
상기 제1 배선 패턴 및 상기 제2 배선 패턴은 각각 환원성 도전 물질 포함할 수 있다.
상기 환원성 도전 물질은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 칼슘(Ca) 및 바륨(Ba) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 채널부, 제1 부분 및 제2 부분은 일체로 이루어질 수 있다.
상기 박막 트랜지스터는 상기 제1 배선 패턴의 측면과 접촉하는 소스 전극 및 상기 소스 전극과 이격되어 상기 제2 배선 패턴의 측면과 접촉하는 드레인 전극 중 적어도 하나를 더 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 동일 재료에 의해 동일 공정으로 만들어질 수 있다.
상기 액티브층 중 상기 제1 배선 패턴과 상기 제2 배선 패턴 사이에 배치된 부분의 전체가 상기 게이트 전극과 중첩할 수 있다.
상기 액티브층은 상기 제1 배선 패턴, 상기 제2 배선 패턴 및 상기 게이트 전극 중 어느 하나와도 중첩하지 않는 비중첩부를 포함할 수 있다.
상기 비중첩부는 도체화될 수 있다.
상기 게이트 절연막은 상기 액티브층의 상면 전체를 커버할 수 있다.
상기 액티브층은 산화물 반도체 물질을 포함할 수 있다.
상기 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 액티브층은, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함할 수 있다.
본 발명의 다른 일 실시예는, 상기의 박막 트랜지스터를 포함하는 표시장치를 제공한다.
본 발명의 일 실시예에 따른 박막 트랜지스터에 있어서, 액티브층과 중첩하는 제1 배선 패턴 및 제2 배선 패턴에 의하여 전기적 연결이 이루어지기 때문에, 액티브층에 대한 별도의 도체화 공정이 필요하지 않다. 그 결과, 박막 트랜지스터의 제조 공정에서 액티브층의 손상이 방지 또는 최소화될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 게이트 절연막이 액티브층을 전체적으로 커버하고, 액티브층과 중첩하는 제1 배선 패턴 및 제2 배선 패턴의 측면을 통하여 소스 전극 및 드레인 전극과의 접촉이 이루어질 수 있다. 그 결과, 액티브층이 효율적으로 보호될 수 있고, 박막 트랜지스터가 우수한 전기적 특성을 가질 수 있고, 우수한 안정성 및 신뢰성을 가질 수 있다.
이러한 박막 트랜지스터를 포함하는 본 발명의 일 실시예에 따른 표시장치는 우수한 신뢰성을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1a은 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 1b는 도 1a의 I-I'를 따라 자른 단면도이다.
도 2a은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 2b는 도 2a의 II-II'를 따라 자른 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7a 내지 7g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하는 개략도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 9는 도 8의 어느 한 화소에 대한 회로도이다.
도 10은 도 9의 화소에 대한 평면도이다.
도 11은 도 10의 III-III'를 따라 자른 단면도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 13은 도 12의 화소에 대한 평면도이다.
도 14는 도 13의 IV-IV'를 따라 자른 단면도이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 이를 포함하는 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극이 구별되어 있지만, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 구체적으로, 어느 한 실시예에서 소스 전극으로 명명된 전극은 드레인 전극으로 사용될 수도 있고, 드레인 전극으로 명명된 전극은 소스 전극으로 사용될 수 있다. 또한, 어느 한 실시예에 따른 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예에 따른 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 실시예들에 있어서, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
이하, 도 1a 및 1b를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)를 상세히 설명한다.
도 1a은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 평면도이고, 도 1b는 도 1a의 I-I'를 따라 자른 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 서로 이격되어 배치된 제1 배선 패턴(125) 및 제2 배선 패턴(126), 제1 배선 패턴(125) 및 제2 배선 패턴(126)과 중첩하는 액티브층(130), 액티브층(130) 상의 게이트 절연막(140), 및 게이트 절연막(140) 상의 게이트 전극(150)을 포함한다.
도 1b를 참조하면, 박막 트랜지스터(100)는 기판(110) 상에 배치될 수 있다. 박막 트랜지스터(100)를 지지하고 있는 것이라면, 제한 없이 기판(110)이라고 할 수 있다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 광차단층(111)이 배치될 수 있다. 광차단층(111)은 적어도 액티브층(130)의 채널부(130n)와 중첩한다. 광차단층(111)은 외부로부터 입사되는 광을 차단하여, 채널부(130n)를 보호한다.
광차단층(111)은 광차단 특성을 갖는 재료로 만들어질 수 있다. 광차단층(111)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 티타늄(Ti) 및 철(Fe) 중 적어도 하나를 포함할 수 있다.
광차단층(111)은 소스 전극(161) 및 드레인 전극(162) 중 어느 하나와 전기적으로 연결될 수 있다. 광차단층(111)은 생략될 수도 있다.
광차단층(111) 상에 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 절연 물질로 만들어질 수 있다. 예를 들어, 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물과 같은 절연 물질 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
버퍼층(120)은 공기 및 수분을 차단하여 액티브층(130)을 보호할 수 있다. 또한, 버퍼층(120)은, 광차단층(111)이 배치된 기판(110)의 상부가 균일해지도록 할 수 있다.
버퍼층(120) 상에 제1 배선 패턴(125) 및 제2 배선 패턴(126)이 배치될 수 있다. 도 1a 및 1b 왼쪽에 제1 배선 패턴(125)이 배치되고, 오른쪽에 제2 배선 패턴(126)이 배치된 구성이 도시되어 있다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 배선 패턴(125)과 제2 배선 패턴(126)의 위치는 서로 바뀔 수 있다.
제1 배선 패턴(125) 및 제2 배선 패턴(126)은 도전성을 갖는다. 제1 배선 패턴(125) 및 제2 배선 패턴(126)은 각각 배선 역할을 할 수 있다. 제1 배선 패턴(125)과 제2 배선 패턴(126)이 배선 역할을 하여, 액티브층(130)이 다른 구성 요소들과 전기적으로 연결될 수 있다. 보다 구체적으로, 제1 배선 패턴(125)과 제2 배선 패턴(126)은 액티브층(130)의 채널부(130n)와 연결되어, 채널부(130n)가 박막 트랜지스터(100)의 다른 구성요소들 또른 표시장치의 다른 구성요소들과 전기적으로 연결될 수 있도록 한다.
제1 배선 패턴(125) 및 제2 배선 패턴(126)이 도전성을 갖는 배선 역할을 할 수 있기 때문에, 액티브층(130)에 대한 선택적 도체화가 필요하지 않을 수 있다. 액티브층(130)에 대한 선택적 도체화 없이도, 제1 배선 패턴(125) 및 제2 배선 패턴(126)에 의해 액티브층(130)이 다른 구성 요소들과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 제1 배선 패턴(125) 및 제2 배선 패턴(126)은 환원성을 가질 수도 있다. 제1 배선 패턴(125) 및 제2 배선 패턴(126)이 환원성을 가지는 경우, 제1 배선 패턴(125) 및 제2 배선 패턴(126)과 접촉하는 액티브층(130)이 선택적으로 환원되어, 별도의 도체화 공정 없이도 액티브층(130)에 도체화부가 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 배선 패턴(125) 및 제2 배선 패턴(126)은 각각 환원성 도전 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 제1 배선 패턴(125) 및 제2 배선 패턴(126)은, 예를 들어, 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 칼슘(Ca) 및 바륨(Ba) 중에서 선택된 적어도 하나를 포함할 수 있다.
액티브층(130)은 제1 배선 패턴(125) 및 제2 배선 패턴(126) 상에 배치된다. 본 발명의 일 실시예에 따르면, 제1 배선 패턴(125) 및 제2 배선 패턴(126)은 기판(110)과 액티브층(130) 사이에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 반도체 물질에 의하여 형성될 수 있다. 액티브층(130)은, 예를 들어, 산화물 반도체을 포함할 수 있다.
산화물 반도체 물질은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 액티브층(130)이 만들어질 수도 있다.
액티브층(130)은 채널부(130n), 제1 부분(131) 및 제2 부분(132)를 포함할 수 있다. 채널부(130n), 제1 부분(131) 및 제2 부분(132)은 일체로 이루어질 수 있다. 보다 구체적으로, 채널부(130n), 제1 부분(131) 및 제2 부분(132)를 포함하는 하나의 액티브층(130)은 하나의 패턴으로 이루어질 수 있다.
채널부(130n)는 채널부(130n)는 제1 배선 패턴(125) 및 제2 배선 패턴(126) 사이에 배치되어, 게이트 전극(150)과 중첩한다. 채널부(130n)는 제1 배선 패턴(125) 및 제2 배선 패턴(126)과 중첩하지 않는다.
채널부(130n)는 제1 배선 패턴(125) 및 제2 배선 패턴(126)과 접촉할 수 있다. 본 발명의 일 실시예에 따르면, 제1 배선 패턴(125), 채널부(130n) 및 제2 배선 패턴(126)을 통하여 신호가 전달될 수 있고, 전류 또는 전하가 이동될 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130) 중 제1 배선 패턴(125)과 중첩하는 부분은 제1 부분(131)으로 정의되고, 제2 배선 패턴(126)과 중첩하는 부분은 제2 부분(132)으로 정의될 수 있다.
제1 배선 패턴(125)의 상면은 액티브층(130)의 제1 부분(131)의 하면과 접촉할 수 있다. 제2 배선 패턴(126)의 상면은 액티브층(130)의 제2 부분(132)의 하면과 접촉할 수 있다. 여기서, 상면은 기판(110)의 반대쪽을 향하는 표면으로 정의되고, 하면은 기판(110)을 향하는 표면으로 정의될 수 있다.
액티브층(130)의 제1 부분(131) 및 제2 부분(132)는 게이트 전극(150)과 중첩할 수도 있고 중첩하지 않을 수도 있다.
도 1a 및 1를 참조하면, 액티브층(130)의 제1 부분(131) 및 제1 배선 패턴(125)은 채널부(130n)와 인접한 영역에서 게이트 전극(150)과 일부 중첩할 수 있다. 그 결과, 게이트 전극(150)에 게이트 전압이 인가되는 경우, 채널부(130n)가 온(ON) 상태가 되며, 채널부(130n)와 제1 배선 패턴(125) 사이에 안정적인 전기적 연결이 이루어질 수 있다.
또한, 도 1a 및 1를 참조하면, 액티브층(130)의 제2 부분(132) 및 제2 배선 패턴(126)은 채널부(130n)와 인접한 영역에서 게이트 전극(150)과 중첩할 수 있다. 그 결과, 게이트 전극(150)에 게이트 전압이 인가되는 경우, 채널부(130n)가 온(ON) 상태가 되며, 채널부(130n)와 제2 배선 패턴(126) 사이에 안정적인 전기적 연결이 이루어질 수 있다.
제1 부분(131) 및 제2 부분(132)은 각각 게이트 전극(150)과 중첩하지 않은 영역을 포함할 수 있다. 게이트 전극(150)과 중첩하지 않는 영역에서 제1 부분(131)과 제2 부분(132)은 각각 소스 전극(161) 및 드레인 전극(162)과 접촉할 수 있다.
제1 부분(131) 및 제2 부분(132)는 반도체 물질로 이루어지며, 도체화될 수도 있다. 본 발명의 일 실시예에 따르면, 제1 배선 패턴(125) 및 제2 배선 패턴(126)이 환원성 도전 물질로 이루어지는 경우, 제1 배선 패턴(125)과 접촉하는 제1 부분(131) 및 제2 배선 패턴(126)과 접촉하는 제2 부분(132)에서 산소 결손(oxygen vacancy)이 발생되어, 제1 부분(131) 및 제2 부분(132)과 그 주변이 도체화될 수도 있다.
제1 부분(131) 및 제2 부분(132)이 각각 도체화되는 경우, 제1 부분(131) 및 제2 부분(132)이 게이트 전극(150)과 중첩하지 않는 경우에도, 도체화부를 매개로 채널부(130n)와 제1 배선 패턴(125) 및 제2 배선 패턴(126) 사이에 전기적 연결이 이루어질 수 있다. 예를 들어, 제1 배선 패턴(125), 도체화부 및 채널부(130n) 사이에 안정적인 전기적 연결이 이루어질 수 있다. 또한, 제2 배선 패턴(126), 도체화부 및 채널부(130n) 사이에도 안정적인 전기적 연결이 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 제1 부분(131)과 제1 배선 패턴(125)이 소스 영역이 되고, 제2 부분(132)과 제2 배선 패턴(126)이 드레인 영역이 될 수 있다. 본 발명의 일 실시예에 따르면, 제1 부분(131)과 제1 배선 패턴(125)을 소스 전극이라고 하고, 제2 부분(132)과 제2 배선 패턴(126)을 드레인 전극이라고 할 수도 있다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 부분(131)과 제1 배선 패턴(125)이 드레인 영역이 되고, 제2 부분(132)과 제2 배선 패턴(126)이 소스 영역이 될 수도 있다. 또한, 제1 부분(131)과 제1 배선 패턴(125)을 드레인 전극이라고 하고, 제2 부분(132)과 제2 배선 패턴(126)을 소스 전극이라고 할 수도 있다.
본 발명의 일 실시예에 따르면, 제1 배선 패턴(125) 및 제2 배선 패턴(126)이 형성된 후 액티브층(130)이 만들어지고, 제1 배선 패턴(125) 및 제2 배선 패턴(126)의 측면을 통하여 전기적 연결이 이루어지는 특징이 있다.
만약, 액티브층(130) 상에 제1 배선 패턴(125) 및 제2 배선 패턴(126)이 형성되는 경우, 제1 배선 패턴(125) 및 제2 배선 패턴(126)형성 과정에서 액티브층(130)이 손상되는 문제가 발생될 수 있다. 반면 본원발명에 따르면, 제1 배선 패턴(125) 및 제2 배선 패턴(126)이 형성된 후 액티브층(130)이 만들어지기 때문에 제1 배선 패턴(125) 및 제2 배선 패턴(126)이 형성 과정에서 액티브층(130)이 손상되는 문제가 발생되지 않는다.
또한, 제1 배선 패턴(125) 및 제2 배선 패턴(126)이 환원성 도전 물질을 포함하는 경우, 제1 배선 패턴(125)과 접촉하는 제1 부분(131) 및 제2 배선 패턴(126)과 접촉하는 제2 부분(132)에서 산소 결손(oxygen vacancy)이 발생되어, 제1 (131) 및 제2 부분(132)이 도체화될 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 플라즈마 처리, 이온 도핑 또는 자외선 처리 등과 같은 별도의 도체화 공정 없이도, 액티브층(130) 선택적으로 도체화될 수 있다. 그 결과, 전기적 연결의 신뢰성이 보장될 수 있다.
액티브층(130) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 게이트 절연막(140)은 채널부(130n)를 보호한다.
도 1b를 참조하면, 게이트 절연막(140)은 채널부(130n)를 커버하며, 제1 배선 패턴(125)의 일 측면 및 제2 배선 패턴(126)의 일 측면을 노출시키도록 구성될 수 있다.
예를 들어, 게이트 절연막(140)은 채널부(130n), 제1 부분(131) 및 제2 부분(132)의 상면을 커버하고, 제1 배선 패턴(125)의 어느 한 측면 및 제2 배선 패턴(126)의 어느 한 측면을 커버하지 않을 수 있다. 게이트 절연막(140)으로부터 노출된 제1 배선 패턴(125)의 일 측면 및 제2 배선 패턴(126)의 일 측면에 소스 전극(161)과 드레인 전극(162)이 각각 접촉할 수 있다.
게이트 절연막(140)은, 채널부(130n)의 상면을 커버하고, 제1 배선 패턴(125)의 일 측면 및 제2 배선 패턴(126)의 일 측면을 노출시키는 다양한 형태로 패터닝될 수 있다. 또한, 본 발명의 일 실시예에 따르면, 게이트 절연막(140)은 채널부(130n)의 상면을 커버하고, 채널부(130n)에 인접한 액티브층(130)의 제1 부분(131)의 적어도 일부 및 채널부(130n)에 인접한 액티브층(130)의 제2 부분(132)의 적어도 일부 상에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 게이트 절연막(140)이 액티브층(130)의 상면 전체를 커버할 수 있다. 그 결과, 게이트 절연막(140)에 의하여 액티브층(130) 및 채널부(130n)가 효과적으로 보호될 수 있다. 특히, 게이트 전극(150)을 위한 식각 과정에서, 액티브층(130)에 포함된 금속 물질들이 게이트 절연막(140)의 측벽에 재증착(re-deposition)되어 게이트 전극(150)과 액티브층(130) 사이에 전기적 쇼트(short) 현상이 발생되는 것이 방지될 수 있다.
게이트 전극(150)은 게이트 절연막(140) 상에 배치된다. 게이트 전극(150)은 액티브층(130)의 채널부(130n)와 중첩한다.
게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(150)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 액티브층(130) 중 제1 배선 패턴(125)과 제2 배선 패턴(126) 사이에 배치된 부분의 전체가 게이트 전극(130)과 중첩할 수 있다. 따라서, 액티브층(130) 중 제1 배선 패턴(125)과 제2 배선 패턴(126) 사이의 부분 전체가 채널부(130n)가 될 수 있다.
도 1a 및 1b를 참조하면, 제1 배선 패턴(125)의 일부 및 제2 배선 패턴(126)의 일부는 게이트 전극(150)과 중첩할 수 있다. 또한, 액티브층(130)의 제1 부분(131) 및 제2 부분(132)도 게이트 전극(150)과 일부 중첩할 수 있다. 제1 배선 패턴(125)의 일부 및 제2 배선 패턴(126)의 일부가 게이트 전극(150)과 중첩하더라도, 제1 배선 패턴(125)과 제2 배선 패턴(126)이 서로 연결되어 있지 않기 때문에, 채널부(130n)가 온(ON) 되지 않은 경우, 제1 배선 패턴(125)과 제2 배선 패턴(126) 사이는 절연 상태가 유지될 수 있다.
또한, 제1 배선 패턴(125)의 일부 및 제2 배선 패턴(126)의 일부는 게이트 전극(150)과 중첩하기 때문에, 게이트 전극(150)에 게이트 전압이 인가되어 채널부(130n)가 온(ON) 되면, 채널부(130n)와 제1 배선 패턴(125) 사이 및 채널부(130n)와 제2 배선 패턴(126) 사이에 안정적인 전기적 연결이 이루어지고, 그 결과, 제1 배선 패턴(125)과 제2 배선 패턴(126)이 전기적으로 연결될 수 있다.
도 1a을 참조하면, 게이트 전극(150) 및 게이트 절연막 (140) 상에 층간 절연막(145)이 배치된다. 층간 절연막(145)은 절연 물질로 이루어진 절연층이다. 층간 절연막(145)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(145) 상에 소스 전극(161) 및 드레인 전극(162)이 서로 이격되어 배치될 수 있다.
소스 전극(161) 및 드레인 전극(162)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(161) 및 드레인 전극(162)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
소스 전극(161)은 층간 절연막(145)에 형성된 콘택홀(CH2)을 통해 액티브층(130)과 연결된다. 구체적으로, 소스 전극(161)은 콘택홀(CH2)을 통해 액티브층(130)의 제1 부분(131) 및 제1 배선 패턴(125)과 전기적으로 연결될 수 있다. 또한, 소스 전극(161)은 콘택홀(CH1)을 통해 광차단층(111)과 연결될 수도 있다.
드레인 전극(162)은 소스 전극(161)과 이격되어, 층간 절연막(145)에 형성된 콘택홀(CH3)을 통해 액티브층(130)과 연결된다. 구체적으로, 드레인 전극(162)은 콘택홀(CH3)을 통해 액티브층(130)의 제2 부분(132) 및 제2 배선 패턴(126)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 소스 전극(161)은 제1 배선 패턴(125)의 측면과 접촉할 수 있다. 드레인 전극(162)은 소스 전극(161)과 이격되어 제2 배선 패턴(126)의 측면과 접촉할 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)의 제1 부분(131)과 제2 부분(132)은 반도체 물질로 이루어지고, 제1 배선 패턴(125)과 제2 배선 패턴(126)은 도전성 물질, 예를 들어, 금속으로 이루어질 수 있다. 따라서, 제1 배선 패턴(125)및 제2 배선 패턴(126)이 액티브층(130)의 제1 부분(131) 및 제2 부분(132)보다 우수한 전기 전도성을 가질 수 있다.
제1 배선 패턴(125)은 채널부(130n)와 연결되고 동시에 소스 전극(161)과 연결된 구조로 형성되어, 소스 전극(161)과 채널부(130n)를 연결하는 연결배선 역할을 할 수 있다. 또한, 제2 배선 패턴(126)은 채널부(130n)와 연결되고 동시에 소 드레인 전극(162)과 연결된 구조로 형성되어, 드레인 전극(162)과 채널부(130n)를 연결하는 연결배선 역할을 할 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면, 반도체 물질보다 우수한 도전성을 제1 배선 패턴(125)과 제2 배선 패턴(126)이 연결배선 역할을 한다. 그 결과, 채널부(130n)와 소스 전극(161) 사이 또는 채널부(130n)와 드레인 전극(162) 사이의 전류 특성이 향상될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 게이트 절연막(140)이 액티브층(130)의 상면 전체를 커버하여 액티브층(130) 및 채널부(130n)를 보호하고, 제1 배선 패턴(125)의 측면과 제2 배선 패턴(126)의 측면이 노출되도록 하여 제1 배선 패턴(125)과 제2 배선 패턴(126)이 연결배선 역할을 할 수 있도록 한다.
따라서, 본 발명의 일 실시예에 따르면, 액티브층(130) 및 채널부(130n)가 효율적으로 보호되고, 동시에 채널부(130n)와 소스 전극(161) 사이 또는 채널부(130n)와 드레인 전극(162) 사이의 전류 특성이 향상될 수 있다.
본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)에서 소스 전극(161) 및 드레인 전극(162) 중 어느 하나가 생략될 수 있다. 이 경우, 액티브층(130)의 제1 부분(131)과 제1 연결 배선(125)의 집합체 또는 액티브층(130)의 제2 부분(132)과 제2 연결 배선(126)의 집합체가 소스 전극(161)의 역할을 하거나 드레인 전극(162)의 역할을 할 수도 있다.
도 1b를 참조하면, 소스 전극(161) 및 드레인 전극(162) 상에 보호층(170)이 배치될 수 있다. 보호층(170)은 절연 물질로 이루어지며, 박막 트랜지스터(100)를 보호할 수 있다.
도 2a는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 평면도이고, 도 2b는 도 2a의 II-II'를 따라 자른 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성 요소에 대한 설명은 생략된다.
도 2a 및 2b를 참조하면, 액티브층(130)은 제1 배선 패턴(125), 제2 배선 패턴(126) 및 게이트 전극(150) 중 어느 하나와도 중첩하지 않는 비중첩부(135)를 포함할 수 있다.
도 2a를 참조하면, 제1 배선 패턴(125)과 제2 배선 패턴(126) 사이의 이격 거리가 게이트 전극(150)의 폭(w)보다 크다. 그 결과, 액티브층(130)에 있어서, 제1 배선 패턴(125)과 제2 배선 패턴(126) 사이에 배치된 부분의 일부가 게이트 전극(150)과 중첩하지 않을 수 있다. 이와 같이, 액티브층(130) 중 제1 배선 패턴(125), 제2 배선 패턴(126) 및 게이트 전극(150) 중 어느 하나와도 중첩하지 않는 부분을 비중첩부(135)라고 한다.
비중첩부(135)는 채널부(130n)가 아니며, 채널부(130n)와 제1 배선 패턴(125) 사이 및 채널부(130n)와 제2 배선 패턴(126) 사이에 배치된 액티브층(130)의 일부라고 할 수 있다. 비중첩부(135)가 도전성을 가지 않은 경우, 채널부(130n)와 제1 배선 패턴(125) 사이의 전기적 연결 또는 채널부(130n)와 제2 배선 패턴(126) 사이의 전기적 연결이 이루어지지 않을 수 있다.
본 발명의 다른 일 실시예에 따르면, 비중첩부(135)는 도체화될 수 있다. 보다 구체적으로, 본 발명의 다른 일 실시예에 따르면, 제1 배선 패턴(125) 및 제2 배선 패턴(126)이 환원성 도전 물질로 이루어져, 제1 배선 패턴(125)과 접촉하는 제1 부분(131), 제2 배선 패턴(126)과 접촉하는 제2 부분(132) 및 비중첩부(135)에 산소 결손(oxygen vacancy)이 발생되어, 제1 부분(131), 제2 부분(132) 및 비중첩부(135)가 도체화될 수도 있다.
도 2b를 참조하면, 비중첩부(135)가 도체화되는 경우, 비중첩부(135)가 게이트 전극(150)과 중첩하지 않더라도, 도체화된 비중첩부(135)를 매개로 채널부(130n)와 제1 배선 패턴(125) 사이 및 채널부(130n)와 제2 배선 패턴(126) 사이서 전기적 연결이 이루어질 수 있다.
본 발명의 다른 일 실시예에 따르면, 비중첩부(135)는 설계상 의도적으로 형성될 수도 있고, 제조 공정의 오차에 의하여 형성될 수도 있다. 제조 공정상 오차에 의하여 채널부(130n)와 제1 배선 패턴(125) 사이 또는 채널부(130n)와 제2 배선 패턴(126) 사이에 비중첩부(135)가 형성되더라도, 본 발명의 다른 일 실시예에 따르면 비중첩부(135)가 도체화될 수 있기 때문에, 채널부(130n)와 제1 배선 패턴(125) 사이 및 채널부(130n)와 제2 배선 패턴(126) 사이에서 전기적 연결이 원활하게 이루어질 수 있다.
본 발명의 다른 일 실시예에 따르면, 비중첩부(135)는 2㎛ 이하의 길이를 가질 수 있다. 비중첩부(135)의 길이가 2㎛를 초과하는 경우, 비중첩부(135)가 도체화되더라도 채널부(130n)와 제1 배선 패턴(125) 사이 또는 채널부(130n)와 제2 배선 패턴(126) 사이에서 전기적 연결이 원활하게 이루어지지 않을 수 있다. 비중첩부(135)의 길이는 평면상으로 게이트 전극(150)과 제1 배선 패턴(125)의 이격 거리 또는 게이트 전극(150)과 제2 배선 패턴(126)의 이격 거리로 정의될 수 있다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 3을 참조하면, 게이트 절연막(140) 상에 게이트 전극(150)이 배치되고, 또한, 소스 전극(161) 및 드레인 전극(162)도 게이트 절연막(140) 상에 배치된다.
도 3에 도시된 본 발명의 또 다른 일 실시예에 따르면, 소스 전극(161) 및 드레인 전극(162)은 게이트 전극(150)과 동일한 재료에 의해 동일 공정으로 만들어질 수 있다.
도 3에서, 게이트 절연막(140)은 채널부(130n)를 커버하며, 제1 배선 패턴(125)의 일 측면 및 제2 배선 패턴(126)의 일 측면을 노출시키도록 구성될 수 있다. 보다 구체적으로, 게이트 절연막(140)은 채널부(130n), 제1 부분(131) 및 제2 부분(132)의 상면을 커버하고, 제1 배선 패턴(125)의 어느 한 측면 및 제2 배선 패턴(126)의 어느 한 측면을 커버하지 않는다.
소스 전극(161)은 게이트 절연막(140) 상에 배치되어, 게이트 절연막(140)의 측벽을 따라 연장되어, 제1 부분(131)의 측면 및 제1 배선 패턴(125)의 측면과 접촉할 수 있다. 또한, 소스 전극(161)은 버퍼층(120)에 형성된 콘택홀을 통하여 광차단층(111)과 접촉할 수 있다.
드레인 전극(162)은 소스 전극(161)과 이격되어 게이트 절연막(140) 상에 배치되며, 게이트 절연막(140)의 측벽을 따라 연장되어, 제2 부분(132)의 측면 및 제2 배선 패턴(125)의 측면과 접촉할 수 있다.
도 3을 참조하면, 게이트 전극(150), 소스 전극(161) 및 드레인 전극(162) 상에 층간 절연막(145)이 배치될 수 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따르면, 액티브층(130)의 상부를 포함하는 기판(110)의 상부의 전체에 걸쳐 게이트 절연막(140)이 배치될 수 있으며, 전기적 접촉을 위한 콘택홀들이 게이트 절연막(140)에 형성될 수 있다.
도 4를 참조하면, 제1 부분(131)의 측면 및 제1 배선 패턴(125)의 측면이 노출되도록 하는 콘택홀(CH2)이 게이트 절연막(140)에 형성될 수 있고, 제2 부분(132)의 측면 및 제2 배선 패턴(125)의 측면이 노출되도록 하는 다른 콘택홀(CH3)이 게이트 절연막(140)에 형성될 수 있다.
소스 전극(161)은 게이트 절연막(140)에 배치될 수 있으며, 게이트 절연막(140)에 형성된 콘택홀(CH2)을 통하여 제1 부분(131)의 측면 및 제1 배선 패턴(125)의 측면과 접촉할 수 있다. 또한, 소스 전극(161)은 게이트 절연막(140) 및 버퍼층(120)에 형성된 콘택홀을 통하여 광차단층(111)과 접촉할 수 있다.
드레인 전극(162)은 게이트 절연막(140)에 배치될 수 있으며, 게이트 절연막(140)에 형성된 콘택홀(CH3)을 통하여 제2 부분(132)의 측면 및 제2 배선 패턴(125)의 측면과 접촉할 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다.
도 5의 박막 트랜지스터(500)는, 도 1b의 박막 트랜지스터(100)와 비교하여, 액티브층(130)이 다층 구조를 갖는다.
도 5를 참조하면, 액티브층(130)은 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다. 제1 산화물 반도체층(130a)과 제2 산화물 반도체층(130b)은 동일한 반도체 물질을 포함할 수도 있고, 서로 다른 반도체 물질을 포함할 수도 있다.
제1 산화물 반도체층(130a)은 제2 산화물 반도체층(130b)을 지지한다. 따라서, 제1 산화물 반도체층(130a)을 "지지층"이라고도 한다. 채널부(130n) 제2 산화물 반도체층(130b)에 형성될 수 있다. 따라서, 제2 산화물 반도체층(130b)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 채널부(130n)는 제1 산화물 반도체층(130a)에도 형성될 수 있다.
액티브층(130)이 제1 산화물 반도체층(130a)과 제2 산화물 반도체층(130b)으로 이루어진 구조로 바이 레이어(bi-layer) 구조 라고도 한다. 도 5에 도시된 바이 레이어(bi-layer) 구조는 도 2b, 도 3 및 도 4에 따른 박막 트랜지스터(200, 300, 400)의 액티브층(130)에도 적용될 수 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다. 도 6의 박막 트랜지스터(600)는, 도 5의 박막 트랜지스터(500)와 비교하여, 액티브층(130)이 제2 산화물 반도체층(130b) 상의 제3 산화물 반도체층을 더 포함한다.
도 6을 참조하면, 액티브층(130)은 제1 산화물 반도체층(130a), 제2 산화물 반도체층(130b) 및 제3 산화물 반도체층을 포함한다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 액티브층(130)은 다른 반도체층을 더 포함할 수도 있다.
도 6에 도시된 액티브층(130)의 구조는 도 2b, 도 3 및 도 4에 따른 박막 트랜지스터(200, 300, 400)의 액티브층(130)에도 적용될 수 있다.
이하 도 7a 내지 7g를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조방법을 설명한다,
도 7a 내지 7g 는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조방법을 설명하는 개략도이다.
도 7a를 참조하면, 기판(110) 상에 광차단층(111)이 형성되고, 광차단층(111) 상에 버퍼층(120)이 형성될 수 있다.
도 7b를 참보하면, 버퍼층(120) 상에 제1 배선 패턴(125) 및 제2 배선 패턴(126)이 형성될 수 있다.
제1 배선 패턴(125) 및 제2 배선 패턴(126)은 도전성 물질로 만들어질 수 있다. 예를 들어, 제1 배선 패턴(125) 및 제2 배선 패턴(126)은 금속으로 만들어질 수 있다. 보다 구체적으로, 제1 배선 패턴(125) 및 제2 배선 패턴(126)은 환원성 금속을 포함할 수 있다.
제1 배선 패턴(125) 및 제2 배선 패턴(126)은, 예를 들어, 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 칼슘(Ca) 및 바륨(Ba) 중에서 선택된 적어도 하나를 포함할 수 있다.
도 7c를 참조하면, 제1 배선 패턴(125) 및 제2 배선 패턴(126) 상에 액티브층(130)이 형성된다. 액티브층(130)은 제1 배선 패턴(125) 및 제2 배선 패턴(126)과 중첩하여 접촉하도록 배치될 수 있다.
도 7d를 참조하면, 액티브층(130) 상에 게이트 절연막(140)이 형성된다. 게이트 절연막(140)은 제1 배선 패턴(125), 제2 배선 패턴(126) 및 액티브층(130)을 커버하도록, 액티브층(130)보다 큰 면적으로 형성될 수 있다.
도 7e를 참조하면, 게이트 절연막(140) 상에 게이트 전극(150)이 형성된다. 게이트 전극(150)은 액티브층(130)과 적어도 일부 중첩한다. 구체적으로, 게이트 전극(150)은 게이트 전극은 채널부(130n)와 중첩하도록 형성된다.
도 7e를 참조하면, 게이트 전극(150)을 형성하는 과정에서 게이트 절연막(140)의 가장자리의 일부가 제거되어, 제1 부분(131)의 측면 및 제1 배선 패턴(125)의 측면이 노출되고, 또한, 제2 부분(132)의 측면 및 제2 배선 패턴(125)의 측면이 노출될 수 있다. 또한, 도 7e를 참조하면, 버퍼층(120)에 콘택홀(CH1)이 형성되어, 광차단층(111)의 일부가 노출될 수 있다.
도 7f를 참조하면, 게이트 전극(150) 및 게이트 절연막(140) 상에 층간 절연막(145)이 형성된다. 층간 절연막(145)에 콘택홀들(CH1, CH2, CH3)가 형성된다.
층간 절연막(145)에 콘택홀(CH2)에 의하여 제1 부분(131)의 측면 및 제1 배선 패턴(125)의 측면이 노출되고, 다른 콘택홀(CH3)에 의하여 제2 부분(132)의 측면 및 제2 배선 패턴(125)의 측면이 노출될 수 있다.
도 7g를 참조하면, 층간 절연막(145) 상에 소스 전극(161) 및 드레인 전극(162)이 형성된다. 소스 전극(161)은 콘택홀(CH2)을 통해 액티브층(130)의 제1 부분(131)의 측면 및 제1 배선 패턴(125)의 측면과 연결된다. 드레인 전극(162)은 콘택홀(CH3)을 통해 액티브층(130)의 제2 부분(132)의 측면 및 제2 배선 패턴(126)의 측면과 연결된다.
그 결과, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)가 만들어질 수 있다.
이하, 상기 설명된 박막 트랜지스터들(100, 200, 300, 400, 500, 600)을 포함하는 표시장치를 상세히 설명한다.
도 8은 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(700)는, 도 8에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 9은 도 8의 어느 한 화소(P)에 대한 회로도이고, 도 10는 도 9의 화소(P)에 대한 평면도이고, 도 11은 도 10의 III-III'를 따라 자른 단면도이다.
도 9의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(700)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 9의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 예를 들어, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)로, 상기 설명된 박막 트랜지스터(100, 200, 300, 400, 500, 600) 중 하나가 사용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 스토리지 커패시터(Cst)에 충전된다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 10 및 도 11을 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
기판(110) 상에 광차단층(111, 211)이 배치된다. 광차단층(111, 211)은 광차단 특성을 가질 수 있다. 광차단층(111, 211)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2)을 보호할 수 있다.
광차단층(111, 211) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다.
버퍼층(120) 상에 제1 배선 패턴(125) 및 제2 배선 패턴(126)이 배치된다. 본 발명의 일 실시예에 따르면, 제1 배선 패턴(125) 및 제2 배선 패턴(126)은 전기 전도성을 가지며 환원성을 가질 수도 있다.
제1 배선 패턴(125) 및 제2 배선 패턴(126) 상에 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)이 배치된다.
액티브층(A1, A2)은, 예를 들어, 산화물 반도체 물질을 포함할 수 있다. 액티브층(A1, A2)은 산화물 반도체 물질로 이루어진 다층 구조를 가질 수 있다.
액티브층(A1, A2)상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 액티브층(A1, A2)의 상면을 커버하며, 액티브층(A1, A2)의 측면, 제1 배선 패턴(125)의 측면 및 제2 배선 패턴(126)의 측면이 노출되도록 형성될 수 있다.
게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 배치된다.
또한, 게이트 절연막(140) 상에 게이트 라인(GL)이 배치된다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1)은 게이트 라인(GL)으로부터 연장되거나, 게이트 라인(GL)의 일부일 수 있다.
도 11을 참조하면, 게이트 절연막(140) 상에 스토리지 커패시터(Cst)의 제1 커패시터 전극(CE1)이 형성된다. 제1 커패시터 전극(CE1)은 게이트 전극(G1, G2)와 동일 물질에 의해 동일 공정으로 형성될 수 있다.
게이트 전극(G1, G2), 게이트 라인(GL) 및 제1 커패시터 전극(CE1) 상에 층간 절연막(145)이 배치된다.
층간 절연막(145) 상에 데이터 라인(DL) 및 구동 전원 라인(PL)이 배치된다. 또한, 층간 절연막(145) 상에 제1 박막 트랜지스터(TR1)의 소스 전극(S1) 및 드레인 전극(D1)이 배치되고, 제2 박막 트랜지스터(TR2)의 소스 전극(S2) 및 드레인 전극(D2)이 배치된다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 일체로 형성될 수 있으며, 데이터 라인(DL)으로부터 연장된 구조를 가질 수 있다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제1 콘택홀(H1)을 통하여 제1 박막 트랜지스터(TR1)의 액티브층(A1)의 측면 및 제1 배선 패턴(125)의 측면과 접촉할 수 있다.
제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제2 콘택홀(H2)을 통하여 제1 박막 트랜지스터(TR1)의 액티브층(A1)의 다른 측면 및 제2 배선 패턴(126)의 측면과 접촉한다. 또한, 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제3 콘택홀(H3)을 통하여 광차단층(111)과 연결되고, 제4 콘택홀(H4)를 통하여 제1 커패시터 전극(CE1)과 연결된다. 그 결과, 제1 커패시터 전극(CE1)이 제1 박막 트랜지스터(TR1)와 연결될 수 있다.
제2 박막 트랜지스터(TR1)의 드레인 전극(D2)은 구동 전원 라인(PL)과 일체로 형성될 수 있으며, 구동 전원 라인(PL)으로부터 연장된 구조를 가질 수 있다.
제2 박막 트랜지스터(TR1)의 드레인 전극(D2)은 제7 콘택홀(H7)을 통하여 제2 박막 트랜지스터(TR2)의 액티브층(A2)의 측면 및 제2 배선 패턴(126)의 측면과 접촉할 수 있다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제6 콘택홀(H6)을 통하여 제2 박막 트랜지스터(TR2)의 액티브층(A2)의 다른 측면 및 제1 배선 패턴(125)의 측면과 접촉한다. 또한, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제5 콘택홀(H5)을 통하여 광차단층(211)과 연결된다. 제2 박막 트랜지스터(TR2)와 중첩하는 광차단층(211)에 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 동일한 전압이 인가될 수 있다. 그 결과, 광차단층(211)이 스토리지 커패시터(Cst)의 제2 커패시터 전극(CE2) 역할을 할 수 있다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 층간 절연막(145) 상으로 연장되어, 스토리지 커패시터(Cst)의 제3 커패시터 전극(CE3)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)이 중첩되어 제1 커패시터(C1)를 형성하고, 제1 커패시터 전극(CE1)과 제3 커패시터 전극(CE3)이 중첩되어 제2 커패시터(C2)를 형성할 수 있다. 이와 같이 형성된 제1 커패시터(C1)와 제2 커패시터(C2)가 스토리지 커패시터(Cst)를 구성할 수 있다.
본 발명의 일 실시예에 따르면, 스토리지 커패시터(Cst)가 2중 구조로 이루어져, 큰 용량을 가질 수 있다. 본 발명의 일 실시예에 따른 표시장치(700)는 큰 용량을 갖는 스토리지 커패시터(Cst)를 가져, 안정적인 구동이 가능하다.
도 11을 참조하면, 데이터 라인(DL), 구동 전원 라인(PL), 소스 전극(S1, S2), 드레인 전극(D1, D2) 및 제3 커패시터 전극(CE3) 상에 평탄화층(180)이 배치된다. 평탄화층(180)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다. 평탄화층(180)은 보호층(170) 역할을 한다.
평탄화층(180) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(180)에 형성된 제8 콘택홀(H8)을 통하여, 제3 커패시터 전극(CE3)과 접촉한다. 그 결과, 표시 소자(710)의 제1 전극(711)이 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결될 수 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 11에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(700)는 유기발광 표시장치이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 어느 한 화소(P)에 대한 회로도이다.
도 12는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 12에 도시된 표시장치(800)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
본 발명의 일 실시예에 따르면, 게이트 라인(GL)이 센싱 제어 라인(SCL) 역할을 할 수 있다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 스토리지 커패시터(Cst)가 위치한다. 스토리지 커패시터(Cst)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(Cst)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 스토리지 커패시터(Cst)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 13은 도 12의 화소에 대한 평면도이고, 도 14는 도 13의 IV-IV'를 따라 자른 단면도이다.
도 14를 참조하면, 기판(110) 상에 광차단층(111, 211)이 배치되고, 광차단층(111, 211) 상에 버퍼층(120)이 배치된다.
버퍼층(120) 상에 제1 배선 패턴(125) 및 제2 배선 패턴(126)이 배치된다. 제1 배선 패턴(125) 및 제2 배선 패턴(126)은 전기 전도성을 가지며 환원성을 가질 수도 있다.
또한, 버퍼층(120) 상에 상에 데이터 라인(DL) 및 레퍼런스 라인(RL)이 배치될 수 있다.
제1 배선 패턴(125) 및 제2 배선 패턴(126) 상에 제1 박막 트랜지스터(TR1)의 액티브층(A1), 제2 박막 트랜지스터(TR2)의 액티브층(A2) 및 제3 박막 트랜지스터(TR3)의 액티브층(A3)이 배치된다.
도 13 및 도 14를 참조하면, 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 제2 배선 패턴(126)이 연장되어 스토리지 커패시터(Cst)의 제1 커패시터 전극(C1)이 될 수 있다.
액티브층(A1, A2, A3)상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 액티브층(A1, A2, A3)의 상면을 커버하며, 액티브층(A1, A2, A3)의 측면, 제1 배선 패턴(125)의 측면 및 제2 배선 패턴(126)의 측면이 노출되도록 형성될 수 있다.
게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 게이트 전극(G1), 제2 박막 트랜지스터(TR2)의 게이트 전극(G2) 및 제3 박막 트랜지스터(TR3)의 게이트 전극(G3)이 배치된다.
또한, 게이트 절연막(140) 상에 게이트 라인(GL)이 배치된다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1)은 게이트 라인(GL)으로부터 연장되거나, 게이트 라인(GL)의 일부일 수 있다.
도 13 및 도 14를 참조하면, 게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 소스 전극(S1)이 배치되고, 제2 박막 트랜지스터(TR2)의 소스 전극(S2) 및 드레인 전극(D2)이 배치되고, 제3 박막 트랜지스터(TR3)의 소스 전극(S3) 및 드레인 전극(D3)이 배치된다.
또한, 게이트 절연막(140) 상에 스토리지 커패시터(Cst)의 제3 커패시터 전극(CE3)이 형성된다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제1 콘택홀(H1)을 통하여 데이터 라인(DL)과 연결되고, 제2 콘택홀(H2)을 통하여 광차단층(111)과 연결된다. 또한, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제3 콘택홀(H3)을 통하여 액티브층(A1)의 측면 및 제1 배선 패턴(125)의 측면과 접촉할 수 있다.
제1 박막 트랜지스터(TR1)의 액티브층(A1)과 제2 배선 패턴(126)가 중첩되어 드레인 전극(D1) 역할을 할 수 있다.
또는, 게이트 절연막(140) 상에 배치되며, 제5 콘택홀(H5)을 통하여 스토리지 커패시터(Cst)의 제1 커패시터 전극(C1)의 측면과 접촉하는 전극을 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)이라고 할 수도 있다. 이 경우, 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제5 콘택홀(H5)을 통하여 제1 박막 트랜지스터(TR1)의 액티브층(A1) 다른 측면 및 제2 배선 패턴(126)의 다른 측면과 접촉하며, 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 일체로 이루어질 수 있다.
게이트 절연막(140) 상에 구동 전원 라인(PL)에 배치되며, 제2 박막 트랜지스터(TR1)의 드레인 전극(D2)은 구동 전원 라인(PL)과 일체로 형성될 수 있다.
제2 박막 트랜지스터(TR1)의 드레인 전극(D2)은 제6 콘택홀(H6)을 통하여 제2 박막 트랜지스터(TR2)의 액티브층(A2)의 측면 및 제2 배선 패턴(126)의 측면과 접촉할 수 있다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제7 콘택홀(H7)을 통하여 제2 박막 트랜지스터(TR2)의 액티브층(A2)의 다른 측면 및 제1 배선 패턴(125)의 측면과 접촉한다. 또한, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제8 콘택홀(H3)을 통하여 광차단층(211)과 연결된다. 그 결과, 광차단층(211)에 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 동일한 전압이 인가될 수 있으며, 광차단층(211)이 스토리지 커패시터(Cst)의 제2 커패시터 전극(CE2) 역할을 할 수 있다.
또한, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 게이트 절연막(140) 상으로 연장되어, 스토리지 커패시터(Cst)의 제3 커패시터 전극(CE3)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)이 중첩되어 제1 커패시터(C1)를 형성하고, 제1 커패시터 전극(CE1)과 제3 커패시터 전극(CE3)이 중첩되어 제2 커패시터(C2)를 형성할 수 있다. 이와 같이 형성된 제1 커패시터(C1)와 제2 커패시터(C2)가 스토리지 커패시터(Cst)를 구성할 수 있다.
본 발명의 일 실시예에 따르면, 스토리지 커패시터(Cst)가 2중 구조로 이루어져, 큰 용량을 가질 수 있다. 본 발명의 일 실시예에 따른 표시장치(800)는 큰 용량을 갖는 스토리지 커패시터(Cst)를 가져, 안정적인 구동이 가능하다.
또한, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제3 박막 트랜지스터(TR3)의 드레인 전극(S3)과 일체로 이루어질 수 있다. 제3 박막 트랜지스터(TR3)의 드레인 전극(D3)은 제9 콘택홀(H9)을 통하여 제3 박막 트랜지스터(TR3)의 액티브층(A3)의 측면 및 제2 배선 패턴(126)의 측면과 접촉한다.
제3 박막 트랜지스터(TR3)의 게이트 전극(G3)은 게이트 절연막 상에 배치된다.
제3 박막 트랜지스터(TR3)의 소스 전극(S3)은 제10 콘택홀(H10)을 통하여 제3 박막 트랜지스터(TR3)의 액티브층(A3)의 다른 측면 및 제1 배선 패턴(125)의 측면과 접촉한다. 또한, 제3 박막 트랜지스터(TR3)의 소스 전극(S3)은 제11 콘택홀(H10)을 통하여 레퍼런스 라인(RL)과 연결된다.
도 14를 참조하면, 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 제3 박막 트랜지스터(TR3) 상에 층간 절연막(145)이 배치된다.
층간 절연막(145) 상에 평탄화층(180)이 배치된다. 평탄화층(180)은 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 제3 박막 트랜지스터(TR3)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 제3 박막 트랜지스터(TR3)를 보호한다. 평탄화층(180)은 보호층(170) 역할을 한다.
평탄화층(180) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(180) 및 층간 절연막(145)에 형성된 제4 콘택홀(H84을 통하여, 제3 커패시터 전극(CE3)과 접촉한다. 그 결과, 표시 소자(710)의 제1 전극(711)이 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결될 수 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 14에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(800)는 유기발광 표시장치이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 어느 한 화소에 대한 회로도이다.
도 15에 도시된 표시장치(900)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 15의 화소(P)는 도 12의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 15의 화소 구동부(PDC)는 도 12의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다. 게이트 라인(GL)이 센싱 제어 라인(SCL) 역할을 할 수 있다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 스토리지 커패시터(Cst)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400, 500, 600: 박막 트랜지스터
700, 800, 900: 표시장치
110: 기판 111: 광차단층
125: 제1 배선 패턴 126: 제2 배선 패턴
130: 액티브층 130n: 채널부
131: 제1 부분 132: 제2 부분
140: 게이트 절연막 150: 게이트 전극
161: 소스 전극 162: 드레인 전극
710: 표시 소자 711: 제1 전극
712: 유기 발광층 713: 제2 전극

Claims (16)

  1. 서로 이격되어 배치된 제1 배선 패턴 및 제2 배선 패턴;
    상기 제1 배선 패턴 및 상기 제2 배선 패턴과 중첩하는 액티브층;
    상기 액티브층 상의 게이트 절연막; 및
    상기 게이트 절연막 상의 게이트 전극;을 포함하고,
    상기 액티브층은
    채널부;
    상기 제1 배선 패턴과 중첩 및 접촉하는 제1 부분; 및
    상기 제2 배선 패턴과 중첩 및 접촉하는 제2 부분;을 포함하며,
    상기 채널부는 상기 제1 배선 패턴 및 상기 제2 배선 패턴 사이에 배치되어, 상기 게이트 전극과 중첩하고,
    상기 게이트 절연막은 상기 채널부를 커버하며, 상기 제1 배선 패턴의 일 측면 및 상기 제2 배선 패턴의 일 측면을 노출시키는,
    박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 배선 패턴 및 상기 제2 배선 패턴은 상기 기판과 상기 액티브층 사이에 배치된, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 배선 패턴의 상면은 상기 액티브층의 상기 제1 부분의 하면과 접촉하고,
    상기 제2 배선 패턴의 상면은 상기 액티브층의 상기 제2 부분의 하면과 접촉하는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 배선 패턴 및 상기 제2 배선 패턴은 각각 환원성 도전 물질 포함하는, 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 환원성 도전 물질은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 칼슘(Ca) 및 바륨(Ba) 중에서 선택된 적어도 하나를 포함하는, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 채널부, 제1 부분 및 제2 부분은 일체로 이루어진, 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 제1 배선 패턴의 측면과 접촉하는 소스 전극 및 상기 소스 전극과 이격되어 상기 제2 배선 패턴의 측면과 접촉하는 드레인 전극 중 적어도 하나를 더 포함하는, 박막 트랜지스터.
  8. 제7항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 동일 재료에 의해 동일 공정으로 만들어진, 박막 트랜지스터.
  9. 제1항에 있어서,
    상기 액티브층 중 상기 제1 배선 패턴과 상기 제2 배선 패턴 사이에 배치된 부분의 전체가 상기 게이트 전극과 중첩하는, 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 액티브층은 상기 제1 배선 패턴, 상기 제2 배선 패턴 및 상기 게이트 전극 중 어느 하나와도 중첩하지 않는 비중첩부를 포함하는, 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 비중첩부는 도체화된, 박막 트랜지스터.
  12. 제1항에 있어서,
    상기 게이트 절연막은 상기 액티브층의 상면 전체를 커버하는, 박막 트랜지스터.
  13. 제1항에 있어서,
    상기 액티브층은 산화물 반도체 물질을 포함하는, 박막 트랜지스터.
  14. 제1항에 있어서,
    상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 박막 트랜지스터.
  15. 제14항에 있어서,
    상기 액티브층은, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함하는, 박막 트랜지스터.
  16. 제1항 내지 제15항 중 어느 한 항의 박막 트랜지스터를 포함하는, 표시장치.
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