KR102551581B1 - 이종의 절연막을 포함하는 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 - Google Patents

이종의 절연막을 포함하는 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 Download PDF

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Abstract

본 발명의 일 실시예는, 액티브층, 게이트 전극 및 게이트 절연막을 포함하며, 상기 게이트 절연막은 상기 액티브층 및 상기 게이트 전극 사이의 제1 절연막 및 상기 제1 절연막과 다른 유전 상수(k)를 가지며 상기 제1 절연막과 동일층에 배치되어 평면상으로 상기 제1 절연막을 둘러싸는 제2 절연막을 포함하고, 상기 제2 절연막의 적어도 일부는 상기 액티브층 및 상기 게이트 전극 사이에 배치된 박막 트랜지스터를 제공한다. 본 발명의 일 실시예는 또한, 상기 박막 트랜지스터의 제조방법 및 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

Description

이종의 절연막을 포함하는 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치{THIN FILM TRNASISTOR HAVING GATE INSULATING LAYER INCLUDING DIFFERENT TYPES OF INSULATING LAYERS, METHOD OF MANUFACTURING THE SAME AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 이종의 절연막을 포함하는 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치에 대한 것이다. 보다 구체적으로, 본 발명은 제1 절연막 및 제1 절연막과 다른 유전 상수를 갖는 제2 절연막을 포함하는 게이트 절연막을 갖는 박막 트랜지스터, 이러한 박막 트랜지스터의 제조방법 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 온도에서 결정화가 이루어져야 하는 단점이 있다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다.
높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다.
최근, 고해상도 또는 모바일 표시장치의 화소 밀도가 높아져, 좁은 공간에 많은 화소들이 배치됨에 따라, 박막 트랜지스터의 면적이 작아지고, 채널 길이 역시 짧아지고 있다. 또한, 박막 트랜지스터가 표시장치의 구동 트랜지스터로 사용되기 위해서는 박막 트랜지스터의 s-팩터(s-factor)가 증가되어야 한다. 따라서, 산화물 반도체 박막 트랜지스터가 짧은 채널 길이를 가지거나, 큰 s-팩터를 가지는 경우, 표시장치의 박막 트랜지스터로 유용하게 사용될 수 있다.
본 발명의 일 실시예는 서로 다른 유전 상수(k)를 갖는 이종의 절연막을 포함하는 게이트 절연막을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는, 게이트 절연막을 개선하여 짧은 채널을 가져 면적이 작은 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예에는, 큰 s-팩터를 가져 표시장치의 구동 트랜지스터로 사용될 수 있는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 안정성 및 신뢰성이 향상된 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 상기와 같은 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 상기와 같은 박막 트랜지스터의 제조방법을 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 액티브층, 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극 및 적어도 일부가 상기 액티브층과 상기 게이트 전극 사이에 배치되는 게이트 절연막을 포함하며, 상기 게이트 절연막은 상기 액티브층 및 상기 게이트 전극 사이의 제1 절연막 및 상기 제1 절연막과 다른 유전 상수(k)를 가지며 상기 제1 절연막과 동일층에 배치되어 평면상으로 상기 제1 절연막을 둘러싸는 제2 절연막을 포함하고, 상기 제2 절연막의 적어도 일부는 상기 액티브층 및 상기 게이트 전극 사이에 배치된, 박막 트랜지스터를 제공한다.
상기 제1 절연막의 측면은 상기 제2 절연막의 어느 한 측면과 접한다.
상기 제1 절연막은 평면상으로 상기 게이트 전극에 의하여 정의되는 영역 내부에 배치된다.
상기 제2 절연막의 적어도 일부는 상기 게이트 전극의 측면 및 상부면으로 연장된다.
상기 제2 절연막은 상기 제1 절연막보다 높은 유전 상수(k)를 갖는다.
상기 제2 절연막은, 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 실리콘 질화물(SiNx) 및 티타늄 산화물(TiO2) 중 적어도 하나를 포함한다.
상기 제2 절연막은 상기 제1 절연막보다 낮은 유전 상수(k)를 갖는다.
상기 제2 절연막은, 스트론튬 산화물(SrO2) 및 란타넘 산화물(La2O3) 중 적어도 하나를 포함한다.
상기 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함한다.
본 발명의 다른 일 실시예는, 기판, 상기 기판 상의 화소 구동부 및 상기 화소 구동부와 연결된 표시 소자를 포함하고, 상기 화소 구동부는 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터는, 액티브층, 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극 및 적어도 일부가 상기 액티브층과 상기 게이트 전극 사이에 배치되는 게이트 절연막을 포함하며, 상기 게이트 절연막은 상기 액티브층 및 상기 게이트 전극 사이의 제1 절연막 및 상기 제1 절연막과 다른 유전 상수(k)를 가지며 상기 제1 절연막과 동일층에 배치되어 평면상으로 상기 제1 절연막을 둘러싸는 제2 절연막을 포함하고, 상기 제2 절연막의 적어도 일부는 상기 액티브층 및 상기 게이트 전극 사이에 배치된, 표시장치를 제공한다.
상기 제2 절연막의 적어도 일부는 상기 게이트 전극의 측면 및 상부면으로 연장된다.
상기 제2 절연막은 상기 제1 절연막보다 높은 유전 상수(k)를 갖는다.
상기 제2 절연막은 상기 제1 절연막보다 낮은 유전 상수(k)를 갖는다.
본 발명의 또 다른 일 실시예는, 기판 상에 액티브층을 형성하는 단계, 상기 액티브층 상에 제1 절연 물질층 및 게이트 전극 물질층을 순차적으로 적층하는 단계, 상기 제1 절연 물질층 및 게이트 전극 물질층을 식각하여 제1 절연막 패턴 및 게이트 전극을 형성하는 단계, 상기 제1 절연막 패턴을 식각하여 제1 절연막을 형성하는 단계, 상기 게이트 전극의 상부 및 제1 절연막과 동일층에 제2 절연막을 형성하는 단계를 포함하며, 상기 제2 절연막은 상기 제1 절연막과 다른 유전 상수(k)를 가지며, 제2 절연막의 적어도 일부는 상기 액티브층 및 상기 게이트 전극 사이에 형성되는 박막 트랜지스터의 제조방법을 제공한다.
상기 제2 절연막은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성된다.
상기 제2 절연막은 상기 게이트 전극의 측면 및 상부면까지 연장되어 형성된다.
상기 제2 절연막은 상기 제1 절연막보다 높은 유전 상수(k)를 갖는다.
상기 제2 절연막은 상기 제1 절연막보다 낮은 유전 상수(k)를 갖는다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 서로 다른 유전 상수(k)를 갖는 이종의 절연막을 포함하는 게이트 절연막을 갖는다. 게이트 절연막을 구성하는 이종의 절연막 중 어느 한 절연막이 높은 유전 상수(high-k)를 가지는 경우, 액티브층의 이동도가 상승하며, 그 결과 짧은 채널(short channel)을 갖는 박막 트랜지스터가 만들어질 수 있다. 또한, 게이트 절연막을 구성하는 이종의 절연막 중 어느 한 절연막이 낮은 유전 상수(low-k)를 가지는 경우, 박막 트랜지스터의 s-팩터가 증가되어, 이러한 박막 트랜지스터가 표시장치의 구동 트랜지스터로 사용될 때, 계조 표현이 용이해진다.
본 발명의 다른 일 실시예에 따르면, 게이트 절연막을 구성하는 이종의 절연막 중 어느 한 절연막은 게이트 전극 상부면으로 연장되어 형성될 수 있다. 그에 따라, 게이트 전극과 소스 전극 또는 게이트 전극과 드레인 전극 사이를 절연하는 층간 절연막에 심(seam)과 같은 결함이 발생되는 것이 방지되어, 게이트 전극에 대한 절연성이 향상된다. 그 결과, 게이트 전극과 소스 전극 사이 또는 게이트 전극과 드레인 전극 사이에서의 절연 파괴가 방지되어, 박막 트랜지스터의 안정성 및 신뢰성이 향상된다.
본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터가 사용되는 경우, 박막 트랜지스터의 면적이 감소되어 표시장치의 고해상도화가 가능하며, 표시장치의 계조 표현이 용이해지고, 불량이 감소될 수 있다.
또한, 본 발명의 또 다른 일 실시예에 따르면, 마스크 고정의 추가 없이 이종의 절연막을 포함하는 게이트 절연막을 갖는 박막 트랜지스터가 만들어질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 2는 도 1의 I-I'를 따라 자른 단면도이다.
도 3은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 박막 트랜지스터의 이동도에 대한 그래프이다.
도 7은 박막 트랜지스터의 문턱 전압에 대한 그래프이다.
도 8a 내지 도 8h는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 공정에 대한 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 10은 도 9의 어느 한 화소에 대한 회로도이다.
도 11은 도 10의 화소에 대한 평면도이다.
도 12는 도 11의 II-II'를 따라 자른 단면도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 평면도이고, 도 2는 도 1의 I-I'를 따라 자른 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 액티브층(130), 게이트 절연막(120) 및 게이트 전극(140)을 포함한다. 게이트 전극(140)은 액티브층(130)과 이격되어, 액티브층(130)과 적어도 일부 중첩한다. 게이트 절연막(120)의 적어도 일부는 액티브층(130)과 게이트 절연막(120) 사이에 배치된다.
도 1을 참조하면, 액티브층(130)은 기판(110) 상에 배치된다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다.
기판(110) 상에 버퍼층(115)이 배치될 수 있다. 버퍼층(115)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(115)은 단일막으로 이루어질 수도 있고, 2개 이상의 막이 적층된 적층 구조를 가질 수도 있다. 버퍼층(115)은 우수한 절연성 및 평탄화 특성을 가지며, 액티브층(130)을 보호할 수 있다. 버퍼층(115)은 생략될 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 산화물 반도체 물질로 이루어진 산화물 반도체층이다.
액티브층(130)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, ITZO(InSnZnO)계 IGTO(InGaSnO)계, GO(GaO)계, GZTO(GaZnSnO)계 및 GZO(GaZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 액티브층(130)이 만들어질 수도 있다.
액티브층(130)은 게이트 전극(140)과 중첩하는 채널부(131) 및 채널부(131)를 중심으로 서로 이격된 도체화부(132, 133)을 포함할 수 있다. 도체화부(132, 133)는 산화물 반도체층의 선택적 도체화에 의하여 만들어질 수 있다. 예를 들어, 채널부(131)를 제외한 산화물 반도체층에 대한 플라즈마 처리 또는 수소 처리 등에 의하여, 도체화부(132, 133)가 만들어질 수 있다.
채널부(131)의 어느 한 쪽에 위치하는 제1 도체화부(132)는 소스 전극(150)과 연결된다. 따라서, 제1 도체화부(132)를 소스 영역이고도 한다.
채널부(131)의 다른 한 쪽에 위치하는 제2 도체화부(133)는 드레인 전극(160)과 연결된다. 따라서, 제2 도체화부(133)를 드레인 영역이라고도 한다.
본 발명의 일 실시예에서, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별한다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
따라서, 본 발명의 일 실시예에 따르면, 제1 도체화부(132)가 소스 전극이 되고, 제2 도체화부(133)가 드레인 전극이 될 수 있다. 또한, 제1 도체화부(132)가 드레인 전극이 되고, 2 도체화부(133)가 소스 전극이 될 수도 있다.
액티브층(130) 상에 제1 절연막(121)이 배치된다.
제1 절연막(121)은 절연성을 갖는 물질로 이루어진다. 예를 들어, 제1 절연막(121)은 SiO2와 같은 실리콘 산화물로 만들어질 수 있다. 이 경우, 제1 절연막(121)은 3.9 내지 4.3의 유전 상수(k)를 가질 수 있다. 실리콘 산화물(SiO2)은 종래 게이트 절연막(120)으로 사용되던 물질로, 공정 안정성 및 구조적인 안정성이 검증된 물질이다. 따라서, 실리콘 산화물(SiO2)이 제1 절연막(121)으로 사용되는 경우, 게이트 절연막(120)이 우수한 구조적 안정성을 가질 수 있다.
제1 절연막(121)의 형성 방법에 특별한 제한이 있는 것은 아니다. 당업계에 알려진 게이트 절연막 형성 방법에 의하여 제1 절연막(121)이 만들어질 수 있다. 증착, 스퍼터링, ALD 등의 방법으로 제1 절연막(121)용 물질층이 형성된 후, 식각에 의하여 제1 절연막(121)이 만들어질 수 있다.
도 2를 참조하면, 게이트 전극(140)은 제1 절연막(121) 상에 배치된다. 게이트 전극(140)은 액티브층(130)과 절연되어, 액티브층(130)과 적어도 일부 중첩한다. 액티브층(130) 중 게이트 전극(140)과 중첩하는 영역이 채널부(131)가 되고, 채널부(131) 양쪽에 제1 도체화부(132) 및 제2 도체화부(133)가 배치된다.
게이트 전극(140)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
제2 절연막(122)은 제1 절연막(121)에 인접하여 배치된다. 제1 절연막(121)과 제2 절연막(122)에 의하여, 게이트 절연막(120)이 형성된다.
구체적으로, 게이트 절연막(120)은 제1 절연막(121) 및 제2 절연막(122)을 포함한다. 게이트 절연막(120)의 적어도 일부는 액티브층(130)과 게이트 전극(140) 사이에 배치된다.
제1 절연막(121)은 액티브층(130) 및 게이트 전극(140) 사이에 배치될 수 있다. 도 1 및 도 2를 참조하면, 제1 절연막(121)은 평면상으로 게이트 전극(140)에 의해 정의되는 영역 내부에 배치된다. 게이트 전극(140)이 액티브층(130)과 중첩되는 영역 이외의 영역으로 연장되는 경우, 제1 절연막(121)은 액티브층(130)의 상부 이외의 영역에 배치될 수도 있다. 도 1 및 도 2를 참조하면, 제1 절연막(121)은 채널부(131) 상에 배치된다.
제2 절연막(122)은 제1 절연막(121)과 다른 유전 상수(k)를 가지며, 제1 절연막(121)과 동일층에 배치될 수 있다. 평면상으로, 제2 절연막(122)은 제1 절연막(121)을 둘러싸고 있다. 또한, 도 2을 참조하면, 제2 절연막(122)의 적어도 일부는 액티브층(130) 및 게이트 전극(140) 사이에 배치된다. 구체적으로, 제2 절연막(122)의 적어도 일부는 액티브층(130)과 게이트 전극(140) 사이의 채널부(131) 상에 배치된다. 이와 같이, 본 발명의 일 실시예에 따르면, 액티브층(130)은 게이트 전극(140)과 중첩하는 채널부(131)를 포함하고, 제1 절연막(121)의 적어도 일부 및 제2 절연막(122)의 적어도 일부는 채널부(131) 상에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 제1 절연막(121)의 측면은 제2 절연막(122)의 어느 한 측면과 접한다. 이와 같이, 본 발명의 일 실시예에 따르면, 제1 절연막(121)과 제2 절연막(122)은 동일 평면 상에서 연속하여 배치된다.
본 발명의 일 실시예에 따르면, 제2 절연막(122)은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성될 수 있다. 보다 구체적으로, 제2 절연막(122)은 유기 금속 화학 기상 증착(MOCVD)을 이용한 원자층 증착 방법에 의하여 형성될 수 있다.
유기 금속 화학 기상 증착(MOCVD)에 의하여 제2 절연막(122)이 형성되는 경우, 제2 절연막(122)의 균일성 및 안정성이 향상될 수 있다. 또한, 유기 금속 화학 기상 증착(MOCVD)에 의해 제2 절연막(122)이 형성됨에 따라, 액티브층(130)과 게이트 전극(140) 사이의 영역 중 제1 절연막(121)이 배치되지 않은 가장자리 영역에 제2 절연막(122)이 배치될 수 있다. 그에 따라, 액티브층(130)과 게이트 전극(140)에 우수한 절연성이 확보될 수 있다.
또한, 도 2를 참조하면, 제2 절연막(122)의 적어도 일부는 게이트 전극(140)의 측면 및 상부면 상으로 연장된다. 본 발명의 일 실시예에 따르면, 게이트 전극(140)의 표면 중 기판(110)을 향하는 표면을 하부면이라 하고, 기판의 반대쪽을 향하는 표면을 상부면이라 한다. 도면상 하부에 있는 표면이 하부면이 되고, 상부에 있는 표면이 상부면이 되고, 상부면과 하부면 사이의 표면이 측면이 된다.
도 2를 참조하면, 게이트 전극(140)은 제1 절연막(121) 및 제2 절연막(122)에 의하여 완전히 감싸질 수 있다.
게이트 절연막(120)을 구성하는 이종의 절연막 중 제2 절연막(122)이 게이트 전극(140) 상부면으로 연장되어 게이트 전극(140)을 보호함에 따라, 게이트 전극(140)과 소스 전극(150) 사이 및 게이트 전극(140)과 드레인 전극(160) 사이에서 층간 절연막(170)에 심(seam)과 같은 결함이 발생되는 것이 방지된다. 그에 따라, 게이트 전극(140)에 대한 절연성이 향상되고, 게이트 전극(140)과 소스 전극(150) 사이 또는 게이트 전극(140)과 드레인 전극(160) 사이에서의 절연 파괴가 방지되어, 박막 트랜지스터(100)의 안정성 및 신뢰성이 향상될 수 있다.
본 발명의 일 실시예에 따르면, 제2 절연막(122)은 제1 절연막(121)보다 높은 유전 상수(k)를 갖는다.
높은 유전 상수(k)를 갖는 물질을 "high-k"물질이라고도 한다. 높은 유전 상수(k)를 갖는 물질은 높은 유전율을 가진다.
본 발명의 일 실시예에 따라, 제2 절연막(122)이 높은 유전 상수(k)를 갖는 물질인 high-k 물질을 포함하는 경우, 게이트 절연막(120)이 높은 유전율을 가질 수 있다.
높은 유전율을 가지는 물질은 내부에 전기장의 진행을 가능하게 하는 정도가 우수하다. 따라서, 높은 유전 상수(k)를 갖는 물질이 게이트 절연막(120)으로 사용되는 경우, 게이트 절연막(120)의 내부로 전기장의 진행이 우수하게 이루어져, 게이트 전극(140)에 의해 발생된 전기장이 액티브층(140)에 효율적으로 도달할 수 있다. 또한, 높은 유전율을 가지는 물질은 전기 용량이 크다. 그 결과, 동일 게이트 전압이 인가될 때, 낮은 유전 상수(k)를 갖는 물질로 이루어진 게이트 절연막과 비교하여, 높은 유전 상수(k)를 갖는 물질 물질로 이루어진 게이트 절연막(120)이 사용되는 경우 액티브층(130)의 이동도가 증가할 수 있다.
일반적으로, 박막 트랜지스터의 채널의 길이가 짧아지면, 문턱 전압의 변화가 크다고 알려져 있다. 드레인 전극(160)에는 고전압이 인가되는데, 채널의 길이가 짧아지면, 액티브층이 드레인 전극(160)의 영향을 받게 된다. 드레인 전극(160)의 영향으로, 액티브층(130)에 전계가 인가된 것과 같은 효과가 발생되기 때문에, 게이트 전극(140)에 약한 전압이 인가되어도, 액티브층(130)을 통하여 전류가 흐르게 된다. 그 결과, 박막 트랜지스터의 문턱 전압에 변화(shift)가 생긴다.
반면, 높은 유전 상수(k)를 갖는 high-k 물질이 게이트 절연막(120)으로 사용되는 경우, 고유전율의 게이트 절연막(120)이 드레인 전극(160)의 영향을 차단하여, 박막 트랜지스터의 문턱 전압이 변하는(shift) 것을 방지할 수 있다.
이와 같이, 본 발명의 일 실시예에 따라 높은 유전 상수(k)를 갖는 high-k 물질이 게이트 절연막(120)으로 사용되는 경우, 액티브층(130)의 이동도가 증가하고, 문턱 전압의 변화가 방지되기 때문에, 짧은 채널(short channel)을 갖는 박막 트랜지스터(100)가 만들어질 수 있다.
본 발명의 일 실시예에 따르면, 제1 절연막(121)은 실리콘 산화물(SiO2)에 의하여 만들어질 수 있다. 실리콘 산화물(SiO2)은 약 3.9 내지 4.3의 유전 상수(k)를 가질 수 있다.
본 발명의 일 실시예에 따르면, 제2 절연막(122)은 5 이상의 유전 상수(k)를 가질 수 있다. 제2 절연막(122)의 유전 상수(k)가 5 미만인 경우, 액티브층(130)의 이동도가 증가 효과 및 문턱전압 변화 방지 효과가 크지 않을 수 있다. 따라서, 제2 절연막(122)은 5 이상의 유전 상수(k)를 갖는 물질에 의해 형성된다. 액티브층(130)의 이동도 증가 및 문턱전압 변화 방지를 위해, 제2 절연막(122)은 10 이상의 유전 상수(k)를 가질 수도 있다.
제2 절연막(122)은, 예를 들어, 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 실리콘 질화물(SiNx) 및 티타늄 산화물(TiO2) 중 적어도 하나를 포함할 수 있다. 구체적으로, 제2 절연막(122)은 하프늄 산화물(HfO2) 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
도 2를 참조하면, 게이트 전극(140) 및 제2 절연막(122) 상에 층간 절연막(170)이 배치된다. 층간 절연막(170)은 절연물질로 이루어진다. 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 소스 전극(150) 및 드레인 전극(160)을 포함한다. 소스 전극(150) 및 드레인 전극(160)은 층간 절연막(170) 상에 배치된다. 소스 전극(150)과 드레인 전극(160)은 서로 이격되어 각각 액티브층(130)과 연결된다. 도 2를 참조하면, 층간 절연막(170)에 형성된 콘택홀을 통하여 소스 전극(150)과 드레인 전극(160)이 각각 액티브층(130)과 연결된다.
소스 전극(150) 및 드레인 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(150) 및 드레인 전극(160)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
도 1 및 도 2에 도시된 액티브층(130), 게이트 전극(140), 소스 전극(150) 및 드레인 전극(160)은 박막 트랜지스터(100)를 구성한다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니다. 액티브층(130) 중 채널부(131)를 제외한 다른 영역의 도체화에 의하여 형성된 제1 도체화부(132) 및 도체화부(133)가 각각 소스 전극 및 드레인 전극 역할이 될 수도 있다.
도 1 및 도 2에 도시된 박막 트랜지스터(100)는 짧은 채널 및 우수한 이동도를 가질 수 있기 때문에, 표시장치의 스위칭 트랜지스터로 사용될 수 있다. 또한, 도 1 및 도 2에 도시된 박막 트랜지스터(100), GIP(Gate in Panel) 형태로 기판 상에 배치되는 게이트 드라이버를 구성하는 트랜지스터로 사용될 수 있다.
도 3은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
도 3의 박막 트랜지스터(200)는, 도 1 및 도 2에 도시된 박막 트랜지스터(100)와 비교하여, 기판(110)과 버퍼층(115) 사이에 배치된 광차단층(180)을 더 포함한다. 광차단층(180)은 액티브층(130)과 중첩한다.
광차단층(180)은 외부로부터 박막 트랜지스터(200)의 액티브층(130)으로 입사되는 광을 차단하여, 외부 입사 광에 의한 액티브층(130)의 손상을 방지한다.
광차단층(180)은 금속과 같은 전기 전도성 물질로 만들어질 수 있다. 버퍼층(115)은 광차단층(180)과 액티브층(130)을 절연시킨다. 광차단층(180)은 소스 전극(150) 및 드레인 전극(160) 중 어느 하나와 전기적으로 연결될 수도 있다.
또한, 도 3을 참조하면, 액티브층(130)은 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다. 제1 산화물 반도체층(130a)은 제2 산화물 반도체층(130b)을 지지하는 지지층 역할을 하고, 제2 산화물 반도체층(130b)은 채널층 역할을 한다. 액티브층(130)의 채널은 주로 제2 산화물 반도체층(130b)에 형성된다.
지지층 역할을 하는 제1 산화물 반도체층(130a)은 우수한 막 안정성 및 기계적 특성을 갖는다. 막 안정성을 위해 제1 산화물 반도체층(130a)은 갈륨(Ga)를 포함할 수 있다. 갈륨(Ga)은 산소와 안정적인 결합을 형성하며, 갈륨 산화물은 우수한 막 안정성을 갖는다.
제1 산화물 반도체층(130a)은, 예를 들어, IGZO (InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
채널층 역할을 하는 제2 산화물 반도체층(130b)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO (GaZnSnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 산화물 반도체층(130b)이 만들어질 수도 있다.
도 3에 도시된 박막 트랜지스터(200)는 짧은 채널 및 우수한 이동도를 가질 수 있기 때문에, 표시장치의 스위칭 트랜지스터로 사용될 수 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 4의 박막 트랜지스터(300)는, 게이트 절연막(120)을 포함하며, 게이트 절연막(120)은 제1 절연막(121) 및 제2 절연막(123)을 포함한다.
본 발명의 또 다른 일 실시예에 따르면, 제2 절연막(123)은 제1 절연막(121)보다 낮은 유전 상수(k)를 갖는다.
낮은 유전 상수(k)를 갖는 물질을 "low-k"물질이라고도 한다. 게이트 절연막(120)의 일부가 "low-k"물질을 포함하는 경우, 게이트 절연막(120)은 낮은 유전 상수(k)를 가질 수 있다.
낮은 유전 상수(k)를 갖는 물질은 낮은 유전율을 가진다. 낮은 유전율을 가지는 물질은 내부에 전기장의 진행을 가능하게 하는 정도가 낮다. 따라서, 낮은 유전 상수(k)를 갖는 물질이 게이트 절연막(120)으로 사용되는 경우, 게이트 절연막(120)의 내부로 전기장의 진행이 원할하게 이루어지지 않아, 게이트 전극(140)에 의해 발생된 전기장이 액티브층(140)에 효율적으로 도달하지 못한다. 그 결과, 게이트 전압이 인가되더라도, 액티브층(130)의 반응이 원활하지 않아, 두꺼운 게이트 절연막(120)이 사용된 것과 같은 효과가 발생된다.
따라서, 낮은 유전 상수(k)를 갖는 물질이 게이트 절연막(120)으로 사용되는 경우, 게이트 전압(Gate Voltage)에 대한 드레인 전류(Drain Current) 변화 정도가 완만해져, 박막 트랜지스터(300)의 s-팩터(s-factor)가 증가할 수 있다.
s-팩터(sub-threshold swing: s-factor)는 박막 트랜지스터의 문턱전압(Vth) 구간에서 게이트 전압(Gate Voltage)에 대한 드레인 전류(Drain Current) 그래프의 기울기의 역수값으로 구해진다. s-팩터가 큰 경우, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해진다. 그에 따라, 게이트 전압을 조절하는 것에 의하여 드레인-소스 전류(IDS)의 크기를 조절하는 것이 용이해진다.
화소의 계조는 드레인-소스 전류(IDS)의 크기를 조절하는 것에 의하여 제어될 수 있는데, 드레인-소스 전류의 크기를 조절하는 것이 용이해지면, 화소의 계조 조정이 용이해진다.
본 발명의 또 다른 일 실시예에 따르면, 제2 절연막(123)이, 예를 들어, 3.5 이하의 유전 상수(k)를 가질 수 있다.
제2 절연막(123)의 유전 상수(k)가 3.5를 초과하는 경우, s-팩터 증가 효과가 크지 않을 수 있다. 따라서, 본 발명의 또 다른 일 실시예에 따르면, 제2 절연막(123)은 3.5 이하의 유전 상수(k)를 갖는 물질에 의하여 형성될 수 있다. 제2 절연막(123)은, 예를 들어, 스트론튬 산화물(SrO2) 및 란타넘 산화물(La2O3) 중 적어도 하나를 포함할 수 있다.
낮은 유전 상수(k)를 갖는 제2 절연막(123)을 포함하는 본 발명의 또 일 실시예에 따른 박막 트랜지스터(300)가 표시장치의 구동 트랜지스터로 사용하는 경우, 화소의 계조 표현이 용이해질 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 5의 박막 트랜지스터(400)는, 도 4에 도시된 박막 트랜지스터(300)와 비교하여, 기판(110)과 버퍼층(115) 사이에 배치된 광차단층(180)을 더 포함한다. 광차단층(180)은 액티브층(130)과 중첩한다. 광차단층(180)은 외부로부터 박막 트랜지스터(200)의 액티브층(130)으로 입사되는 광을 차단하여, 외부 입사 광에 의한 액티브층(130)의 손상을 방지한다.
또한, 도 5를 참조하면, 액티브층(130)은 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다. 제1 산화물 반도체층(130a)은 제2 산화물 반도체층(130b)을 지지하는 지지층 역할을 하고, 제2 산화물 반도체층(130b)은 채널층 역할을 한다. 액티브층(130)의 채널은 주로 제2 산화물 반도체층(130b)에 형성된다.
본 발명의 또 일 실시예에 따른 박막 트랜지스터(400)는 표시장치의 구동 트랜지스터로 사용될 수 있다.
도 6은 박막 트랜지스터의 이동도에 대한 그래프이다.
구체적으로, 도 6은, 4.3의 유전 상수(k)를 갖는 물질인 실리콘 산화물SiO2)(A1), 약 7의 유전 상수를 갖는 실리콘 질화물(SiNx)(A2) 및 약 10의 유전 상수를 갖는 알루미늄 산화물(Al2O3)(A3)각 각각 게이트 절연막(120)에 사용된 박막 트랜지스터에 있어서, 게이트 전압(Vgs)가 인가될 때, 소스-드레인 전류(Ids) 변화를 나타낸 시뮬레이션 그래프이다. 도 6에서, 소스-드레인 전류(Ids)는 리니어 스케일(linear scale)로 표시된 것으로, 상대적인 비교를 위하여 임의 단위(arbitrary unit, a.u.)로 표시되었다.
도 6을 참조하면, 게이트 절연막(120)이 높은 유전 상수(k)를 갖는 물질로 만들어지는 경우, 박막 트랜지스터에 큰 전류가 흐르며, 박막 트랜지스터가 우수한 이동도를 가진다는 것을 확인할 수 있다.
도 7은 박막 트랜지스터의 문턱 전압에 대한 그래프이다.
구체적으로, 도 7은, 유전 상수(k)가 4인 물질(B1), 유전 상수(k)가 3인 물질(B2), 유전 상수(k)가 2인 물질(B3) 및 유전 상수(k)가 1인 물질(B1)로 이루어진 게이트 절연막(120)을 갖는 박막 트랜지스터에 게이트 전압(Vgg)가 인가될 때, 소스-드레인 전류(Ids) 변화를 나타낸 시뮬레이션 그래프이다.
도 7을 참조하면, 게이트 절연막(120)이 낮은 유전 상수(k)를 갖는 "low-k"물질로 만들어지는 경우, 게이트 전압(Vgg)에 대한 소스-드레인 전류(Ids)의 변화가 감소되어, 박막 트랜지스터의 s-팩터가 증가하는 것을 확인할 수 있다.
이하, 도 8a 내지 도 8h를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조방법을 설명한다.
도 8a 내지 도 8h는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조 공정에 대한 단면도이다.
도 8a를 참조하면, 기판(110) 상에 액티브층(130)이 형성된다. 액티브층(130)은 산화물 반도체 물질에 의하여 형성될 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 액티브층(130)은 산화물 반도체층이다.
도 8b를 참조하면, 액티브층(130) 상에 제1 절연 물질층(121a) 및 게이트 전극 물질층(140a)이 순차적으로 적층된다.
제1 절연 물질층(121a)은 제1 절연층(121)이 된다. 제1 절연 물질층(121a)은 실리콘 산화물 또는 실리콘 질화물에 의하여 만들어질 수 있다.
게이트 전극 물질층(140a)은 게이트 전극(140)이 된다. 게이트 전극 물질층(140a)은 당업계에 알려진 게이트 전극 물질에 의하여 만들어질 수 있다.
제1 절연 물질층(121a) 및 게이트 전극 물질층(140a) 상에 포토 레지스트 패턴(310)이 형성된다. 게이트 전극 물질층(140a) 상에 포토 레지스트층을 형성되고, 패턴 마스크를 이용하는 광조사에 의해 포토 레지스트층이 노광된 후, 노광된 포토 레지스트층이 현상됨으로써 포토 레지스트 패턴(310)이 만들어질 수 있다.
포토 레지스트 패턴(310)은 게이트 전극(140)이 형성될 위치에 배치된다.
도 8c를 참조하면, 포토 레지스트 패턴(310)을 마스크로 이용하는 식각에 의하여 게이트 전극 물질층(140a)이 식각되어 게이트 전극(140)이 형성된다. 게이트 전극(140) 형성을 위하여 습식 식각 또는 건식 식각이 적용될 수 있다. 본 발명의 일 실시예에 따르면, 습식 식각이 적용될 수 있다.
도 8d를 참조하면, 제1 절연 물질층(121a)이 식각되어 제1 절연막 패턴(121b)이 형성된다. 제1 절연 물질층(121a)의 식각 과정에서 게이트 전극(140) 및 포토 레지스트 패턴(310)이 마스크 역할을 할 수 있다.
제1 절연 물질층(121a)의 식각을 위하여 건식 식각 또는 습식 식각이 적용될 수 있다. 본 발명의 일 실시예에 따르면, 건식 식각이 적용될 수 있다.
그 결과, 액티브층(130) 상의 제1 절연막 패턴(121b) 및 제1 절연막 패턴(121b) 상의 게이트 전극(140)이 형성된다.
도 8e를 참조하면, 포토 레지스트 패턴(310)이 제거된다. 포토 레지스트 패턴(310)은 애싱(ashing)에 의하여 제거될 수 있다. 이 때, 액티브층(130)에 채널부(131)이 형성된다. 채널부(131)는 액티브층(130) 중 게이트 전극(140)과 중첩하는 영역에 형성된다.
도 8f를 참조하면, 제1 절연막 패턴(121b)이 식각되어 제1 절연막(121)이 형성된다. 제1 절연막 패턴(121b)의 식각을 위하여 건식 식각 또는 습식 식각이 적용될 수 있다. 본 발명의 일 실시예에 따르면, 습식 식각이 적용될 수 있다.
제1 절연막 패턴(121b)의 식각에 의하여 형성된 제1 절연막(121)은 게이트 전극(140)보다 작은 면적을 가지며, 평면상으로 게이트 전극(140)에 의하여 정의되는 영역 내부에 배치된다. 도 8f를 참조하면, 제1 절연막(121)은 채널부(131) 상에 배치된다.
도 8g를 참조하면, 기판(110) 상부의 전체 면 상에 제2 절연막(122)이 형성된다.
구체적으로, 제2 절연막(122)은 게이트 전극(140)의 상부 및 제1 절연막(121)과 동일층에 형성된다. 따라서, 제2 절연막(122)의 적어도 일부는 제1 절연막(121)과 동일층에 형성되며, 평면상으로 제1 절연막(121) 둘러싸는 형태가 된다.
본 발명의 일 실시예에 따르면, 제2 절연막(122)은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성된다. 그 결과, 우수한 균일성 및 안정성을 갖는 제2 절연막(122)이 형성될 수 있다.
또한, 유기 금속 화학 기상 증착(MOCVD) 과정에서 제2 절연막(122) 형성 물질들이 액티브층(130)과 게이트 전극(140) 사이의 영역 중 제1 절연막(121)이 배치되지 않은 가장자리 영역에 충진될 수 있다. 그 결과, 액티브층(130)과 게이트 전극(140) 사이의 영역 중 제1 절연막(121)이 배치되지 않은 가장자리 영역에 제2 절연막(122)이 배치될 수 있다.
그에 따라, 제2 절연막(122)의 적어도 일부는 액티브층(130) 및 게이트 전극(140) 사이에도 형성되며, 제2 절연막(122)의 측면은 제1 절연막(121)의 측면과 접할 수 있다. 그 결과, 제1 절연막(121)과 제2 절연막(122)은 동일 평면 상에서 연속하여 배치될 수 있다. 도 8g를 참조하면, 제2 절연막(122)의 적어도 일부는 액티브층(130)과 게이트 전극(140) 사이의 채널부(131) 상에 배치된다.
또한, 도 8g를 참조하면, 제2 절연막(122)을 형성하는 단계에서, 제2 절연막(122)은 게이트 전극(140)의 측면 및 상부면까지 연장되어 형성된다. 게이트 전극(140)은 제1 절연막(121) 및 제2 절연막(122)에 의하여 완전히 감싸질 수 있다.
본 발명의 일 실시예에 따르면, 제2 절연막(122)은 제1 절연막(121)과 다른 유전 상수(k)를 갖는다.
예를 들어, 제2 절연막(122)은 제1 절연막(121)보다 높은 유전 상수(k)를 가질 수 있다. 이 경우, 액티브층(130)의 이동도가 향상되고, 박막 트랜지스터(100)가 짧은 채널을 가지더라도 문턱 전압의 변화가 방지될 수 있다.
그러나, 본 발명의 일 실시예에 따른 제조방법이 이에 한정되는 것은 아니며, 제2 절연막(122)은 제1 절연막(121)보다 낮은 유전 상수(k)를 갖는 물질에 의해 형성될 수도 있다. 이 경우, 박막 트랜지스터(100)의 s-팩터가 증가되어, 박막 트랜지스터(100)가 표시장치의 구동 트랜지스터로 사용될 수 있다.
도 8h를 참조하면, 제2 절연막(122) 상에 층간 절연막(170)이 형성되고, 층간 절연막(170) 상에 소스 전극(150) 및 드레인 전극(160)이 형성되어 박막 트랜지스터(100)가 완성된다.
이하, 도 9 내지 도 12를 참조하여, 본 발명의 또 다른 일 실시예에 따른 표시장치(500)에 대하여 설명한다.
본 발명의 또 다른 일 실시예에 따른 표시장치(500)는, 기판(110), 기판(110) 상의 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 표시 소자(710)를 포함한다. 화소 구동부(PDC)는 박막 트랜지스터를 포함한다.
박막 트랜지스터로, 도 2, 도 3, 도 4 및 도 5에 도시된 박막 트랜지스터들(100, 200, 300, 400)이 각각 사용될 수 있다. 따라서, 중복 설명을 피하기 위하여, 박막 트랜지스터들(100, 200, 300, 400)에 대한 설명은 이하에서 생략된다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치(500)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(500)는, 도 9에 도시된 바와 같이, 기판(110) 상의 화소(P), 게이트 드라이버(220), 데이터 드라이버(230) 및 제어부(240)를 포함한다.
기판(110) 상에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 화소(P)의 구동에 의해 영상이 표시된다.
제어부(240)는 게이트 드라이버(220)와 데이터 드라이버(230)를 제어한다.
제어부(240)는 외부 시스템(미도시)으로부터 공급되는 수직/수평 동기신호와 클럭 신호를 이용하여, 게이트 드라이버(220)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(230)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(240)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(230)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(230)는 기판(110) 상의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(230)는 제어부(240)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(220)는 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시 패널을 통해 하나의 이미지가 출력되는 기간을 말한다. 또한, 게이트 드라이버(220)는 1 프레임 중 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 게이트 라인(GL)에 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(220)는 표시 패널에 실장될 수 있다. 이와 같이, 게이트 드라이버(220)가 기판(110)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. 본 발명의 실시예들에 따른 박막 트랜지스터들(100, 200, 300, 400)은 게이트 드라이버(220)를 구성하는 트랜지스터로 사용될 수 있다.
도 10은 도 9의 어느 한 화소(P)에 대한 회로도이고, 도 11는 도 10의 화소(P)에 대한 평면도이고, 도 12는 도 11의 II-II'를 따라 자른 단면도이다.
도 10의 회로도는 발광 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(500)의 한 화소(P)에 대한 등가 회로도이다. 도 10의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)로, 도 2, 도 3, 도 4 및 도 5에 도시된 박막 트랜지스터들(100, 200, 300, 400)이 각각 사용될 수 있다. 구체적으로, 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1)로 도 2 및 도 3의 박막 트랜지스터들(100, 200)이 사용될 수 있다. 구동 트랜지스터인 제2 박막 트랜지스터(TR2)로 도 4 및 도 5의 박막 트랜지스터들(300, 400)이 사용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전압 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(220)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 발광 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다. 제1 커패시터(C1)는 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제1 커패시터 전극(C11) 및 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결된 제2 커패시터 전극(C12)을 포함한다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 11 및 도 12를 참조하면, 화소 구동부(PDC)는 기판(110) 상에 배치된다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다.
화소 구동부(PDC)는, 기판(110) 상의 광차단층(180), 광차단층(180) 상의 버퍼층(115), 버퍼층(115) 상의 액티브층(130)(A1, A2), 액티브층(130)(A1, A2)과 적어도 일부 중첩하는 게이트 전극(G1, G2) 및 액티브층(130)(A1, A2)과 각각 연결된 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함한다.
광차단층(180)은 금속과 같은 도전성 물질로 이루어진다. 광차단층(180)은 외부로부터 입사되는 광을 차단하여 액티브층(130)을 보호한다.
광차단층(180) 상에 버퍼층(115)이 배치된다. 버퍼층(115)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(130)을 보호한다.
버퍼층(115) 상에 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)이 배치된다.
도 12를 참조하면, 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)이 모두 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 액티브층(A1) 및 제2 액티브층(A2) 중 어느 하나만이 순차적으로 제1 산화물 반도체층(130a) 및 제2 산화물 반도체층(130b)을 포함할 수도 있고, 제1 액티브층(A1) 및 제2 액티브층(A2)이 모두 단일의 산화물 반도체층을 포함할 수도 있다.
액티브층(130) 상에 게이트 절연막(120)이 배치된다. 구체적으로, 액티브층(130) 상에 먼저 제1 절연막(121)이 배치된다. 제2 절연막(122)의 적어도 일부 역시 액티브층(130) 상에 배치된다.
제1 절연막(121) 상에 게이트 전극(G1, G2)이 배치된다. 게이트 전극(G1, G2)은 게이트 라인(GL)으로부터 연장된 부분일 수도 있고, 게이트 라인(GL)의 일부일 수도 있다.
게이트 전극(G1, G2) 상에 제2 절연막(122)이 배치된다. 제1 절연막(121)과 제2 절연막(122)은 서로 다른 유전 상수(k)를 갖는다. 제1 절연막(121)과 제2 절연막(122)은 게이트 절연막(120)을 구성한다.
예를 들어, 제2 절연막(122)은 제1 절연막(121)보다 높은 유전 상수(k)를 가질 수 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 제1 절연막(121)보다 낮은 유전 상수(k)를 갖는 low-k 물질을 포함하는 제2 절연막(123)이 사용될 수도 있다.
제2 절연막(122) 상에 층간 절연막(170)이 배치된다.
층간 절연막(170) 상에 소스 전극(S1, S2) 및 드레인 전극(D1, D2)이 배치된다. 본 발명의 일 실시예에 따르면, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 서로 바뀔 수 있다. 따라서, 소스 전극(S1, S2)은 드레인 전극(D1, D2)이 될 수 있고, 드레인 전극(D1, 2)은 소스 전극(S1, S2)이 될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)은 서로 이격되어 각각 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1)과 연결된다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)은 서로 이격되어 각각 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)과 연결된다.
또한, 층간 절연막(170) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다. 본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 연결된다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 구동 전원 라인(PL)과 연결된다.
소스 전극(S1, S2), 드레인 전극(D1, D2), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 평탄화층(190)이 배치된다. 평탄화층(190)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(190) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(190)에 형성된 콘택홀을 통하여, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결된다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 12에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(500)는 유기발광 표시장치이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치(600)의 어느 한 화소(P)에 대한 회로도이다. 도 13은 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 13에 도시된 표시장치(600)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전압 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 13을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 발광 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 발광 소자(710)로 공급되어, 발광 소자(710)에서 광이 출력된다.
도 13의 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 제3 박막 트랜지스터(TR2)는 각각 도 2, 도 3, 도 4 및 도 5에 도시된 박막 트랜지스터들(100, 200, 300, 400) 중 어느 하나와 동일한 구조를 가질 수 있다.
도 14은 본 발명의 또 다른 일 실시예에 따른 표시장치(700)에 적용되는 화소(P)에 대한 회로도이다.
도 14에 도시된 표시장치(700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 14의 화소(P)는 도 13의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 14의 화소 구동부(PDC)는 도 13의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 14을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
도 14의 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 제3 박막 트랜지스터(TR3) 및 제4 박막 트랜지스터(TR4)는 각각 도 2, 도 3, 도 4 및 도 5에 도시된 박막 트랜지스터들(100, 200, 300, 400) 중 어느 하나와 동일한 구조를 가질 수 있다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400: 박막 트랜지스터
110: 기판 115: 버퍼층
120: 게이트 절연막
121: 제1 절연막 122: 제2 절연막
130: 액티브층 140: 게이트 전극
150: 소스 전극 160: 드레인 전극
170: 층간 절연막 180: 광차단층
190: 평탄화층 710: 표시 소자
711: 제1 전극 712: 유기 발광층
713: 제2 전극 750: 뱅크층
A1, A2: 액티브층

Claims (20)

  1. 액티브층;
    상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극; 및
    적어도 일부가 상기 액티브층과 상기 게이트 전극 사이에 배치되는 게이트 절연막;을 포함하며,
    상기 게이트 절연막은,
    상기 액티브층 및 상기 게이트 전극 사이의 제1 절연막; 및
    상기 제1 절연막과 다른 유전 상수(k)를 가지며, 상기 제1 절연막과 동일층에 배치되어, 평면상으로 상기 제1 절연막을 둘러싸는 제2 절연막;을 포함하고,
    상기 제2 절연막의 적어도 일부는 상기 액티브층 및 상기 게이트 전극 사이에 배치되며,
    상기 제2 절연막은 상기 제1 절연막보다 높은 유전 상수(k)를 갖는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 절연막의 측면은 상기 제2 절연막의 어느 한 측면과 접하는, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 절연막은 평면상으로 상기 게이트 전극에 의하여 정의되는 영역 내부에 배치된, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 제2 절연막의 적어도 일부는 상기 게이트 전극의 측면 및 상부면으로 연장된, 박막 트랜지스터.
  5. 삭제
  6. 제1항에 있어서,
    상기 제2 절연막은, 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3) 및 티타늄 산화물(TiO2) 중 적어도 하나를 포함하는, 박막 트랜지스터.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 액티브층은 게이트 전극과 중첩하는 채널부를 포함하며,
    상기, 제1 절연막의 적어도 일부 및 상기 제2 절연막의 적어도 일부는 상기 채널부 상에 배치되는, 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하는, 박막 트랜지스터.
  11. 기판;
    상기 기판 상의 화소 구동부; 및
    상기 화소 구동부와 연결된 표시 소자;를 포함하고,
    상기 화소 구동부는 박막 트랜지스터를 포함하며,
    상기 박막 트랜지스터는,
    액티브층;
    상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극; 및
    적어도 일부가 상기 액티브층과 상기 게이트 전극 사이에 배치되는 게이트 절연막;을 포함하며,
    상기 게이트 절연막은,
    상기 액티브층 및 상기 게이트 전극 사이의 제1 절연막; 및
    상기 제1 절연막과 다른 유전 상수(k)를 가지며, 상기 제1 절연막과 동일층에 배치되어, 평면상으로 상기 제1 절연막을 둘러싸는 제2 절연막;을 포함하고,
    상기 제2 절연막의 적어도 일부는 상기 액티브층 및 상기 게이트 전극 사이에 배치되며,
    상기 제2 절연막은 상기 제1 절연막보다 높은 유전 상수(k)를 갖는, 표시장치.
  12. 제11항에 있어서,
    상기 제2 절연막의 적어도 일부는 상기 게이트 전극의 측면 및 상부면으로 연장된, 표시장치.
  13. 삭제
  14. 삭제
  15. 제11항에 있어서,
    상기 액티브층은 게이트 전극과 중첩하는 채널부를 포함하며,
    상기, 제1 절연막의 적어도 일부 및 상기 제2 절연막의 적어도 일부는 상기 채널부 상에 배치되는, 표시장치.
  16. 기판 상에 액티브층을 형성하는 단계;
    상기 액티브층 상에 제1 절연 물질층 및 게이트 전극 물질층을 순차적으로 적층하는 단계;
    상기 제1 절연 물질층 및 게이트 전극 물질층을 식각하여, 제1 절연막 패턴 및 게이트 전극을 형성하는 단계;
    상기 제1 절연막 패턴을 식각하여 제1 절연막을 형성하는 단계;
    상기 게이트 전극의 상부 및 제1 절연막과 동일층에 제2 절연막을 형성하는 단계;를 포함하며,
    상기 제2 절연막은 상기 제1 절연막과 다른 유전 상수(k)를 가지며,
    제2 절연막의 적어도 일부는 상기 액티브층 및 상기 게이트 전극 사이에 형성되며,
    상기 제2 절연막은 상기 제1 절연막보다 높은 유전 상수(k)를 갖는, 박막 트랜지스터의 제조방법.
  17. 제16항에 있어서,
    상기 제2 절연막은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성되는, 박막 트랜지스터의 제조방법.
  18. 제16항에 있어서,
    상기 제2 절연막은 상기 게이트 전극의 측면 및 상부면까지 연장되어 형성되는, 박막 트랜지스터의 제조방법.
  19. 삭제
  20. 삭제
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