CN116544244A - 阵列基板以及显示面板 - Google Patents
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Abstract
本申请提供一种阵列基板以及显示面板，阵列基板包括衬底、多晶硅有源层、第一栅绝缘层、第一金属层、第二栅绝缘层、氧化物有源层；其中，氧化物有源层包括第一沟道区和位于第一沟道区两侧的第一掺杂区；第一金属层经一次光罩工艺形成间隔设置的第一栅极、第一源极以及第一漏极；第一栅极位于第一沟道区的正下方；第一源极和第一漏极分别与第一沟道区两侧的第一掺杂区连接，且第一源极或第一漏极朝向背离第一栅极的方向延伸，以作为存储电容的下极板层。具体的，本申请通过一次光罩工艺形成氧化物有源层的第一栅极、第一源极、第一漏极，以及存储电容的下极板，可以减少基板制作过程中的光罩工艺，进而减少制作成本，且简化制作工艺。
Description
技术领域
本申请涉及显示技术领域，特别是涉及一种阵列基板以及显示面板。
背景技术
将LTPS((Low Temperature Poly-silicon,低温多晶硅)显示面板技术和Oxide(Indium Gallium Zinc Oxide，氧化铟镓锌)显示面板技术相结合得到的LTPO(LowTemperature Polysilicon Oxide，低温多晶硅氧化物)显示面板，不仅具有LTPS显示面板的高分辨率、高反应速度、高亮度、高开口率等优势，其还具有功耗低以及支持1～120Hz刷新率的优势。
然而，目前的LTPO背板因为需要兼顾两种TFT((Thin Film Transistor，薄膜晶体管)器件，所以背板的制作工艺通常需要用到至少13-17道光罩工艺，制作成本大，且工艺复杂。
发明内容
本申请提供一种阵列基板以及显示面板，其能够解决现有的阵列基板以及显示面板制作成本大，且工艺复杂的问题。
为解决上述技术问题，本申请提供的第一个技术方案为：提供一种阵列基板，包括：衬底；多晶硅有源层，设置于所述衬底的一侧；第一栅绝缘层，设置于所述衬底的一侧且覆盖所述多晶硅有源层；第一金属层，设置于所述第一栅绝缘层背离所述多晶硅有源层的一侧；第二栅绝缘层，设置于所述第一栅绝缘层背离所述多晶硅有源层的一侧，且覆盖所述第一金属层；氧化物有源层，设置于所述第二栅绝缘层背离所述第一栅绝缘层的一侧；其中，所述氧化物有源层包括第一沟道区和位于所述第一沟道区两侧的第一掺杂区；所述第一金属层经一次光罩工艺形成间隔设置的第一栅极、第一源极以及第一漏极；所述第一栅极位于所述第一沟道区的正下方；所述第一源极和所述第一漏极分别与所述第一沟道区两侧的第一掺杂区连接，且所述第一源极或所述第一漏极朝向背离所述第一栅极的方向延伸，以作为存储电容的下极板层。
在一些实施例中，所述第一金属层还包括与所述第一栅极、所述第一源极以及所述第一漏极在同一光罩工艺下形成的第二栅极，且所述第二栅极与所述第一栅极、所述第一源极以及所述第一漏极均间隔设置；所述多晶硅有源层包括第二沟道区和位于所述第二沟道区两侧的第二掺杂区，所述第二栅极位于所述第二沟道区的正上方。
在一些实施例中，所述阵列基板还包括：层间介质层，设置于所述第二栅绝缘层背离所述第一栅绝缘层的一侧，且覆盖所述氧化物有源层；第二金属层，设置于所述层间介质层背离所述第二栅绝缘层的一侧；其中，所述第二金属层经一次光罩工艺形成间隔设置的第二源极、第二漏极、第一导电层以及第二导电层；所述第二源极和所述第二漏极分别通过第二接触孔与所述第二沟道区两侧的所述第二掺杂区连接，所述第一导电层和所述第二导电层分别通过第三接触孔与所述第一源极和所述第一漏极连接；所述第二接触孔贯穿所述第一栅绝缘层、所述第二栅绝缘层以及所述层间介质层；所述第三接触孔贯穿所述第二栅绝缘层以及所述层间介质层，所述第二接触孔和所述第三接触孔由同一光罩工艺形成。
在一些实施例中，所述第二金属层还包括与所述第二源极、所述第二漏极、所述第一导电层以及所述第二导电层在同一光罩工艺下形成的上极板层，且所述上极板层与所述第二源极、所述第二漏极、所述第一导电层以及所述第二导电层均间隔设置；其中，所述上极板层与所述第一源极的延伸部分或所述第一漏极的延伸部分对应设置，以与所述第一源极的延伸部分或所述第一漏极的延伸部分配合形成所述存储电容。
在一些实施例中，所述第二金属层还包括与所述第二源极、所述第二漏极、所述第一导电层以及所述第二导电层在同一光罩工艺下形成的第三栅极，且所述第三栅极与所述第二源极、所述第二漏极、所述第一导电层以及所述第二导电层均间隔设置；其中，所述第三栅极位于所述第一沟道区的正上方。
在一些实施例中，所述阵列基板还包括：钝化层，设置于所述层间介质层背离所述第二栅绝缘层的一侧，且覆盖所述第二金属层；平坦化层，设置于所述钝化层背离所述层间介质层的一侧；阳极，由设置于所述平坦化层背离所述钝化层的一侧的阳极层经一次光罩工艺形成；且所述阳极通过第四接触孔与所述第二漏极连接；所述第四接触孔贯穿所述钝化层以及所述平坦化层。
在一些实施例中，所述阵列基板还包括：像素定义层，设置于所述平坦化层背离所述钝化层的一侧，其中，所述像素定义层具有用于容置发光器件的第一开口，所述阳极的至少部分从所述第一开口暴露；支撑层，设置于所述像素定义层背离所述平坦化层侧一侧，且所述支撑层具有与所述第一开口对应的第二开口。
在一些实施例中，所述第一开口和所述第二开口在同一光罩工艺下形成。
在一些实施例中，所述阵列基板还包括：缓冲层，设置于所述衬底与所述第一栅绝缘层之间；第四栅极，设置于所述衬底靠近所述缓冲层的一侧，且位于所述第二沟道区的正下方。
为解决上述技术问题，本申请提供的第二个技术方案为：提供一种显示面板，包括：阵列基板，所述阵列基板为上述任一项所述的阵列基板；彩膜基板，位于所述阵列基板远离所述衬底的一侧。
本申请的有益效果，区别于现有技术的情况，本申请提供的阵列基板以及显示面板，通过一次光罩工艺形成氧化物有源层的第一栅极、第一源极、第一漏极，以及存储电容的下极板，以此可以减少基板制作过程中的光罩工艺，进而减少制作成本，且简化制作工艺。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本申请提供的阵列基板的一实施例的结构示意图；
图2为本申请提供的阵列基板的另一实施例的结构示意图；
图3为本申请提供的像素驱动电路的一实施例的电路结构示意图；
图4为本申请提供的阵列基板的制备方法的一实施例的流程示意图；
图5为经图4中步骤S1后阵列基板的中间产品结构示意图；
图6为经图4中步骤S2后阵列基板的中间产品结构示意图；
图7为经图4中步骤S3后阵列基板的中间产品结构示意图；
图8为经图4中步骤S4后阵列基板的中间产品结构示意图；
图9为经图4中步骤S5后阵列基板的中间产品结构示意图；
图10为经图4中步骤S6后阵列基板的中间产品结构示意图；
图11为经图4中步骤S7后阵列基板的中间产品结构示意图；
图12为经图4中步骤S8后阵列基板的中间产品结构示意图；
图13为经图4中步骤S9后阵列基板的结构示意图；
图14为本申请提供的显示面板的一实施例的结构示意图。
附图标号说明：
衬底10；缓冲层20；多晶硅有源层30；第一栅绝缘层40；第一金属层50；第一栅极51；第一源极52；第一漏极53；第二栅极54；第二栅绝缘层60；氧化物有源层70；层间介质层80；第二金属层90；第二源极91；第二漏极92；第一导电层93；第二导电层94；上极板层95；钝化层100；平坦化层110；阳极120；像素定义层130；支撑层140；第四栅极150；存储电容Cst；第一接触孔A1；第二接触孔A2；第三接触孔A3；第四接触孔A4；第一开口B1；第二开口B2；第一晶体管T1；第二晶体管T2；第三晶体管T3；第四晶体管T4；第五晶体管T5；第六晶体管T6；驱动晶体管DT；发光器件OLED；复位信号Vint；数据电压Data；第一扫描信号Scan1；第二扫描信号Scan2；发光控制信号EM；高电位电源VDD；低电位电源VSS；阵列基板1000；彩膜基板2000。
具体实施方法
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
如背景技术中所述，现有LTPO背板的制作工艺通常需要用到至少13-17道光罩工艺，制作工艺复杂，且光罩设备是显示面板制造中最昂贵的工具之一，将给厂商带来巨额资本支出。
参见图1，图1为本申请提供的阵列基板的一实施例的结构示意图。为解决上述问题，本申请实施例提供一种阵列基板，包括层叠设置的衬底10、多晶硅有源层30、第一栅绝缘层40、第一金属层50、第二栅绝缘层60、氧化物有源层70。具体的，多晶硅有源层30设置于衬底10的一侧；第一栅绝缘层40设置于衬底10的一侧且覆盖多晶硅有源层30；第一金属层50设置于第一栅绝缘层40背离多晶硅有源层30的一侧；第二栅绝缘层60设置于第一栅绝缘层40背离多晶硅有源层30的一侧，且覆盖第一金属层50；氧化物有源层70设置于第二栅绝缘层60背离第一栅绝缘层40的一侧。
其中，氧化物有源层70作为Oxide TFT的有源层，通过一次光罩工艺形成，且氧化物有源层70包括第一沟道区和位于第一沟道区两侧的第一掺杂区；第一金属层50经一次光罩工艺形成间隔设置的第一栅极51、第一源极52以及第一漏极53。第一栅极51位于第一沟道区的正下方；第一源极52和第一漏极53分别与第一沟道区两侧的第一掺杂区连接，且第一源极52或第一漏极53朝向背离第一栅极51的方向延伸，以作为存储电容Cst的下极板层。
具体的，本申请通过一次光罩工艺形成氧化物有源层70的第一栅极51、第一源极52、第一漏极53，以及存储电容Cst的下极板，可以减少基板制作过程中的光罩工艺，进而减少制作成本，且简化背板的制作工艺。
其中，如图1所示的阵列基板中，第一漏极53朝向背离第一栅极51的方向延伸，以作为存储电容Cst的下极板层。当然，在其他实施例中，也可以是第一源极52朝向背离第一栅极51的方向延伸，以作为存储电容Cst的下极板层。具体可根据实际情况设计，在此不做限定。
另外，本实施例中，在形成第二栅绝缘层60后，还需要对第二栅绝缘层60进行一次光罩工艺，以形成第一接触孔A1(参见图7)，第一源极52和第一漏极53分别通过第一接触孔A1与第一沟道区两侧的第一掺杂区连接。
其中，多晶硅有源层30作为LTPS TFT的有源层，通过一次光罩工艺形成包括第二沟道区和位于第二沟道区两侧的第二掺杂区，以分别用于在后续制作工艺中与LTPS TFT的栅极、源极以及漏极连接。
在本实施例中，第一金属层50还包括与第一栅极51、第一源极52以及第一漏极53在同一光罩工艺下形成的第二栅极54，且第二栅极54与第一栅极51、第一源极52以及第一漏极53均间隔设置；其中，第二栅极54位于第二沟道区的正上方，以作为LTPS TFT的栅极。其中，可通过第二栅极54作为光罩，对多晶硅有源层30进行掺杂半导体化，形成第二沟道区和位于第二沟道区两侧的第二掺杂区。
具体的，本实施例中，第一栅极51、第一源极52、第一漏极53、第二栅极54以及存储电容Cst的下极板在同一光罩工艺下形成，进一步减少基板制作过程中的光罩工艺，进而减少制作成本，且简化背板的制作工艺。
在本实施例中，阵列基板还包括层间介质层80和第二金属层90。具体的，层间介质层80设置于第二栅绝缘层60背离第一栅绝缘层40的一侧，且覆盖氧化物有源层70；第二金属层90设置于层间介质层80背离第二栅绝缘层60的一侧。
其中，第二金属层90经一次光罩工艺形成间隔设置的第二源极91、第二漏极92、第一导电层93以及第二导电层94；第二源极91和第二漏极92分别通过第二接触孔A2(参见图9)与第二沟道区两侧的第二掺杂区连接，第一导电层93和第二导电层94分别通过第三接触孔A3与第一源极52和第一漏极53连接。
具体的，第二接触孔A2贯穿第一栅绝缘层40、第二栅绝缘层60以及层间介质层80，第二源极91通过一个第二接触孔A2与一个第二掺杂区连接，以作为LTPS TFT的源极；第二漏极92通过一个第二接触孔A2与另一个第二掺杂区连接，以作为LTPS TFT的漏极。
且在基板布线中，由于栅极线(一般为横向)和源漏极线(一般为纵向)的延伸方向不同，因此，为避免同层设置的第一栅极51与第一源极52、第一漏极53具有交汇点而短路，本实施例中，设置第二金属层90包括第一导电层93以及第二导电层94，且第三接触孔A3贯穿第二栅绝缘层60以及层间介质层80，以此，在第一源极52和第一栅极51的交汇点处，以及第一漏极53和第一栅极51的交汇点处，第一源极52和第一漏极53分别通过一个第三接触孔A3(参见图9)与第一导电层93以及第二导电层94连接，以避免线路短路。
其中，本实施中，为简化光罩工艺，以减少制作成本，第二接触孔A2和第三接触孔A3由同一光罩工艺形成。具体的，由于第一源极52和第一漏极53为金属材料，因此，在光罩工艺中，形成的第三接触孔A3不会贯穿第一源极52和第一漏极53，而同一光罩工艺中，形成的第二接触孔A2由于没有金属材料阻隔，因此第二接触孔A2可以进一步贯穿第一栅绝缘层40。
进一步，本实施例中，第二金属层90还包括与第二源极91、第二漏极92、第一导电层93以及第二导电层94在同一光罩工艺下形成存储电容Cst的上极板层95，且上极板层95与第二源极91、第二漏极92、第一导电层93以及第二导电层94均间隔设置。具体的，上极板层95与第一源极52的延伸部分或第一漏极53的延伸部分对应设置，以与第一源极52的延伸部分或第一漏极53的延伸部分配合形成存储电容Cst。
如图1所示的阵列基板，上极板与第一漏极53的延伸部分对应设置，以与第一漏极53的延伸部分配合形成存储电容Cst。
具体的，本实施例中，第二源极91、第二漏极92、第一导电层93、第二导电层94以及存储电容Cst的下极板在同一光罩工艺下形成，进一步减少基板制作过程中的光罩工艺，进而减少制作成本，且简化背板的制作工艺。
本实施例中，第二金属层90还包括与第二源极91、第二漏极92、第一导电层93以及第二导电层94在同一光罩工艺下形成的第三栅极96，且第三栅极96与第二源极91、第二漏极92、第一导电层93以及第二导电层94均间隔设置；其中，第三栅极96位于第一沟道区的正上方。具体的，本实施例中的Oxide TFT为双栅结构，第一栅极51作为氧化物有源层70的底栅，第三栅极96作为氧化物有源层70的顶栅。双栅结构能够增强栅电极对载流子的控制能力，改善器件的夹断特性，且能够使TFT的热阻大大降低，散热性能高。
其中，可通过第三栅极96作为光罩，对氧化物有源层70进行掺杂半导体化，形成第一沟道区和位于第一沟道区两侧的第一掺杂区。
本实施例中，阵列基板还包括层叠的钝化层100、平坦化层110以及阳极120。具体的，钝化层100设置于层间介质层80背离第二栅绝缘层60的一侧，且覆盖第二金属层90；平坦化层110设置于钝化层100背离层间介质层80的一侧；阳极120由设置于平坦化层110背离钝化层100的一侧的阳极层经一次光罩工艺形成；且阳极120通过第四接触孔A4(参见图11)与第二漏极92连接；第四接触孔A4贯穿钝化层100以及平坦化层110。
具体的，在形成钝化层100和平坦化层110后，通过一次光罩工艺对钝化层100和平坦化层110进行光罩处理，形成贯穿钝化层100和平坦化层110的第四接触孔A4，其中，第四接触孔A4对应第二漏极92设置。然后在平坦化层110背离钝化层100的一侧沉积阳极层，并对阳极层进行一次光罩工艺，形成发光器件的阳极120，且阳极120通过第四接触孔A4与第二漏极92连接。
本实施例中，阵列基板还包括像素定义层130和支撑层140，具体的，像素定义层130设置于平坦化层110背离钝化层100的一侧，其中，像素定义层130具有用于容置发光器件的第一开口B1，阳极120的至少部分从第一开口B1暴露；支撑层140设置于像素定义层130背离平坦化层110侧一侧，且支撑层140具有与第一开口B1对应的第二开口B2。
具体的，第一开口B1用于容置发光器件，且阳极120至少部分通过第一开口B1暴露，用于与容置于第一开口B1内的发光器件电连接。
其中，支撑层140用于支撑其上的其他膜层或者基板(例如彩膜基板)，以保护发光器件，防止刮伤。
其中，第一开口B1和第二开口B2可分别通过一次光罩工艺形成，例如，在形成像素定义层130后，对像素定义层130进行一次光罩工艺，以在像素定义层130中形成第一开口B1。然后在形成第一开口B1的像素定义层130上形成支撑层140，再进行一次光罩工艺，以在支撑层140对应第一开口B1的位置形成第二开口B2。
而本实施例中，为简化光罩工艺，以减少制作成本，第一开口B1和第二开口B2在同一光罩工艺下形成。具体的，本实施例采用半色调掩膜工艺(Half Tone Mask)对层叠的像素定义层130和支撑层140进行光罩处理，以形成第一开口B1和第二开口B2。
可以理解的，本申请提供的阵列基板，区别于现有技术采用13-17道光罩工艺制作形成，本申请只需9道光罩工艺即可形成，大大减少了制作工艺中的光罩数量，进而减少制作成本，且简化制作工艺。
参见图2，图2为本申请提供的阵列基板的另一实施例的结构示意图。在本申请的其他实施例中，阵列基板还包括缓冲层20和第四栅极150，具体的，缓冲层20设置于衬底10与第一栅绝缘层40之间；第四栅极150设置于衬底10靠近缓冲层20的一侧，且位于第二沟道区的正下方，以作为LTPS TFT的底栅。具体的，该实施例中的LTPS TFT为双栅结构，第二栅极54作为多晶硅有源层30的顶栅，第四栅极150作为多晶硅有源层30的底栅，且用于遮光。其中，第四栅极150可通过对设置于衬底10上的金属层进行一次光罩工艺形成。
参见图3，图3为本申请提供的像素驱动电路的一实施例的电路结构示意图。像素驱动电路包括耦接的复位单元、写入单元、存储单元、驱动单元、发光控制单元以及发光器件OLED。
在一实施例中，驱动单元包括驱动晶体管DT，驱动晶体管DT用于产生驱动发光器件OLED发光的驱动电流。存储单元包括存储电容Cst，存储电容Cst用于保存数据电压以及驱动晶体管DT的阈值电压Vth等信息；
复位单元包括第一晶体管T1和第二晶体管T2，在复位阶段，第一扫描信号Scan1控制第一晶体管T1和第二晶体管T2导通，复位信号Vint通过第一晶体管T1为存储电容Cst和驱动晶体管DT的栅极进行复位，以及通过第二晶体管T2为发光器件OLED的阳极复位。
写入单元包括第三晶体管T3和第四晶体管T4，在数据写入阶段，第二扫描信号Scan2控制第三晶体管T3和第四晶体管T4导通，数据电压Data通过第三晶体管T3、驱动晶体管DT以及第四晶体管T4写入存储电容Cst。
发光控制单元包括第五晶体管T5和第六晶体管T6，在发光阶段，发光控制信号EM控制第五晶体管T5和第六晶体管T6导通，从而使高电位电源VDD、驱动晶体管DT、发光器件OLED以及低电位电源VSS之间的通路导通，从而使发光器件OLED发光。
其中，本实施例中，第一晶体管T1和第四晶体管T4采用Oxide TFT，其余晶体管可采用LTPS TFT。具体的，Oxide TFT具有更低的漏电流，因此将N1节点漏电路径上的TFT替换为Oxide TFT，可以降低N1漏电风险，使得存在于N1节点的数据电压Data可以维持更长的时间，从而在低刷新率显示模式下，不会因为漏电而造成亮度变化。因此，基于这种特性设计的背板因为可以实现低刷新率显示，因此显示功耗大大降低。
参见图4-图13，图4为本申请提供的阵列基板的制备方法的一实施例的流程示意图；图5为经图4中步骤S1后阵列基板的中间产品结构示意图；图6为经图4中步骤S2后阵列基板的中间产品结构示意图；图7为经图4中步骤S3后阵列基板的中间产品结构示意图；
图8为经图4中步骤S4后阵列基板的中间产品结构示意图；图9为经图4中步骤S5后阵列基板的中间产品结构示意图；图10为经图4中步骤S6后阵列基板的中间产品结构示意图；图11为经图4中步骤S7后阵列基板的中间产品结构示意图；图12为经图4中步骤S8后阵列基板的中间产品结构示意图；图13为经图4中步骤S9后阵列基板的结构示意图。
本申请还提供一种阵列基板的制备方法，具体包括：
步骤S1：提供衬底10，并通过第一次光罩工艺在衬底10的一侧形成多晶硅有源层30。
其中，衬底10可以为刚性基底或者柔性基底，其中，刚性基底的材料包括但不限于玻璃，柔性基底的材料包括但不限于PI和SiOx。
其中，多晶硅有源层30由a-Si通过ELA激光晶化为p-Si，并经过一次光罩工艺处理得到，以作为LTPS TFT的有源层。其中，多晶硅有源层30具有第二沟道区和位于第二沟道区两侧的第二掺杂区。
在一实施例中，在形成多晶硅有源层30之前，还需要在衬底10上形成缓冲层20，缓冲层20的材料包括但不限于SiOx和SiNx。多晶硅有源层30位于缓冲层20背离衬底10的一侧。
步骤S2：在衬底10的一侧依次形成第一栅绝缘层40和第一金属层50，且第一栅绝缘层覆盖多晶硅有源层30，并通过第二次光罩工艺对第一金属层50进行处理，得到间隔设置的第一栅极51、第一源极52、第一漏极53以及第二栅极54。
其中，第二栅极54位于第二沟道区的正上方，以作为LTPS TFT的栅极。
另外，其中，本实施例中，还通过第二栅极54作为光罩，对多晶硅有源层30进行掺杂半导体化，形成第二沟道区和位于第二沟道区两侧的第二掺杂区。
其中，第一栅极51用于作为Oxide TFT的底栅，第一源极52和第一漏极53用于作为Oxide TFT的源漏极，且第一源极52或第一漏极53还用于作为存储电容Cst的下极板层。
其中，第一源极52或第一漏极53朝向背离第一栅极51的方向延伸，以作为存储电容Cst的下极板层。
步骤S3：在第一栅绝缘层40背离衬底10的一侧形成第二栅绝缘层60，并通过第三次光罩工艺对第二栅绝缘层60进行处理，以形成贯穿第二栅绝缘层60的第一接触孔A1。
具体的，第一接触孔A1与第一源极52和第一漏极53对应设置，以使第一源极52和第一漏极53通过第一接触孔A1与氧化物有源层70的掺杂区连接。
步骤S4：通过第四次光罩工艺在第二栅绝缘层60背离第一栅绝缘层40的一侧形成氧化物有源层70。
具体的，在第二栅绝缘层60背离第一栅绝缘层40的一侧形成IGZO材料层，并对IGZO材料层进行一次光罩工艺，形成氧化物有源层70，以作为Oxide TFT的有源层。
步骤S5：在第二栅绝缘层60背离第一栅绝缘层40的一侧形成层间介质层80，并通过第五次光罩工艺对第一栅绝缘层40、第二栅绝缘层60和层间介质层80进行处理，以形成贯穿第一栅绝缘层40、第二栅绝缘层60以及层间介质层80的第二接触孔A2，以及贯穿第二栅绝缘层60以及层间介质层80的第三接触孔A3。
具体的，第二接触孔A2对应第二沟道区两侧的第二掺杂区设置，以使第二沟道区两侧的第二掺杂区分别通过第二接触孔A2与LTPS TFT的源漏极连接。
第三接触孔A3对应第一源极52和第一漏极53设置，由于第一源极52和第一漏极53为金属材料，因此，在光罩工艺中，形成的第三接触孔A3不会贯穿第一源极52和第一漏极53。且在基板布线中，由于栅极线(一般为横向)和源漏极线(一般为纵向)的延伸方向不同，因此，为避免同层设置的第一栅极51与第一源极52、第一漏极53具有交汇点而短路，本实施例中，在第一源极52和第一栅极51的交汇点处，以及第一漏极53和第一栅极51的交汇点处设置第三接触孔A3，以使第一源极52和第一漏极53在于第一栅极51的交汇处通过第三接触孔A3与其他金属层跳线连接，以避免线路短路。
步骤S6：在层间介质层80背离第二栅绝缘层60的一侧形成第二金属层90，并通过第六次光罩工艺对第二金属层90进行处理，得到间隔设置的第二源极91、第二漏极92、第一导电层93、第二导电层94、存储电容Cst的上极板层95以及第三栅极96。
具体的，第二源极91通过一个第二接触孔A2与一个第二掺杂区连接，以作为LTPSTFT的源极；第二漏极92通过一个第二接触孔A2与另一个第二掺杂区连接，以作为LTPS TFT的漏极。
第一源极52和第一漏极53分别通过一个第三接触孔A3与第一导电层93以及第二导电层94跳线连接，以避免同层设置的Oxide TFT的源漏栅极发生短路。
其中，本实施例中，可通过第三栅极96作为光罩，对氧化物有源层70进行掺杂半导体化，使氧化物有源层70形成第一沟道区和位于第一沟道区两侧的第一掺杂区。其中，第三栅极96位于第一沟道区的正上方。具体的，本实施例中的Oxide TFT为双栅结构，第一栅极51作为氧化物有源层70的底栅，第三栅极96作为氧化物有源层70的顶栅。双栅结构能够增强栅电极对载流子的控制能力，改善器件的夹断特性，且能够使TFT的热阻大大降低，散热性能高。
上极板层95与第一源极52的延伸部分或第一漏极53的延伸部分对应设置，以与第一源极52的延伸部分或第一漏极53的延伸部分配合形成存储电容Cst。
步骤S7：在层间介质层80背离第二栅绝缘层60的一侧依次形成钝化层100和平坦化层110，且钝化层100覆盖第二源极91、第二漏极92、第一导电层93、第二导电层94、存储电容Cst的上极板层95以及第三栅极96，并通过第七次光罩工艺对钝化层100和平坦化层110进行处理，形成贯穿钝化层100和平坦化层110的第四接触孔A4。
具体的，第四接触孔A4与第二漏极92对应设置，以使第二漏极92通过第四接触孔A4与后续工艺形成阳极120连接。
步骤S8：在平坦化层110背离钝化层100的一侧形成阳极层，并通过第八次光罩工艺对阳极层进行处理，得到发光器件的阳极120。
步骤S9：在平坦化层110背离钝化层100的一侧依次形成像素定义层130和支撑层140，且像素定义层130覆盖阳极120，并通过第九次光罩工艺对像素定义层130和支撑层140进行处理，形成贯穿像素定义层130的第一开口B1和贯穿支撑层140的第二开口B2，且阳极120通过第一开口B1和第二开口B2暴露。
具体的，本实施例采用半色调掩膜工艺(Half Tone Mask)对层叠的像素定义层130和支撑层140进行光罩处理，以形成第一开口B1和第二开口B2。其中，第一开口B1用于容置发光器件，阳极120至少部分通过第一开口B1暴露，用于与容置于第一开口B1内的发光器件电连接；支撑层140用于支撑其上的其他膜层或者基板(例如彩膜基板)，以保护发光器件，防止刮伤。
区别于现有技术，本申请提供的阵列基板，只需9道光罩工艺即可形成，大大减少了制作工艺中的光罩数量，进而减少制作成本，且简化制作工艺。
参见图14，图14为本申请提供的显示面板的一实施例的结构示意图。本申请还提供一种显示面板，显示面板包括阵列基板1000和彩膜基板2000。其中，阵列基板1000为上述任一实施例及制备方法形成的阵列基板；彩膜基板2000位于阵列基板1000远离衬底的一侧，用于对阵列基板1000中的发光器件进行滤光。
在一些实施例中，显示面板可应用于手机、电脑、平板、智能手表等装置上。
以上仅为本申请的实施方法，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种阵列基板，其特征在于，包括：
衬底；
多晶硅有源层，设置于所述衬底的一侧；
第一栅绝缘层，设置于所述衬底的一侧且覆盖所述多晶硅有源层；
第一金属层，设置于所述第一栅绝缘层背离所述多晶硅有源层的一侧；
第二栅绝缘层，设置于所述第一栅绝缘层背离所述多晶硅有源层的一侧，且覆盖所述第一金属层；
氧化物有源层，设置于所述第二栅绝缘层背离所述第一栅绝缘层的一侧；
其中，所述氧化物有源层包括第一沟道区和位于所述第一沟道区两侧的第一掺杂区；所述第一金属层经一次光罩工艺形成间隔设置的第一栅极、第一源极以及第一漏极；所述第一栅极位于所述第一沟道区的正下方；所述第一源极和所述第一漏极分别与所述第一沟道区两侧的第一掺杂区连接，且所述第一源极或所述第一漏极朝向背离所述第一栅极的方向延伸，以作为存储电容的下极板层。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一金属层还包括与所述第一栅极、所述第一源极以及所述第一漏极在同一光罩工艺下形成的第二栅极，且所述第二栅极与所述第一栅极、所述第一源极以及所述第一漏极均间隔设置；
所述多晶硅有源层包括第二沟道区和位于所述第二沟道区两侧的第二掺杂区，所述第二栅极位于所述第二沟道区的正上方。
3.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括：
层间介质层，设置于所述第二栅绝缘层背离所述第一栅绝缘层的一侧，且覆盖所述氧化物有源层；
第二金属层，设置于所述层间介质层背离所述第二栅绝缘层的一侧；
其中，所述第二金属层经一次光罩工艺形成间隔设置的第二源极、第二漏极、第一导电层以及第二导电层；所述第二源极和所述第二漏极分别通过第二接触孔与所述第二沟道区两侧的所述第二掺杂区连接，所述第一导电层和所述第二导电层分别通过第三接触孔与所述第一源极和所述第一漏极连接；
所述第二接触孔贯穿所述第一栅绝缘层、所述第二栅绝缘层以及所述层间介质层；所述第三接触孔贯穿所述第二栅绝缘层以及所述层间介质层，所述第二接触孔和所述第三接触孔由同一光罩工艺形成。
4.根据权利要求3所述的阵列基板，其特征在于，所述第二金属层还包括与所述第二源极、所述第二漏极、所述第一导电层以及所述第二导电层在同一光罩工艺下形成的上极板层，且所述上极板层与所述第二源极、所述第二漏极、所述第一导电层以及所述第二导电层均间隔设置；
其中，所述上极板层与所述第一源极的延伸部分或所述第一漏极的延伸部分对应设置，以与所述第一源极的延伸部分或所述第一漏极的延伸部分配合形成所述存储电容。
5.根据权利要求3所述的阵列基板，其特征在于，所述第二金属层还包括与所述第二源极、所述第二漏极、所述第一导电层以及所述第二导电层在同一光罩工艺下形成的第三栅极，且所述第三栅极与所述第二源极、所述第二漏极、所述第一导电层以及所述第二导电层均间隔设置；其中，所述第三栅极位于所述第一沟道区的正上方。
6.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板还包括：
钝化层，设置于所述层间介质层背离所述第二栅绝缘层的一侧，且覆盖所述第二金属层；
平坦化层，设置于所述钝化层背离所述层间介质层的一侧；
阳极，由设置于所述平坦化层背离所述钝化层的一侧的阳极层经一次光罩工艺形成；且所述阳极通过第四接触孔与所述第二漏极连接；所述第四接触孔贯穿所述钝化层以及所述平坦化层。
7.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板还包括：
像素定义层，设置于所述平坦化层背离所述钝化层的一侧，其中，所述像素定义层具有用于容置发光器件的第一开口，所述阳极的至少部分从所述第一开口暴露；
支撑层，设置于所述像素定义层背离所述平坦化层侧一侧，且所述支撑层具有与所述第一开口对应的第二开口。
8.根据权利要求7所述的阵列基板，其特征在于，所述第一开口和所述第二开口在同一光罩工艺下形成。
9.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括：
缓冲层，设置于所述衬底与所述第一栅绝缘层之间；
第四栅极，设置于所述衬底靠近所述缓冲层的一侧，且位于所述第二沟道区的正下方。
10.一种显示面板，其特征在于，包括：
阵列基板，所述阵列基板为上述权利要求1-9任一项所述的阵列基板；
彩膜基板，位于所述阵列基板远离所述衬底的一侧。
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