KR20240086302A - 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents
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Abstract
본 발명의 일 실시예는, 액티브층; 및상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극;을 포함하고, 상기 액티브층은, 평면상으로 상기 게이트 전극과 중첩하는 채널 영역; 평면상으로 상기 게이트 전극과 중첩하지 않고, 상기 채널 영역의 일측과 연결된 소스 영역; 및 평면상으로 상기 게이트 전극과 중첩하지 않고, 상기 채널 영역의 타측과 연결된 드레인 영역;을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 상기 채널 영역을 사이에 두고 서로 이격되어 있으며, 상기 액티브층은 서로 이격된 제1 소스 도체화 조절 영역 및 제1 드레인 도체화 조절 영역을 포함하고, 상기 제1 소스 도체화 조절 영역은 상기 채널 영역의 적어도 일부와 중첩하며, 상기 제1 드레인 도체화 조절 영역은 상기 채널 영역의 적어도 일부와 중첩하는, 박막 트랜지스터를 제공하고자 한다.
Description
본 발명은 트랜지스터 및 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
비정질 실리콘 박막 트랜지스터(a-Si TFT)는, 짧은 시간 내에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있는 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에 능동 매트릭스 유기 발광 소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화 공정이 수행되기 때문에 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는, 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있고, 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 원하는 물성이 용이하게 얻어질 수 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다.
산화물 반도체 박막 트랜지스터의 경우, 산화물 반도체층에 대한 선택적인 도체화가 필요한 경우가 있으며, 이 경우, 산화물 반도체층에 형성되는 도체화 영역 및 도체화 침투 깊이에 대한 제어가 매우 중요하다. 따라서, 도체화 영역 및 도체화 침투 깊이를 제어하기 위한 기술들이 연구되고 있다.
본 발명의 일 실시예는, 액티브층이 패턴을 포함하여, 채널 영역이 큰 폭을 가지더라도, 도체화 침투 깊이가 제어되는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 액티브층이 패턴을 포함하여, 채널 영역이 큰 폭을 가지더라도, 문턱 전압(Vth)이 음(-)의 방향으로 쉬프트(shift)되는 것을 방지 또는 억제하는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 액티브층이 패턴을 포함하여, 신뢰성이 향상된 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는, 이러한 트랜지스터를 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 액티브층; 및상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극;을 포함하고, 상기 액티브층은, 평면상으로 상기 게이트 전극과 중첩하는 채널 영역; 평면상으로 상기 게이트 전극과 중첩하지 않고, 상기 채널 영역의 일측과 연결된 소스 영역; 및 평면상으로 상기 게이트 전극과 중첩하지 않고, 상기 채널 영역의 타측과 연결된 드레인 영역;을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 상기 채널 영역을 사이에 두고 서로 이격되어 있으며, 상기 액티브층은 서로 이격된 제1 소스 도체화 조절 영역 및 제1 드레인 도체화 조절 영역을 포함하고, 상기 제1 소스 도체화 조절 영역은 상기 채널 영역의 적어도 일부와 중첩하며, 상기 제1 드레인 도체화 조절 영역은 상기 채널 영역의 적어도 일부와 중첩하는, 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 액티브층이 패턴을 포함하여, 채널 영역이 큰 폭을 가지더라도, 도체화 침투 깊이를 제어할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 액티브층이 패턴을 포함하여, 채널 영역이 큰 폭을 가지더라도, 문턱 전압(Vth)이 음(-)의 방향으로 쉬프트(shift)되는 것을 제어할 수 있다.
본 발명의 일 실시예에 따르면 박막 트랜지스터는, 액티브층이 패턴을 포함하여, 안정성 및 우수한 신뢰성을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 2b는 도 1의 Ⅱ-Ⅱ'를 따라 자른 단면도이다.
도 3는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도 및 평면도의 Ⅲ-Ⅲ'를 따라 자른 단면도이다.
도 4b는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도 및 평면도의 Ⅲ-Ⅲ'를 따라 자른 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도 및 평면도의 Ⅳ-Ⅳ'를 따라 자른 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도 및 평면도의 Ⅴ-Ⅴ'를 따라 자른 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 11a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 11b는 도 11a의 Ⅵ-Ⅵ'를 따라 자른 단면도이다.
도 11c는 도 11a의 Ⅶ-Ⅶ'를 따라 자른 단면도이다.
도 12a는 도 11a의 다른 실시예에 따른 박막 트랜지스터의 Ⅵ-Ⅵ'를 따라 자른 단면도이다.
도 12b는 도 11a의 다른 실시예에 따른 박막 트랜지스터의 Ⅶ-Ⅶ'를 따라 자른 단면도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 16a는 실시예와 비교예에 따른 박막 트랜지스터의 문턱전압(Vth) 측정 그래프이다.
도 16b는 도 16a의 비교예에 따른 박막 트랜지스터의 평면도이다.
도 17는 액티브층의 각 영역별 캐리어 농도에 대한 그래프이다.
도 18는 액티브층의 각 영역별 캐리어 농도에 대한 그래프이다.
도 19은 본 발명의 일 실시예에 따른 표시장치의 개략도이다.
도 20는 쉬프트 레지스트에 대한 개략도이다.
도 21은 도 19의 어느 한 화소에 대한 회로도이다.
도 22는 본 발명의 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 23은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 2a는 도 1의 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 2b는 도 1의 Ⅱ-Ⅱ'를 따라 자른 단면도이다.
도 3는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도 및 평면도의 Ⅲ-Ⅲ'를 따라 자른 단면도이다.
도 4b는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도 및 평면도의 Ⅲ-Ⅲ'를 따라 자른 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도 및 평면도의 Ⅳ-Ⅳ'를 따라 자른 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도 및 평면도의 Ⅴ-Ⅴ'를 따라 자른 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 11a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 11b는 도 11a의 Ⅵ-Ⅵ'를 따라 자른 단면도이다.
도 11c는 도 11a의 Ⅶ-Ⅶ'를 따라 자른 단면도이다.
도 12a는 도 11a의 다른 실시예에 따른 박막 트랜지스터의 Ⅵ-Ⅵ'를 따라 자른 단면도이다.
도 12b는 도 11a의 다른 실시예에 따른 박막 트랜지스터의 Ⅶ-Ⅶ'를 따라 자른 단면도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 16a는 실시예와 비교예에 따른 박막 트랜지스터의 문턱전압(Vth) 측정 그래프이다.
도 16b는 도 16a의 비교예에 따른 박막 트랜지스터의 평면도이다.
도 17는 액티브층의 각 영역별 캐리어 농도에 대한 그래프이다.
도 18는 액티브층의 각 영역별 캐리어 농도에 대한 그래프이다.
도 19은 본 발명의 일 실시예에 따른 표시장치의 개략도이다.
도 20는 쉬프트 레지스트에 대한 개략도이다.
도 21은 도 19의 어느 한 화소에 대한 회로도이다.
도 22는 본 발명의 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 23은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여 질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 평면도이다. 도 2a는 도 1의 Ⅰ-Ⅰ'를 따라 자른 단면도이다. 도 2b는 도 1의 Ⅱ-Ⅱ'를 따라 자른 단면도이다.
도 1, 2a 및 2b를 참조하면, 본 발명의 일 실시예에 따른 트랜지스터(100)는 액티브층(130), 게이트 전극(150)을 포함할 수 있다.
구체적으로 도 1, 2a 및 도 2b를 참조하면, 액티브층(130), 및 액티비층(130)과 이격되어 액티브층(130)과 적어도 일부 중첩하는 게이트 전극(150)을 포함할 수 있다.
본 발명의 일 실시예에 따른, 박막 트랜지스터(100)는 베이스 기판(110)을 더 포함할 수도 있다. 도 2a 및 2b를 참조하면, 액티브층(130)은 베이스 기판(110) 상에 배치된다.
본 발명의 일 실시예에 따른, 박막 트랜지스터(100)는 버퍼층(120)을 더 포함할 수도 있다. 도 2a 및 2b를 참조하면, 액티브층(130)은 버퍼층(120) 상에 배치된다. 구체적으로, 버퍼층(120)은 베이스 기판(110)과 액티브층(130) 사이에 배치된다.
본 발명의 일 실시예에 따른, 박막 트랜지스터(100)는 게이트 절연막(140)을 더 포함할 수 있다. 도 2a 및 2b를 참조하면, 게이트 절연막(140)은 액티브층(130) 상에 배치된다. 구체적으로, 게이트 절연막(140)은 액티브층(130)과 게이트 전극(150) 사이에 배치된다.
본 발명의 일 실시예에 따른, 박막 트랜지스터(100)는 층간 절연막(160)을 더 포함할 수 있다. 도 2a를 참조하면, 층간 절연막(160)은 게이트 전극(150) 상에 배치된다. 구체적으로, 게이트 전극(150)은 게이트 절연막(140)과 층간 절연막(160) 사이에 배치된다.
본 발명의 일 실시예에 따른, 박막 트랜지스터(100)는 소스 전극(171) 및 드레인 전극(172)을 더 포함할 수 있다. 도 2a를 참조하면, 소스 전극(171) 및 드레인 전극(172)는 층간 절연막(160) 상에 배치된다. 구체적으로, 층간 절연막(160)은 게이트 전극(150)과 소스 전극(171) 및 드레인 전극(172) 사이에 배치된다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 구성 요소들을 보다 상세히 설명한다.
베이스 기판(110)은 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다.
폴리이미드가 베이스 기판(110)으로 사용되는 경우, 베이스 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다. 이 경우, 박막 트랜지스터 형성을 위해, 폴리이미드 기 판이 유리와 같은 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서, 증착, 식각 등의 공정이 진행될 수 있다.
도 2a 및 도 2b를 참조하면, 베이스 기판(110) 상에 버퍼층(120)이 배치될 수 있다.
버퍼층(120)은 베이스 기판(110) 상에 형성되며, 무기 재질 또는 유기 재질로 형성될 수 있다. 예를 들어, 실리콘 산화물(SiOx), 산화 알루미늄(Al2O3) 등의 절연성 산화물을 포함할 수 있다.
버퍼층은(120) 베이스 기판(110)으로부터 유입되는 수분, 산소 등의 불순물을 차단하여 액티브층(130)을 보호하고, 베이스 기판(110)의 상부를 평탄화하는 역할을 하며, 단일층 또은 복수층으로 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 버퍼층(120) 상에 액티브층(130)이 배치될 수 있다.
액티브층(130)은 채널 영역(130a), 소스 영역(130b) 및 드레인 영역(130c)를 포함할 수 있다.
구체적으로 액티브층(130)은 평면상으로 게이트 전극(150)과 중첩하는 채널 영역(130a), 평면상으로 게이트 전극(150)과 중첩하지 않고, 채널 영역(130a)의 일측과 연결된 소스 영역(130b) 및 평면상으로 게이트 전극(150)과 중첩하지 않고, 채널 영역(130a)의 타측과 연결된 드레인 영역(130c)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 소스 영역(130b) 및 드레인 영역(130c)은 채널 영역(130a)을 사이에 두고 서로 이격되어 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 반도체 물질에 의하여 형성될 수 있다. 액티브층(130)은 산화물 반도체 물질을 포함할 수 있다.
산화물 반도체 물질은, 예를 들어, IZO(InZnO)계 산화물 반도체 물질, IGO(InGaO)계 산화물 반도체 물질, ITO(InSnO)계 산화물 반도체 물질, IGZO (InGaZnO)계 산화물 반도체 물질, IGZTO (InGaZnSnO)계 산화물 반도체 물질, GZTO(GaZnSnO)계 산화물 반도체 물질, GZO(GaZnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 액티브층(130)이 만들어질 수도 있다.
소스 영역(130b) 및 드레인 영역(130c)은 반도체 물질로 이루어진 액티브층(130)에 대한 선택적 도체화에 의하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 액티브층(130)의 특정 부위에 도전성을 부여하여 도체와 같은 역할을 할 수 있도록 하는 것을 선택적 도체화라고 한다.
예를 들어, 이온 도핑(ion doping)에 의하여 액티브층(130)이 선택적으로 도체화 될 수 있다. 그 결과, 소스 영역(130b) 및 드레인 영역(130c)이 형성될 수 있다. 그러나, 본 발명의 일 실시예는 이에 한정되는 것은 아니며, 당업계에 알려진 다른 방법에 의하여 액티브층(130)이 선택적으로 도체화될 수도 있다.
소스 영역(130b) 및 드레인 영역(130c)은 게이트 전극(150)과 중첩하지 않는다. 소스 영역(130b) 및 드레인 영역(130c)은 채널 영역(130a)에 비하여 우수한 전기 전도성 및 높은 이동도를 가진다. 따라서, 소스 영역(130b) 및 드레인 영역(130c)은 각각 배선 역할을 할 수 있다.
도 1을 참조하면, 채널 영역(130a)은 채널 길이(L)와 채널 폭(W)을 가진다. 이 때, 채널 영역(130a)의 채널 길이(L)는 소스 영역(130b) 및 드레인 영역(130c) 방향에서의 길이를 의미한다. 또한, 채널 영역(130a)의 채널 폭(W)은 채널 영역(130a)의 길이와 수직 방향에서의 길이를 의미한다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 포함할 수 있다. 또한, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)은 서로 이격되어 있다. 구체적으로, 채널 영역(130a)의 적어도 일부를 사이에 두고 서로 이격되어 있다.
도 1 및 도 2b를 참조하면, 제1 소스 도체화 조절 영역(135a)은 채널 영역(130a)의 적어도 일부와 중첩할 수 있다. 도 1에는 제1 소스 도체화 조절 영역(135a)이 채널 영역(130a)의 적어도 일부와 중첩하는 구성이 도시되어 있다. 그러나, 본 발명의 일 실시예는 이에 한정되는 것은 아니며, 제1 소스 도체화 조절 영역(135a)이 채널 영역(130a)과 중첩하는 동시에 소스 영역(130b)와 중첩할 수도 있다.
또한, 제1 드레인 도체화 조절 영역(136a)은 채널 영역(130a)의 적어도 일부와 중첩할 수 있다. 도 1에는 제1 드레인 도체화 조절 영역(136a)이 채널 영역(130a)의 적어도 일부와 중첩하는 구성이 도시되어 있다. 그러나, 본 발명의 일 실시예는 이에 한정되는 것은 아니며, 도 1을 참조하면, 제1 드레인 도체화 조절 영역(136a)이 채널 영역(130a)과 중첩하는 동시에 드레인 영역(130c)와 중첩할 수도 있다.
본 발명의 일 실시예에 따르면, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)는 액티브층(130)을 패터닝하여 형성될 수 있다. 구체적으로, 제1 소스 도체화 조절 영역(135a)은 채널 영역(130a)의 적어도 일부와 중첩하며, 주변이 액티브층(130)으로 둘러싸인 영역이라고 할 수 있다. 예를 들어, 제1 소스 도체화 조절 영역(135a)은 액티브층(130)이 부분적으로 패터닝되어 제거된 부분이라고 할 수 있다.
또한, 제1 드레인 도체화 조절 영역(135b)은 채널 영역(130a)의 적어도 일부와 중첩하며, 주변이 액티브층(130)으로 둘러싸인 영역이라고 할 수 있다. 예를 들어, 제1 드레인 도체화 조절 영역(136a)은 액티브층(130)이 부분적으로 패터닝되어 제거된 부분이라고 할 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따르면, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)은 폭(D)과 길이(S)를 가지고, 이 때, 폭(D)은 0.5 내지 5 ㎛ 범위일 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따르면, 제1 소스 도체화 조절 영역(135a)과 게이트 전극(150)이 중첩하는 영역의 길이를 S1이라 할 때, S1은 0.5 내지 1.5 ㎛ 범위일 수 있다. 이는 제1 드레인 도체화 조절 영역(136a)의 경우에도 마찬가지이며, 제1 드레인 도체화 조절 영역(136a)과 게이트 전극(150)이 중첩하는 영역의 길이를 S2라고 할 때, S2는 0.5 내지 1.5 ㎛ 범위일 수 있다.
본 발명의 일 실시예에 따르면, 제1 소스 도체화 조절 영역(135a)은 소스 영역(130b)과 중첩할 수 있다. 제1 소스 도체화 조절 영역(135a)과 소스 영역(130b)이 중첩하는 영역의 길이를 S3라고 할 때, S3는 0.5 내지 5 ㎛ 범위일 수 있다. 이는 제1 드레인 도체화 조절 영역(136a)의 경우에도 마찬가지이며, 제1 드레인 도체화 조절 영역(136a)과 드레인 영역(130c)이 중첩하는 영역의 길이를 S4라고 할 때, S4는 0.5 내지 5 ㎛ 범위일 수 있다.
또한, 도 13을 참조하면, 본 발명의 일 실시예에 따르면, 제1 소스 도체화 조절 영역(135a)은 채널 영역(130a)과 소스 영역(130b)의 경계부와 중첩하지 않을 수 있다. 제1 소스 도체화 조절 영역(135a) 및 채널 영역(130a)과 소스 영역(130b)의 경계부 사이의 최단거리를 S5라고 할 때, S5는 0.5 내지 1.5 ㎛ 범위일 수 있다. 이는 제1 드레인 도체화 조절 영역(136a)의 경우에도 마찬가지이며, 제1 드레인 도체화 조절 영역(136a) 및 채널 영역(130a)과 드레인 영역(130c)의 경계부 사이의 최단거리를 S6라고 할 때, S6는 0.5 내지 1.5 ㎛ 범위일 수 있다.
본 발명의 일 실시예에 따르면, 채널 영역(130a)은 부분적으로 도체화 될 수 있다. 구체적으로, 채널 영역(130a)은 게이트 전극(150)과 중첩되기 때문에 도체화 공정에서 직접적인 도체화 대상은 아니다. 다만, 채널 영역(130a)과 소스 영역(130b)의 경계 및 채널 영역(130a)과 드레인 영역(130c)의 경계 부분은 도체화 과정에서 금속 이온과 같은 도펀트(dopant)의 확산, 수소의 확산, 플라즈마의 간접 영향으로 부분적으로 도체화 될 수 있다. 그로 인해, 채널 영역(130a)과 소스 영역(130b)의 경계 및 채널 영역(130a)과 드레인 영역(130c)의 경계 부분은 각각 캐리어 농도 구배를 가질 수 있다. 캐리어 농도 구배에 관해서는 도 17 및 도 18에서 자세히 설명한다.
일반적으로, 액티브층(130)의 채널 영역(130a)이 큰 채널 폭(W)을 갖는 경우, 채널 영역(130a)과 소스 영역, 드레인 영역(130b, 130c)의 경계 영역에서 도체화 확산이 크게 진행될 수 있다. 도체화 확산이 진행되는 경우, 박막 트랜지스터(100)의 문턱 전압(threshold voltage: Vth)이 네거티브(-) 방향으로 이동하여, 박막 트랜지스터(100)의 구동 안정성이 저하될 수 있다.
액티브층(130)의 채널 영역(130a)이 작은 채널 폭(W)을 갖는 경우, 채널 영역(130a)과 소스 영역, 드레인 영역(130b, 130c)의 경계 영역에서 도체화 확산이 감소할 수 있다. 반면, 액티브층(130)의 채널 영역(130a)이 작은 채널 폭(W)을 갖는 경우, 박막 트랜지스터(100)의 채널 영역(130a)을 통과하는 전체 캐리어 양이 감소하고, 온(ON) 전류 특성이 저하될 수 있다. 그 결과, 채널 영역(130a)의 채널 폭(W)이 작은 박막 트랜지스터(100)에 많은 전류를 흐르게 하는 경우 박막 트랜지스터(100)가 손상되어 구동 안정성이 저하될 수 있다. 따라서, 액티브층(130)이 큰 채널 폭(W)을 가지면서도 도체화 확산을 제어할 필요가 있다.
도 3, 도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 따른, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)은 제1 액티브층(131)의 패터닝으로 형성된 것으로, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)에는 제1 액티브층(131)이 적층되지 않거나, 제1 액티브층(130)의 두께가 작을 수 있다. 그 결과, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)에는 도펀트(dopant)의 농도가 낮거나, 거의 없을 수 있고, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)의 주변으로는 도펀트(dopant)의 확산이 방지 또는 억제될 수 있다. 따라서, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)은 액티브층(130)에 작은 채널 폭(W)의 채널 영역(130a)이 여러 개 형성되는 것과 동일한 역할을 할 수 있고, 채널 영역(130a)이 큰 폭을 가지더라도 도체화 침투를 제어할 수 있다.
도 1을 참조하면, 액티브층(130)이 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 포함하는 경우, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a) 상에는 도체화가 억제될 수 있다. 따라서, 액티브층(130)의 채널 영역(130a) 중 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 제외한 영역에서 도체화가 진행된다. 그 결과, 액티브층(130)의 채널 영역(130a)이 큰 채널 폭(W)을 갖는 경우에도, 도체화가 진행되는 영역의 폭이 좁아지게 되어 채널 영역(130a)으로의 도체화 침투가 방지 또는 제어될 수 있다.
본 발명의 일 실시예에 따르면, 제1 드레인 도체화 조절 영역(136a)은 제1 소스 도체화 조절 영역(135a)을 가로질러 소스 영역(130b)과 드레인 영역(130c)을 연결하는 최단선인 제1 라인(LN) 상에 배치될 수 있다. 구체적으로, 도 1을 참조하면, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)은 제1 라인(LN)선 상에 배치될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 드레인 도체화 조절 영역(136a) 제1 소스 도체화 조절 영역(135a)을 가로질러 소스 영역(130b)과 드레인 영역(130c)을 연결하는 최단선인 제1 라인(LN) 상에 배치되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 제1 액티브층(131)을 포함할 수 있다. 구체적으로, 제1 액티브층(131)은 채널 영역(130a)의 적어도 일부, 소스 영역(130b)의 적어도 일부 및 드레인 영역(130c)의 적어도 일부에 배치될 수 있다. 또한, 제1 액티브층(131)은 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a) 중 적어도 일부에 배치되지 않을 수 있다.
제1 액티브층(131)이 제1 소스 도체화 조절 영역(135a)에 배치되는 경우, 제1 소스 도체화 조절 영역(135a)에 배치된 제1 액티브층(131)의 두께는 제1 소스 도체화 조절 영역(135a)을 제외한 채널 영역(130a)에 배치된 제1 액티브층(131)의 두께보다 작을 수 있다 (도 4b 참조).
또한, 제1 액티브층(131)이 제1 드레인 도체화 조절 영역(136a)에 배치되는 경우, 제1 드레인 도체화 조절 영역(136a)에 배치된 제1 액티브층(131)의 두께는 제1 드레인 도체화 조절 영역(136a)을 제외한 채널 영역(130a)에 배치된 제1 액티브층(131)의 두께보다 작을 수 있다 (도 4b 참조).
본 발명의 일 실시예에 따르면, 제1 소스 도체화 조절 영역(135a)은 채널 영역(130a)과 소스 영역(130b)의 경계부와 중첩하고, 소스 영역(130b) 중 적어도 일부와 중첩할 수 있다. 도 1에는 제1 소스 도체화 조절 영역(135a)이 채널 영역(130a)과 소스 영역(130b)의 경계부와 중첩하고, 소스 영역(130b)과 중첩한 구성이 도시되어 있다. 그러나, 본 발명의 일 실시예는 이에 한정되지 않으며, 제1 소스 도체화 조절 영역(135a)이 채널 영역(130a)과 소스 영역(130b)의 경계부와 중첩하고 소스 영역(130b)과 중첩하지 않을 수도 있다 (도 9 참조). 또한, 제1 소스 도체화 조절 영역(135a)이 채널 영역(130a)과 소스 영역(130b)의 경계부와 중첩하지 않을 수도 있다 (도 13 참조).
또한, 본 발명의 일 실시예에 따르면, 제1 드레인 도체화 조절 영역(136a)은 채널 영역(130a)과 드레인 영역(130c)의 경계부와 중첩하고, 드레인 영역(130c) 중 적어도 일부와 중첩할 수 있다. 도 1에는 제1 드레인 도체화 조절 영역(136a)이 채널 영역(130a)과 드레인 영역(130c)의 경계부와 중첩하고, 드레인 영역(130c)과 중첩한 구성이 도시되어 있다. 그러나, 본 발명의 일 실시예는 이에 한정되지 않으며, 제1 드레인 도체화 조절 영역(136a)이 채널 영역(130a)과 드레인 영역(130c)의 경계부와 중첩하고 드레인 영역(130c)과 중첩하지 않을 수도 있다 (도 9 참조). 또한, 제1 드레인 도체화 조절 영역(136a)이 채널 영역(130a)과 드레인 영역(130c)의 경계부와 중첩하지 않을 수도 있다 (도 13 참조).
도 1 또는 도 9를 참조하면, 채널 영역(130a)은 제1 확산 영역(A1) 및 제2 확산 영역(A2)을 가질 수 있다. 구체적으로, 본 발명의 일 실시예에 따르면, 제1 확산 영역(A1) 및 제2 확산 영역(A2)은 서로 이격되어 배치된다.
본 발명의 일 실시예에 따르면, 제1 확산 영역(A1)은 채널 영역(130a) 상에 배치되고, 소스 영역(130b)과 접촉할 수 있다. 제2 확산 영역(A2)은 채널 영역(130a) 상에 배치되고, 드레인 영역(130c)과 접촉할 수 있다.
보다 구체적으로, 제1 확산 영역(A1) 및 제2 확산 영역(A2)은 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)와 중첩하지 않는다.
제1 확산 영역(A1) 및 제2 확산 영역(A2)은 부분적으로 도체화 된 영역으로, 제1 확산 영역(A1) 및 제2 확산 영역(A2)은 채널 영역(130a)에서 부분적으로 도체화된 영역을 의미한다. 구체적으로, 제1 확산 영역(A1) 및 제2 확산 영역(A2)은 게이트 전극(150)과 중첩되기 때문에 도체화 공정에서 직접적인 도체화 대상은 아니다. 다만, 제1 확산 영역(A1) 및 제2 확산 영역(A2)은 도체화 과정에서 도펀트(dopant)의 확산, 수소의 확산, 플라즈마의 간접 영향으로 부분적으로 도체화 될 수 있다. 그로 인해, 제1 확산 영역(A1) 및 제2 확산 영역(A2)은 각각 캐리어 농도 구배를 가진다. 캐리어 농도 구배에 관해서는 도 17 및 도 18에서 자세히 설명한다.
또한, 도 1을 참조하면, 제1 확산 영역(A1) 및 제2 확산 영역(A2)은 채널 영역(130a)이 부분적으로 도체화된 영역이며, 채널 영역(130a)이 도체화된 영역의 길이(length) 또는 도체화된 거리를 도체화 침투 깊이(ΔL)라고 한다.
본 발명의 일 실시예에 따르면, 제1 확산 영역(A1) 및 제2 확산 영역(A2)의 길이를 도체화 침투 깊이(ΔL)라 할 때, 도체화 침투 깊이(ΔL)는 0 내지 1 ㎛ 범위일 수 있다.
구체적으로, 액티브층(130)에 대한 선택적 도체화 과정에서 채널 영역(130a)의 일부가 도체화되며, 도체화된 영역은 채널의 역할을 하지 못한다. 도 1에서 채널 영역(130a) 중 제1 확산 영역(A1) 및 제2 확산 영역(A2)의 길이인 도체화 침투 깊이를 "ΔL"로 표시한다. 또한, 채널 영역(130a) 중 도체화 되지 않고 유효하게 채널 역할을 할 수 있는 영역을 유효 채널이라고 한다. 도체화 침투 깊이(ΔL)가 커지면 유효 채널의 길이가 짧아진다.
박막 트랜지스터가 스위칭 역할을 하기 위해서는, 유효 채널의 길이가 소정의 값 이상으로 유지되어야 하며, 소정의 유효 채널의 길이를 확보하기 위해서 도체화 침투 깊이(ΔL)가 조절될 필요가 있다. 따라서, 도체화 침투 깊이(ΔL)는 0 내지 1 ㎛ 범위일 필요가 있다.
액티브층(130) 상에 게이트 절연막(140)이 배치될 수 있다. 구체적으로 도 2a를 참조하면, 게이트 절연막(140)은 액티브층(130) 및 게이트 전극(150) 사이에 배치된다.
게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 및 금속 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 절연막(140) 상에 게이트 전극(150)이 배치될 수 있다. 게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 도면에는 도시되지 않았지만, 게이트 전극(150)은 물리적 성질이 다른 두개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(150)은 게이트 전극(150)의 상부로부터 유입되는 수소를 방지하는 수소 차단막 역할을 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 층간 절연막(160)을 더 포함할 수 있다. 게이트 전극(150) 상에 층간 절연막(160)이 배치된다. 층간 절연막(160)은 절연 물질로 이루어진 절연층이다. 층간 절연막(160)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)는 소스 전극(171) 및 드레인 전극(172)을 포함할 수 있다. 소스 전극(171) 및 드레인 전극(172)은 예를 들어, 도 2a에 도시된 바와 같이, 층간 절연막(160) 상에 배치될 수 있다.
소스 전극(171) 및 드레인 전극(172)는 서로 이격되어 각각 액티브층(130)과 연결될 수 있다. 도 2a을 참조하면 소스 전극(171) 및 드레인 전극(172)은 각각 콘택홀을 통하여 각각 액티브층(130)과 연결될 수 있다. 보다 구체적으로 소스 전극(171) 및 드레인 전극(172)은 각각 콘택홀을 통하여 각각 액티브층(130)의 소스 영역(130b) 및 드레인 영역(130c)과 연결될 수 있다.
소스 전극(171) 및 드레인 전극(172)는 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예 및 도면에서, 소스 전극(171) 및 드레인 전극(172)은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극(171) 및 드레인 전극(172)이 도면 및 상기 설명들에 의하여 한정된 것은 아니다. 소스 전극(171) 및 드레인 전극(172)는 서로 바뀔 수 있다. 소스 영역(130b) 및 드레인 영역(130c) 역시 설명의 편의를 위하여 구분된 것일 뿐, 소스 영역(130b) 및 드레인 영역(130c)은 서로 바뀔 수 있다.
도 3은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다.
본 발명의 일 실시예에 따르면, 제1 액티브층(131)은 제1 산화물 반도체층(131a) 및 제2 산화물 반도체층(131b)을 더 포함할 수 있다. 도 3을 참조하면, 제2 산화물 반도체층(131b)은 제1 산화물 반도체층(131a) 상에 배치될 수 있다.
도 4a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 평면도 및 평면도의 Ⅲ-Ⅲ'를 따라 자른 단면도이고, 도 4b는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도 및 평면도의 Ⅲ-Ⅲ'를 따라 자른 단면도이다.
도 4a에 따르면, 도 1과 비교하여, 본 발명의 일 실시예에 따르면, 액티브층(130)은 제1 액티브층(131) 및 제1 액티브층(131) 상의 제2 액티브층(132)을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제2 액티브층(132)은 반도체 물질에 의하여 형성될 수 있다. 제2 액티브층(132)은 산화물 반도체 물질을 포함할 수 있다.
제2 액티브층(132)은 제1 액티브층(131)과 동일한 산화물 반도체 물질에 의하여 만들어질 수도 있고, 제1 액티브층(131)과 다른 산화물 반도체 물질에 의하여 만들어질 수도 있다.
본 발명의 일 실시예에 따르면, 제2 액티브층(132)은 채널 영역(130a) 전체, 소스 영역(130b) 전체 및 드레인 영역(130c) 전체에 배치될 수 있다. 구체적으로, 제2 액티브층(132)은 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)에 배치될 수 있다. 도 4에는 제2 액티브층(132)이 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)에 배치된 구성이 도시되어 있다. 보다 구체적으로, 제2 액티브층(132) 중 적어도 일부는 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a) 내에서 제1 액티브층(131)의 측면과 접촉할 수 있다.
보다 구체적으로, 도 4a에는 제1 액티브층(131)은 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a) 중 적어도 일부에 배치되지 않으며, 제2 액티브층(132)은 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)에 배치된 구성이 도시되어 있다. 또한, 도 4a을 참조하면, 제2 액티브층(132)은 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a) 내에서 버퍼층(120)과 접촉할 수도 있다.
반면, 도 4b에는 도 4a와 비교하여, 제1 소스 도체화 조절 영역(135a)에 제1 액티브층(131)이 배치된 구성이 도시되어 있다. 구체적으로, 제1 소스 도체화 조절 영역(135a)에 제1 액티브층(131)이 배치되는 경우, 제1 소스 도체화 조절 영역(135a)에 배치된 제1 액티브층(131)의 두께가 제1 소스 도체화 조절 영역(135a)을 제외한 채널 영역(130a)에 배치된 제1 액티브층(131)의 두께보다 작을 수 있다. 이 때, 제2 액티브층(132)은 제1 소스 도체화 조절 영역(135a) 내에서 버퍼층(120)과 접촉하지 않는다.
또한, 제1 드레인 도체화 조절 영역(136a)에 제1 액티브층(131)이 배치될 수도 있다. 구체적으로, 제1 드레인 도체화 조절 영역(136a)에 제1 액티브층(131)이 배치되는 경우, 제1 드레인 도체화 조절 영역(136a)에 배치된 제1 액티층(131)의 두께가 제1 드레인 도체화 조절 영역(136a)을 제외한 채널 영역(130a)에 배치된 제1 액티브층(131)의 두께보다 작을 수 있다. 이 때, 제2 액티브층(132)은 제1 드레인 도체화 조절 영역(136a) 내에서 버퍼층(120)과 접촉하지 않는다.
본 발명의 일 실시예에 따르면, 액티브층(130)이 다층 구조인 경우에도, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)이 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 제외한 액티브층(130)의 영역보다 두께가 작아 채널 영역(130a)으로의 도체화 침투 깊이(ΔL)을 제어할 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 평면도 및 평면도의 Ⅳ-Ⅳ'를 따라 자른 단면도이다.
도 5에 따르면, 도 4와 비교하여, 제1 액티브층(131)은 제1 산화물 반도체층(131a) 및 제2 산화물 반도체층(131b)를 포함할 수 있다. 도 5를 참조하면, 제1 액티브층(131)은 제1 산화물 반도체층(131a) 및 제1 산화물 반도체층(131a) 상의 제2 산화물 반도체층(131b)을 포함할 수 있다. 구체적으로, 제1 액티브층(131)을 패터닝하여 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 형성하고, 제2 액티브층(132)은 채널 영역(130a)의 전체, 소스 영역(130b)의 전체 및 드레인 영역(130c) 전체에 배치될 수 있다. 보다 구체적으로, 제2 액티브층(132)은 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)에 배치될 수 있다. 제2 액티브층(132)의 적어도 일부는 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a) 내에서 제1 산화물 반도체층(131a) 및 제2 산화물 반도체층(131b) 중 어느 하나와 접촉할 수 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 평면도 및 평면도의 Ⅴ-Ⅴ'를 따라 자른 단면도이다.
도 6은 도 4와 비교하여, 제2 액티브층(132)은 제3 산화물 반도체층(132a) 및 제4 산화물 반도체층(132b)를 포함할 수 있다. 도 6을 참조하면, 제2 액티브층(132)은 제3 산화물 반도체층(132a) 및 제3 산화물 반도체층(132a) 상의 제4 산화물 반도체층(132b)을 포함할 수 있다. 구체적으로, 제1 액티브층(131)을 패터닝하여 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 형성하고, 제2 액티브층(132)은 채널 영역(130a)의 전체, 소스 영역(130b)의 전체 및 드레인 영역(130c)의 전체에 배치될 수 있다. 보다 구체적으로, 제1 액티브층(132)의 적어도 일부는 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a) 내에서 제3 산화물 반도체층(132a)의 적어도 일부와 접촉할 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따르면, 게이트 절연막(140)은 액티브층(130)의 채널 영역(130a)의 상면을 커버하고, 소스 영역(130b) 및 드레인 영역(130b)의 상면을 노출시키는 다양한 형태로 패터닝 될 수 있다.
도 7에는 게이트 절연막(140)이 액티브층(130)의 상면 전체를 커버하는 구성이 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(140)이 소스 영역(130b) 및 드레인 영역(130b)의 상면을 노출시킬 수도 있다 (도 2a 참조).
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(700)의 평면도이다.
도 8에 따르면, 도 1과 비교하여, 제2 소스 도체화 조절 영역(135b) 및 제2 드레인 도체화 조절 영역(136b)를 더 포함한다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 서로 이격된 제2 소스 도체화 조절 영역(135b) 및 제2 드레인 도체화 조절 영역(136b)을 포함하고, 제2 소스 도체화 조절 영역(135b)은 채널 영역(130a)의 적어도 일부와 중첩할 수 있다.
제2 드레인 도체화 조절 영역(136b)은 채널 영역(130a)의 적어도 일부와 중첩할 수 있다.
도 8에는 제1 소스 도체화 조절 영역(135a), 제2 소스 도체화 조절 영역(135b), 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)이 동일한 크기인 것으로 도시되어 있으나, 본 발명의 일 실시예는 이에 한정되지 않으며, 제1 소스 도체화 조절 영역(135a), 제2 소스 도체화 조절 영역(135b), 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)은 각각 동일한 크기가 아닐 수도 있다.
도 8에는 평면상으로 제1 소스 도체화 조절 영역(135a)이 제2 소스 도체화 조절 영역(135b)의 상부에 배치된 것으로 도시되어 있으나, 본 발명의 일 실시예는 이에 한정되지 않으며, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)의 위치는 바뀔 수 있다. 이는 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)의 경우에도 동일하게 적용된다.
제2 소스 도체화 조절 영역(135b)은 채널 영역(130a)과 소스 영역(130b)의 경계부와 중첩하고, 소스 영역(130b)의 적어도 일부와 중첩할 수 있다. 도 8에는 제2 소스 도체화 조절 영역(135b)이 채널 영역(130a)과 소스 영역(130b)의 경계부와 중첩하고, 소스 영역(130b)의 적어도 일부와 중첩하는 구성이 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 소스 도체화 조절 영역(135b)이 소스 영역(130b)와 중첩하지 않을 수도 있고, 채널 영역(130a)과 소스 영역(130b)의 경계부와 중첩하지 않을 수도 있다.
제2 드레인 도체화 조절 영역(136b)은 채널 영역(130a)과 드레인 영역(130c)의 경계부와 중첩하고, 드레인 영역(130c)의 적어도 일부와 중첩할 수 있다. 도 8에는 제2 드레인 도체화 조절 영역(136b)이 채널 영역(130a)과 드레인 영역(130c)의 경계부와 중첩하고, 드레인 영역(130c)의 적어도 일부와 중첩하는 구성이 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 드레인 도체화 조절 영역(136b)이 드레인 영역(130b)와 중첩하지 않을 수도 있고, 채널 영역(130a)과 드레인 영역(130c)의 경계부와 중첩하지 않을 수도 있다.
도 8을 참조하면, 제1 확산 영역(A1)은 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b) 사이에 배치될 수도 있다. 이 때, 제1 확산 영역(A1)은 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)과 중첩하지 않는다.
도 8을 참조하면, 제2 확산 영역(A2)은 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b) 사이에 배치될 수도 있다. 이 때, 제2 확산 영역(A2)은 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)과 중첩하지 않는다.
본 발명의 일 실시예에 따르면, 액티브층(130)이 제2 소스 도체화 조절 영역(135b)를 포함하는 경우, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)은 서로 이격되어 있다. 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)이 이격되어 있는 경우, 제1 확산 영역(A1)이 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b) 사이에 배치될 수 있다.
액티브층(130)이 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)을 포함하는 경우, 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)은 서로 이격되어 있다. 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)이 이격되어 있는 경우, 제2 확산 영역(A2)이 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b) 사이에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)은 0.5 내지 20 ㎛ 간격으로 배치될 수 있다.
또한, 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)은 0.5 내지 20 ㎛ 간격으로 배치될 수 있다. 이 때, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)의 간격과 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)의 간격은 동일할 수 있고, 다를 수도 있다.
제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)의 간격이 20 ㎛ 초과하는 경우, 채널 영역(130a)에서 도체화가 진행되는 영역의 폭(Width)이 넓어지게 되어 채널 영역(130a)으로의 도체화가 방지 또는 제어되지 않을 수 있다. 그 결과, 확산 영역(A1, A2)의 도체화 침투 깊이(ΔL)가 길어지게 되고, 상대적으로 짧은 유효 채널 길이를 갖는다. 또한, 박막 트랜지스터의 문턱 전압(threshold voltage: Vth)이 네거티브(-) 방향으로 이동하여, 박막 트랜지스터의 구동 안정성을 저하시킬 수 있다. 이는, 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)의 간격이 20 ㎛ 초과인 경우에도 마찬가지이다.
제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)의 간격이 0.5 내지 20 ㎛ 범위인 경우, 채널 영역(130a)에서 도체화가 진행되는 영역의 폭(Width)이 좁아지게 되어 채널 영역(130a)으로의 도체화가 방지 또는 제어될 수 있다. 반면, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)의 간격이 0.5 ㎛ 미만인 경우, 도체화가 진행되는 영역의 폭(Width)이 지나치게 좁으며, 박막 트랜지스터(100)의 채널 영역(130a)을 통과하는 전체 캐리어 양이 감소하고, 온(ON) 전류가 억제될 수 있다. 그 결과, 도체화가 진행되는 영역의 폭(Width)이 작은 박막 트랜지스터(100)에 많은 전류를 흐르게 하는 경우 박막 트랜지스터(100)가 손상되어 구동 안정성이 저하될 수 있다. 이는, 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)의 간격이 0.5 ㎛ 미만인 경우에도 마찬가지이다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 제3 소스 도체화 조절 영역 및 제3 드레인 도체화 조절 영역을 더 포함할 수도 있다. 도 8에는 제1 소스 도체화 조절 영역(135a), 제2 소스 도체화 조절 영역(135b), 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)만 도시되어 있으나, 본 발명의 일 실시에는 이에 한정되지 않으며, 도면에 도시되지 않았지만, 소스 홈 및 드레인 홈은 각각 3개 이상일 수도 있다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(800)의 평면도이다.
도 9에 따르면, 도 8와 비교하여, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)은 채널 영역(130a)와 소스 영역(130b)의 경계부와 중첩하고, 소스 영역(130b)와 중첩하지 않을 수 있다. 또한, 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)은 채널 영역(130a)과 드레인 영역(130c)의 경계부와 중첩하고, 드레인 영역(130c)와 중첩하지 않을 수 있다.
본 발명의 일 실시예에 따르면, 제1 소스 도체화 조절 영역(135a), 제2 소스 도체화 조절 영역(135b), 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)이 각각 소스 영역(130b) 및 드레인 영역(130c)과 중첩하지 않는 경우에도 채널 영역(130a)으로의 도체화 확산을 방지 또는 제어할 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(900)의 평면도이다.
도 10에 따르면, 도 9와 비교하여, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b) 중 적어도 하나는 소스 영역(130b)과 중첩할 수 있다.
도 10에는 제1 소스 도체화 조절 영역(135a)이 소스 영역(130b)과 중첩하고, 제2 소스 도체화 조절 영역(135b)은 소스 영역(130b)과 중첩하지 않는 구성이 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 소스 도체화 조절 영역(135a)이 소스 영역(130b)과 중첩하지 않고, 제2 소스 도체화 조절 영역(135b)은 소스 영역(130b)과 중첩할 수도 있다.
본 발명의 일 실시예에 따르면, 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b) 중 적어도 하나는 드레인 영역(130c)과 중첩할 수 있다. 도 10에는 제1 드레인 도체화 조절 영역(136a)이 드레인 영역(130c)과 중첩하고, 제2 드레인 도체화 조절 영역(136b)이 드레인 영역(130c)과 중첩하지 않는 구성이 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 드레인 도체화 조절 영역(136a)이 드레인 영역(130c)과 중첩하지 않고, 제2 드레인 도체화 조절 영역(136b)은 드레인 영역(130c)과 중첩할 수도 있다.
도 11a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 11b는 도 11a의 Ⅵ-Ⅵ'를 따라 자른 단면도이다.
도 11c는 도 11a의 Ⅶ-Ⅶ'를 따라 자른 단면도이다.
본 발명의 일 실시예에 따르면, 제1 소스 도체화 조절 영역(135a)은 채널 영역(130a)의 길이 방향의 가장자리(R)와 중첩하며, 이 때, 채널 영역(130a)의 길이 방향은 소스 영역(130b)과 드레인 영역(130c)을 연결하는 방향이다.
도 11a, 도 11b 및 도 11c을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(1000)의 액티브층(130)은 제1 액티브층(131) 및 제2 액티브층(132)을 포함한다.
구체적으로, 액티브층(130)은 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)을 포함하고, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)은 채널 영역(130a)의 길이 방향의 가장자리(R)와 중첩한다. 보다 구체적으로, 도 8을 참조하면, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)은 채널 영역(130a)의 길이 방향의 가장자리(R)와 중첩하지 않는 구성이 도시되어 있다. 예를 들어, 도 8에는 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)은 채널 영역(130a)의 길이 방향의 가장자리(R)와 이격되어 배치되어 있다.
본 발명의 일 실시예에 따르면, 제1 드레인 도체화 조절 영역(136a)은 채널 영역(130a)의 길이 방향의 가장자리(R)와 중첩할 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 액티브층(130)은 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)을 포함하고, 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)은 채널 영역(130a)의 길이 방향의 가장자리(R)와 중첩한다. 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)과 중복된 내용은 생략한다.
도 11b 및 도 11c에는 제1 액티브층(131) 및 제2 액티브층(132)을 포함하는 구성이 도시되어 있다. 그러나, 본 발명의 일 실시예는 이에 한정되지 않으며, 제2 액티브층(132)을 포함하지 않을 수도 있다.
도 12a는 도 11a의 다른 실시예에 따른 박막 트랜지스터의 Ⅵ-Ⅵ'를 따라 자른 단면도이다.
도 12b는 도 11a의 다른 실시예에 따른 박막 트랜지스터의 Ⅶ-Ⅶ'를 따라 자른 단면도이다.
도 12a 및 도 12b에는 도 11b 및 도 11c와 비교하여 제2 액티브층(132)을 포함하지 않는 구성이 도시되어 있다.
도 13은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1100)의 평면도이다.
본 발명의 일 실시예에 따르면, 제1 소스 도체화 조절 영역(135a)은 채널 영역(130a)과 소스 영역(130b)의 경계부와 중첩하지 않을 수 있다. 또한 제1 드레인 도체화 조절 영역(136a)은 채널 영역(130a)과 드레인 영역(130c)의 경계부와 중첩하지 않을 수 있다.
도 13에 따르면, 도 8과 비교하여, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)이 소스 영역(130b)과 중첩하지 않으며, 소스 영역(130b)과 채널 영역(130a)의 경계부와 중첩하지 않을 수 있다.
본 발명의 일 실시예에 따르면, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)이 소스 영역(130b)과 채널 영역(130a)의 경계부와 중첩하지 않는 경우에도 채널 영역(130a)으로의 도체화 확산을 방지 또는 제어할 수 있다. 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)의 경우에도 드레인 영역(130c)과 채널 영역(130a)의 경계부와 중첩하지 않는 경우에도 채널 영역(130a)으로의 도체화 확산을 방지 또는 제어할 수 있다.
도 14는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1200)의 평면도이다.
도 14에는, 도 13과 비교하여, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)이 소스 영역(130b) 및 채널 영역(130a)의 경계부와 중첩하고, 소스 영역(130b)와 중첩하지 않는 구성이 도시되어 있다. 반면, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)만이 드레인 영역(130c) 및 채널 영역(130a)의 경계부와 중첩하고, 드레인 영역(130c)과 중첩하지 않을 수 있다. 이 경우에도 채널 영역(130a)으로의 도체화 확산을 제어 또는 방지할 수 있다.
도 15는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1300)의 평면도이다.
도 15에는 도 13과 비교하여, 제1 소스 도체화 조절 영역(135a) 및 제2 소스 도체화 조절 영역(135b)이 소스 영역(130b)과 중첩하는 구성이 도시되어 있다. 반면, 본 발명의 일 실시예는 이에 한정되는 것은 아니며, 제1 드레인 도체화 조절 영역(136a) 및 제2 드레인 도체화 조절 영역(136b)만 드레인 영역(130c)과 중첩할 수도 있다. 어느 경우에도 채널 영역(130a)으로의 도체화 확산을 제어 또는 방지할 수 있다.
도 16a는 실시예와 비교예에 따른 박막 트랜지스터의 문턱전압(Vth) 측정 그래프이다.
도 16b는 도 16a의 비교예에 따른 박막 트랜지스터의 평면도이다.
도 16a를 참조하면, a 그래프는 실시예에 따른 박막 트랜지스터의 문턱전압(Vth) 측정 결과이고, b 그래프는 비교예에 따른 박막 트랜지스터의 문턱전압(Vth) 측정 결과이다.
도 16a의 그래프에서 가로축은 게이트 전압(VG)을 의미하고, 세로축은 드레인-소스 전류(IDS)의 로그(log)값을 의미한다.
실시예에 따른 박막 트랜지스터는 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)를 포함한다. 반면, 비교예에 따른 박막 트랜지스터는 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 포함하지 않는다 (도 16b 참조). 실시예에 따른 박막 트랜지스터는 제2 소스 도체화 조절 영역(135b) 및 제2 드레인 도체화 조절 영역(136b)을 더 포함할 수도 있다.
제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 포함하는 실시예의 경우, 채널 영역(130a)과 소스 영역(130b)의 경계 및 채널 영역(130a)과 드레인 영역(130c)의 경계에서 도체화 침투가 방지 또는 제어될 수 있으며, 그 결과, 액티브층(130)의 채널 영역(130a)이 큰 채널 폭(W)을 갖는 경우에도, 도체화가 진행되는 영역의 채널 폭(W)이 좁아지게 되어 채널 영역(130a)으로의 도체화가 억제 또는 제어될 수 있다.
따라서, 채널 영역(130a)으로의 도체화가 억제 또는 제어되는 경우, 도체화 침투 깊이(ΔL)의 길이가 짧아지게 되어, 상대적으로 큰 유효 채널 길이를 갖는다. 또한, 채널 영역(130a)으로의 도체화가 억제 또는 제어되는 경우, 박막 트랜지스터의 문턱 전압(threshold voltage: Vth)이 네거티브(-) 방향으로 이동하는 것을 제어하여, 박막 트랜지스터의 구동 안정성을 향상시킬 수 있다.
도 16b를 참조하면, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 포함하지 않는 비교예의 경우, 채널 영역(130a)과 소스 영역(130b)의 경계 및 채널 영역(130a)과 드레인 영역(130c)의 경계에서 도체화 진행이 일어날 수 있다.
따라서, 채널 영역(130a)으로의 도체화가 진행되는 경우, 도체화 침투 깊이(ΔL)의 길이가 길어지게 되어, 상대적으로 짧은 유효 채널 길이를 갖는다. 또한, 채널 영역(130a)으로의 도체화가 진행되는 경우, 박막 트랜지스터의 문턱 전압(threshold voltage: Vth)이 네거티브(-) 방향으로 이동하여, 박막 트랜지스터의 구동 안정성이 저하될 수 있다.
제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 포함하는 액티브층(130)을 갖는 본 발명의 실시예에 따른 박막 트랜지스터와 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 포함하지 않는 액티브층(130)을 갖는 본 발명의 비교예에 따른 박막 트랜지스터를 비교하면, 동일한 온(ON) 전류일 때, 본 발명의 비교예에 따른 박막 트랜지스터의 문턱 전압(threshold voltage: Vth)이 네거티브(-) 방향으로 이동한 것을 확인할 수 있다.
도 17는 액티브층(130)의 각 영역별 캐리어 농도에 대한 그래프이다. 구체적으로, 도 17는 액티브층(130)의 Ⅷ-Ⅷ'에 따른 캐리어 농도에 대한 그래프이다. 여기서 액티브층(130)은 산화물 반도체 물질로 이루어질 수 있다.
도 17의 그래프의 가로축은 순차적으로 소스 영역(130b), 채널 영역(130a) 및 드레인 영역(130c)을 표시하고, 제1 소스 도체화 조절 영역(135a)은 소스 영역(130b) 및 채널 영역(130a)과 중첩하고, 제1 드레인 도체화 조절 영역(136a)은 채널 영역(130a) 및 드레인 영역(130c)과 중첩한다. 도 17의 가로축은 도 17에 도시된 액티브층(130)의 왼쪽 끝에서부터 측정된 거리에 대응될 수 있다.
도 17의 그래프의 세로축은 캐리어 농도(a.u.)를 표시한다.
도 17를 참조하면, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)에는 제1 액티브층(131)이 적층되지 않거나, 제1 액티브층(130)의 두께가 작을 수 있다. 그 결과, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)에는 도펀트(dopant)의 농도가 낮거나, 거의 없을 수 있다. 따라서, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)의 캐리어 농도는 없거나, 매우 낮을 수 있다. 반면, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 제외한 채널 영역(130a)에 배치된 제1 액티브층(131)의 두께는 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)에 배치된 제1 액티브층(131)의 두께보다 커, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 제외한 채널 영역(130a)의 캐리어 농도가 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)의 캐리어 농도보다 크다. 소스 영역(130b) 및 드레인 영역(130c)은 도체화에 의하여 형성된 영역으로서 캐리어 농도가 높다.
도 18는 액티브층(130)의 각 영역별 캐리어 농도에 대한 그래프이다. 구체적으로, 도 18는 액티브층(130)의 Ⅸ-Ⅸ'에 따른 캐리어 농도에 대한 그래프이다. 여기서 액티브층(130)은 산화물 반도체 물질로 이루어질 수 있다.
도 18의 그래프의 세로축은 도 17의 세로축과 동일하여 생략한다.
도 18의 그래프의 가로축은 순차적으로 소스 영역(130b), 채널 영역(130a) 및 드레인 영역(130c)을 표시하고, 채널 영역(130a)은 제1 확산 영역(A1) 및 제2 확산 영역(A2)을 포함한다. 도 18의 가로축은 도 18에 도시된 액티브층(130)의 왼쪽 끝에서부터 측정된 거리에 대응될 수 있다.
도 18를 참조하면, 제1 소스 도체화 조절 영역(135a) 및 제1 드레인 도체화 조절 영역(136a)을 제외한 채널 영역(130a)은 캐리어 농도가 높고, 소스 영역(130b) 및 드레인 영역(130c)은 도체화에 의하여 형성된 영역으로서 캐리어 농도가 높다. 또한, 제1 확산 영역(A1) 및 제2 확산 영역(A2)에서 캐리어 농도 구배가 형성된다.
본 발명의 일 실시예에 따르면, 제1 확산 영역(A1)은 소스 영역(130b)으로부터 멀어지는 방향에 따라 감소하는 캐리어 농도 구배를 갖는다. 구체적으로 도 18의 그래프를 참조하면, 소스 영역(130b)에서 캐리어 농도가 가장 높으며, 제1 확산 영역(A1)은 소스 영역(130b)으로부터 멀어질수록 캐리어 농도가 완만하게 감소하며, 채널 영역(130a) 중 제1 확산 영역(A1) 및 제2 확산 영역(A2)이 아닌 영역에서 캐리어 농도가 가장 낮다.
본 발명의 일 실시예에 따르면, 제2 확산 영역(A2)은 드레인 영역(130c)으로부터 멀어지는 방향에 따라 감소하는 캐리어 농도 구배를 갖는다. 구체적으로 도 18의 그래프를 참조하면, 드레인 영역(130c)에서 캐리어 농도가 가장 높으며, 제2 확산 영역(A2)은 드레인 영역(130c)으로부터 멀어질수록 캐리어 농도가 완만하게 감소하며, 채널 영역(130a) 중 제1 확산 영역(A1) 및 제2 확산 영역(A2)이 아닌 영역에서 캐리어 농도가 가장 낮다.
도 19는 본 발명의 또 다른 일 실시예에 따른 표시장치(1500)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(1500)는 도 19에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함할 수 있다.
표시패널(310)은 게이트 라인(GL)들 및 데이터 라인(DL)들을 포함하고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다. 게이트 라인(GL)들, 데이터 라인(DL)들 및 화소(P)는 베이스 기판(110) 상에 배치될 수 있다.
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 표시패널(310)에 실장 될 수 있다. 이와 같이, 게이트 드라이버(320)가 표시패널(310)에 직접 실장 되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. 구체적으로, 게이트 인 패널(Gate In Panel: GIP) 구조에서 게이트 드라이버(320)는 베이스 기판(110) 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치(1500)는 상기 설명된 박막 트랜지스터 (100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300)를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 상기 설명된 박막 트랜지스터(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300)를 포함할 수 있다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
쉬프트 레지스터(350)는 상기 설명된 박막 트랜지스터(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300)를 포함할 수 있다.
도 20은 쉬프트 레지스터(350)에 대한 개략도이다.
도 20을 참조하면, 쉬프트 레지스터(350)는 g개의 스테이지(351)들(ST1 내지 STg)을 포함할 수 있다.
쉬프트 레지스터(350)는, 하나의 게이트 라인(GL)을 통해, 하나의 스캔신호(SS)를 하나의 게이트 라인(GL)과 연결되어 있는 화소(P)들로 전송한다. 스테이지(351)들 각각은 하나의 게이트 라인(GL)과 연결될 수 있다. 표시 패널(110)에, g개의 게이트 라인(GL)들이 형성되어 있는 경우, 쉬프트 레지스터(350)는 g개의 스테이지(351)들(ST1 내지 STg)을 포함할 수 있으며, g개의 스캔신호(SS1 내지 SSg)를 생성할 수 있다.
일반적으로, 각 스테이지(351)는, 1 프레임 중 게이트 펄스(GP)를 한번 출력하며, 게이트 펄스(GP)는 각 스테이지(351)에서 순차적으로 출력된다.
도 21은 도 19의 어느 한 화소(P)에 대한 회로도이다.
도 21의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(1500)의 화소(P)에 대한 등가 회로도이다.
도 21을 참조하면, 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동 회로(PDC)를 포함한다. 구체적으로, 본 발명의 일 실시예에 따른 표시장치(1500)는 베이스 기판(110) 상의 화소 구동 회로(PDC)를 포함할 수 있다.
도 21의 화소 구동 회로(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 본 발명의 또 다른 일 실시예에 따른 표시장치(1500)는 박막 트랜지스터들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300) 중 적어도 하나를 포함할 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동 회로(PDC)로 데이터 전압(Vdata)을 제공하며, 제1 박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제1 박막 트랜지스터(TR1)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 형성된 스토리지 커패시터(Cst)에 충전된다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 22는 본 발명의 또 다른 일 실시예에 따른 표시장치(1600)의 어느 한 화소(P)에 대한 회로도이다.
도 22는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 22에 도시된 표시장치(1600)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동 회로(PDC)를 포함한다. 표시 소자(710)는 화소 구동 회로(PDC)와 연결된다.
화소(P)에는, 화소 구동 회로(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
화소 구동 회로(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(센싱 트랜지스터)를 포함한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(Cst)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 형성된 스토리지 캐패시터(Cst)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 표시장치(1600)는 박막 트랜지스터들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300) 중 적어도 하나를 포함할 수 있다.
도 23는 본 발명의 또 다른 일 실시예에 따른 표시장치(1700)의 어느 한 화소(P)에 대한 회로도이다.
도 23에 도시된 표시장치(1700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동 회로(PDC)를 포함한다. 표시 소자(710)는 화소 구동 회로(PDC)와 연결된다.
화소 구동 회로(PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동 회로(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 23의 화소(P)는 도 22의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다. 또한, 도 23의 화소 구동 회로(PDC)는 도 22의 화소 구동 회로(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(Cst)가 위치한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제3 박막 트랜지스터(TR1)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 발광 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동 회로(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동 회로(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 베이스 기판
120: 버퍼층
130: 액티브층 130a: 채널 영역
130b: 소스 영역 130c: 드레인 영역
131: 제1 액티브층 132: 제2 액티브층
131a: 제1 산화물 반도체층 131b: 제2 산화물 반도체층
132a: 제3 산화물 반도체층 132b: 제4 산화물 반도체층
135a: 제1 소스 도체화 조절 영역
135b: 제2 소스 도체화 조절 영역
136a: 제1 드레인 도체화 조절 영역
136b: 제2 드레인 도체화 조절 영역
140: 게이트 절연막 150: 게이트 전극
160: 층간 절연막 171: 소스 전극
172: 드레인 전극
130: 액티브층 130a: 채널 영역
130b: 소스 영역 130c: 드레인 영역
131: 제1 액티브층 132: 제2 액티브층
131a: 제1 산화물 반도체층 131b: 제2 산화물 반도체층
132a: 제3 산화물 반도체층 132b: 제4 산화물 반도체층
135a: 제1 소스 도체화 조절 영역
135b: 제2 소스 도체화 조절 영역
136a: 제1 드레인 도체화 조절 영역
136b: 제2 드레인 도체화 조절 영역
140: 게이트 절연막 150: 게이트 전극
160: 층간 절연막 171: 소스 전극
172: 드레인 전극
Claims (40)
- 액티브층; 및
상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극;을 포함하고,
상기 액티브층은,
평면상으로 상기 게이트 전극과 중첩하는 채널 영역;
평면상으로 상기 게이트 전극과 중첩하지 않고, 상기 채널 영역의 일측과 연결된 소스 영역; 및
평면상으로 상기 게이트 전극과 중첩하지 않고, 상기 채널 영역의 타측과 연결된 드레인 영역;을 포함하고,
상기 소스 영역 및 상기 드레인 영역은 상기 채널 영역을 사이에 두고 서로 이격되어 있으며,
상기 액티브층은 서로 이격된 제1 소스 도체화 조절 영역 및 제1 드레인 도체화 조절 영역을 포함하고,
상기 제1 소스 도체화 조절 영역은 상기 채널 영역의 적어도 일부와 중첩하며,
상기 제1 드레인 도체화 조절 영역은 상기 채널 영역의 적어도 일부와 중첩하는, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 드레인 도체화 조절 영역은 상기 제1 소스 도체화 조절 영역을 가로질러 상기 소스 영역과 상기 드레인 영역을 연결하는 최단선인 제1 라인 상에 배치된, 박막 트랜지스터. - 제1항에 있어서,
상기 액티브층은 제1 액티브층을 포함하고,
상기 제1 액티브층은 상기 채널 영역의 적어도 일부, 상기 소스 영역의 적어도 일부 및 상기 드레인 영역의 적어도 일부에 배치된, 박막 트랜지스터. - 제3항에 있어서,
상기 제1 소스 도체화 조절 영역에 배치된 상기 제1 액티브층의 두께는 상기 제1 소스 도체화 조절 영역을 제외한 상기 채널 영역에 배치된 상기 제1 액티브층의 두께보다 작은, 박막 트랜지스터. - 제3항에 있어서,
상기 제1 드레인 도체화 조절 영역에 배치된 상기 제1 액티브층의 두께는 상기 제1 드레인 도체화 조절 영역을 제외한 상기 채널 영역에 배치된 상기 제1 액티브층의 두께보다 작은, 박막 트랜지스터. - 제3항에 있어서,
상기 제1 액티브층은 상기 제1 소스 도체화 조절 영역 및 상기 제1 드레인 도체화 조절 영역 중 적어도 일부에 배치되지 않은, 박막 트랜지스터. - 제3항에 있어서,
상기 액티브층은 상기 제1 액티브층 상의 제2 액티브층을 더 포함하는 박막 트랜지스터. - 제7항에 있어서,
상기 제2 액티브층은 상기 채널 영역 전체, 상기 소스 영역 전체 및 상기 드레인 영역 전체에 배치된, 박막 트랜지스터. - 제7항에 있어서,
상기 제2 액티브층은 상기 제1 소스 도체화 조절 영역 및 상기 제1 드레인 도체화 조절 영역에 배치된, 박막 트랜지스터. - 제9항에 있어서,
상기 제2 액티브층 중 적어도 일부는 상기 제1 소스 도체화 조절 영역 및 상기 제1 드레인 도체화 조절 영역 내에서 상기 제1 액티브층의 측면과 접촉하는, 박막 트랜지스터. - 제3항에 있어서,
상기 제1 액티브층은 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함하는, 박막 트랜지스터. - 제7항에 있어서,
상기 제2 액티브층은 제3 산화물 반도체층 및 상기 제3 산화물 반도체층 상의 제4 산화물 반도체층을 포함하는, 박막 트랜지스터. - 제11항에 있어서,
상기 액티브층은 상기 제1 액티브층 상의 제2 액티브층을 더 포함하고,
상기 제2 액티브층 중 적어도 일부는 상기 제1 소스 도체화 조절 영역 및 상기 제1 드레인 도체화 조절 영역 내에서 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 중 어느 하나와 접촉하는, 박막 트랜지스터. - 제12항에 있어서,
상기 제1 액티브층 중 적어도 일부는 상기 제1 소스 도체화 조절 영역 및 상기 제1 드레인 도체화 조절 영역 내에서 상기 제3 산화물 반도체층의 적어도 일부와 접촉하는, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 소스 도체화 조절 영역은 상기 채널 영역과 상기 소스 영역의 경계부와 중첩하고, 상기 소스 영역과 중첩하지 않는, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 드레인 도체화 조절 영역은 상기 채널 영역과 상기 드레인 영역의 경계부와 중첩하고, 상기 드레인 영역과 중첩하지 않는, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 소스 도체화 조절 영역은 상기 채널 영역과 상기 소스 영역의 경계부와 중첩하고, 상기 소스 영역 중 적어도 일부와 중첩하는, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 드레인 도체화 조절 영역은 상기 채널 영역과 상기 드레인 영역의 경계부와 중첩하고, 상기 드레인 영역 중 적어도 일부와 중첩하는, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 소스 도체화 조절 영역은 상기 채널 영역과 상기 소스 영역의 경계부와 중첩하지 않는, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 드레인 도체화 조절 영역은 상기 채널 영역과 상기 드레인 영역의 경계부와 중첩하지 않는, 박막 트랜지스터. - 제1항에 있어서,
상기 액티브층은 서로 이격된 제2 소스 도체화 조절 영역 및 제2 드레인 도체화 조절 영역을 포함하고,
상기 제2 소스 도체화 조절 영역은 상기 채널 영역의 적어도 일부와 중첩하고,
상기 제2 드레인 도체화 조절 영역은 상기 채널 영역의 적어도 일부와 중첩하는, 박막 트랜지스터. - 제21항에 있어서,
상기 제1 소스 도체화 조절 영역 및 상기 제2 소스 도체화 조절 영역은 서로 이격되고,
상기 제1 드레인 도체화 조절 영역 및 상기 제2 드레인 도체화 조절 영역은 서로 이격된, 박막 트랜지스터. - 제22항에 있어서,
상기 제1 소스 도체화 조절 영역 및 상기 제2 소스 도체화 조절 영역은 0.5 내지 20 ㎛ 간격으로 배치된, 박막 트랜지스터. - 제22항에 있어서,
상기 제1 드레인 도체화 조절 영역 및 상기 제2 드레인 도체화 조절 영역은 0.5 내지 20 ㎛ 범위의 간격으로 배치된, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 소스 도체화 조절 영역 및 상기 제1 드레인 도체화 조절 영역은 폭(D)과 길이(S)를 가지며,
상기 폭(D)은 0.5 내지 5 ㎛ 범위인, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 소스 도체화 조절 영역과 상기 게이트 전극이 중첩하는 영역의 길이를 S1이라 할 때, 상기 S1은 0.5 내지 1.5 ㎛ 범위인, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 드레인 도체화 조절 영역과 상기 게이트 전극이 중첩하는 영역의 길이를 S2이라 할 때, 상기 S2은 0.5 내지 1.5 ㎛ 범위인, 박막 트랜지스터. - 제17항에 있어서,
상기 제1 소스 도체화 조절 영역과 상기 소스 영역이 중첩하는 영역의 길이를 S3라 할 때, 상기 S3는 0.5 내지 5 ㎛ 범위인, 박막 트랜지스터. - 제18항에 있어서,
상기 제1 드레인 도체화 조절 영역과 상기 드레인 영역이 중첩하는 영역의 길이를 S4라 할 때, 상기 S4는 0.5 내지 5 ㎛ 범위인, 박막 트랜지스터. - 제19항에 있어서,
상기 제1 소스 도체화 조절 영역 및 상기 채널 영역과 상기 소스 영역의 경계부 사이의 최단거리를 S5라 할 때, 상기 S5는 0.5 내지 1.5 ㎛ 범위인, 박막 트랜지스터. - 제20항에 있어서,
상기 제1 드레인 도체화 조절 영역 및 상기 채널 영역과 상기 드레인 영역의 경계부 사이의 최단거리를 S6라 할 때, 상기 S6는 0.5 내지 1.5 ㎛ 범위인, 박막 트랜지스터. - 제21항에 있어서,
상기 제1 소스 도체화 조절 영역 및 상기 제2 소스 도체화 조절 영역 중 적어도 하나는 상기 소스 영역과 중첩하는, 박막 트랜지스터. - 제21항에 있어서,
상기 제1 드레인 도체화 조절 영역 및 상기 제2 드레인 도체화 조절 영역 중 적어도 하나는 상기 드레인 영역과 중첩하는, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 소스 도체화 조절 영역은 상기 채널 영역의 길이 방향의 가장자리(R)와 중첩하며,
상기 채널 영역의 상기 길이 방향은 상기 소스 영역과 상기 드레인 영역을 연결하는 방향인, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 드레인 도체화 조절 영역은 상기 채널 영역의 길이 방향의 가장자리(R)와 중첩하며,
상기 채널 영역의 상기 길이 방향은 상기 소스 영역과 상기 드레인 영역을 연결하는 방향인, 박막 트랜지스터. - 제1항에 있어서,
상기 채널 영역은 서로 이격된 제1 확산 영역 및 제2 확산 영역을 갖고,
상기 제1 확산 영역은 상기 채널 영역 상에 배치되고, 상기 소스 영역과 접촉하고,
상기 제2 확산 영역은 상기 채널 영역 상에 배치되고, 상기 드레인 영역과 접촉하고,
상기 제1 확산 영역 및 상기 제2 확산 영역은 상기 제1 소스 도체화 조절 영역 및 상기 제1 드레인 도체화 조절 영역과 중첩하지 않는, 박막 트랜지스터. - 제36항에 있어서,
상기 제1 확산 영역 및 상기 제2 확산 영역은 부분적으로 도체화된, 박막 트랜지스터. - 제36항에 있어서,
상기 제1 확산 영역은 상기 소스 영역으로부터 멀어지는 방향에 따라 감소하는 캐리어 농도 구배를 갖는, 박막 트랜지스터. - 제36항에 있어서,
상기 제2 확산 영역은 상기 드레인 영역으로부터 멀어지는 방향에 따라 감소하는 캐리어 농도 구배를 갖는, 박막 트랜지스터. - 제1항 내지 제39항 중 어느 한 항의 박막 트랜지스터를 포함하는, 표시장치.
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| EP23192186.7A EP4383347A1 (en) | 2022-12-09 | 2023-08-18 | Thin film transistor and display apparatus comprising the same |
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| Publication Number | Publication Date |
|---|---|
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