KR20230052098A - 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 - Google Patents

박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 Download PDF

Info

Publication number
KR20230052098A
KR20230052098A KR1020210135254A KR20210135254A KR20230052098A KR 20230052098 A KR20230052098 A KR 20230052098A KR 1020210135254 A KR1020210135254 A KR 1020210135254A KR 20210135254 A KR20210135254 A KR 20210135254A KR 20230052098 A KR20230052098 A KR 20230052098A
Authority
KR
South Korea
Prior art keywords
thin film
film transistor
active layer
reducible
pattern
Prior art date
Application number
KR1020210135254A
Other languages
English (en)
Inventor
정찬용
옥경철
이도형
최홍락
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020210135254A priority Critical patent/KR20230052098A/ko
Priority to CN202211210309.4A priority patent/CN115966613A/zh
Priority to US17/962,783 priority patent/US20230110764A1/en
Publication of KR20230052098A publication Critical patent/KR20230052098A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 일 실시예는, 기판 상의 환원성 패턴, 상기 환원성 패턴과 접촉하는 액티브층 및 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 상기 액티브층은 채널부, 상기 채널부의 일측과 연결된 제1 도체화부 및 상기 채널부의 타측과 연결된 제2 도체화부를 포함하고, 상기 채널부는 상기 게이트 전극과 중첩하고 상기 환원성 패턴과 중첩하지 않는 박막 트랜지스터, 상기 박막 트랜지스터의 제조방법 및 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE SAME AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화가 이루어져야 한다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점이 있다.
탑 게이트 형태(Top Gate Type)라고도 하는 코플라나(Coplanar) 구조로 산화물 반도체 박막 트랜지스터를 제조하는 경우, 도체화 영역이 형성된다. 도체화 영역의 형성 과정에서 산화물 반도체 박막 트랜지스터가 열화될 수도 있고, 도체화 영역에 편차가 있는 경우, 산화물 반도체 박막 트랜지스터의 신뢰성이 저하될 수 있다. 따라서, 산화물 반도체 박막 트랜지스터에서 도체화 영역을 제어하는 것이 중요하다.
본 발명의 일 실시예는, 환원성 패턴에 의해 액티브층이 선택적으로 도체화되어 이루어진 도체화부를 포함하는 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는, 환원성 패턴에 의해 액티브층이 선택적으로 도체화됨으로써, 액티브층에 형성되는 도체화부의 크기 및 위치가 정교하게 제어되어, 우수한 신뢰성을 가질 수 있는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 환원성 패턴의 위치를 제어하여, 액티브층의 채널부와 도체화부 사이에 환원성 패턴이 형성되도록 함으로써, 채널부의 가장자리가 불필요하게 도체화되는 것을 방지하고, 그에 따라, 채널부의 길이를 정교하게 제어할 수 있는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 환원성 패턴에 의해 액티브층의 도체화부를 제어할 수 있는 박막 트랜지스터의 제조방법을 제공하고자 한다.
본 발명의 또 다른 일 실시예는 상기와 같은 박막 트랜지스터를 포함하여, 우수한 신뢰성을 가질 수 있는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판 상의 환원성 패턴, 상기 환원성 패턴과 접촉하는 액티브층 및 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 상기 액티브층은 채널부, 상기 채널부의 일측과 연결된 제1 도체화부 및 상기 채널부의 타측과 연결된 제2 도체화부를 포함하고, 상기 채널부는 상기 게이트 전극과 중첩하고 상기 환원성 패턴과 중첩하지 않는, 박막 트랜지스터를 제공한다.
상기 환원성 패턴은 상기 기판과 상기 액티브층 사이에 배치된다.
상기 환원성 패턴은 상기 제1 도체화부 및 상기 제2 도체화부 중 적어도 하나와 접촉할 수 있다.
상기 환원성 패턴은 상기 제1 도체화부와 접촉하는 제1 환원성 패턴 및 상기 제2 도체화부와 접촉하는 제2 환원성 패턴을 포함할 수 있다.
상기 환원성 패턴은 상기 게이트 전극과 중첩하지 않을 수 있다.
상기 환원성 패턴은 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 실리콘 산화물(silicon oxide), 실리콘수산화물(silicon hydrogen oxide), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 칼슘(Ca) 및 바륨(Ba) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 액티브층은 상기 채널부와 상기 제1 도체화부 사이의 제1 확산부 및 상기 채널부와 상기 제2 도체화부 사이의 제2 확산부 중 적어도 하나를 포함할 수 있다.
상기 제1 확산부 및 상기 제2 확산부는 상기 게이트 전극과 중첩하지 않을 수 있다.
상기 제1 확산부는 상기 채널부의 비저항보다 작고 상기 제1 도체화부의 비저항보다 큰 비저항을 가지며, 상기 제2 확산부는 상기 채널부의 비저항보다 작고 상기 제2 도체화부의 비저항보다 큰 비저항을 가질 수 있다.
상기 박막 트랜지스터는 상기 액티브층과 상기 게이트 전극 사이의 게이트 절연막을 포함하고, 상기 게이트 절연막은 상기 채널부, 제1 도체화부 및 제2 도체화부를 커버할 수 있다.
상기 액티브층은 산화물 반도체 물질을 포함할 수 있다.
상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 액티브층은, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함할 수 있다.
본 발명의 다른 일 실시예는, 기판 상에 환원성 패턴을 형성하는 단계, 상기 환원성 패턴과 일부 접촉하는 액티브층을 형성하는 단계 및 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 형성하는 단계 포함하고, 상기 액티브층은 채널부, 상기 채널부의 일측과 연결된 제1 도체화부 및 상기 채널부의 타측과 연결된 제2 도체화부를 포함하고, 상기 게이트 전극은 상기 채널부와 중첩하여 형성되고, 상기 채널부는 상기 액티브층 중 상기 환원성 패턴과 접촉하지 않는 위치에 형성되는, 박막 트랜지스터의 제조방법을 제공한다.
상기 환원성 패턴은 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 실리콘 산화물(silicon oxide), 실리콘수산화물(silicon hydrogen oxide), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 칼슘(Ca) 및 바륨(Ba) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 박막 트랜지스터의 제조방법은 게이트 절연막을 형성하는 단계를 포함하고, 상기 게이트 절연막은 상기 액티브층과 상기 게이트 전극 사이에서, 상기 채널부, 제1 도체화부 및 제2 도체화부를 커버하도록 형성될 수 있다.
본 발명의 또 다른 일 실시예는, 상기 박막 트랜지스터를 포함하는, 표시장치를 제공한다.
본 발명의 일 실시예에 따르면, 환원성 패턴에 의해 액티브층이 선택적으로 도체화되기 때문에, 도체화부의 크기 및 위치가 정교하게 제어될 수 있다. 그에 따라, 채널부의 길이가 정교하게 제어될 수 있고, 채널부의 가장자리가 불필요하게 도체화되는 것이 방지되어, 박막 트랜지스터가 우수한 신뢰성을 가질 수 있다.
본 발명의 다른 일 실시예에 따르면, 환원성 패턴의 위치를 제어하여 액티브층의 채널부와 도체화부 사이에 환원성 패턴이 형성되도록 할 수 있다. 채널부와 도체화부 사이에 형성된 환원성 패턴에 의해 채널부의 가장자리가 불필요하게 도체화되는 것을 방지되어, 박막 트랜지스터의 채널 길이 편차 및 성능 편차가 방지될 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 표시장치는, 우수한 신뢰성을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 채널부의 도체화 침투 깊이(ΔL)을 설명하는 개략도이다.
도 7은 액티브층의 각 영역별 비저항의 정도를 표시하는 개략도이다.
도 8는 박막 트랜지스터의 온(ON) 상태에서, 액티브층의 각 영역별 전기 전도성 분포를 표시하는 개략도이다.
도 9a 내지 9d는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하는 개략도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 11은 도 10의 어느 한 화소에 대한 회로도이다.
도 12는 도 11의 화소에 대한 평면도이다.
도 13은 도 12의 I-I'를 따라 자른 단면도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 이를 포함하는 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극이 구별되어 있지만, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 구체적으로, 어느 한 실시예에서 소스 전극으로 명명된 전극은 드레인 전극으로 사용될 수도 있고, 드레인 전극으로 명명된 전극은 소스 전극으로 사용될 수 있다. 또한, 어느 한 실시예에 따른 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예에 따른 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 실시예들에 있어서, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하였지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 기판(110) 상의 환원성 패턴(125, 126), 환원성 패턴(125, 126)과 접촉하는 액티브층(130) 및 액티브층(130)과 적어도 일부 중첩하는 게이트 전극(150)을 포함한다. 액티브층(130)은 채널부(130n), 채널부(130n)의 일측과 연결된 제1 도체화부(131) 및 채널부(130n)의 타측과 연결된 제2 도체화부(132)를 포함한다. 본 발명의 일 실시예에 따르면, 채널부(130n)는 게이트 전극(150)과 중첩하고, 환원성 패턴(125, 126)과 중첩하지 않는다.
이하, 도 1를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)을 보다 상세히 설명한다.
박막 트랜지스터(100)는 기판(110) 상에 배치될 수 있다. 박막 트랜지스터(100)를 지지하고 있는 것이라면, 제한 없이 기판(110)이라고 할 수 있다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 하부 버퍼층(220)이 배치될 수도 있다. 하부 버퍼층(20)은 공기 및 수분을 차단하여 액티브층(130)을 보호할 수 있고, 기판(110) 상부의 표면이 균일해지도록 할 수 있다. 하부 버퍼층(20)은 생략될 수 있다.
하부 버퍼층(220) 상에 광차단층(111)이 배치된다. 하부 버퍼층(220)이 생략되는 경우, 기판(110) 상에 광차단층(111)이 배치될 수 있다. 광차단층(111)은 채널부(130n)와 중첩한다. 광차단층(111)은 외부로부터 입사되는 광을 차단하여, 채널부(130n)를 보호한다.
광차단층(111)은 광차단 특성을 갖는 재료로 만들어질 수 있다. 광차단층(111)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 티타늄(Ti) 및 철(Fe) 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 광차단층(111)은 전기 전도성을 가질 수 있다.
광차단층(111)은 소스 전극(161) 및 드레인 전극(162) 중 어느 하나와 전기적으로 연결될 수 있다. 또한, 광차단층(111)은 게이트 전극(150)과 전기적으로 연결될 수도 있다. 광차단층(111)은 생략될 수도 있다.
광차단층(111) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연 물질로 만들어질 수 있다. 예를 들어, 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물과 같은 절연 물질 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
버퍼층(120)은 공기 및 수분을 차단하여 액티브층(130)을 보호할 수 있다. 또한, 버퍼층(120)에 의해 광차단층(111)이 배치된 기판(110) 상부의 표면이 균일해질 수 있다.
버퍼층(120) 상에 환원성 패턴(125, 126)이 배치된다. 도 1에 2개의 환원성 패턴(125, 126)이 도시되어 있다. 본 발명의 일 실시예에 따르면, 소스 전극(161) 쪽의 환원성 패턴(125, 126)을 제1 환원성 패턴(125)이라 하고, 드레인 전극(162) 쪽의 환원성 패턴(125, 126)을 제2 환원성 패턴(126)이라 할 수 있다. 제1 환원성 패턴(125)과 제2 환원성 패턴(126)의 위치는 서로 바뀔 수 있다.
본 발명의 일 실시예에 따르면, 환원성 패턴(125, 126)은 기판(110)과 액티브층(130) 사이에 배치될 수 있다.
환원성 패턴(125, 126)은 환원성을 가진다. 환원성 패턴(125, 126)에 의하여, 환원성 패턴(125, 126)과 접촉하는 물질이 환원될 수 있다. 환원성을 가지는 물질이라면, 제한없이 환원성 패턴(125, 126) 형성 재료로 사용될 수 있다.
본 발명의 일 실시예에 따르면, 환원성 패턴(125, 126)은, 예를 들어, 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 실리콘 산화물(silicon oxide), 실리콘 수산화물(silicon hydrogen oxide), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 칼슘(Ca) 및 바륨(Ba) 중에서 선택된 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니다. 환원성 패턴(125, 126)은 수소를 다량으로 함유하고 있는 물질을 포함할 수도 있다. 환원성 분위기 하에서 금속 증착이 이루어짐으로써, 환원성 패턴(125, 126)이 만들어질 수도 있다. 여기서, 환원성 분위기는 공기보다 산소의 농도가 낮은 분위기 또는 수소(H)가 많이 포함된 분위기라고 할 수 있다.
액티브층(130)은 환원성 패턴(125, 126) 상에 배치된다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 반도체 물질에 의하여 형성될 수 있다. 액티브층(130)은, 예를 들어, 산화물 반도체을 포함할 수 있다.
산화물 반도체 물질은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 액티브층(130)이 만들어질 수도 있다.
액티브층(130)은 채널부(130n), 제1 도체화부(131) 및 제2 도체화부(132)를 포함한다.
채널부(130n)는 게이트 전극(150)과 중첩한다. 채널부(130n)는 환원성 패턴(125, 126)과 중첩하지 않는다. 또한, 채널부(130n)는 환원성 패턴(125, 126)과 접촉하지 않는다.
액티브층(130)의 제1 도체화부(131) 및 제2 도체화부(132)는 게이트 전극(150)과 중첩하지 않는다. 제1 도체화부(131) 및 제2 도체화부(132)는 반도체 물질의 선택적 도체화에 의하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 액티브층(130) 중 환원성 패턴(125, 126)과 접촉하는 영역이 도체화되어, 각각 제1 도체화부(131) 및 제2 도체화부(132)가 형성될 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)의 제1 도체화부(131)는 소스 영역이 되고, 제2 도체화부(132)는 드레인 영역이 될 수 있다. 본 발명의 일 실시예에 따르면, 제1 도체화부(131)를 소스 전극이라고 하고, 제2 도체화부(132)를 드레인 전극이라고 할 수도 있다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 도체화부(131)가 드레인 영역이 되고, 제2 도체화부(132)가 소스 영역이 될 수도 있으며, 또한, 제1 도체화부(131)를 드레인 전극이라고 하고, 제2 도체화부(132)를 소스 전극이라고 할 수도 있다.
본 발명의 일 실시예에 따르면, 환원성 패턴(125, 126)은 제1 도체화부(131) 및 제2 도체화부(132) 중 적어도 하나와 접촉한다. 도 1을 참조하면, 환원성 패턴(125, 126)은 제1 도체화부(131)와 접촉하는 제1 환원성 패턴(125) 및 제2 도체화부(132)와 접촉하는 제2 환원성 패턴(126)을 포함한다.
본 발명의 일 실시예에 따르면, 액티브층(130) 중 채널부(130n)와 이격되어 환원성 패턴(125, 126)과 접촉하는 부분들이 각각 환원되어, 제1 도체화부(131) 및 제2 도체화부(132)가 만들어진다.
구체적으로, 환원성 패턴(125, 126)과 접촉 및 중첩하는 액티브층(130)의 일부가 환원되면 액티브층(130)에 산소 결함(oxygen vacancy)이 발생되고, 그에 따라, 액티브층(130)이 선택적으로 도체화될 수 있다. 이러한, 액티브층(130)의 선택적 환원에 의하여, 제1 도체화부(131) 및 제2 도체화부(132)가 만들어진다.
본 발명의 일 실시예에 따르면, 플라즈마 처리, 이온 도핑 또는 자외선 처리 등과 같은 별도의 도체화 공정 없이, 환원성 패턴(125, 126)에 의하여 액티브층(130) 선택적으로 도체화될 수 있다.
환원성 패턴(125, 126)은 포토리소그래피와 같은 방법으로 만들어질 수 있기 때문에, 정교한 환원성 패턴(125, 126)이 만들어질 수 있다. 환원성 패턴(125, 126)이 정교하게 만들어질 수 있기 때문에 액티브층(130)의 제1 도체화부(131) 및 제2 도체화부(132) 역시 정교하게 형성될 수 있다. 그에 따라, 채널부(130n)의 길이가 정교하게 제어될 수 있다.
이와 같이, 채널부(130n)의 길이가 정교하게 제어될 수 있기 때문에, 박막 트랜지스터(100)의 제조 과정에서 채널부(130n)의 길이에 대한 공정 오차(margin)크게 잡지 않아도 된다. 그 결과, 짧은(short) 채널부(130n)가 형성될 수 있어, 박막 트랜지스터(100)의 크기가 작아질 수 있으며, 소자의 집적도가 향상될 수 있다.
또한, 채널부(130n)의 길이가 정교하게 제어될 수 있기 때문에, 채널부(130n)의 가장자리가 불필요하게 도체화되는 것이 방지될 수 있다. 그 결과, 채널부(130n) 가장자리의 도체화에 기인하는 문턱전압의 변화(variation)가 방지될 수 있다. 그 결과, 박막 트랜지스터(100)의 신뢰성이 향상될 수 있다.
본 발명의 일 실시예에 따르면, 채널부(130n)와 도체화부(131, 132) 사이에 확산부(131a, 132b)가 배치될 수 있다. 예를 들어, 액티브층(130)은 채널부(130n)와 제1 도체화부(131) 사이의 제1 확산부(131a) 및 채널부(130n)와 제2 도체화부(132) 사이의 제2 확산부(132a) 중 적어도 하나를 포함할 수 있다.
도 1은, 액티브층(130)이 제1 확산부(131a) 및 제2 확산부(132a)를 모두 포함하는 구성을 예시하고 있다. 제1 확산부(131a)는 채널부(130n) 및 제1 도체화부(131)와 접촉할 수 있다. 제2 확산부(132a)는 채널부(130n) 및 제2 도체화부(132)와 접촉할 수 있다.
본 발명의 일 실시예에 따르면, 확산부(131a, 132a)는 채널부(130n)와 도체화부(131, 132) 사이에 배치되며, 게이트 전극(150)과 중첩하지 않는다.
확산부(131a, 132a)는 환원성 패턴(125, 126)과 직접 접촉하지 않으며, 환원성 패턴(125, 126)과 중첩하지도 않는다. 환원성 패턴(125, 126)에 의한 도체화부(131, 132) 형성 과정에서 산소 결함(oxygen vacancy) 현상이 확산되어 확산부(131a, 132a)가 형성된다. 확산부(131a, 132a)는 채널부(130n)와 도체화부(131, 132)의 중간 정도의 전기적 특성을 갖는다(도 7 및 도 8 참조).
본 발명의 일 실시예에 따르면, 확산부(131a, 132a)의 비저항은 채널부(130n)의 비저항보다 낮고, 도체화부(131, 132)의 비저항보다 높다(도 7 참조). 이러한 비저항 특성을 갖는 확산부(131a, 132a)는 도체화부(131, 132)와 채널부(130n) 사이에서 완충 역할을 한다.
확산부(131a, 132a)는 채널부(130n)를 보호하는 역할을 할 수 있다. 예를 들어, 환원성 패턴(125, 126) 또는 다른 절연층에 포함된 수소 등이 채널부(130n)로 확산되는 것을 방지하여, 채널부(130n)가 불필요하게 도체화되는 것을 방지한다.
채널부(130n)가 도체화부(131, 132)와 직접 연결되는 경우, 채널부(130n)의 가장자리에 소 결함(oxygen vacancy) 현상이 발생되어, 박막 트랜지스터(100의 문턱전압 변동성이 증가할 수 있다.
또한, 채널부(130n)가 도체화부(131, 132)와 직접 연결되는 경우, 박막 트랜지스터(100)가 오프(OFF) 상태 일 때, 누설 전류가 발생될 수 있다. 그런데, 도체화부(131, 132)보다 큰 비저항을 갖는 확산부(131a, 132a)가 도체화부(131, 132)와 채널부(130n) 사이에 배치되는 경우, 박막 트랜지스터(100)가 오프(OFF) 상태에서, 채널부(130n)와 도체화부(131, 132) 사이에서 누설 전류가 발생되는 것이 방지될 수 있다.
본 발명의 일 실시예에 따르면, 게이트 전극(150)에 게이트 전압이 인가되어 박막 트랜지스터(100)가 온(ON) 되더라도, 게이트 전극(150)에서 발생된 전계의 영향을 크게 받지 않는다. 따라서, 확산부(131a, 132a)로 인하여, 박막 트랜지스터(100)의 문턱전압이 쉬프트(shift)되는 것이 방지 또는 감소될 수 있다.
또한, 확산부(131a, 132a)의 비저항은 채널부(130n)의 비저항보다 작기 때문에, 박막 트랜지스터가 온(ON)된 상태에서 전류(IDS)의 흐름을 방해하지 않는다.
이와 같이, 확산부(131a, 132a)가 채널부(130n)를 보호할 뿐 아니라, 도체화부(131, 132)와 채널부(130n) 사이에서 완충 역할을 하여 채널부(130n)의 전기적 안정성이 향상시키는 역할을 한다. 또한, 확산부(131a, 132a)는 박막 트랜지스터(100)의 구동을 방해하지 않으면서, 박막 트랜지스터(100)의 누설전류를 방지하고 문턱전압 쉬프트(shift)를 방지할 수 있다.
본 발명의 일 실시예에 따르면, 확산부(131a, 132a)의 폭은 박막 트랜지스터(100)의 구동을 방해하지 않으면서, 박막 트랜지스터(100)의 누설전류를 방지하고 문턱전압 쉬프트(shift)를 방지할 수 있는 범위로 정해진다.
예를 들어, 제1 확산부(131a) 및 제2 확산부(132a)의 폭은 각각 1 내지 3㎛의 범위로 설계될 수 있다. 제1 확산부(131a) 및 제2 확산부(132a)의 폭은 각각 채널부(130n)와 제1 도체화부(131) 사이의 거리 및 채널부(130n)와 제2 도체화부(132) 사이의 거리로 정의된다.
액티브층(130) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 게이트 절연막(140)은 채널부(130n)를 보호한다.
도 1을 참조하면, 게이트 절연막(140)은 기판(110) 상에 일체로 형성될 수 있다. 예를 들어, 게이트 절연막(140)은 채널부(130n), 제1 도체화부(131) 및 제2 도체화부(132)를 모두 커버할 수 있다. 또한, 게이트 절연막(140)은 제1 확산부(131a) 및 제2 확산부(132a)를 커버할 수 있다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(140)이 패터닝될 수도 있다. 예를 들어, 게이트 절연막(140)은 게이트 전극(150)에 대응되는 형상으로 패터닝될 수도 있다.
게이트 전극(150)은 게이트 절연막(140) 상에 배치된다. 게이트 전극(150)은 액티브층(130)의 채널부(130n)와 중첩한다.
게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(150)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
도 1을 참조하면, 환원성 패턴(125, 126)은 게이트 전극(150)과 중첩하지 않는다. 또한, 제1 확산부(131a) 및 제2 확산부(132a) 역시 게이트 전극(150)과 중첩하지 않는다.
도 1을 참조하면, 게이트 절연막(140) 상에 소스 전극(161) 및 드레인 전극(162)이 배치된다. 이 경우, 소스 전극(161) 및 드레인 전극(162)은 게이트 전극(150)과 동일한 재료로 동일한 공정에 의하여 만들어질 수 있다.
도 1을 참조하면, 소스 전극(161)은 콘택홀(CH1)을 통해 광차단층(111)과 연결될 수 있다. 또한, 소스 전극(161)은 콘택홀(CH2)을 통해 액티브층(130)과 연결된다. 구체적으로, 소스 전극(161)은 콘택홀(CH1)을 통해 액티브층(130)의 제1 도체화부(131)과 전기적으로 연결될 수 있다.
드레인 전극(162)은 소스 전극(161)과 이격되어 콘택홀(CH3)을 통해 액티브층(130)과 연결된다. 구체적으로, 드레인 전극(162)은 콘택홀(CH3)을 통해 액티브층(130)의 제2 도체화부(132)와 전기적으로 연결될 수 있다.
소스 전극(161) 및 드레인 전극(162)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(161) 및 드레인 전극(162)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
도 1에 제1 도체화부(131)와 소스 전극(161)이 구별되어 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 도체화부(131)가 소스 전극이 될 수 있고, 지시부호 "161"로 표시된 전극은 연결전극 또는 브릿지가 될 수 있다.
도 1에 제2 도체화부(132)와 드레인 전극(162)이 구별되어 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 도체화부(131)가 드레인 전극이 될 수 있고, 지시부호 "162"로 표시된 전극은 연결전극 또는 브릿지가 될 수 있다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 도 2의 박막 트랜지스터(200)는, 도 1의 박막 트랜지스터(100)와 비교하여, 액티브층(130)이 다층 구조를 갖는다.
도 2를 참조하면, 액티브층(130)은 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다. 제1 산화물 반도체층(130a)과 제2 산화물 반도체층(130b)은 동일한 반도체 물질을 포함할 수도 있고, 서로 다른 반도체 물질을 포함할 수도 있다.
제1 산화물 반도체층(130a)은 제2 산화물 반도체층(130b)을 지지한다. 따라서, 제1 산화물 반도체층(130a)을 "지지층"이라고도 한다. 채널부(130n) 제2 산화물 반도체층(130b)에 형성될 수 있다. 따라서, 제2 산화물 반도체층(130b)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 채널부(130n)는 제1 산화물 반도체층(130a)에도 형성될 수 있다.
액티브층(130)이 제1 산화물 반도체층(130a)과 제2 산화물 반도체층(130b)으로 이루어진 구조로 바이 레이어(bi-layer) 구조 라고도 한다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다. 도 3의 박막 트랜지스터(300)는, 도 2의 박막 트랜지스터(200)와 비교하여, 액티브층(130)이 제2 산화물 반도체층(130b) 상의 제3 산화물 반도체층을 더 포함한다.
도 3를 참조하면, 액티브층(130)은 제1 산화물 반도체층(130a), 제2 산화물 반도체층(130b) 및 제3 산화물 반도체층을 포함한다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 액티브층(130)은 다른 반도체층을 더 포함할 수도 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 4를 참조하면, 게이트 절연막 (140) 및 게이트 전극(150) 상에 층간 절연막(180)이 배치된다. 층간 절연막(180)은 절연 물질로 이루어진 절연층이다. 층간 절연막(180)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다. 층간 절연막(180) 상에 소스 전극(161) 및 드레인 전극(162)이 배치될 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다. 도 5의 박막 트랜지스터(500)는 도 1의 박막 트랜지스터(500)와 비교하여, 제1 확산부(131a) 및 제2 확산부(132a)를 포함하지 않는다.
도 6은 채널부의 도체화 침투 깊이(ΔL)을 설명하는 개략도이다.
박막 트랜티지스터(100)의 제조 과정 중, 액티브층(130) 형성 과정에서, 채널부(130n)로 설계된 영역 중 일부가 도체화되어 채널의 역할을 하지 못하는 부분이 생길 수 있다. 본 발명의 일 실시예 따르면, 채널부(130n)로 설계된 영역 중 도체화되어 채널의 역할을 하지 못하는 부분의 길이를 도체화 침투 깊이(ΔL)라고 지칭한다.
도 6을 참조하면, 액티브층(130) 중 게이트 전극(150)과 중첩하는 채널부(130n)의 길이는 "Lideal"로 표시된다. 도 6의 "Lideal"은 이상적인 채널부(130n)의 길이라고 할 수 있다. 도 6에서, "LD"는 제1 연결부(131) 또는 제2 연결부(132)의 길이를 나타낸다.
액티브층(130)에 대한 선택적 도체화 과정에서 채널부(130n)로 설계된 영역의 일부가 불필요하게 도체화될 수 있으며, 이와 같이 도체화된 영역은 채널의 역할을 하지 못한다. 도 6에서 채널부(130n) 중 도체화된 부분의 길이인 도체화 침투 깊이가 "ΔL"로 표시된다. 또한, 채널부(130n) 중 도체화되지 않고 유효하게 채널 역할을 할 수 있는 영역의 길이를 유효 채널 길이(Leff)라고 한다. 도체화 침투 깊이(ΔL)가 커지면 유효 채널 길이(Leff)가 작아진다.
박막 트랜지스터가 필요한 기능을 수행하기 위해서는, 소정의 길이 이상의 유효 채널 길이(Leff)를 가져야 한다. 그런데, 도체화 침투 깊이(ΔL)가 커지면, 유효 채널 길이(Leff) 확보를 위해 채널부(130n)의 길이 또는 채널부(130n)의 설계 길이가 커져야 한다. 이와 같이, 채널부(130n)의 길이가 커지면 소자의 소형화 및 집적화에 어려움이 발생된다.
본 발명의 일 실시예에 따르면, 확산부(131a, 132a)가 채널부(130n)를 보호할 뿐 아니라, 도체화부(131, 132)와 채널부(130n) 사이에서 완충 역할을 한다. 이러한 확산부(131a, 132a)의 존재로 인하여, 도체화 침투 깊이(ΔL)가 거의 발생하지 않거나 매우 작기 때문에, 유효 채널 길이(Leff) 확보에 용이하다. 그 결과, 짧은 채널부(130n) 길이를 갖는 쇼트 채널(short channel)에 의해서도, 박막 트랜지스터의 구동이 가능하며, 쇼트 채널(short channel)이 구현될 수 있다. 또한, 채널부(130n)의 설계 정확도가 향상되고, 채널부(130n)의 설계가 용이해진다.
도 7은 액티브층(130)의 각 영역별 비저항의 정도를 표시하는 개략도이다.
도 7을 참조하면, 확산부(131a, 132a)의 비저항은 채널부(130n)의 비저항보다 낮고, 도체화부(131, 132)의 비저항보다 높다. 확산부(131a, 132a)는 채널부(130n)로부터 도체화부(131, 132)를 향하는 방향을 따라 낮아지는 비저항의 구배를 가질 수 있다. 이러한 확산부(131a, 132a)는 도체화부(131, 132)와 도체화되지 않은 채널부(130n) 사이에서 전기적 완충 역할을 할 수 있다.
구체적으로, 채널부(130n)와 도체화부(131, 132) 사이에 확산부(131a, 132a)가 위치하기 때문에, 박막 트랜지스터(100)의 오프(OFF)에서, 채널부(130n)와 도체화부(131, 132) 사이에 누설 전류가 흐르는 것이 방지될 수 있다. 이와 같이, 확산부(131a, 132a)는, 박막 트랜지스터(100)가 오프(OFF) 상태 일 때, 박막 트랜지스터(100)에서 누설 전류가 발생되는 것을 방지하는 역할을 할 수 있다.
도 8은 박막 트랜지스터의 온(ON) 상태에서, 액티브층(130)의 각 영역별 전기 전도성 분포를 표시하는 개략도이다.
게이트 전극(150)에 게이트 전압이 인가되어 박막 트랜지스터(100)가 온(ON) 되면, 채널부(130n)의 전기 전도성은 증가하지만, 게이트 전극(150)에서 발생된 전계의 영향을 크게 받지 않는 확산부(131a, 132a)의 전기 전도성은 크게 증가되지 않는다. 따라서, 박막 트랜지스터(100)가 온(ON) 되었을 때, 확산부(131a, 132a)의 전도성은 채널부(130n)의 및 도체화부(131, 132)의 전기 전도성보다 낮을 수 있다. 이러한, 확산부(131a, 132a)로 인하여, 박막 트랜지스터(100)에서 문턱전압 쉬프트(shift)가 발생하는 것이 방지될 수 있다. 따라서, 박막 트랜지스터(100)의 전기적 안정성이 향상된다.
이하 도 9a 내지 9d를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조방법을 설명한다,
도 9a 내지 9d는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조방법을 설명하는 개략도이다.
본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)의 제조를 위해, 기판(110) 상에 환원성 패턴(125, 126)이 형성된다.
보다 구체적으로, 도 9a에 도시된 바와 같이, 기판(110) 상에 하부 버퍼층(220)이 형성되고, 하부 버퍼층(220) 상에 광차단층(111)이 형성되고, 광차단층(111) 상에 버퍼층(120)이 형성되고, 버퍼층(120) 상에 환원성 패턴(125, 126)이 형성될 수 있다.
환원성 패턴(125, 126)은 환원성 재료로 만들어진다. 환원성을 가지는 물질이라면, 제한없이 환원성 패턴(125, 126) 형성 재료로 사용될 수 있다.
본 발명의 일 실시예에 따르면, 환원성 패턴(125, 126)은, 예를 들어, 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 실리콘 산화물(silicon oxide), 실리콘 수산화물(silicon hydrogen oxide), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 칼슘(Ca) 및 바륨(Ba) 중에서 선택된 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니다. 환원성 패턴(125, 126)은 수소를 다량으로 함유하고 있는 물질을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 환원성 분위기 하에서 증착 또는 스퍼터링 등과 같은 막 형성 공정이 이루어짐으로써, 환원성 패턴(125, 126)이 만들어질 수 있다. 여기서, 환원성 분위기는 공기보다 산소의 농도가 낮은 분위기 또는 수소(H)가 많이 포함된 분위기를 지칭한다.
도 9b를 참조하면, 환원성 패턴(125, 126) 상에 액티브층(130)이 형성된다. 액티브층(130)은 환원성 패턴(125, 126)과 일부 접촉하도록 형성된다. 액티브층(130)의 일부가 환원성 패턴(125, 126)과 중첩되어 배치될 수 있다.
환원성 패턴(125, 126)에 의하여, 환원성 패턴(125, 126)과 접촉하는 액티브층(130)이 선택적으로 도체화된다. 환원성 패턴(125, 126) 상에 액티브층(130)이 형성된 후, 액티브층(130)에 대한 선택적 도체화가 진행될 수 있다.
도 9c를 참조하면, 환원성 패턴(125, 126)과의 접촉에 의해 액티브층(130)이 선택적으로 도체화되어, 제1 도체화부(131) 및 제2 도체화부(132)가 형성된다. 액티브층(130) 중 제1 환원성 패턴(125)과 접촉하는 부분은 제1 도체화부(131)가 되고, 제2 환원성 패턴(126)과 접촉하는 부분은 제2 도체화부(132)가 된다.
채널부(130n)는, 액티브층(130) 중 환원성 패턴(125, 126)과 접촉하지 않아 반도체 특성을 유지하고 있는 부분이다.
이와 같이, 채널부(130n), 채널부(130n)의 일측과 연결된 제1 도체화부(131) 및 채널부(130n)의 타측과 연결된 제2 도체화부(132)를 포함하는 액티브층(130)이 완성될 수 있다. 채널부(130n)는, 액티브층(130) 중 환원성 패턴(125, 126)과 중첩 및 접촉하지 않는 위치에 형성된다.
또한, 도 9c를 참조하면, 채널부(130n)와 도체화부(131, 132) 사이에 확산부(131a, 132b)가 형성될 수 있다. 예를 들어, 채널부(130n)와 제1 도체화부(131) 사이의 제1 확산부(131a)가 형성되고, 채널부(130n)와 제2 도체화부(132) 사이의 제2 확산부(132a)가 형성될 수 있다. 환원성 패턴(125, 126)에 의한 도체화부(131, 132) 형성 과정에서 산소 결함(oxygen vacancy) 현상이 확산되어 확산부(131a, 132a)가 형성될 수 있다.
또한, 도 9c를 참조하면, 액티브층(130) 상에 게이트 절연막(140)이 형성된다. 게이트 절연막(140)에는 콘택홀들(CH1, CH2, CH3)이 형성될 수 있다. 콘택홀(CH1)은 게이트 절연막(140) 및 버퍼층(120)을 관통하여 형성될 수도 있다.
본 발명의 일 실시예에 따르면, 게이트 절연막(140)은 채널부(130n), 제1 도체화부(131) 및 제2 도체화부(132)를 모두 커버하도록 형성된다. 또한, 게이트 절연막(140)은 제1 확산부(131a) 및 제2 확산부(132a)를 커버할 수 있다.
도 9d를 참조하면, 게이트 절연막(140) 상에 게이트 전극(150)이 형성된다. 게이트 전극(150)은 액티브층(130)과 적어도 일부 중첩한다. 구체적으로, 게이트 전극(150)은 게이트 전극은 채널부(130n)와 중첩하도록 형성된다.
또한, 도 9d를 참조하면, 게이트 절연막(140) 상에 소스 전극(161) 및 드레인 전극(162)이 형성된다. 이 경우, 소스 전극(161) 및 드레인 전극(162)은 게이트 전극(150)과 동일한 재료로 동일한 공정에 의하여 만들어질 수 있다.
이하, 상기 설명된 박막 트랜지스터들(100, 200, 300, 400, 500)을 포함하는 표시장치를 상세히 설명한다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치(600)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(600)는, 도 10에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 11은 도 10의 어느 한 화소(P)에 대한 회로도이고, 도 12는 도 11의 화소(P)에 대한 평면도이고, 도 13은 도 12의 I-I'를 따라 자른 단면도이다.
도 11의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(600)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 11의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 예를 들어, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)로, 상기 실시예들에 설명된 박막 트랜지스터(100, 200, 300, 400, 500) 중 하나가 사용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 12 및 도 13을 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
기판(110) 상에 하부 버퍼층(220)이 배치되고, 하부 버퍼층(220) 상에 광차단층(111)이 배치된다. 광차단층(111)은 광차단 특성을 가질 수 있다. 광차단층(111)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2)을 보호할 수 있다.
광차단층(111) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다.
버퍼층(120) 상에 환원성 패턴(125, 126)이 배치된다. 본 발명의 일 실시예에 따르면, 환원성 패턴(125, 126)은 환원성을 갖는다. 환원성 패턴(125, 126)의 구성 및 기능은 이미 설명되었으므로, 중복을 피하기 위하여 환원성 패턴(125, 126)에 대한 상세한 설명은 생략된다.
환원성 패턴(125, 126) 상에 제2 버퍼층(122) 상에 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)이 배치된다.
제1 액티브층(A1) 및 제2 액티브층(A2)은, 예를 들어, 산화물 반도체 물질을 포함할 수 있다. 제1 액티브층(A1) 및 제2 액티브층(A2)은 산화물 반도체 물질로 이루어진 산화물 반도체층으로 이루어질 수 있다.
제1 박막 트랜지스터(TR1)에 있어서, 제1 액티브층(A1)은 채널부, 제1 도체화부 및 제2 도체화부를 포함할 수 있다. 제1 액티브층(A1)의 채널부는 게이트 전극(G1)과 중첩한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 도체화부를 제1 소스 전극(S1)이라고 하고, 제2 도체화부를 제1 드레인 전극(D1)이라고 할 수 있다.
제2 박막 트랜지스터(TR2)에 있어서, 제2 액티브층(A2) 역시 채널부, 제1 도체화부 및 제2 도체화부를 포함할 수 있다. 제2 액티브층(A2)의 채널부는 게이트 전극(G2)과 중첩한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 도체화부를 제2 소스 전극(S2)이라 하고, 제2 도체화부를 제2 드레인 전극(D2)이라고 할 수 있다.
도 12 및 도 13을 참조하면, 제1 액티브층(A1)의 일부는 도체화되어 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 될 수 있다. 예를 들어, 제1 드레인 전극(D1) 역할을 하는 제1 액티브층(A1)의 제2 도체화부가 제1 커패시터 전극(C11) 역할을 할 수 있다.
제1 액티브층(A1) 및 제2 액티브층(A2)상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 제1 액티브층(A1) 및 제2 액티브층(A2)의 상면 전체를 커버할 수 있다.
게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 배치된다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1)은 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1)과 적어도 일부와 중첩한다. 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)과 적어도 일부와 중첩한다.
게이트 전극(G1, G2) 상에 층간 절연막(180)이 배치된다.
층간 절연막(180) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다.
데이터 라인(DL)은 제1 콘택홀(H1)을 통하여 제1 액티브층(A1)에 형성된 제1 소스 전극(S1)과 접촉한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(A1)과 중첩하는 데이터 라인(DL)의 일부를 제1 소스 전극(S1)이라고 할 수도 있다.
구동 전원 라인(PL)은 제5 콘택홀(H5)을 통하여 제2 액티브층(A2)에 형성된 제2 드레인 전극(D2)과 접촉한다. 본 발명의 또 다른 일 실시예에 따르면, 제2 액티브층(A2)과 중첩하는 구동 전원 라인(PL)의 일부를 제2 드레인 전극(D2)이라고 할 수도 있다.
도 12 및 도 13을 참조하면, 층간 절연막(180) 상에 제1 커패시터(C1)의 제2 커패시터 전극(C12), 제1 브리지(BR1) 및 제2 브리지(BR2)가 배치된다.
제2 커패시터 전극(C12)이 제1 커패시터 전극(C11)과 중첩되어, 제1 커패시터(C1)가 형성된다.
제1 브리지(BR1)는 제2 커패시터 전극(C12)과 일체로 형성될 수 있다. 제1 브리지(BR1)는 제2 콘택홀(H2)을 통하여 광차단층(111)과 연결되고, 제3 콘택홀(H3)를 통하여 제2 소스 전극(S2)과 연결된다.
제2 브리지(BR2)는 제4 콘택홀(H4)를 통하여 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결되고, 제7 콘택홀(H7)를 통하여 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 연결된다.
또한, 도 12을 참조하면, 층간 절연막(180) 상에 제3 브리지(BR3)가 배치된다. 제3 브리지(BR1)는 제8 콘택홀(H8)를 통하여 게이트 라인(GL)과 연결됨으로써 제1 게이트 전극(A1)과 연결되고, 제9 콘택홀(H9)를 통하여 제1 박막 트랜지스터(TR1)의 광차단층(111)과 연결된다. 도 12에 광차단층(111)이 제1 게이트 전극(A1)과 연결되는 구성이 개시되어 있으나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 광차단층(111)은 제1 소스 전극(S1) 또는 제1 드레인 전극(D1)과 연결될 수도 있다.
데이터 라인(DL), 구동 전원 라인(PL), 제2 커패시터 전극(C12), 제1 브리지(BR1), 제2 브리지(BR2) 및 제3 브리지(BR3) 상에 평탄화층(175)이 배치된다. 평탄화층(175)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(175)에 형성된 제6 콘택홀(H6)을 통하여, 제1 브리지(BR1)와 일체로 형성된 제2 커패시터 전극(C12)과 접촉한다. 그 결과, 제1 전극(711)이 제2 박막 트랜지스터(TR2)의 제2 소스 전극(S2)과 연결될 수 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 13에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 어느 한 화소(P)에 대한 회로도이다.
도 14는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 14에 도시된 표시장치(700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 14을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 어느 한 화소에 대한 회로도이다.
도 15에 도시된 표시장치(800)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 15의 화소(P)는 도 14의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 15의 화소 구동부(PDC)는 도 14의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 15을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400, 500: 박막 트랜지스터
600, 700, 800: 표시장치
110: 기판 111: 광차단층
125: 제1 환원성 패턴 126: 제2 환원성 패턴
130: 액티브층 130n: 채널부
131: 제1 도체화부 132: 제2 도체화부
131a: 제1 확산부 132b: 제2 확산부
140: 게이트 절연막 150: 게이트 전극
710: 표시 소자 711: 제1 전극
712: 유기 발광층 713: 제2 전극

Claims (18)

  1. 기판 상의 환원성 패턴;
    상기 환원성 패턴과 접촉하는 액티브층; 및
    상기 액티브층과 적어도 일부 중첩하는 게이트 전극;을 포함하고,
    상기 액티브층은
    채널부;
    상기 채널부의 일측과 연결된 제1 도체화부; 및
    상기 채널부의 타측과 연결된 제2 도체화부;를 포함하고,
    상기 채널부는 상기 게이트 전극과 중첩하고 상기 환원성 패턴과 중첩하지 않는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 환원성 패턴은 상기 기판과 상기 액티브층 사이에 배치된, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 환원성 패턴은 상기 제1 도체화부 및 상기 제2 도체화부 중 적어도 하나와 접촉하는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 환원성 패턴은 상기 제1 도체화부와 접촉하는 제1 환원성 패턴 및 상기 제2 도체화부와 접촉하는 제2 환원성 패턴을 포함하는, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 환원성 패턴은 상기 게이트 전극과 중첩하지 않는, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 환원성 패턴은 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 실리콘 산화물(silicon oxide), 실리콘수산화물(silicon hydrogen oxide), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 칼슘(Ca) 및 바륨(Ba) 중에서 선택된 적어도 하나를 포함하는, 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 액티브층은 상기 채널부와 상기 제1 도체화부 사이의 제1 확산부 및 상기 채널부와 상기 제2 도체화부 사이의 제2 확산부 중 적어도 하나를 포함하는, 박막 트랜지스터.
  8. 제7항에 있어서,
    상기 제1 확산부 및 상기 제2 확산부는 상기 게이트 전극과 중첩하지 않는, 박막 트랜지스터.
  9. 제7항에 있어서,
    상기 제1 확산부는 상기 채널부의 비저항보다 작고 상기 제1 도체화부의 비저항보다 큰 비저항을 가지며,
    상기 제2 확산부는 상기 채널부의 비저항보다 작고 상기 제2 도체화부의 비저항보다 큰 비저항을 갖는, 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 액티브층과 상기 게이트 전극 사이의 게이트 절연막을 포함하고,
    상기 게이트 절연막은 상기 채널부, 제1 도체화부 및 제2 도체화부를 커버하는, 박막 트랜지스터.
  11. 제1항에 있어서,
    상기 액티브층은 산화물 반도체 물질을 포함하는, 박막 트랜지스터.
  12. 제11항에 있어서,
    상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함하는, 박막 트랜지스터.
  13. 제1항에 있어서,
    상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 액티브층은, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함하는, 박막 트랜지스터.
  15. 기판 상에 환원성 패턴을 형성하는 단계;
    상기 환원성 패턴과 일부 접촉하는 액티브층을 형성하는 단계; 및
    상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 형성하는 단계 포함하고,
    상기 액티브층은
    채널부;
    상기 채널부의 일측과 연결된 제1 도체화부; 및
    상기 채널부의 타측과 연결된 제2 도체화부;를 포함하고,
    상기 게이트 전극은 상기 채널부와 중첩하여 형성되고,
    상기 채널부는 상기 액티브층 중 상기 환원성 패턴과 접촉하지 않는 위치에 형성되는, 박막 트랜지스터의 제조방법.
  16. 제15항에 있어서,
    상기 환원성 패턴은 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 실리콘 산화물(silicon oxide), 실리콘수산화물(silicon hydrogen oxide), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 칼슘(Ca) 및 바륨(Ba) 중에서 선택된 적어도 하나를 포함하는, 박막 트랜지스터의 제조방법.
  17. 제15항에 있어서,
    게이트 절연막을 형성하는 단계를 포함하고,
    상기 게이트 절연막은 상기 액티브층과 상기 게이트 전극 사이에서, 상기 채널부, 제1 도체화부 및 제2 도체화부를 커버하도록 형성되는, 박막 트랜지스터의 제조방법.
  18. 제1항 내지 제14중 중 어느 한 항의 박막 트랜지스터를 포함하는, 표시장치.
KR1020210135254A 2021-10-12 2021-10-12 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 KR20230052098A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210135254A KR20230052098A (ko) 2021-10-12 2021-10-12 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
CN202211210309.4A CN115966613A (zh) 2021-10-12 2022-09-30 薄膜晶体管、其制造方法和包括薄膜晶体管的显示装置
US17/962,783 US20230110764A1 (en) 2021-10-12 2022-10-10 Thin film transistor, fabricating method thereof and display device comprising the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210135254A KR20230052098A (ko) 2021-10-12 2021-10-12 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치

Publications (1)

Publication Number Publication Date
KR20230052098A true KR20230052098A (ko) 2023-04-19

Family

ID=85797466

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210135254A KR20230052098A (ko) 2021-10-12 2021-10-12 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치

Country Status (3)

Country Link
US (1) US20230110764A1 (ko)
KR (1) KR20230052098A (ko)
CN (1) CN115966613A (ko)

Also Published As

Publication number Publication date
US20230110764A1 (en) 2023-04-13
CN115966613A (zh) 2023-04-14

Similar Documents

Publication Publication Date Title
KR20200079894A (ko) 서로 다른 타입의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법
KR102585516B1 (ko) 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
KR102619290B1 (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR102468510B1 (ko) 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치
CN113054034B (zh) 薄膜晶体管及其制造方法、包括薄膜晶体管的显示设备
KR20220084837A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
CN114695559A (zh) 薄膜晶体管、制造薄膜晶体管的方法和包括薄膜晶体管的显示装置
KR102551581B1 (ko) 이종의 절연막을 포함하는 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20230052098A (ko) 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20230086883A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR102599741B1 (ko) 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치
KR102494680B1 (ko) 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치
KR102655208B1 (ko) 다층의 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
US20230071089A1 (en) Thin film transistor, fabrication method thereof, and display apparatus comprising the same
US20240204010A1 (en) Thin Film Transistor Substrate and Display Apparatus Comprising the Same
KR20230056907A (ko) 박막 트랜지스터 기판 및 이를 포함하는 표시장치
US20240204110A1 (en) Transistor, and display apparatus comprising the same
CN118173608A (zh) 薄膜晶体管和包括该薄膜晶体管的显示装置
KR20230034840A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
CN118263331A (en) Thin film transistor, method of manufacturing the same, and display apparatus including the same
KR20230062169A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR20230063432A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR20230034845A (ko) 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20230073464A (ko) 박막 트랜지스터, 박막 트랜지스터 기판 및 표시장치
JP2024083238A (ja) 薄膜トランジスタおよびそれを含む表示装置

Legal Events

Date Code Title Description
A201 Request for examination