KR20230018012A - 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 - Google Patents

박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 Download PDF

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Abstract

본 발명의 일 실시예는, 액티브층 및 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 상기 액티브층은 구리(Cu)를 포함하며, 상기 액티브층은 상기 액티브층의 두께 방향을 따라 구리의 농도 구배를 갖는 박막 트랜지스터, 상기 박막 트랜지스터의 제조방법 및 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR, FABRICATION METHOD THEROF, AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치에 관한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판(210) 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 표시장치를 구현하는 데도 유리하다.
표시장치의 구동 소자로 사용되는 박막 트랜지스터는, 계조(gray scale) 표현을 위해 큰 s-팩터(s-factor)를 가지는 것이 유리하다. 따라서, 표시장치의 구동 소자로 사용되는 박막 트랜지스터가 큰 s-팩터(s-factor)를 가지도록 하는 연구가 필요하다.
본 발명의 일 실시예는, 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예에는, 액티브층의 표면에 결함 상태(defect state)를 형성하여, 박막 트랜지스터의 s-팩터(s-factor)를 향상시키는 방법을 제공하고자 한다. 또한, 본 발명의 일 실시예는, 액티브층의 표면이 결함 상태(defect state)를 포함함에 따라, 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예에는, 액티브층의 표면에 구리(Cu) 이온을 배치하고, 열처리하여, 액티브층의 표면에 결함 상태(defect state)를 형성하는 방법을 제공한다. 또한, 본 발명의 일 실시예는, 표면에 구리(Cu) 이온을 배치하고 열처리하여 만들어진 액티브층을 포함하는, 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 표면에 배치된 구리(Cu) 이온을 포함하는 액티브층을 갖는, 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 큰 s-팩터를 갖는 구동 박막 트랜지스터를 포함하여, 우수한 계조(gray scale) 표현 능력을 갖는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 액티브층 및 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극;을 포함하고, 상기 액티브층은 구리(Cu)를 포함하며, 상기 액티브층은 상기 액티브층의 두께 방향을 따라 구리의 농도 구배를 갖는, 박막 트랜지스터를 제공한다.
상기 액티브층의 표면에서 상기 구리의 농도가 균일할 수 있다.
상기 액티브층의 표면으로부터 동일한 깊이에서, 상기 구리의 농도가 동일할 수 있다.
상기 액티브층은 기판 상에 배치되며, 상기 액티브층 내에서 상기 기판을 향하는 방향을 따라, 상기 구리의 농도가 작아질 수 있다.
상기 구리(Cu)는 Cu+ 및 Cu2+를 포함할 수 있다.
상기 액티브층에서 상기 Cu2+ 의 농도가 상기 Cu+ 의 농도보다 클 수 있다.
상기 액티브층의 구리 농도는 0.1 내지 0.18 원자%(at %)일 수 있다.
상기 액티브층은 산화물 반도체 물질을 포함할 수 있다.
상기 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 액티브층은, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함할 수 있다.
상기 박막 트랜지스터는 0.2 이상의 s-팩터를 가질 수 있다.
본 발명의 다른 일 실시예는, 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.
본 발명의 또 다른 일 실시예는, 기판 상에 액티브 물질층을 형성하는 단계, 상기 액티브 물질층 상에 구리층을 형성하는 단계, 상기 액티브 물질층 및 구리층을 패터닝하여, 액티브층 및 구리 패턴을 형성하는 단계, 상기 구리 패턴을 제거하는 단계 및 상기 액티브층을 열처리하는 단계를 포함하는, 박막 트랜지스터의 제조방법을 제공한다.
상기 구리 패턴이 제거된 후, 상기 액티브층의 표면에 구리가 존재할 수 있다.
상기 구리 패턴은 2 내지 5nm의 두께를 가질 수 있다.
상기 열처리하는 단계는 250 내지 350℃의 온도에서 이루어질 수 있다.
상기 액티브 물질층을 형성하는 단계는, 기판 상에 제1 산화물 반도체 물질층을 형성하는 단계 및 상기 제1 산화물 반도체 물질층 상에 제2 산화물 반도체 물질층을 형성하는 단계를 포함할 수 있다.
상기 액티브 물질층을 형성하는 단계는, 상기 제2 산화물 반도체 물질층 상에 제3 산화물 반도체 물질층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 큰 s-팩터(s-factor)를 가질 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 표면에 결함 상태(defect state)를 갖는 액티브층을 포함한다. 표면에 결함 상태(defect state)를 갖는 액티브층을 포함하는 본 발명의 일 실시예에 따른 박막 트랜지스터는 큰 s-팩터(s-factor)를 가질 수 있다.
본 발명의 일 실시예에 따르면, 액티브층의 표면에 구리(Cu) 이온을 배치하고, 열처리하여, 표면에 결함 상태(defect state)를 갖는 액티브층을 포함하는 박막 트랜지스터를 제조할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 표면에 배치된 구리(Cu) 이온을 포함하는 액티브층을 가져, 큰 s-팩터(s-factor)를 가질 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 표시장치의 구동 소자로 사용되며, 이러한 박막 트랜지스터를 포함하는 표시장치는 용이하게 계조(gray scale)를 표현할 수 있으며, 우수한 표시 품질을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 액티브층의 표면 상태를 설명하기 위한 개략적인 단면도이다.
도 3은 액티브층의 깊이에 따른 이온의 농도를 표시하는 그래프이다.
도 4는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 9는 박막 트랜지스터들의 문턱전압 그래프이다.
도 10a 내지 10g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
도 11a는 액티브층의 활성화 에너지(Activation Energy; Ea) 그래프이다.
도 11b는 액티브층의 상태 밀도(Density of State; DOS) 그래프이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 13은 도 12의 어느 한 화소에 대한 회로도이다.
도 14는 도 13의 화소에 대한 평면도이다.
도 15는 도 14의 I-I'를 따라 자른 단면도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 18은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓일 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.
도 1를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 액티브층(130) 및 게이트 전극(160)을 포함한다. 또한, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 소스 전극(151) 및 드레인 전극(152)을 포함한다. 액티브층(130) 및 게이트 전극(160)은 기판(110) 상에 배치된다.
기판(110)은 유리 및 고분자 수지 중 적어도 하나를 포함할 수 있다. 예를 들어, 기판(110)으로 유리 기판 또는 고분자 수지 기판이 사용될 수 있다. 고분자 수지 기판으로 플라스틱 기판이 있다. 플라스틱 기판은, 플렉서블 특성을 갖는 투명 고분자 수지인 폴리이미드(PI), 폴리카보네이트(PC), 폴리에틸렌(PE), 폴리에스테르, 폴리에틸렌테레프탈레이트(PET) 및 폴리스트렌(PS) 중 적어도 하나를 포함할 수 있다.
도 1을 참조하면, 기판(110) 상에 광차단층(120)이 배치될 수 있다. 광차단층(120)은 광을 차단하는 특성을 가질 수 있다. 광차단층(120)은 기판(110)으로부터 입사되는 광을 차단하여, 액티브층(130)을 보호할 수 있다.
광차단층(120)은 금속을 포함할 수 있다. 광차단층(120)은 단일층으로 이루어질 수도 있고, 다층 구조를 가질 수도 있다.
광차단층(120) 상에 버퍼층(125)이 배치될 수 있다. 버퍼층(125)은 광차단층(120)의 상면을 커버한다. 버퍼층(125)은 절연성을 가지며 액티브층(130)을 보호한다. 버퍼층(125)을 보호층 또는 절연층이라고도 한다.
버퍼층(125)은 절연성을 갖는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 실리케이트 (Hf-SiOx) 및 지르코늄 실리케이트 (Zr-SiOx) 중 적어도 하나를 포함할 수 있다.
도 1을 참조하면, 액티브층(130)은 버퍼층(125) 상에 배치된다. 액티브층(130)은 광차단층(120)과 중첩한다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 산화물 반도체 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 액티브층(130)은, 예를 들어, 산화물 반도체 물질로 이루어진 산화물 반도체층일 수 있다.
액티브층(130)은, IO(InO)계, ZO(ZnO)계, TO(SnO)계, GO(GaO)계, IZO(InZnO)계, IGO(InGaO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITO(InSnO)계, ITZO(InSnZnO) 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
액티브층(130)은 단일막 구조를 가질 수도 있고, 복수 개의 산화물 반도층으로 이루어진 다층막 구조를 가질 수도 있다(도 5 및 도 6 참조).
본 발명의 일 실시예에 따르면, 액티브층(130)은 구리(Cu)를 포함한다.
본 발명의 일 실시예에 따르면, 구리(Cu)는 이온 상태로 존재할 수 있다. 예를 들어, 액티브층(130)에서 구리(Cu)는 Cu2O 또는 CuO 상태로 존재할 수 있다. 구리(Cu)가 Cu2O 상태로 존재할 때, 구리(Cu)는 1가 이온(Cu+) 상태라고 할 수 있다. 구리(Cu)가 CuO 상태로 존재할 때, 구리(Cu)는 2가 이온(Cu2+) 상태라고 할 수 있다.
본 발명의 일 실시예에 따르면, "구리(Cu)"는 구리 원자 및 구리 이온(Cu+ 및 Cu2+) 모두 포함하는 의미이다.
본 발명의 일 실시예에 따르면, 구리(Cu)는 액티브층(130)의 표면에 주로 배치된다. 보다 구체적으로, 구리(Cu)는 액티브층(130)의 상부 표면에 주로 배치될 수 있다. 본 발명의 일 실시예에 따르면, 액티브층(130)의 상부 표면은, 기판(110) 반대쪽의 액티브층(130)의 표면으로 정의된다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 액티브층(130)의 두께 방향을 따라 구리(Cu)의 농도 구배(gradient)를 갖는다. 보다 구체적으로, 액티브층(130)의 두께 방향을 따라 구리(Cu)의 농도가 달라질 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)의 표면에서 구리(Cu)의 농도는 균일할 수 있다. 또한, 액티브층(130)의 표면으로부터 동일한 깊이에서 구리(Cu)의 농도가 동일할 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 기판(110) 상에 배치되며, 기판(110)을 향하는 방향을 따라, 액티브층(130) 내의 구리(Cu)의 농도가 작아질 수 있다.
도 2는 액티브층(130)의 표면 상태를 설명하기 위한 개략적인 단면도이다.
도 2를 참조하면, 액티브층(130)은 t0의 두께를 가질 수 있다. 액티브층(130)의 두께(t0)는, 액티브층(130)의 바닥면으로부터 액티브층(130)의 상부 표면 사이의 거리로 정의될 수 있다. 액티브층(130)의 바닥면은 버퍼층(125)의 상면과 동일하다. 액티브층(130)의 상부 표면은 기판(110) 반대쪽의 액티브층(130)의 표면이다.
본 발명의 일 실시예에 따르면, 액티브층(130)의 깊이는 액티브층(130)의 상부 표면으로부터 기판(110)을 향하는 방향의 거리로 정의된다.
도 2의 L1, L2 및 L3는 액티브층(130)의 상부 표면의 서로 다른 지점에 해당된다. L1, L2 및 L3의 높이는 t0이고, L1, L2 및 L3의 깊이는 0이다. 도 2에서, L1, L2 및 L3의 깊이는 "dep0"로 표시된다.
본 발명의 일 실시예에 따르면, 액티브층(130)의 상부 표면의 서로 다른 지점인 L1, L2 및 L3에서 구리(Cu)의 농도는 서로 동일하다.
도 2에서 L4, L5 및 L6의 높이는 t1이고, L4, L5 및 L6의 깊이는 dep1이다. L4, L5 및 L6은 L1, L2 및 L3보다 더 깊은 위치이다.
본 발명의 일 실시예에 따르면, L4, L5 및 L6에서 구리(Cu)의 농도는 서로 동일하다. L4, L5 및 L6의 구리(Cu)의 농도는 L1, L2 및 L3의 구리(Cu)의 농도보다 작다.
도 2에서 L7, L8 및 L9의 높이는 t2이고, L7, L8 및 L9의 깊이는 dep2이다. L7, L8 및 L9는 L4, L5 및 L6보다 더 깊은 위치이다.
본 발명의 일 실시예에 따르면, L7, L8 및 L9에서 구리(Cu)의 농도는 서로 동일하다. L7, L8 및 L9의 구리(Cu)의 농도는 L4, L5 및 L6의 구리(Cu)의 농도보다 작다.
도 3은 액티브층(130)의 깊이에 따른 이온의 농도를 표시하는 그래프이다.
액티브층(130)의 깊이에 따른 이온의 농도는, 예를 들어, ToF-SIMS(Time of Flight Secondary Ion Mass Spectrometry)를 이용하는 깊이 프로파일(ToF-SIMS depth profile)에 의해 측정될 수 있다.
본 발명의 일 실시예에 따르면, 구리(Cu)는 액티브층(130)의 두께 방향을 따라 도 3에 도시된 바와 같은 농도 구배(gradient)를 가질 수 있다. 구체적으로, 구리(Cu)는, 액티브층(130)의 두께 방향을 따라, 깊이가 깊어질수록 농도가 작아지는 양상으로, 농도 구배를 가질 수 있다. 또는, 액티브층(130)에서 구리(Cu)는, 기판(110)을 향하는 방향을 따라 농도가 작아지는 양상으로, 농도 구배를 가질 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)의 하부, 예를 들어, L7, L8 및 L9 지점에는 구리(Cu)가 존재하지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 구리(Cu)는 주로 2가 이온(Cu2+) 상태로 존재할 수 있다. 구체적으로, 액티브층(130)의 구리(Cu)는 Cu+ 및 Cu2+를 포함한다. 본 발명의 일 실시예에 따르면, 액티브층(130)에서 Cu2+의 농도가 Cu+의 농도보다 높을 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130) 상에 구리층을 형성한 후 구리층을 제거하여 구리 이온(Cu+ 또는 Cu2+)이 액티브층(130)에 잔존하도록 한 후, 열처리를 함으로써, 구리 이온이 주로 2가 이온(Cu2+) 상태로 존재하도록 할 수 있다. 본 발명의 일 실시예에 따르면, 구리(Cu)는 2가 이온(Cu2+) 상태로 산소와 결합하여 CuO 형태의 구리 산화물로 존재할 수 있다.
산소와 결합된 구리(Cu)는 액티브층(130)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있다. 이러한 결함을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap)을 형성하여, 박막 트랜지스터(100)의 s-팩터(s-factor)를 증가시킬 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)에 구리가 소량으로 포함되기 때문에, 구리(Cu)에 의한 전류 특성 저하가 최소화될 수 있다. 그 결과, 박막 트랜지스터(100)의 전기적 특성 저하 없이, 박막 트랜지스터(100)의 s-팩터(s-factor)를 증가시킬 수 있다.
또한, 구리(Cu)가 산소와 결합하여 CuO와 같은 안정적인 결합을 형성할 수 있기 때문에, 액티브층(130)의 안정성이 향상될 수 있고, 그 결과, 박막 트랜지스터(100)의 안정성이 향상될 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)의 구리(Cu) 농도는 0.1 내지 0.18 원자%(at %)일 수 있다. 여기서, 원자%(at %)는, 액티브층(130)을 구성하는 전체 금속 원자 수 대비 구리(Cu)의 원자 수 비율로 계산될 수 있다. 액티브층(130)을 구성하는 전체 금속 원자 수는 산소(O)의 원자 수를 포함하지 않는다. 액티브층(130)을 구성하는 각 금속의 원자%(at %)는 ToF-SIMS(Time of Flight Secondary Ion Mass Spectrometry)를 이용하는 깊이 프로파일(ToF-SIMS depth profile)에 의해 계산될 수 있다.
액티브층(130)의 구리(Cu) 농도가 0.1 원자%(at %) 미만인 경우, 구리(Cu)에 의한 결함(defect) 형성 및 s-팩터 증가 효과가 거의 나타나지 않을 수 있고, 박막 트랜지스터(100)의 안정성 향상 효과가 미미할 수 있다. 반면, 액티브층(130)의 구리(Cu) 농도가 0.18 원자%(at %)를 초과하는 경우, 박막 트랜지스터(100)의 전류 특성 및 전기적 특성이 저하될 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 채널부(131), 제1 연결부(132) 및 제2 연결부(133)을 포함한다. 액티브층(130)의 선택적 도체화에 의하여 제1 연결부(132) 및 제2 연결부(133)가 형성될 수 있다. 제1 연결부(132) 및 제2 연결부(133)는 일반적으로 채널부(131)의 양쪽에 배치된다.
채널부(131)는 반도체 특성을 갖는다. 채널부(131)는 광차단층(120)과 중첩한다. 광차단층(120)은 기판(110)으로부터 입사되는 광이 액티브층(130)의 채널부(131)에 도달하는 것을 방지하여, 채널부(131)를 보호할 수 있다. 또한, 채널부(131)는 게이트 전극(160)과 중첩한다.
액티브층(130) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 실리케이트 (Hf-SiOx), 지르코늄 실리케이트 (Zr-SiOx) 중 적어도 하나를 포함할 도 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 절연막(140) 상에 게이트 전극(160)이 배치된다. 게이트 전극(160)은 액티브층(130)과 이격되어, 액티브층(130)과 적어도 일부 중첩한다. 게이트 전극(160)은 액티브층(130)의 채널부(131)와 중첩한다.
게이트 전극(160)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(160)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(160) 상에 층간 절연막(170)이 배치된다. 층간 절연막(170)은 절연 물질로 이루어진 절연층이다. 구체적으로, 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(170) 상에 소스 전극(151) 및 드레인 전극(152)이 배치된다. 소스 전극(151)과 드레인 전극(152)은 서로 이격되어 각각 액티브층(130)과 연결된다. 소스 전극(151)과 드레인 전극(152)은 층간 절연막(170)에 형성된 콘택홀을 통하여 각각 액티브층(130)과 연결된다.
소스 전극(151) 및 드레인 전극(152)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(151) 및 드레인 전극(152)은 각각 금속 또는 금속의 합금으로 된 단일층으로 이루어질 수도 있고, 2층 이상의 다층으로 이루어질 수도 있다.
본 발명의 일 실시예에 따르면, 게이트 전극(160)을 마스크로 하는 선택적 도체화에 의하여, 액티브층(130)이 선택적으로 도체화될 수 있다.
액티브층(130) 중 게이트 전극(160)과 중첩하는 영역은 도체화되지 않아 채널부(131)가 된다. 액티브층(130) 중 게이트 전극(160)과 중첩하지 않는 영역은 도체화되어 제1 연결부(132) 및 제2 연결부(133)가 된다.
본 발명의 일 실시예에 따르면, 예를 들어, 플라즈마 처리 또는 드라이 에치에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 도펀트를 이용하는 도핑에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 이 때, 도핑된 영역이 도체화된다. 도핑을 위하여, 예를 들어, 붕소(B) 이온, 인(P) 이온, 비소(As) 이온 및 안티모니(Sb) 이온 중 적어도 하나에 의하여 도핑이 이루어질 수 있다. 또한, 광조사에 의하여 액티브층(130)이 선택적으로 도체화될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 연결부(132) 및 제2 연결부(133) 중 어느 하나는 소스 영역이 되고, 다른 하나는 드레인 영역이 될 수 있다. 소스 영역은 소스 전극(151)과 연결되는 소스 연결부 역할을 할 수 있다. 드레인 영역은 드레인 전극(152)과 연결되는 드레인 연결부 역할을 할 수 있다.
도면에 도시된 제1 연결부(132)와 제2 연결부(133)는 설명의 편의를 위하여 구별된 것일 뿐, 제1 연결부(132)와 제2 연결부(133)는 서로 바뀔 수도 있다. 제1 연결부(132)가 소스 영역이 되고, 제2 연결부(133)가 드레인 영역이 될 수 있다. 또한, 제1 연결부(132)가 드레인 영역이 되고, 제2 연결부(133)가 소스 영역이 될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 연결부(132)가 소스 전극 역할을 할 수도 있고, 드레인 전극 역할을 할 수도 있다. 또한, 제2 연결부(133)가 드레인 전극 역할을 할 수도 있고, 소스 전극 역할을 할 수도 있다.
액티브층(130), 게이트 전극(160), 소스 전극(151) 및 드레인 전극(152)에 의하여 박막 트랜지스터(TFT)가 형성된다. 도 1에 도시된 바와 같이, 게이트 전극(160)이 액티브층(130)의 상부에 배치된 박막 트랜지스터를 탑 게이트 구조의 박막 트랜지스터(TFT)라고도 한다.
본 발명의 일 실시예에 따르면, 미량의 구리(Cu)가 주로 액티브층(130)의 표면에서 주로 2가 이온(Cu2+) 상태로 존재하도록 함으로써, 전기적 특성 및 신뢰성 저하 없이, 박막 트랜지스터(100)의 s-팩터(s-factor)를 증가시키고, 박막 트랜지스터(100)의 안정성을 향상시킬 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다.
도 4를 참조하면, 게이트 절연막(140)이 패턴화되지 않고, 액티브층(130)의 상면 전체를 커버할 수 있다. 또한, 게이트 절연막(140)은 콘택홀 영역을 제외하고 기판(110)의 상부 전체를 커버할 수 있다.
게이트 절연막(140)이 패턴화되지 않고, 액티브층(130)의 상면 전체를 커버하는 경우, 도펀트를 이용하는 도핑에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 그 결과, 게이트 절연막(140)이 패턴화되지 않더라도 액티브층(130)의 제1 연결부(132) 및 제2 연결부(133)가 형성될 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 5를 참조하면, 액티브층(130)은 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다.
제1 산화물 반도체층(130a)은 버퍼층(125) 상에 배치되며, 제2 산화물 반도체층(130b)을 지지하는 지지층 역할을 할 수 있다. 제2 산화물 반도체층(130b)는 메인 채널층 역할을 할 수 있다.
지지층 역할을 하는 제1 산화물 반도체층(130a)은 우수한 막 안정성 및 기계적 안정성을 가질 수 있다. 제1 산화물 반도체층(130a)은, 예를 들어, IGZO (InGaZnO)계, IGO(InGaO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제1 산화물 반도체층(130a)이 만들어질 수 있다.
제2 산화물 반도체층(130b)은, 예를 들어, IZO(InZnO)계, TO(SnO)계, IO(InO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, ITZO(InSnZnO)계, FIZO(FeInZnO)계 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 산화물 반도체층(130b)이 만들어질 수 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 6에 도시된 박막 트랜지스터(400)는, 도 5에 도시된 박막 트랜지스터(300)와 비교하여, 제2 산화물 반도체층(130b) 상의 제3 산화물 반도체층(130c)을 더 포함한다. 제3 산화물 반도체층(130c)은 산화물 반도체 물질로 만들어질 수 있다. 제3 산화물 반도체층(130c)은 제1 산화물 반도체층(130a)과 동일한 물질로 만들어질 수도 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다.
도 7의 박막 트랜지스터(500)는 기판(110) 상의 게이트 전극(160), 게이트 전극(160) 상의 게이트 절연막(140), 게이트 절연막(140) 상의 액티브층(130), 액티브층(130)과 연결된 소스 전극(151) 및 소스 전극(151)과 이격되어 액티브층(130)과 연결된 드레인 전극(152)을 포함한다. 도 7을 참조하면, 박막 트랜지스터(500)는 에치 스토퍼(145)를 더 포함할 수 있다.
액티브층(130)은 산화물 반도체 물질을 포함할 수 있다.
도 7을 참조하면, 게이트 전극(160)이 기판(110)과 액티브층(130) 사이에 배치된다. 도 7에 도시된 바와 같이, 게이트 전극(160)이 액티브층(130)의 아래에 배치된 구조를 바텀 게이트(bottom gate) 구조라고도 한다. 액티브층(130)은 구리(Cu)를 포함할 수 있다. 액티브층(130)에 포함된 구리(Cu)는 이미 설명되었으므로, 중복을 피하기 위하여 구리(Cu)에 대한 상세한 설명은 생략된다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다.
도 8에 도시된 바와 같이, 액티브층(130)은 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함할 수 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 액티브층(130)은 제2 산화물 반도체층(130b) 상에 배치된 제3 산화물 반도체층(130c)을 더 포함할 수도 있다.
이하, 도 9를 참조하여, s-팩터(s-factor)를 설명한다.
도 9는 박막 트랜지스터들의 문턱전압 그래프이다.
도 9에서 "실시예 1"은 구리(Cu)를 포함하는 액티브층(130)을 갖는 본 발명의 일 실시예에 따른 박막 트랜지스터의 문턱전압 그래프를 지칭한다. 도 9에서 "비교예 1"은 구리(Cu)를 포함하지 않는 액티브층(130)을 갖는 박막 트랜지스터의 문턱전압 그래프를 지칭한다.
도 9의 문턱전압 그래프는 박막 트랜지스터의 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)의 값으로 표시된다.
s-팩터(sub-threshold swing: s-factor)는 박막 트랜지스터의 게이트 전압(Gate Voltage; VGS)에 대한 드레인-소스 전류(Drain-Source Current; IDS) 그래프에 있어서, 문턱전압(Vth) 구간에서 그래프의 기울기의 역수값으로 구해진다. s-팩터는, 예를 들어, 박막 트랜지스터의 문턱전압(Vth 또는 V0) 구간에서, 게이트 전압에 대한 드레인-소스 전류의 변화 정도를 나타내는 지표로 사용될 수 있다.
s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해진다.
도 9는 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)를 표시하고 있다. 도 9에 도시된 그래프의 문턱전압(Vth) 구간에서, 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS) 그래프 기울기의 역수가 s-팩터이다. s-팩터가 크면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만하다.
s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해지기 때문에, 게이트 전압(VGS)을 조절하는 것에 의하여 드레인-소스 전류(IDS)의 크기를 조절하는 것이 용이해진다.
전류에 의해 구동되는 표시장치, 예를 들어, 유기발광 표시장치에서, 화소의 계조는 구동 소자인 구동 박막 트랜지스터의 드레인-소스 전류(IDS)의 크기를 조절하는 것에 의하여 제어될 수 있다. 구동 박막 트랜지스터의 드레인-소스 전류(IDS)의 크기는 게이트 전압에 의하여 결정된다. 따라서, 전류에 의해 구동되는 유기발광 표시장치에서, 구동 박막 트랜지스터(driving TFT)의 s-팩터(s-factor)가 클수록, 게이트 전압을 조정하여 화소의 계조(gray scale)를 조정하는 것이 용이하다.
도 9를 참조하면, 문턱전압(0V) 근처에서, 실시예 1에 따른 박막 트랜지스터의 문턱전압 그래프보다 비교예 1에 따른 박막 트랜지스터의 문턱전압 그래프의 기울기가 더 크다는 것을 확인할 수 있다.
문턱전압(0V) 근처에서, 실시예 1에 따른 박막 트랜지스터의 드레인-소스 전류(IDS) 변화율이 비교예 1에 따른 박막 트랜지스터의 드레인-소스 전류(IDS) 변화율보다 작다. 도 9를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 0.2 이상의 s-팩터를 가질 수 있다. 0.2 이상의 s-팩터를 갖는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)를 이용하는 경우, 표시장치의 계조를 용이하게 조정할 수 있다.
구체적으로, 실시예 1과 같은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)가 표시장치에 적용되는 경우, 게이트 전압을 조정하는 것에 의하여 드레인-소스 전류(IDS)의 크기를 용이하게 조절할 수 있고, 그 결과, 화소의 계조(gray scale)를 용이하게 조정할 수 있다.
이하, 도 10a 내지 10g를 참조하며, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조방법을 설명한다.
도 10a 내지 10g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
도 10a을 참조하면, 기판(110) 상에 광차단층(120)이 형성된다.
도 10b를 참조하면, 광차단층(120) 상에 버퍼층(125)이 형성되고, 버퍼층(125) 상에 액티브 물질층(130m)이 형성된다. 또한, 액티브 물질층(130m) 상에 구리층(135m)이 형성된다.
액티브 물질층(130m)은 산화물 반도체 물질을 포함할 수 있다. 액티브 물질층(130m)은 산화물 반도체 물질에 의하여 형성될 수 있다. 액티브 물질층(130m)은 단일층으로 이루어질 수도 있고, 다층 구조를 가질 수도 있다.
예를 들어, 액티브 물질층(130m)을 형성하는 단계는, 기판(110) 상에 제1 산화물 반도체 물질층을 형성하는 단계 및 제1 산화물 반도체 물질층 상에 제2 산화물 반도체 물질층을 형성하는 단계를 포함할 수 있다. 또한, 액티브 물질층(130m)을 형성하는 단계는, 제2 산화물 반도체 물질층 상에 제3 산화물 반도체 물질층을 형성하는 단계를 더 포함할 수도 있다.
구리층(135m)은 구리(Cu)를 포함한다. 구리층(135m)은 구리(Cu)에 의하여 만들어질 수 있다.
도 10c를 참조하면, 액티브 물질층(130m) 및 구리층(135m)을 패터닝하여, 액티브층(130) 및 구리 패턴(135)을 형성한다. 본 발명의 일 실시예에 따르면, 구리 패턴(135)은 2 내지 5nm의 두께를 가질 수 있다. 구리 패턴(135)의 두께가 2nm 미만인 경우, 구리 패턴(135) 제거 후 액티브층(130)에 잔존하는 구리(Cu)의 양이 지나치게 적어질 수 있다. 반면, 구리 패턴(135)의 두께가 5nm를 초과하는 경우, 구리 패턴(135)을 제거하는 것이 용이하지 않거나, 구리 패턴(135)을 제거하는 데 많은 시간이 소요될 수 있다.
도 10d를 참조하면, 구리 패턴(135)이 제거된다. 그 결과, 액티브층(130)의 표면이 노출된다. 구리 패턴(135)은, 예를 들어, 습식 식각(wet etch)에 의하여 제거될 수 있다.
본 발명의 일 실시예에 따르면, 구리 패턴(135)이 제거된 후, 액티브층(130)의 표면에 구리가 존재한다. 구리 패턴(135)이 제거되더라도, 구리(Cu)가 완전히 제거되지는 않는다. 예를 들어, 액티브 물질층(130m)과 구리층(135m)의 경계면에서, 액티브 물질층(130m)을 구성하는 물질들과 결합되어 있던 구리(Cu)들은 제거되지 않고 잔존할 수 있다.
도 10e를 참조하면, 액티브층(130)이 열처리된다. 열처리에 의하여, 1가 이온 상태(Cu+)의 구리(Cu)가 2가 이온(Cu2+) 상태로 산화될 수 있다. 예를 들어, 액티브층(130)에서 구리(Cu)는 산소(O)와 결합된 상태로 존재할 수 있는데, 열처리에 의하여 구리(Cu)와 산소(O)의 결합 상태가 Cu2O 상태에서 CuO 상태가 될 수 있다. 그 결과, 구리(Cu)가 액티브층(130)에 인위적인 결함(defect)을 형성할 수 있다. 이러한 결함을 유발하는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap)을 형성하여, 박막 트랜지스터(100)의 s-팩터(s-factor)를 증가시킬 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)의 열처리 온도는 250 내지 350℃의 범위일 수 있다. 열처리 온도가 250℃ 미만인 경우, Cu2O가 CuO 변환되는 정도가 충분하지 못하여, 액티브층(130)의 결함(defect) 형성이 충분하지 않기 때문에, 억셉터 트랩 효과가 충분하지 못하여, 박막 트랜지스터(100)의 s-팩터(s-factor)를 증가 정도가 크지 않을 수 있다. 반면, 열처리 온도가 350℃를 초과하는 경우, 고온에 의해 액티브층(130)이 손상될 수 있다.
도 10f를 참조하면, 액티브층(130) 상에 게이트 절연막(140)이 형성되고, 게이트 절연막(140) 상에 게이트 전극(160)이 형성될 수 있다.
또한, 게이트 전극(160)을 마스크로 하는 선택적 도체화에 의하여, 액티브층(130)이 선택적으로 도체화될 수 있다. 그 결과, 액티브층(130) 중 게이트 전극(160)과 중첩하는 영역은 도체화되지 않아 채널부(131)가 되고, 게이트 전극(160)과 중첩하지 않는 영역은 도체화되어 제1 연결부(132) 및 제2 연결부(133)가 될 수 있다.
도 10g를 참조하면, 게이트 전극(160) 상에 층간 절연막(170)이 형성되고, 층간 절연막(170) 상에 소스 전극(151) 및 드레인 전극(152)이 형성될 수 있다. 그 결과, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)가 만들어질 수 있다.
도 11a는 액티브층(130)의 활성화 에너지(Activation Energy; Ea) 그래프이다. 본 발명의 일 실시예에 따르면, 활성화 에너지(Ea) 그래프는 게이트 전압(VGS)에 대한 활성화 에너지(Ea)로 표시될 수 있다.
도 11a의 "Ea1"은 구리(Cu)를 포함하지 않는 액티브층(130)의 활성화 에너지(Ea)를 나타내고, "Ea2"는 박막 트랜지스터(100)의 제조단계 중 도 10e에 도시된 액티브층(130)에 대한 열처리 단계에서 열처리 온도가 150℃일 때의 액티브층(130)의 활성화 에너지(Ea)를 나타내고, "Ea3"는 박막 트랜지스터(100)의 제조단계 중 도 10e에 도시된 액티브층(130)에 대한 열처리 단계에서 열처리 온도가 230℃일 때의 액티브층(130)의 활성화 에너지(Ea)를 나타내고, "Ea4"는 박막 트랜지스터(100)의 제조단계 중 도 10e에 도시된 액티브층(130)에 대한 열처리 단계에서 열처리 온도가 300℃일 때의 액티브층(130)의 활성화 에너지(Ea)를 나타낸다.
도 11a를 참조하면, 열처리 온도가 300℃일 때, 액티브층(130)의 원소를 활성화시키는데 많은 에너지가 필요하다는 것을 확인할 수 있다. 따라서, 액티브층(130)이 300℃에서 열처리되는 경우, 액티브층(130)의 안정성이 향상된다는 것을 확인할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 구리(Cu)를 포함하는 액티브층(130)에 대한 열처리 온도가 증가할수록 PBTS(Positive Bias Temperature Stress) 및 이력현상(hysteresis)이 감소하여, 박막 트랜지스터(100) 및 액티브층(130)의 안정성이 향상된다는 것을 확인할 수 있다.
도 11b는 액티브층(130)의 상태 밀도(Density of State; DOS) 그래프이다. 본 발명의 일 실시예에 따르면, 상태 밀도(Density of State; DOS) 그래프는, 단위 체적당 및 단위 에너지당 상태의 수로 표시된다.
도 11b의 "Dos1"은 구리(Cu)를 포함하지 않는 액티브층(130)의 상태 밀도(DOS)를 나타내고, "Dos2"는 박막 트랜지스터(100)의 제조단계 중 도 10e에 도시된 액티브층(130)에 대한 열처리 단계에서 열처리 온도가 150℃일 때의 액티브층(130)의 상태 밀도(DOS)를 나타내고, "Dos3"는 박막 트랜지스터(100)의 제조단계 중 도 10e에 도시된 액티브층(130)에 대한 열처리 단계에서 열처리 온도가 230℃일 때의 액티브층(130)의 상태 밀도(DOS)를 나타내고, "Dos4"는 박막 트랜지스터(100)의 제조단계 중 도 10e에 도시된 액티브층(130)에 대한 열처리 단계에서 열처리 온도가 300℃일 때의 액티브층(130)의 상태 밀도(DOS)를 나타낸다.
도 11b를 참조하면, 열처리 온도가 300℃일 때, 액티브층(130)의 상태 밀도(DOS)가 가장 높다는 것을 확인할 수 있다. 따라서, 액티브층(130)이 300℃에서 열처리되는 경우, 액티브층(130)의 상태 밀도(DOS)가 높아, 액티브층(130)의 인위적인 결함(defect) 형성되어, 억셉터 트랩 효과가 발생함으로써, 박막 트랜지스터(100)의 s-팩터(s-factor)를 증가한다는 것을 확인할 수 있다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(700)는, 도 12에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
표시패널(310)은 배면 전극 구동부(190)를 포함할 수 있다. 배면 전극 구동부(190)는 예를 들어, 게이트 드라이버(320)의 맞은편에 배치될 수도 있고, 게이트 드라이버(320) 내에 배치될 수도 있다.
도 13는 도 12의 어느 한 화소(P)에 대한 회로도이고, 도 14은 도 13의 화소(P)에 대한 평면도이고, 도 15는 도 14의 I-I'를 따라 자른 단면도이다.
도 13의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(700)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 13의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다.
본 발명의 또 다른 일 실시예에 따른 표시장치(700)는 도 1 및 도 4 내지 8에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다. 예를 들어, 구동 트랜지스터인 제2 박막 트랜지스터(TR2)로, 도 1 및 도 4 내지 8에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나가 사용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 14 및 도 15를 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
기판(110)의 일면에 광차단층(120)이 배치된다. 광차단층(120)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2)을 보호한다.
광차단층(120) 상에 버퍼층(125)이 배치된다. 버퍼층(125)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다.
버퍼층(125) 상에 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)이 배치된다.
액티브층(A1, A2)은 산화물 반도체 물질을 포함할 수 있다. 본 발명의 또 다른 일 실시예에 따르면, 액티브층(A1, A2)은 산화물 반도체 물질로 이루어진 산화물 반도체층이다.
액티브층(A1, A2) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 절연성을 가지며, 액티브층(A1, A2)과 게이트 전극(G1, G2)을 이격시킨다. 도 15에 패터닝되지 않은 게이트 절연막(140)이 도시되어 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(140)은 도 1에 도시된 바와 같이 패터닝될 수 있다.
게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 배치된다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1)은 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 적어도 일부와 중첩한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 적어도 일부와 중첩한다.
도 14 및 도 15를 참조하면, 게이트 전극(G1, G2)과 동일층에 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 게이트 전극(G1, G2)과 제1 커패시터 전극(C11)은 동일 재료를 이용하는 동일 공정에 의해 함께 만들어질 수 있다.
게이트 전극(G1, G2) 및 제1 커패시터 전극(C11) 상에 층간 절연막(170)이 배치된다.
층간 절연막(170) 상에 소스 전극(S1, S2) 및 드레인 전극(D1, D2)이 배치된다. 본 발명의 일 실시예에 따르면, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 서로 바뀔 수 있다. 따라서, 소스 전극(S1, S2)은 드레인 전극(D1, D2)이 될 수 있고, 드레인 전극(D1, 2)은 소스 전극(S1, S2)이 될 수도 있다.
또한, 층간 절연막(170) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 일체로 형성될 수 있다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 구동 전원 라인(PL)과 일체로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)은 서로 이격되어 각각 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 연결된다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)은 서로 이격되어 각각 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 연결된다.
구체적으로, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제1 콘택홀(H1)을 통하여 액티브층(A1)의 소스 영역과 접촉한다.
제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제2 콘택홀(H2)을 통하여 액티브층(A1)의 드레인 영역과 접촉하고, 제3 콘택홀(H3)을 통하여 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 연결된다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 층간 절연막(170) 상으로 연장되어, 그 일부가 제1 커패시터(C1)의 제2 커패시터 전극(C12) 역할을 한다. 제1 커패시터 전극(C11)과 제2 커패시터 전극(C12)이 중첩되어 제1 커패시터(C1)가 형성된다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제4 콘택홀(H4)을 통하여 액티브층(A2)의 소스 영역과 접촉한다.
제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제5 콘택홀(H5)을 통하여 액티브층(A2)의 드레인 영역과 접촉한다.
제1 박막 트랜지스터(TR1)는 액티브층(A1), 게이트 전극(G1), 소스 전극(S1) 및 드레인 전극(D1)을 포함하며, 화소 구동부(PDC)로 인가되는 데이터 전압(Vdata)을 제어하는 스위칭 트랜지스터 역할을 한다.
제2 박막 트랜지스터(TR2)는 액티브층(A2), 게이트 전극(G2), 소스 전극(S2) 및 드레인 전극(D2)을 포함하며, 표시 소자(710)로 인가되는 구동 전압(Vdd)을 제어하는 구동 트랜지스터 역할을 한다.
소스 전극(S1, S2), 드레인 전극(D1, D2), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 보호층(175)이 배치된다. 보호층(175)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
보호층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 보호층(175)에 형성된 제6 콘택홀(H6)을 통하여, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결된다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 15에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 또 다른 일 실시예에 따른 표시장치(700)는 유기발광 표시장치이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 화소(P)에 대한 회로도이다.
도 16은 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 16에 도시된 표시장치(800)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 16을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 표시장치(800)는 도 1 및 도 4 내지 8에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 박막 트랜지스터(TR2)로, 도 1 및 도 4 내지 8에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 어느 하나가 사용될 수 있다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 화소에 대한 회로도이다.
도 17에 도시된 표시장치(900)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 17의 화소(P)는 도 16의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 17의 화소 구동부(PDC)는 도 16의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 17을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 표시장치(900)는 도 1 및 도 4 내지 8에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
도 18은 본 발명의 또 다른 일 실시예에 따른 표시장치(1000)의 화소에 대한 회로도이다.
도 18의 표시장치(1000)는 액정 표시장치이다.
도 18에 도시된 표시장치(1000)의 화소(P)는, 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 액정 커패시터(Clc)를 포함한다. 액정 커패시터(Clc)는 표시 소자에 해당된다.
화소 구동부(PDC)는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TR), 박막 트랜지스터(TR)와 공통 전극(372) 사이에 접속된 스토리지 커패시터(Cst)를 포함한다. 액정 커패시터(Clc)는 박막 트랜지스터(TR)와 공통 전극(372) 사이에서, 스토리지 커패시터(Cst)와 병렬로 접속된다.
액정 커패시터(Clc)는 박막 트랜지스터(TR)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극(372)에 공급된 공통 전압(Vcom)과의 차전압을 충전하고, 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.
본 발명의 또 다른 일 실시예에 따른 표시장치(1000)는 도 1 및 도 4 내지 8에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판 120: 광차단층
130: 액티브층 140: 게이트 절연막
151: 소스 전극 152: 드레인 전극
160: 게이트 전극 170: 층간 절연층

Claims (18)

  1. 액티브층; 및
    상기 액티브층과 이격되어, 상기 액티브층과 적어도 일부 중첩하는 게이트 전극;을 포함하고,
    상기 액티브층은 구리(Cu)를 포함하며,
    상기 액티브층은, 상기 액티브층의 두께 방향을 따라 구리의 농도 구배를 갖는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 액티브층의 표면에서 상기 구리의 농도가 균일한, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 액티브층의 표면으로부터 동일한 깊이에서, 상기 구리의 농도가 동일한, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 액티브층은 기판 상에 배치되며,
    상기 액티브층 내에서 상기 기판을 향하는 방향을 따라, 상기 구리의 농도가 작아지는, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 구리(Cu)는 Cu+ 및 Cu2+를 포함하는, 박막 트랜지스터.
  6. 제5항에 있어서,
    상기 액티브층에서 상기 Cu2+ 의 농도가 상기 Cu+ 의 농도보다 큰, 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 액티브층의 구리 농도는 0.1 내지 0.18 원자%(at %)인, 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 액티브층은 산화물 반도체 물질을 포함하는, 박막 트랜지스터.
  9. 제1항에 있어서, 상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하는, 박막 트랜지스터.
  10. 제9항에 있어서, 상기 액티브층은,
    상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함하는, 박막 트랜지스터.
  11. 제1항에 있어서,
    0.2 이상의 s-팩터를 갖는, 박막 트랜지스터.
  12. 제1항 내지 제11항 중 어느 한 항에 따른 박막 트랜지스터를 포함하는, 표시장치.
  13. 기판 상에 액티브 물질층을 형성하는 단계;
    상기 액티브 물질층 상에 구리층을 형성하는 단계;
    상기 액티브 물질층 및 구리층을 패터닝하여, 액티브층 및 구리 패턴을 형성하는 단계;
    상기 구리 패턴을 제거하는 단계; 및
    상기 액티브층을 열처리하는 단계;를 포함하는,
    박막 트랜지스터의 제조방법.
  14. 제13항에 있어서,
    상기 구리 패턴이 제거된 후, 상기 액티브층의 표면에 구리가 존재하는, 박막 트랜지스터의 제조방법.
  15. 제13항에 있어서,
    상기 구리 패턴은 2 내지 5nm의 두께를 갖는, 박막 트랜지스터의 제조방법.
  16. 제13항에 있어서,
    상기 열처리하는 단계는 250 내지 350℃의 온도에서 이루어지는, 박막 트랜지스터의 제조방법.
  17. 제13항에 있어서, 상기 액티브 물질층을 형성하는 단계는,
    기판 상에 제1 산화물 반도체 물질층을 형성하는 단계; 및
    상기 제1 산화물 반도체 물질층 상에 제2 산화물 반도체 물질층을 형성하는 단계;를 포함하는, 박막 트랜지스터의 제조방법.
  18. 제17항에 있어서, 상기 액티브 물질층을 형성하는 단계는,
    상기 제2 산화물 반도체 물질층 상에 제3 산화물 반도체 물질층을 형성하는 단계를 더 포함하는, 박막 트랜지스터의 제조방법.
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