KR20230051974A - 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

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고영현
최승찬
장재만
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Abstract

본 발명의 일 실시예는, 액티브층 및 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 상기 액티브층은 상기 게이트 전극과 중첩하는 채널부, 상기 채널부의 일측과 접촉하는 제1 연결부 및 상기 채널부의 타측과 접촉하는 제2 연결부를 포함하고, 상기 채널부는 제1 채널 영역 및 제2 채널 영역을 포함하고, 상기 제1 채널 영역 및 상기 제2 채널 영역은 각각 상기 제1 연결부로부터 상기 제2 연결부까지 이어지며, 상기 제1 채널 영역의 길이가 상기 제2 채널 영역의 길이보다 작은 박막 트랜지스터 및 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 s-팩터(s-factor) 및 온(ON) 전류를 동시에 향상시킬 수 있는 박막 트랜지스터 및 이를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
표시장치는, 예를 들어, 스위칭 박막 트랜지스터와 구동 박막 트랜지스터를 포함할 수 있다. 이 중 구동 박막 트랜지스터는 계조(gray scale) 표현을 위해 큰 s-팩터(s-factor)를 가지는 것이 유리하다.
일반적으로, 온-오프(On-Off) 특성을 확보하기 위해 박막 트랜지스터들이 작은 s-팩터(s-factor)를 가지는 경우가 많다. 이러한 박막 트랜지스터들이 표시장치의 구동 박막 트랜지스터에 적용되는 경우, 표시장치의 계조(gray scale)를 표현하는 데 어려움이 있다.
따라서, 표시장치의 구동 박막 트랜지스터에 적용되어 계조(gray scale)를 용이하게 표현하기 위해, 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터가 요구되고 있다. 또한, 박막 트랜지스터가 큰 s-팩터(s-factor)를 가지더라도, 온(ON) 상태에서는 우수한 전류 특성을 가지는 것이 요구되고 있다.
본 발명의 일 실시예는, 큰 s-팩터(s-factor)를 가지며, 온(ON) 상태에서는 우수한 전류 특성을 갖는 박막 트랜지스터를 제공하고자 한다. 본 발명의 일 실시예는, 문턱전압 구간에서 큰 s-팩터를 갖고, 온(ON) 상태에서 큰 전류값을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 채널부의 제1 채널 영역과 제2 채널 영역의 길이가 다르게 설계되어, s-팩터(s-factor)와 온(ON) 전류가 동시에 향상된 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 채널부의 제2 채널 영역의 길이가 제1 채널 영역의 길이보다 크게 설계되어, s-팩터(s-factor)가 증가된 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 채널부의 제1 채널 영역의 길이가 제2 채널 영역의 길이보다 작게 설계되어, 우수한 온(ON) 전류 특성을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 큰 s-팩터를 가지는 동시에 큰 온(ON) 전류 특성을 갖는 구동 박막 트랜지스터를 포함하여, 우수한 계조(gray scale) 표현 능력 및 우수한 전류 특성을 갖는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 액티브층 및 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 상기 액티브층은 상기 게이트 전극과 중첩하는 채널부, 상기 채널부의 일측과 접촉하는 제1 연결부 및 상기 채널부의 타측과 접촉하는 제2 연결부를 포함하고, 상기 채널부는 제1 채널 영역 및 제2 채널 영역을 포함하고, 상기 제1 채널 영역 및 상기 제2 채널 영역은 각각 상기 제1 연결부로부터 상기 제2 연결부까지 이어지며, 상기 제1 채널 영역의 길이가 상기 제2 채널 영역의 길이보다 작은, 박막 트랜지스터를 제공한다.
상기 제1 채널 영역과 중첩하는 상기 게이트 전극의 폭은 상기 제2 채널 영역과 중첩하는 상기 게이트 전극의 폭보다 작다.
상기 제1 채널 영역과 중첩하는 게이트 전극과 상기 제2 채널 영역과 중첩하는 상기 게이트 전극은 일체로 이루어질 수 있다.
상기 게이트 전극은 상기 제1 채널 영역과 상기 제2 채널 영역의 경계에서 단계적으로(stepwise) 변하는 폭을 가질 수 있다.
상기 게이트 전극은 상기 제1 채널 영역과 상기 제2 채널 영역의 사이에서 단계적으로(stepwise) 변하는 폭을 가질 수 있다.
상기 게이트 전극은, 상기 제1 채널 영역에서 상기 제2 채널 영역을 향하는 방향을 따라 점진적으로(gradually) 변하는 폭을 가질 수 있다.
상기 액티브층은, 상기 제1 채널 영역을 포함하는 제1 액티브층 및 상기 제2 채널 영역을 포함하는 제2 액티브층을 포함할 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층은 서로 동일층에 배치되며, 서로 이격될 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층은 상기 게이트 전극과 중첩하는 영역에서 서로 이격될 수 있다.
상기 액티브층은, 평면상에서 상기 게이트 전극과 중첩하고 상기 액티브층과 중첩하지 않는 공영역(vacant area)을 둘러싸도록 배치될 수 있다.
상기 공영역에는 상기 액티브층이 배치되지 않을 수 있다.
상기 액티브층은 산화물 반도체 물질을 포함할 수 있다.
상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 액티브층은, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함할 수 있다.
본 발명의 다른 일 실시예는, 상기 박막 트랜지스터를 포함하는, 표시장치를 제공한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 큰 s-팩터를 가지며, 동시에 온(ON) 우수한 온(ON) 전류 특성을 갖는다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 채널부의 제2 채널 영역의 길이가 제1 채널 영역의 길이보다 크게 설계되어, 큰 s-팩터(s-factor)를 가질 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 채널부의 제1 채널 영역의 길이가 제2 채널 영역의 길이보다 작게 설계되어, 우수한 온(ON) 전류 특성을 가질 수 있다.
본 발명의 일 실시에에 따른 박막 트랜지스터를 포함하는 표시장치는 우수한 계조(gray scale) 표현 능력 및 우수한 전류 특성을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 1b 및 1c는 각각 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도들이다.
도 2a는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 2b, 2c 및 2d는 각각 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도들이다.
도 3a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 3b 및 3c는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도들이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 7a 및 7b는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 9는 박막 트랜지스터들의 문턱전압 그래프이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 11은 도 10의 어느 한 화소에 대한 회로도이다.
도 12는 도 11의 화소에 대한 평면도이다.
도 13은 도 12의 I-I'를 따라 자른 단면도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 이를 포함하는 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극이 구별되어 있지만, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 구체적으로, 어느 한 실시예에서 소스 전극으로 명명된 전극은 드레인 전극으로 사용될 수도 있고, 드레인 전극으로 명명된 전극은 소스 전극으로 사용될 수 있다. 또한, 어느 한 실시예에 따른 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예에 따른 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 실시예들에 있어서, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하였지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 평면도이고, 도 1b 및 1c는 각각 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도들이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 액티브층(130) 및 액티브층(130)과 적어도 일부 중첩하는 게이트 전극(150)을 포함한다. 액티브층(130)은 채널부(130n), 채널부(130n)의 일측과 접촉하는 제1 연결부(130s) 및 채널부(130n)의 타측과 접촉하는 제2 연결부(130d)를 포함한다.
본 발명의 일 실시예에 따르면, 채널부(130n)는 제1 채널 영역(131n) 및 제2 채널 영역(132n)을 포함하고, 제1 채널 영역(131n) 및 제2 채널 영역(132n)은 각각 제1 연결부(130s)로부터 제2 연결부(130d)까지 이어진다. 본 발명의 일 실시예에 따르면, 제1 채널 영역(131n)의 길이(L1)은 제2 채널 영역(132n)의 길이(L2)보다 짧다(L1 < L2). 본 발명의 일 실시예에 따르면, 제1 채널 영역(131n)과 제2 채널 영역(132n) 나란히 배치될 수 있다. 제1 채널 영역(131n)과 제2 채널 영역(132n)은 서로 접촉할 수도 있고, 서로 이격되어 배치될 수도 있다.
이하, 도 1a 내지 1c를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)을 보다 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 평면도이고, 도 1b는 도 1a의 Ia-Ia'를 자른 단면도이고, 도 1c는 도 1a의 Ib-Ic'를 자른 단면도이다.
도 1a 내지 1c를 참조하면, 박막 트랜지스터(100)는 기판(110) 상에 배치된다.
기판(110)의 종류에 특별할 제한이 있는 것은 아니다. 박막 트랜지스터(100)를 지지하는 지지체라면, 제한없이 기판(110)이라고 할 수 있다. 기판(110)으로, 예를 들어, 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 하부 버퍼층(220)이 배치될 수 있다. 하부 버퍼층(220)은 기판(110)의 상부를 평탄하게 하며, 공기 및 수분 차단성을 가지며, 절연성을 가져, 박막 트랜지스터(100)를 보호할 수 있다. 하부 버퍼층(220)은 생략될 수 있다.
하부 버퍼층(220) 상에 광차단층(111)이 배치된다. 광차단층(111)은 광을 차단 특성을 갖는다. 광차단층(111)은, 외부로부터 입사되는 광을 차단하여, 채널부(130n)를 보호할 수 있다. 광차단층(111)은 또한 전기 전도성을 가질 수도 있다.
광차단층(111)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 티타늄(Ti) 및 철(Fe) 중 적어도 하나를 포함할 수 있다. 광차단층(111)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
광차단층(111) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중에서 선택된 적어도 하나를 절연성 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 버퍼층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
버퍼층(120)은 공기 및 수분을 차단하여 액티브층(130)을 보호한다. 또한, 버퍼층(120))은 광차단층(111)과 채널부(130n)가 이격 및 절연되도록 한다.
액티브층(130)은 버퍼층(120) 상에 배치된다.
액티브층(130)은 반도체 물질에 의하여 형성될 수 있다. 액티브층(130)은, 예를 들어, 비정질 실리콘 반도체 물질, 다결정 실리콘 반도체 물질 및 산화물 반도체 중 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 액티브층(130)이 만들어질 수도 있다.
액티브층(130)은 채널부(130n), 제1 연결부(130s) 및 제2 연결부(130d)를 포함한다. 채널부(130n)의 일측은 제1 연결부(130s)와 접촉하고, 채널부(130n)의 타측은 제2 연결부(130d)와 접촉한다. 채널부(130n)는 게이트 전극(150)과 중첩하며, 박막 트랜지스터(100)의 채널 역할을 한다.
액티브층(130)의 제1 연결부(130s) 및 제2 연결부(130d)는 게이트 전극(150)과 중첩하지 않는다. 제1 연결부(130s) 및 제2 연결부(130d)는 반도체 물질의 선택적 도체화에 의하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)의 제1 연결부(130s)는 소스 영역이 되고, 제2 연결부(130d)는 드레인 영역이 될 수 있다. 본 발명의 일 실시예에 따르면, 제1 연결부(130s)를 소스 전극이라고 하고, 제2 연결부(130d)를 드레인 전극이라고 할 수도 있다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 연결부(130s)가 드레인 영역이 되고, 제2 연결부(130d)가 소스 영역이 될 수도 있으며, 또한, 제1 연결부(130s)를 드레인 전극이라고 하고, 제2 연결부(130d)를 소스 전극이라고 할 수도 있다.
본 발명의 일 실시예에 따르면, 채널부(130n)는 제1 채널 영역(131n) 및 제2 채널 영역(132n)을 포함한다. 제1 채널 영역(131n)은 제2 채널 영역(132n)과 나란히 배치될 수 있다. 도 1a 및 도 1b를 참조하면,제1 채널 영역(131n) 및 제2 채널 영역(132n)은 서 각각 제1 연결부(130s)로부터 제2 연결부(130d)까지 이어진다.
본 발명의 일 실시예에 따르면, 제1 채널 영역(131n)의 길이(L1)는 제2 채널 영역(132n)의 길이(L2) 보다 작다.
제1 채널 영역(131n)의 길이(L1)가 작기 때문에 박막 트랜지스터(100)가 온(ON) 상태일 때, 제1 채널 영역(131n)을 통해 전류가 원활하게 흐를 수 있다. 제1 채널 영역(131n)은 박막 트랜지스터(100)의 온(ON) 전류를 증가시켜, 박막 트랜지스터(100)의 온(ON) 전류 특성을 향상시킬 수 있다.
제2 채널 영역(132n)의 길이(L2)는 상대적으로 크기 때문에 박막 트랜지스터(100)의 문턱 전압 구간에서 박막 트랜지스터(100)를 통하여 흐르는 전류가 급격하게 증가되는 것을 억제할 수 있다. 그 결과, 제2 채널 영역(132n)에 의해, 박막 트랜지스터(100)의 문턱 전압 구간에서 s-팩터(s-factor)가 증가할 수 있다.
액티브층(130) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
도 1b 및 1c를 참조하면, 게이트 절연막(140)은 기판(110) 상의 전체 면에 일체로 형성될 수 있다. 구체적으로, 게이트 절연막(140)은 액티브층(130)의 채널부(130n), 제1 연결부(130s) 및 제2 연결부(130d)를 커버할 수 있다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(140)이 패터닝될 수도 있다. 예를 들어, 게이트 절연막(140)은 게이트 전극(150)에 대응되는 형상으로 패터닝될 수 있다.
게이트 전극(150)은 게이트 절연막(140) 상에 배치된다. 게이트 전극(150)은 액티브층(130)과 적어도 일부 중첩한다. 게이트 전극(150)은 액티브층(130)의 채널부(130n)와 중첩할 수 있다.
게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(150)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 게이트 전극(150)의 폭 및 형상을 조정하여 제1 채널 영역(131n)과 제2 채널 영역(132n)의 길이를 조정할 수 있다. 예를 들어, 도 1a를 참조하면, 제1 채널 영역(131n)과 중첩하는 게이트 전극(150)의 폭(w1)은 제2 채널 영역(132n)과 중첩하는 게이트 전극의 폭(w2)보다 작을 수 있다(w1 < w2). 그 결과, 제1 채널 영역(131n)이 제2 채널 영역(132n)보다 작은 길이(L1 < L2)를 가지도록 만들어질 수 있다.
본 발명의 일 실시예에 따르면, 하나의 게이트 전극(150)이 제1 채널 영역(131n) 및 제2 채널 영역(132n)과 중첩할 수 있다. 구체적으로, 도 1a에 도시된 바와 같이, 제1 채널 영역(131n)과 중첩하는 게이트 전극(150)과 제2 채널 영역(132n)과 중첩하는 게이트 전극(150)이 일체로 이루어질 수 있다.
도 1a를 참조하면, 게이트 전극(150)은 단계적으로(stepwise) 변하는 폭(w1, w2)을 가질 수 있다. 구체적으로, 게이트 전극(150)은 제1 채널 영역(131n)과 제2 채널 영역(132n))의 경계에서 단계적으로(stepwise) 변하는 폭(w1, w2)을 가질 수 있다. 그 결과, 하나의 게이트 전극(150)에 의하여 서로 다른 채널 길이를 갖는 제1 채널 영역(131n)과 제2 채널 영역(132n)이 형성될 수 있다.
또한, 도 1a에서 게이트 전극(150)의 폭(w1, w2)이 단계적으로(stepwise) 변하는 부분이 제1 채널 영역(131n)과 제2 채널 영역(132n))의 경계가 될 수 있다.
게이트 전극(150) 상에 층간 절연막(180)이 배치된다. 층간 절연막(180)은 절연 물질로 이루어진 절연층이다. 층간 절연막(180)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(180) 상에 소스 전극(161) 및 드레인 전극(162)이 배치된다.
소스 전극(161)은 콘택홀(CH1)을 통해 광차단층(111)과 연결될 수 있다. 또한, 소스 전극(161)은 콘택홀(CH2)을 통해 액티브층(130)과 연결된다. 소스 전극(161)은 콘택홀(CH2)을 통해 액티브층(130)의 제1 연결부(130s)와 전기적으로 연결될 수 있다. 그 결과, 광차단층(111)이 액티브층(130)의 제1 연결부(130s)와 연결될 수 있다. 광차단층(111)이 소스 전극(161)과 연결되기 때문에, 광차단층(111)이 플로우팅(floating) 되지 않고, 광차단층(111)에 소스 전극(161)과 동일한 전압이 인가될 수 있다.
드레인 전극(162)은 소스 전극(161)과 이격되어 콘택홀(CH3)을 통해 액티브층(130)과 연결된다. 구체적으로, 드레인 전극(162)은 콘택홀(CH3)을 통해 액티브층(130)의 제2 연결부(130d)와 전기적으로 연결될 수 있다.
소스 전극(161) 및 드레인 전극(162)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(161) 및 드레인 전극(162)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
도 1a 및 1b에 제1 연결부(130s)와 소스 전극(161)이 구별되어 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 연결부(130s)가 소스 전극이 될 수 있고, 지시부호 "161"로 표시된 전극은 연결전극 또는 브릿지가 될 수 있다.
도 1a 및 1b에 제2 연결부(130d)와 드레인 전극(162)이 구별되어 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 연결부(131)가 드레인 전극이 될 수 있고, 지시부호 "162"로 표시된 전극은 연결전극 또는 브릿지가 될 수 있다.
이하 s-팩터(s-factor)를 설명한다.
s-팩터(sub-threshold swing: s-factor)는 박막 트랜지스터(100)의 게이트 전압(Gate Voltage)에 대한 드레인-소스 전류(Drain-Source Current) 그래프에 있어서, 문턱전압(Vth) 구간에서 그래프의 기울기의 역수값으로 구해진다. s-팩터는, 예를 들어, 박막 트랜지스터(100)의 문턱전압(Vth) 구간에서, 게이트 전압에 대한 드레인-소스 전류의 변화 정도를 나타내는 지표로 사용될 수 있다.
s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해진다.
s-팩터는, 예를 들어, 도 9에 도시된 전류변화 그래프에 의하여 설명될 수 있다. 도 9는 박막 트랜지스터들에 대한 문턱전압 그래프이다. 구체적으로, 도 9는 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)를 표시하고 있다.
도 9에 도시된 그래프의 문턱전압(Vth) 구간에서, 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS) 그래프 기울기의 역수가 s-팩터이다. 그래프의 기울기가 급하면 s-팩터가 작고, 그래프의 기울기가 작으면 s-팩터가 크다. s-팩터가 크면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만하다.
s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해지기 때문에, 게이트 전압(VGS)을 조절하는 것에 의하여 드레인-소스 전류(IDS)의 크기를 조절하는 것이 용이해진다.
전류에 의해 구동되는 표시장치, 예를 들어, 유기발광 표시장치에서, 화소의 계조는 구동 박막 트랜지스터의 드레인-소스 전류(IDS)의 크기를 조절하는 것에 의하여 제어될 수 있다. 구동 박막 트랜지스터의 드레인-소스 전류(IDS)의 크기는 게이트 전압에 의하여 결정된다. 따라서, 전류에 의해 구동되는 유기발광 표시장치에서, 구동 박막 트랜지스터(Driving TR)의 s-팩터(s-factor)가 클수록 화소의 계조(gray scale)를 조정하는 것이 용이하다.
도 1a를 참조하면, 채널부(130n) 중 제2 채널 영역(132n)의 길이(L2)가 상대적으로 크다. 따라서, 박막 트랜지스터(100)의 문턱 전압 구간에서 박막 트랜지스터(100)를 통하여 흐르는 전류가 급격하게 증가되는 것을 억제되어, 문턱 전압 구간에서 박막 트랜지스터(100)의 s-팩터(s-factor)가 증가할 수 있다.
종래, 박막 트랜지스터의 s-팩터를 증가시키기 위하여 게이트 전극과 채널부의 거리를 증가시키는 방법이 적용되었다. 이 경우, s-팩터는 증가하지만 박막 트랜지스터의 온(ON) 전류가 감소하는 문제가 있었다.
그러나, 본 발명의 일 실시예에 따르면, 제2 채널 영역(132n)에 의하여 박막 트랜지스터(100)의 s-팩터(s-factor)가 증가될 수 있기 때문에, 게이트 전극(150)과 채널부(130n)의 거리를 증가시킬 필요가 없다.
본 발명의 일 실시예에 따르면, 채널부(130n)와 게이트 전극(150) 사이의 간격을 증가시키지 않기 때문에, 박막 트랜지스터(100)가 온(ON)된 상태에서 박막 트랜지스터(100)의 온(ON) 전류가 감소되지 않는다. 또한, 제1 채널 영역(131n)의 길이(L1)가 작기 때문에 박막 트랜지스터(100)가 온(ON) 상태일 때, 제1 채널 영역(131n)을 통해 전류가 원활하게 흐를 수 있다. 구체적으로, 박막 트랜지스터(100)의 온(ON)에서 특히, 채널부(130n)의 제1 채널 영역(131n)이 메인(main) 전류 영역이 되어, 박막 트랜지스터(100)의 온(ON) 전류가 향상될 수 있다.
따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 우수한 s-팩터 특성 및 온(ON) 전류 특성을 가질 수 있다. 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 큰 s-팩터(s-factor)를 가지기 때문에, 표시장치의 구동 트랜지스터로 사용될 수 있다.
도 2a는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 평면도이고, 도 2b, 2c 및 2d는 각각 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도들이다. 구체적으로, 도 2b는 도 2a의 IIa-IIa'를 자른 단면도이고, 도 2c는 도 2a의 IIb-IIb'를 자른 단면도이고, 도 2d는 도 2a의 IIc-IIc'를 자른 단면도다.
도 2a의 박막 트랜지스터(200)는 도 1a의 박막 트랜지스터(100)와 비교하여, 액티브층(130)이 제1 액티브층(131)과 제2 액티브층(1320로 분리되어 있다. 이하, 중복을 피하기 위하여 이미 설명된 구성에 대한 설명은 생략된다.
도 2a를 참조하면, 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)에서, 액티브층(130)은 제1 액티브층(131) 및 제2 액티브층(132)을 포함한다. 제1 액티브층(131) 및 제2 액티브층(132)은 서로 동일 층에 배치되어 있으며, 서로 이격되어 있다. 제1 액티브층(131) 및 제2 액티브층(132)은 평면상에서 서로 이격되어 있다.
도 2a 및 2b를 참조하면, 제1 액티브층(131)은 제1 채널 영역(131n)을 포함하고, 제2 액티브층(132)은 제2 채널 영역(132n)을 포함한다.
제1 액티브층(131)은 제1 채널 영역(131n), 제1 연결부(131s) 및 제2 연결부(131d)를 포함한다. 제1 채널 영역(131n)이 제1 액티브층(131)의 채널부가 된다.
도 2a 및 2c를 참조하면, 제2 액티브층(132)은 제2 채널 영역(132n), 제1 연결부(132s) 및 제2 연결부(132d)를 포함한다. 제2 채널 영역(132n)이 제2 액티브층(132)의 채널부가 된다.
제1 액티브층(131)의 제1 연결부(131s)와 제2 액티브층(132)의 제1 연결부(132s)가 액티브층(130)의 제1 연결부(131s, 132s)를 구성한다. 제1 액티브층(131)의 제1 연결부(131s)와 제2 액티브층(132)의 제1 연결부(132s)는 각각 콘택홀(CH21, CH22)을 통하여 소스 전극(161)과 연결될 수 있다.
제1 액티브층(131)의 제2 연결부(131d)와 제2 액티브층(132)의 제2 연결부(132d)가 액티브층(130)의 제2 연결부(131d, 132d)를 구성한다. 제1 액티브층(131)의 제2 연결부(131d)와 제2 액티브층(132)의 제2 연결부(132d)는 각각 콘택홀(CH31, CH32)을 통하여 드레인 전극(162)과 연결될 수 있다.
도 2a 및 2d를 참조하면, 제1 액티브층(131)과 제2 액티브층(132)은 게이트 전극(150)과 중첩하는 영역에서 서로 이격되어 있다. 그 결과, 제1 채널 영역(131n)과 제2 채널 영역(132n)이 서로 이격된다.
게이트 전극(150)은 제1 채널 영역(131n)과 제2 채널 영역(132n)의 사이에서 단계적으로(stepwise) 변하는 폭(w1, w2)을 갖는다. 그에 따라, 도 2a에 도시된 바와 같이, 제1 채널 영역(131n)의 길이(L1)가 제2 채널 영역(132n)의 길이(L2)보다 짧다(L1 < L2).
제1 채널 영역(131n)의 길이(L1)가 작기 때문에 박막 트랜지스터(200)가 온(ON) 상태에서 제1 채널 영역(131n)을 통해 전류가 원활하게 흐를 수 있기 때문에, 박막 트랜지스터(200)가 우수한 온(ON) 전류 특성을 가질 수 있다. 이하, 다른 실시예에서도 동일하다.
또한, 제2 채널 영역(132n)의 길이(L2)는 상대적으로 크기 때문에, 박막 트랜지스터(200)의 문턱 전압 구간에서 전류가 급격하게 증가되는 것이 억제되어, 박막 트랜지스터(200)가 큰 s-팩터(s-factor)를 가질 수 있다. 이하, 다른 실시예에서도 동일하다.
도 3a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 평면도이고, 도 3b 및 3c는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도들이다. 구체적으로, 도 3b는 도 3a의 IIIa-IIIa'를 자른 단면도이고, 도 3c는 도 3a의 IIIb-IIIb'를 자른 단면도이다.
도 3a 내지 3c를 참조하면, 액티브층(130)과 동일한 층에, 액티브층(130)에 의하여 둘러싸인 공영역(vacant area)(135)이 위치한다. 본 발명의 일 실시예에 따르면, 공영역(vacant area)(135)은 액티브층(130)과 동일한 층에서 액티브층(130)에 의하여 둘러싸여 있으며, 게이트 전극(150)과 중첩하며, 액티브층(130)이 배치되지 않은 영역을 지칭한다.
도 3a를 참조하면, 액티브층(130)은, 평면상에서 게이트 전극(150)과 중첩하고 액티브층(130)과 중첩하지 않는 공영역(vacant area)을 둘러싸도록 배치될 수 있다. 공영역(135)에는 액티브층(130)이 배치되지 않는다.
도 3a를 참조하면, 게이트 전극(150)과 중첩하는 영역에 공영역(135)이 위치하기 때문에, 제1 채널 영역(131n)과 제2 채널 영역(132n)이 서로 이격된다. 공영역(135) 바깥에서 액티브층(130)은 일체로 이루어질 수 있다.
제1 연결부(130s)는 제1 채널 영역(131n) 및 제2 채널 영역(132n)과 각각 접촉하며, 공영역(135) 바깥에서 일체가 되어 하나의 제1 연결부(130s)가 될 수 있다. 제2 연결부(130d)는 제1 채널 영역(131n) 및 제2 채널 영역(132n)과 각각 접촉하며, 공영역(135) 바깥에서 일체가 되어 하나의 제2 연결부(130d)가 될 수 있다.
게이트 전극(150)은 제1 채널 영역(131n)과 제2 채널 영역(132n)의 사이에서 단계적으로(stepwise) 변하는 폭(w1, w2)을 갖는다. 제1 채널 영역(131n)와 제2 채널 영역(132n)이 서로 다른 길이(L1 < L2)를 가질 수 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 평면도이다.
도 4를 참조하면, 게이트 전극(150)이 액티브층(130)과 중첩하는 영역에서 점진적으로(gradually) 변하는 폭을 갖는다. 구체적으로, 게이트 전극(150)이 액티브층(130)과 중첩하는 영역에서, 작은 폭(w1)과 큰 폭(w2)을 가질 수 있다.
본 발명의 일 실시예에 따르면, 게이트 전극(150) 중 작은 폭(w1)을 갖는 부분과 중첩하는 액티브층(130)을 제1 채널 영역(131n)이라고 하고, 큰 폭(w2을 갖는 영역과 중첩하는 액티브층(130)을 제2 채널 영역(132n)이라 할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 게이트 전극(150)이 제1 채널 영역(131n)에서 제2 채널 영역(132n)을 향하는 방향을 따라 점진적으로(gradually) 변하는 폭(w1, w2)을 갖는다고 할 수 있다. 그에 따라, 채널부(130n)가, 제1 채널 영역(131n)에서 제2 채널 영역(132n)을 향하는 방향을 따라 점진적으로 변하는 채널 길이(L1, L2)를 가질 수 있다. 그 결과, 제1 채널 영역(131n)은 제2 채널 영역보다 짧은 길이를 가질 수 있다(L1 < L2).
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 평면도이다.
도 5를 참조하면, 액티브층(130)은 제1 액티브층(131) 및 제2 액티브층(132)을 포함하며, 제1 액티브층(131)과 제2 액티브층(132)은 평면상에서 서로 이격되어 있다. 제1 액티브층(131)은 제1 채널 영역(131n)을 포함하고, 제2 액티브층(132)은 제2 채널 영역(132n)을 포함한다.
또한, 게이트 전극(150)은 액티브층(130)과 중첩하는 영역에서 점진적으로(gradually) 변하는 폭을 갖는다(w1, w2). 도 5에 도시된 바와 같이, 게이트 전극(150)이 제1 채널 영역(131n)에서 제2 채널 영역(132n)을 향하는 방향을 따라 점진적으로(gradually) 커지는 폭을 가지기 때문에, 제2 채널 영역(132n)이 제1 채널 영역(131n)보다 더 큰 채널 길이를 가질 수 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 평면도이다.
도 6을 참조하면, 액티브층(130)과 동일한 층에, 액티브층(130)에 의하여 둘러싸인 공영역(vacant area)(135)이 위치한다. 본 발명의 일 실시예에 따르면, 공영역(vacant area)(135)은 액티브층(130)과 동일한 층에서 액티브층(130)에 의하여 둘러싸여 있으며, 게이트 전극(150)과 중첩한다. 공영역(135)에는 액티브층(130)이 배치되지 않는다.
또한, 도 6을 참조하면, 게이트 전극(150)은 액티브층(130)과 중첩하는 영역에서 점진적으로 변하는 폭을 갖는다. 게이트 전극(150)이 제1 채널 영역(131n)에서 제2 채널 영역(132n)을 향하는 방향을 따라 점진적으로(gradually) 커지는 폭을 가지기 때문에, 제2 채널 영역(132n)이 제1 채널 영역(131n)보다 더 큰 채널 길이를 가질 수 있다.
도 7a 및 7b는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(701, 702)의 단면도이다. 도 7a 및 7b에 도시된 액티브층(130)의 구조는, 예를 들어, 도 1a, 1b, 1c, 2a, 2b, 2c, 2d, 3a, 3b, 3c, 4, 5 및 6에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600)의 액티브층(130)에 적용될 수 있다.
도 7a를 참조하면, 박막 트랜지스터(701)의 액티브층(130)이 다층 구조를 갖는다. 구체적으로, 도 7a를 참조하면, 액티브층(130)은 기판(110) 상의 제1 산화물 반도체층(1301) 및 제1 산화물 반도체층(1301) 상의 제2 산화물 반도체층(1302)을 포함한다. 제1 산화물 반도체층(1301)과 제2 산화물 반도체층(1302)은 동일한 반도체 물질을 포함할 수도 있고, 서로 다른 반도체 물질을 포함할 수도 있다.
제1 산화물 반도체층(1301)은 제2 산화물 반도체층(1302)을 지지한다. 따라서, 제1 산화물 반도체층(1301)을 "지지층"이라고도 한다. 채널부(130n) 제2 산화물 반도체층(1302)에 형성될 수 있다. 따라서, 제2 산화물 반도체층(1302)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 채널부(130n)는 제1 산화물 반도체층(1301)에도 형성될 수 있다.
액티브층(130)이 제1 산화물 반도체층(1301)과 제2 산화물 반도체층(1302)으로 이루어진 구조로 바이 레이어(bi-layer) 구조 라고도 한다.
도 7b의 박막 트랜지스터(702)는, 도 7a의 박막 트랜지스터(701)와 비교하여, 액티브층(130)이 제2 산화물 반도체층(1302) 상의 제3 산화물 반도체층(1303)을 더 포함한다.
도 7b를 참조하면, 액티브층(130)은 제1 산화물 반도체층(1301), 제2 산화물 반도체층(1302) 및 제3 산화물 반도체층(1303)을 포함한다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 액티브층(130)은 다른 반도체층을 더 포함할 수도 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(800)의 단면도이다. 도 8에 도시된 게이트 절연막(140)의 구조는, 예를 들어, 도 1a, 1b, 1c, 2a, 2b, 2c, 2d, 3a, 3b, 3c, 4, 5, 6, 7a 및 7b에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600, 701, 702)의 게이트 절연막(140)에 적용될 수 있다.
도 8을 참조하면, 게이트 절연막(140)이 패터닝 될 수 있다. 게이트 절연막(140)은, 예를 들어, 채널부(130n)을 커버하도록 패터닝될 수 있다. 게이트 절연막(140) 패터닝 과정에서 액티브층(130)이 선택적으로 도체화되어, 제1 연결부(130s) 및 제2 연결부(130d)가 형성될 수 있다.
도 9는 박막 트랜지스터들의 문턱전압 그래프이다. 박막 트랜지스터들에 대한 문턱전압 그래프는, 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)의 그래프로 표시된다.
도 9에서 "실시예 1"로 표시된 것은 도 1의 박막 트랜지스터(100)과 동일한 구조를 갖는 박막 트랜지스터에 대한 문턱전압 그래프이다.
도 9에서 "Short channel"로 표시된 것은 짧은 길이의 채널부(130n)만을 갖는 박막 트랜지스터에 대한 문턱전압 그래프이다. 도 9에서 "Long channel"로 표시된 것은 길이가 긴 채널부(130n)만을 갖는 박막 트랜지스터에 대한 문턱전압 그래프이다.
도 9를 참고하면, 짧은 길이의 채널부(130n)를 갖는 "Short channel" 박막 트랜지스터는, 우수한 (ON) 전류 특성을 가지지만, 문턱 전압 구간에서 박막 트랜지스터를 통하여 흐르는 전류가 급격하게 증가하여, 작은 s-팩터(s-factor)를 가진다는 것을 확인할 수 있다.
반면, 긴 채널부(130n)를 갖는 "Long channel" 박막 트랜지스터는, 큰 팩터(s-factor)를 가지지만, 작은 (ON) 전류 값을 가진다는 것을 확인할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터(실시예 1)는, "Short channel"에 해당되는 짧은 길이(L1)의 제1 채널 영역(131n)을 가져 우수한 온(ON) 전류 특성을 가지며, "Long channel"에 해당되는 길이가 긴(L2) 제2 채널 영역(132n)을 가져 우수한 s-팩터(s-factor) 특성을 가질 수 있다.
이하, 상기 설명된 박막 트랜지스터들(100, 200, 300, 400, 500, 600, 701, 702 800)을 포함하는 표시장치를 상세히 설명한다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(900)는, 도 10에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 11은 도 10의 어느 한 화소(P)에 대한 회로도이고, 도 12는 도 11의 화소(P)에 대한 평면도이고, 도 13은 도 12의 I-I'를 따라 자른 단면도이다.
도 11의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(900)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 11의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 예를 들어, 제2 박막 트랜지스터(TR2)로, 상기 실시예들에 설명된 박막 트랜지스터(100, 200, 300, 400, 500, 600, 701, 702, 800)가 사용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 12 및 도 13을 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
기판(110) 상에 하부 버퍼층(220)이 배치되고, 하부 버퍼층(220) 상에 광차단층(111)이 배치된다.
광차단층(111) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다.
버퍼층(120) 상에 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)이 배치된다.
액티브층(A1, A2)은, 예를 들어, 비정질 실리콘 반도체 물질, 다결정 실리콘 반도체 물질 및 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 액티브층(A1, A2)은, 예를 들어, 산화물 반도체 물질로 이루어진 산화물 반도체층으로 이루어질 수 있다.
제1 박막 트랜지스터(TR1)에 있어서, 액티브층(A1)은 채널부, 제1 연결부 및 제2 연결부를 포함할 수 있다. 액티브층(A1)의 채널부는 게이트 전극(G1)과 중첩한다. 액티브층(A1)의 제1 연결부를 제1 소스 전극(S1)이라고 하고, 제2 연결부를 제1 드레인 전극(D1)이라고 할 수 있다.
제2 박막 트랜지스터(TR2)에 있어서, 액티브층(A2)은 채널부, 제1 연결부 및 제2 연결부를 포함할 수 있다. 액티브층(A2)의 채널부는 게이트 전극(G2)과 중첩한다. 액티브층(A2)의 제1 연결부를 제2 소스 전극(S2)이라 하고, 제2 연결부를 제2 드레인 전극(D2)이라고 할 수 있다.
도 12 및 도 13을 참조하면, 제1 박막 트랜지스터(TR1)의 액티브층(A1) 중 일부가 도체화되어 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 될 수 있다.
액티브층(A1, A2)상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 액티브층(A1, A2)의 상면 전체를 커버할 수도 있고, 액티브층(A1, A2)의 일부만을 커버할 수도 있다.
게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 배치된다.
도 12를 참조하면, 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 단계적으로(stepwise) 변하는 폭을 가질 수 있다. 구체적으로, 게이트 전극(G2)은 제1 채널 영역(131n)과 제2 채널 영역(132n))의 경계에서 단계적으로(stepwise) 변하는 폭(w1, w2)을 가질 수 있다. 그 결과, 게이트 전극(G2)에 의하여 서로 다른 채널 길이를 갖는 제1 채널 영역(131n)과 제2 채널 영역(132n)이 형성될 수 있다.
게이트 전극(G1, G2) 상에 층간 절연막(180)이 배치된다.
층간 절연막(180) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다.
데이터 라인(DL)은 제1 콘택홀(H1)을 통하여 제1 박막 트랜지스터(TR1)의 액티브층(A1)에 형성된 제1 소스 전극(S1)과 접촉한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 중첩하는 데이터 라인(DL)의 일부를 제1 소스 전극(S1)이라고 할 수도 있다.
구동 전원 라인(PL)은 제5 콘택홀(H5)을 통하여 제2 박막 트랜지스터(TR2)의 액티브층(A2)에 형성된 제2 드레인 전극(D2)과 접촉한다. 본 발명의 또 다른 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 중첩하는 구동 전원 라인(PL)의 일부를 제2 드레인 전극(D2)이라고 할 수도 있다.
도 12 및 도 13을 참조하면, 층간 절연막(180) 상에 제1 커패시터(C1)의 제2 커패시터 전극(C12), 제1 브리지(BR1) 및 제2 브리지(BR2)가 배치된다.
제2 커패시터 전극(C12)이 제1 커패시터 전극(C11)과 중첩되어, 제1 커패시터(C1)가 형성된다.
제1 브리지(BR1)는 제2 커패시터 전극(C12)과 일체로 형성될 수 있다. 제1 브리지(BR1)는 제2 콘택홀(H2)을 통하여 광차단층(111)과 연결되고, 제3 콘택홀(H3)를 통하여 제2 소스 전극(S2)과 연결된다. 그 결과, 광차단층(111)이 제2 박막 트랜지스터(TR2)의 제2 소스 전극(S2)과 연결될 수 있다.
제2 브리지(BR2)는 제4 콘택홀(H4)를 통하여 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결되고, 제7 콘택홀(H7)를 통하여 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 연결된다.
또한, 도 12을 참조하면, 층간 절연막(180) 상에 제3 브리지(BR3)가 배치된다. 제3 브리지(BR1)는 제8 콘택홀(H8)를 통하여 게이트 라인(GL)과 연결됨으로써 제1 게이트 전극(A1)과 연결되고, 제9 콘택홀(H9)를 통하여 제1 박막 트랜지스터(TR1)의 광차단층(111)과 연결된다. 도 12에 광차단층(111)이 제1 게이트 전극(A1)과 연결되는 구성이 개시되어 있으나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 광차단층(111)은 제1 소스 전극(S1) 또는 제1 드레인 전극(D1)과도 연결될 수 있다.
데이터 라인(DL), 구동 전원 라인(PL), 제2 커패시터 전극(C12), 제1 브리지(BR1), 제2 브리지(BR2) 및 제3 브리지(BR3) 상에 평탄화층(175)이 배치된다. 평탄화층(175)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(175)에 형성된 제6 콘택홀(H6)을 통하여, 제1 브리지(BR1)와 일체로 형성된 제2 커패시터 전극(C12)과 접촉한다. 그 결과, 제1 전극(711)이 제2 박막 트랜지스터(TR2)의 제2 소스 전극(S2)과 연결될 수 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 13에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치(1000)의 어느 한 화소(P)에 대한 회로도이다. 도 14는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 14에 도시된 표시장치(1000)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 14를 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치(1100)의 어느 한 화소에 대한 회로도이다.
도 15에 도시된 표시장치(1100)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 15의 화소(P)는 도 14의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 15의 화소 구동부(PDC)는 도 14의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 15을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400, 500, 600, 701, 702 800: 박막 트랜지스터
900, 1000, 1100: 표시장치
110: 기판 111: 광차단층
120: 버퍼층 130: 액티브층
130n: 채널부 130s: 제1 연결부
130d: 제2 연결부 140: 게이트 절연막
150: 게이트 전극
710: 표시 소자 711: 제1 전극
712: 유기 발광층 713: 제2 전극

Claims (16)

  1. 액티브층 및 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고,
    상기 액티브층은
    상기 게이트 전극과 중첩하는 채널부;
    상기 채널부의 일측과 접촉하는 제1 연결부; 및
    상기 채널부의 타측과 접촉하는 제2 연결부;를 포함하고,
    상기 채널부는 제1 채널 영역 및 제2 채널 영역을 포함하고,
    상기 제1 채널 영역 및 상기 제2 채널 영역은 각각 상기 제1 연결부로부터 상기 제2 연결부까지 이어지며,
    상기 제1 채널 영역의 길이가 상기 제2 채널 영역의 길이보다 작은, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 채널 영역과 중첩하는 상기 게이트 전극의 폭은 상기 제2 채널 영역과 중첩하는 상기 게이트 전극의 폭보다 작은, 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 제1 채널 영역과 중첩하는 게이트 전극과 상기 제2 채널 영역과 중첩하는 상기 게이트 전극은 일체로 이루어진, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 전극은 상기 제1 채널 영역과 상기 제2 채널 영역의 경계에서 단계적으로(stepwise) 변하는 폭을 갖는, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 게이트 전극은 상기 제1 채널 영역과 상기 제2 채널 영역의 사이에서 단계적으로(stepwise) 변하는 폭을 갖는, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 게이트 전극은, 상기 제1 채널 영역에서 상기 제2 채널 영역을 향하는 방향을 따라 점진적으로(gradually) 변하는 폭을 갖는, 박막 트랜지스터.
  7. 제1항에 있어서, 상기 액티브층은,
    상기 제1 채널 영역을 포함하는 제1 액티브층; 및
    상기 제2 채널 영역을 포함하는 제2 액티브층;을 포함하는 박막 트랜지스터.
  8. 제7항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층은 서로 동일층에 배치되며, 서로 이격되어 있는, 박막 트랜지스터.
  9. 제7항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층은 상기 게이트 전극과 중첩하는 영역에서 서로 이격되어 있는, 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 액티브층은, 평면상에서 상기 게이트 전극과 중첩하고 상기 액티브층과 중첩하지 않는 공영역(vacant area)을 둘러싸도록 배치되는, 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 공영역에는 상기 액티브층이 배치되지 않는, 박막 트랜지스터.
  12. 제1항에 있어서,
    상기 액티브층은 산화물 반도체 물질을 포함하는, 박막 트랜지스터.
  13. 제12항에 있어서,
    상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함하는, 박막 트랜지스터.
  14. 제1항에 있어서,
    상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 박막 트랜지스터.
  15. 제14항에 있어서,
    상기 액티브층은, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함하는, 박막 트랜지스터.
  16. 제1항 내지 제15중 중 어느 한 항의 박막 트랜지스터를 포함하는, 표시장치.
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