JP2024083238A - 薄膜トランジスタおよびそれを含む表示装置 - Google Patents

Abstract

【課題】導体化浸透深さを制御できる薄膜トランジスタを提供する。
【解決手段】一実施例は、アクティブ層、および前記アクティブ層と離隔して前記アクティブ層と少なくとも一部重畳するゲート電極を含み、前記アクティブ層は平面視において前記ゲート電極と重畳するチャネル領域、平面視において前記ゲート電極と重畳せず、前記チャネル領域の一側と連結したソース領域、および平面視において前記ゲート電極と重畳せず、前記チャネル領域の他側と連結したドレイン領域を含み、前記ソース領域および前記ドレイン領域は、前記チャネル領域を挟んで互いに離隔していて、前記アクティブ層は互いに離隔した第１ソース導体化調整領域および第１ドレイン導体化調整領域を含み、前記第１ソース導体化調整領域の少なくとも一部は、前記ゲート電極の少なくとも一部と重畳し、前記第１ドレイン導体化調整領域の少なくとも一部は、前記ゲート電極の少なくとも一部と重畳する、薄膜トランジスタを提供する。
【選択図】図１

Description

本明細書は、トランジスタとトランジスタを含む表示装置に関する。

トランジスタは、電子機器分野でスイッチング素子（ｓｗｉｔｃｈｉｎｇ ｄｅｖｉｃｅ）や駆動素子（ｄｒｉｖｉｎｇ ｄｅｖｉｃｅ）として広く使用されている。特に、薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）は、ガラス基板やプラスチック基板上に製造することができるため、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）や有機発光装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｅｖｉｃｅ）などの表示装置のスイッチング素子として広く利用されている。

薄膜トランジスタは、アクティブ層を構成する物質を基準として、非晶質シリコンがアクティブ層として用いられる非晶質シリコン薄膜トランジスタ、多結晶シリコンがアクティブ層として用いられる多結晶シリコン薄膜トランジスタ、及び酸化物半導体がアクティブ層として用いられる。酸化物半導体薄膜トランジスタに分けることができる。

非晶質シリコン薄膜トランジスタ（ａ－Ｓｉ ＴＦＴ）は、短時間内に非晶質シリコンを蒸着してアクティブ層を形成することができるので、製造工程時間が短く生産コストが少ないという利点を有しているのに対し、移動度が低く、電流駆動能力が良くなく、しきい値電圧の変化が発生するため、アクティブマトリクス有機発光素子（ＡＭＯＬＥＤ）などには使用が制限されるという欠点を有している。

多結晶シリコン薄膜トランジスタ（ｐｏｌｙ－Ｓｉ ＴＦＴ）は、非晶質シリコンを蒸着した後、非晶質シリコンを結晶化して作られる。多結晶シリコン薄膜トランジスタの製造過程で非晶質シリコンを結晶化する工程が必要であるため、工程数が増加して製造コストが上昇し、高い工程温度で結晶化工程が行われるため、多結晶シリコン薄膜トランジスタは、大面積装置に適用するには難しさがある。また、多結晶特性のため、多結晶シリコン薄膜トランジスタの均一性（Ｕｎｉｆｏｒｍｉｔｙ）を確保することが困難である。

酸化物半導体薄膜トランジスタ（Ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＴＦＴ）は、比較的低い温度でアクティブ層を構成する酸化物を成膜することができ、高い移動度（ｍｏｂｉｌｉｔｙ）を有し、酸素の含有量に応じて大きな抵抗変化を有するため、所望の物性を容易に得ることができる。また、酸化物の特性上、酸化物半導体は透明であるため、透明ディスプレイを実現するのにも有利である。

酸化物半導体薄膜トランジスタの場合、酸化物半導体層に対する選択的な導体化が必要な場合があり、この場合、酸化物半導体層に形成される導体化領域および導体化浸透深さに対する制御が非常に重要である。したがって、導体化領域および導体化浸透深さを制御するための技術が研究されている。

本発明の一実施例は、アクティブ層がパターンを含み、チャネル領域が大きな幅を有する場合においても、導体化浸透深さを制御できる薄膜トランジスタを提供する。

本発明の一実施例は、アクティブ層がパターンを含み、チャネル領域が大きな幅を有しても、しきい値電圧（Ｖｔｈ）が負（－）方向にシフトするのを防止または抑制する薄膜トランジスタを提供する。

本発明の一実施例は、アクティブ層がパターンを含み、信頼性が向上した薄膜トランジスタを提供する。

本発明の他の実施例は、上述のトランジスタを含む表示装置を提供する。

前述した技術的課題を達成するための本発明の一実施例は、アクティブ層、および前記アクティブ層と離隔して前記アクティブ層と少なくとも一部重畳するゲート電極を含み、前記アクティブ層は、平面視において、前記ゲート電極と重畳するチャネル領域と、平面視において、前記ゲート電極と重畳せず、前記チャネル領域の一側と連結したソース領域と、平面視において、前記ゲート電極に重畳せず、前記チャネル領域の他側に連結したドレイン領域とを含み、前記ソース領域および前記ドレイン領域は、前記チャネル領域を挟んで互いに離隔し、前記アクティブ層は互いに離隔した第１ソース導体化調整領域および第１ドレイン導体化調整領域を含み、前記第１ソース導体化調整領域の少なくとも一部は、前記ゲート電極の少なくとも一部に重畳し、前記第１ドレイン導体化調整領域の少なくとも一部は、前記ゲート電極の少なくとも一部に重畳する、薄膜トランジスタを提供する。

本発明の一実施例による薄膜トランジスタは、アクティブ層がパターンを含み、チャネル領域が大きい幅を有しても、導体化浸透深さを制御することができる。

本発明の一実施例による薄膜トランジスタは、アクティブ層がパターンを含み、チャネル領域が大きい幅を有しても、しきい値電圧（Ｖｔｈ）が負（－）方向にシフトすることを制御することができる。

本発明の一実施例によれば、薄膜トランジスタは、アクティブ層がパターンを含むので、安定性および優れた信頼性を有することができる。

上述した効果に加えて、本発明の他の特徴および利点は、以下に記載されるか、またはそのような技術および説明から本発明が属する技術分野において通常の知識を有する者に明確に理解され得るだろう。

本発明の一実施例による薄膜トランジスタの平面図である。 図１のＩ－Ｉ’に沿って切断した断面図である。 図１のＩＩ－ＩＩ’に沿って切断した断面図である。 本発明の他の実施例による薄膜トランジスタの断面図である。 本発明のまた他の実施例による薄膜トランジスタの平面図および平面図のＩＩＩ－ＩＩＩ’に沿って切断した断面図である。 本発明のまた他の実施例による薄膜トランジスタの平面図および平面図のＩＩＩ－ＩＩＩ’に沿って切断した断面図である。 本発明のまた他の実施例による薄膜トランジスタの平面図および平面図のＩＶ－ＩＶ’に沿って切断した断面図である。 本発明のまた他の実施例による薄膜トランジスタの平面図および平面図のＶ－Ｖ’に沿って切断した断面図である。 本発明のまた他の実施例による薄膜トランジスタの断面図である。 本発明のまた他の実施例による薄膜トランジスタの平面図である。 本発明のまた他の実施例による薄膜トランジスタの平面図である。 本発明のまた他の実施例による薄膜トランジスタの平面図である。 本発明のまた他の実施例による薄膜トランジスタの平面図である。 図１１ＡのＶＩ－ＶＩ’に沿って切断した断面図である。 図１１ＡのＶＩＩ－ＶＩＩ’に沿って切断した断面図である。 図１１Ａの他の実施例による薄膜トランジスタのＶＩ－ＶＩ’に沿って切断した断面図である。 図１１Ａの他の実施例による薄膜トランジスタのＶＩＩ－ＶＩＩ’に沿って切断した断面図である。 本発明のまた他の実施例による薄膜トランジスタの平面図である。 本発明のまた他の実施例による薄膜トランジスタの平面図である。 本発明のまた他の実施例による薄膜トランジスタの平面図である。 実施例と比較例に係る薄膜トランジスタのしきい値電圧（Ｖｔｈ）測定グラフである。 図１６Ａの比較例による薄膜トランジスタの平面図である。 アクティブ層の各領域別キャリア濃度のグラフである。 アクティブ層の各領域別キャリア濃度のグラフである。 本発明の一実施例による表示装置の概略図である。 シフトレジスタの概略図である。 図１９のいずれかの１つの画素の回路図である。 本発明の他の一実施例による表示装置のいずれか１つの画素の回路図である。 本発明のまた他の一実施例による表示装置のいずれか１つの画素の回路図である。

本発明の利点および特徴、ならびにそれらを達成する方法は、添付の図と共に詳細に後述される実施例を参照することによって明らかになるであろう。しかしながら、本発明は、以下に開示される実施例に限定されるものではなく、互いに異なる様々な形態で構成されるものであり、単に本実施例は、本発明の開示が完全になるようにし、本発明が属する技術分野における通常の知識を有する者に、発明の範囲を完全に知らせるために提供されるものである。

本発明の実施例を説明するための図に開示された形状、大きさ、比率、角度、数などは例示的なものであり、本発明が図に示された事項に限定されるものではない。明細書全体にわたって、同じ参照番号は同じ構成要素を指称することができる。なお、本発明の説明において、関連する公知技術に対する具体的な説明が、本発明の要旨を不必要に曖昧にし得ると判断される場合、その詳細な説明は省略する。

本発明上で言及する「含む」、「有する」、「からなる」などが使用される場合、「～のみ」が使用されない限り、他の部分が追加され得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む。

構成要素を解釈するにおいて、別途の明示的な記載がなくても、誤差範囲を含むものと解釈する。

例えば、「～上に」、「～上部に」、「～下部に」、「～横に」などで２つの部分の位置関係が説明される場合、「すぐ」または「直接」という表現が使用されていない限り、２つの部分の間に１つ以上の他の部分が位置することができる。

空間的に相対的な用語である「下（ｂｅｌｏｗ，ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図に示すように、１つの要素または構成要素と他の要素または構成要素との相関関係を容易に説明するために使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用時または動作時に素子の互いに異なる方向を含む用語として理解されなければならない。例えば、図に示されている素子を反転する場合、他の素子の「下」または「下部」と記載された素子は、他の素子の「上（ａｂｏｖｅ）」に置くことができる。したがって、例示的な用語である「下」は、下と上の方向の両方を含むことができる。同様に、例示的な用語である「上」または「上部」は、上と下の方向の両方を含むことができる。

時間関係に対する説明の場合、例えば、「～後に」、「～に続き」、「～次に」、「～前に」などで時間的先後関係が説明される場合、「すぐ」または「直接」という表現が使用されていない限り、連続的でない場合も含むことができる。

第１、第２などは、様々な構成要素を説明するために使用されるが、これらの構成要素は、これらの用語によって限定されない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素でもあり得る。

「少なくとも１つ」という用語は、１つ以上の関連項目から提示可能なすべての組み合わせを含むものと理解されなければならない。例えば、「第１項目、第２項目、および第３項目のうちの少なくとも１つ」の意味は、第１項目、第２項目、または第３項目のそれぞれのみならず、第１項目、第２項目、および第３項目のうちの２つ以上から提示することができるすべての項目の組み合わせを意味することができる。

本発明のいくつかの実施例の各々の特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に様々な連動および駆動が可能であり、各実施例は互いに対して独立して実施することもでき、連関関係で一緒に実施することもできる。

本発明の実施例を説明する各図の構成要素に参照符号を追加する際に、同一の構成要素については、たとえ異なる図に表示されていても、可能な限り同一の符号を有することができる。

本発明の実施例において、ソース電極とドレイン電極は、説明の便宜上、区別されたものであるだけで、ソース電極とドレイン電極は互いに替わり得る。ソース電極がドレイン電極となり、ドレイン電極がソース電極となることができる。また、いずれか１つの実施例のソース電極は、他の実施例ではドレイン電極となり、いずれか１つの実施例のドレイン電極は、他の実施例ではソース電極となることができる。

本発明のいくつかの実施例では、説明の便宜上、ソース領域とソース電極を区別し、ドレイン領域とドレイン電極を区別することができるが、本発明の実施例はこれに限定されるものではない。ソース領域をソース電極とすることができ、ドレイン領域をドレイン電極とすることができる。また、ソース領域がドレイン電極にもなり得、ドレイン領域がソース電極にもなることもできる。

図１は、本発明の一実施例による薄膜トランジスタ１００の平面図である。図２Ａは、図１のＩ－Ｉ’に沿って切断した断面図である。図２Ｂは、図１のＩＩ－ＩＩ’に沿って切断した断面図である。

図１、２Ａおよび２Ｂを参照すると、本発明の一実施例によるトランジスタ１００は、アクティブ層１３０、ゲート電極１５０を含むことができる。

詳細には、図１、２Ａ及び図２Ｂを参照すると、アクティブ層１３０、およびアクティブ層１３０と離隔してアクティブ層１３０と少なくとも一部重畳するゲート電極１５０を含むことができる。

本発明の一実施例によれば、薄膜トランジスタ１００は、ベース基板１１０をさらに含むこともできる。図２Ａおよび図２Ｂを参照すると、アクティブ層１３０は、ベース基板１１０上に配置される。

本発明の一実施例によれば、薄膜トランジスタ１００は、バッファ層１２０をさらに含むこともできる。図２Ａおよび図２Ｂを参照すると、アクティブ層１３０は、バッファ層１２０上に配置される。詳細には、バッファ層１２０は、ベース基板１１０とアクティブ層１３０の間に配置される。

本発明の一実施例によれば、薄膜トランジスタ１００は、ゲート絶縁膜１４０をさらに含むことができる。図２Ａ及び図２Ｂを参照すると、ゲート絶縁膜１４０は、アクティブ層１３０上に配置される。詳細には、ゲート絶縁膜１４０は、アクティブ層１３０とゲート電極１５０の間に配置される。

本発明の一実施例によれば、薄膜トランジスタ１００は、層間絶縁膜１６０をさらに含むことができる。図２Ａを参照すると、層間絶縁膜１６０は、ゲート電極１５０上に配置される。詳細には、ゲート電極１５０は、ゲート絶縁膜１４０と層間絶縁膜１６０の間に配置される。

本発明の一実施例によれば、薄膜トランジスタ１００は、ソース電極１７１およびドレイン電極１７２をさらに含むことができる。図２Ａを参照すると、ソース電極１７１及びドレイン電極１７２は、層間絶縁膜１６０上に配置される。詳細には、層間絶縁膜１６０は、ゲート電極１５０とソース電極１７１及びドレイン電極１７２の間に配置される。

以下、本発明の一実施例による薄膜トランジスタ１００の構成要素をより詳細に説明する。

ベース基板１１０は、ガラスまたはプラスチックを用いることができる。プラスチックとしてフレキシブルな特性を有する透明プラスチック、例えばポリイミドを使用することができる。

ポリイミドをベース基板１１０として用いる場合、ベース基板１１０上で高温蒸着工程が行われることを考慮すると、高温に耐えることができる耐熱性ポリイミドを使用することができる。この場合、薄膜トランジスタ形成のために、ポリイミド基板をガラスなどの高耐久性材料からなるキャリア基板上に配置した状態で、蒸着、エッチングなどの工程を進めることができる。

図２Ａおよび図２Ｂを参照すると、ベース基板１１０上にバッファ層１２０を配置することができる。

バッファ層１２０は、ベース基板１１０上に形成され、無機材質または有機材質で形成することができる。例えば、シリコン酸化物（ＳｉＯｘ）、酸化アルミニウム（Ａｌ_２Ｏ_３）などの絶縁性酸化物を含むことができる。

バッファ層１２０は、ベース基板１１０から流入する水分、酸素などの不純物を遮断してアクティブ層１３０を保護し、ベース基板１１０の上部を平坦化する役割を果たし、単一層または複数層で形成することができる。

図２Ａおよび図２Ｂを参照すると、バッファ層１２０上にアクティブ層１３０を配置することができる。

アクティブ層１３０は、チャネル領域１３０ａ、ソース領域１３０ｂ、およびドレイン領域１３０ｃを含むことができる。

詳細には、アクティブ層１３０は、平面視においてゲート電極１５０と重畳するチャネル領域１３０ａ、平面視において、ゲート電極１５０と重畳せず、チャネル領域１３０ａの一側に連結したソース領域１３０ｂおよび視において、ゲート電極１５０と重畳せずに、チャネル領域１３０ａの他側に連結したドレイン領域１３０ｃを含むことができる。

本発明の一実施例によれば、ソース領域１３０ｂおよびドレイン領域１３０ｃは、チャネル領域１３０ａを挟んで互いに離隔している。

本発明の一実施例によれば、アクティブ層１３０は、半導体物質によって形成することができる。アクティブ層１３０は、酸化物半導体物質を含むことができる。

酸化物半導体物質は、例えば、ＩＺＯ（ＩｎＺｎＯ）系酸化物半導体物質、ＩＧＯ（ＩｎＧａＯ）系酸化物半導体物質、ＩＴＯ（ＩｎＳｎＯ）系酸化物半導体物質、ＩＧＺＯ（ＩｎＧａＺｎＯ）系酸化物半導体物質、ＩＧＺＴＯ（ＩｎＧａＺｎＳｎＯ）系酸化物半導体物質、ＧＺＴＯ（ＧａＺｎＳｎＯ）系酸化物半導体物質、ＧＺＯ（ＧａＺｎＯ）系酸化物半導体物質、ＩＴＺＯ（ＩｎＳｎＺｎＯ）系酸化物半導体物質及びＦＩＺＯ（ＦｅＩｎＺｎＯ）系酸化物半導体物質のうちの少なくとも一つを含むことができる。しかしながら、本発明の一実施例はこれに限定されるものではなく、当技術分野で知られている他の酸化物半導体物質でアクティブ層１３０を作ることもできる。

ソース領域１３０ｂおよびドレイン領域１３０ｃは、半導体物質からなるアクティブ層１３０に対する選択的導体化によって形成することができる。本発明の一実施例によれば、アクティブ層１３０の特定部位に導電性を付与して導体のような役割を果たすことができるようにすることを選択的導体化という。

例えば、イオンドーピングによってアクティブ層１３０を選択的に導体化することができる。その結果、ソース領域１３０ｂおよびドレイン領域１３０ｃを形成することができる。しかし、本発明の一実施例はこれに限定されるものではなく、当技術分野で知られている他の方法によってアクティブ層１３０を選択的に導体化することもできる。

ソース領域１３０ｂおよびドレイン領域１３０ｃは、ゲート電極１５０と重畳しない。ソース領域１３０ｂおよびドレイン領域１３０ｃは、チャネル領域１３０ａと比較して優れた導電性および高い移動度を有する。したがって、ソース領域１３０ｂおよびドレイン領域１３０ｃは、それぞれ配線の役割をすることができる。

図１を参照すると、チャネル領域１３０ａは、チャネル長（Ｌ）とチャネル幅（Ｗ）を有する。ここで、チャネル領域１３０ａのチャネル長（Ｌ）は、ソース領域１３０ｂおよびドレイン領域１３０ｃ方向での長さを意味する。また、チャネル領域１３０ａのチャネル幅（Ｗ）は、チャネル領域１３０ａの長さと垂直方向の長さを意味する。

本発明の一実施例によれば、アクティブ層１３０は、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａを含むことができる。また、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａは、互いに離隔している。詳細には、チャネル領域１３０ａの少なくとも一部を挟んで互いに離隔している。

図１および図２Ｂを参照すると、第１ソース導体化調整領域１３５ａは、チャネル領域１３０ａの少なくとも一部と重畳することができる。図１には、第１ソース導体化調整領域１３５ａが、チャネル領域１３０ａの少なくとも一部と重畳する構成を示している。詳細には、第１ソース導体化調整領域１３５ａの少なくとも一部は、ゲート電極１５０の少なくとも一部と重畳することができる。図１には、第１ソース導体化調整領域１３５ａの少なくとも一部が、ゲート電極１５０の少なくとも一部と重畳する構成を示している。しかし、本発明の一実施例はこれに限定されることはなく、第１ソース導体化調整領域１３５ａがチャネル領域１３０ａと重畳すると同時にソース領域１３０ｂと重畳することもできる。詳細には、第１ソース導体化調整領域１３５ａの少なくとも一部がゲート電極１５０と重畳すると同時に第１ソース導体化調整領域１３５ａの他の一部が、ゲート電極１５０と重畳しないこともあり得る。ここで、第１ソース導体化調整領域１３５ａがチャネル領域１３０ａの少なくとも一部と重畳するのは、第１ソース導体化調整領域１３５ａがゲート電極１５０の少なくとも一部と重畳することと構造的に同じ表現と見ることができる。以下、第１ソース導体化調整領域１３６ａの場合にも同様である。

また、第１ドレイン導体化調整領域１３６ａは、チャネル領域１３０ａの少なくとも一部と重畳することができる。図１には、第１ドレイン導体化調整領域１３６ａがチャネル領域１３０ａの少なくとも一部と重畳する構成を示している。より詳細には、第１ドレイン導体化調整領域１３６ａの少なくとも一部は、ゲート電極１５０の少なくとも一部と重畳することができる。図１には、第１ドレイン導体化調整領域１３６ａの少なくとも一部が、ゲート電極１５０の少なくとも一部と重畳する構成を示している。しかし、本発明の一実施例はこれに限定されるものではなく、図１を参照すると、第１ドレイン導体化調整領域１３６ａがチャネル領域１３０ａと重畳すると同時にドレイン領域１３０ｃと重畳することができる。より詳細には、第１ドレイン導体化調整領域１３６ａの少なくとも一部がゲート電極１５０と重畳すると同時に第１ドレイン導体化調整領域１３６ａの他の一部がゲート電極１５０と重畳しないこともあり得る。

本発明の一実施例によれば、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａは、アクティブ層１３０をパターニングして形成することができる。詳細には、第１ソース導体化調整領域１３５ａは、チャネル領域１３０ａの少なくとも一部と重畳し、周辺がアクティブ層１３０で囲まれた領域と言える。詳細には、第１ソース導体化調整領域１３５ａは、ゲート電極１５０の少なくとも一部と重畳し、周辺がアクティブ層１３０で囲まれた領域と言える。例えば、第１ソース導体化調整領域１３５ａは、アクティブ層１３０が部分的にパターニングして除去された部分と言える。

また、第１ドレイン導体化調整領域１３６ａは、チャネル領域１３０ａの少なくとも一部と重畳し、周辺がアクティブ層１３０で囲まれた領域と言える。詳細には、第１ドレイン導体化調整領域１３６ａは、ゲート電極１５０の少なくとも一部と重畳し、周辺がアクティブ層１３０で囲まれた領域と言える。例えば、第１ドレイン導体化調整領域１３６ａは、アクティブ層１３０が部分的にパターニングして除去された部分と言える。

図１を参照すると、本発明の一実施例によれば、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａは、幅（Ｄ）及び長さ（Ｓ）を有し、ここで、幅（Ｄ）は、０．５～５μｍの範囲であり得る。

図１を参照すると、本発明の一実施例によれば、第１ソース導体化調整領域１３５ａとゲート電極１５０が重畳する領域の長さをＳ１とすると、Ｓ１は、０．５～１．５μｍの範囲であり得る。これは、第１ドレイン導体化調整領域１３６ａの場合も同様であり、第１ドレイン導体化調整領域１３６ａとゲート電極１５０が重畳する領域の長さをＳ２とすると、Ｓ２は、０．５～１．５μｍの範囲であり得る。

本発明の一実施例によれば、第１ソース導体化調整領域１３５ａは、ソース領域１３０ｂと重畳することができる。詳細には、第１ソース導体化調整領域１３５ａは、平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出することができる。第１ソース導体化調整領域１３５ａとソース領域１３０ｂが重畳する領域の長さをＳ３とすると、Ｓ３は、０．５～５μｍの範囲であり得る。詳細には、第１ソース導体化調整領域１３５ａが平面視においてゲート電極１５０から突出した領域の長さをＳ３とすると、Ｓ３は、０．５～５μｍの範囲であり得る。これは、第１ドレイン導体化調整領域１３６ａの場合も同様であり、第１ドレイン導体化調整領域１３６ａとドレイン領域１３０ｃが重畳する領域の長さをＳ４とすると、Ｓ４は、０．５～５μｍの範囲であり得る。詳細には、第１ドレイン導体化調整領域１３６ａが平面視においてゲート電極１５０から突出した領域の長さをＳ４とすると、Ｓ４は、０．５～５μｍの範囲であり得る。

また、図１３を参照すると、本発明の一実施例によれば、第１ソース導体化調整領域１３５ａは、チャネル領域１３０ａとソース領域１３０ｂの境界部と重畳しないことがあり得る。詳細には、第１ソース導体化調整領域１３５ａは、ゲート電極１５０とソース領域１３０ｂの境界部と離隔して配置することができる。より詳細には、第１ソース導体化調整領域１３５ａは、ゲート電極１５０とソース領域１３０ｂの境界部と離隔してゲート電極１５０内に配置することができる。第１ソース導体化調整領域１３５ａおよびチャネル領域１３０ａとソース領域１３０ｂの境界部の間の最短距離をＳ５とすると、Ｓ５は、０．５～１．５μｍの範囲であり得る。これは、第１ドレイン導体化調整領域１３６ａの場合も同様であり、第１ドレイン導体化調整領域１３６ａおよびチャネル領域１３０ａとドレイン領域１３０ｃの境界部の間の最短距離をＳ６とすると、Ｓ６は、０．５～１．５μｍの範囲であり得る。

本発明の一実施例によれば、チャネル領域１３０ａは部分的に導体化することができる。詳細には、チャネル領域１３０ａは、ゲート電極１５０と重畳するため、導体化工程において直接的な導体化対象ではない。ただし、チャネル領域１３０ａとソース領域１３０ｂの境界およびチャネル領域１３０ａとドレイン領域１３０ｃの境界部分は、導体化過程で金属イオンなどのドーパントの拡散、水素の拡散、プラズマの間接的な影響で部分的に導体化され得る。それによって、チャネル領域１３０ａとソース領域１３０ｂの境界、およびチャネル領域１３０ａとドレイン領域１３０ｃの境界部分は、それぞれキャリア濃度勾配を有することができる。キャリア濃度勾配については、図１７および図１８で詳細に説明する。

一般的に、アクティブ層１３０のチャネル領域１３０ａが、大きなチャネル幅（Ｗ）を有する場合、チャネル領域１３０ａとソース領域、ドレイン領域１３０ｂ、１３０ｃの境界領域で、導体化拡散が大きく進み得る。導体化拡散が進行すると、薄膜トランジスタ１００のしきい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：Ｖｔｈ）が負（－）方向に移動し、薄膜トランジスタ１００の駆動安定性が低下し得る。

アクティブ層１３０のチャネル領域１３０ａが小さいチャネル幅（Ｗ）を有する場合、チャネル領域１３０ａとソース領域、ドレイン領域１３０ｂ、１３０ｃの境界領域で導体化拡散が減少し得る。一方、アクティブ層１３０のチャネル領域１３０ａが小さいチャネル幅（Ｗ）を有する場合、薄膜トランジスタ１００のチャネル領域１３０ａを通過する全キャリア量が減少し、オン（ＯＮ）電流特性が低下し得る。その結果、チャネル領域１３０ａのチャネル幅（Ｗ）が小さい薄膜トランジスタ１００に多くの電流が流れるようにすると、薄膜トランジスタ１００が損傷し、駆動安定性が低下し得る。したがって、アクティブ層１３０が大きなチャネル幅（Ｗ）を有しながらも導体化拡散を制御する必要がある。

図３、図４Ａおよび図４Ｂを参照すると、本発明の一実施例による、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａは、第１アクティブ層１３１のパターニングで形成されたもので、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａには、第１アクティブ層１３１が積層されないか、または第１アクティブ層１３０の厚さが薄くなり得る。その結果、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａには、ドーパントの濃度が低いか、ほとんどないことになり得、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａの周辺では、ドーパントの拡散を防止または抑制することができる。したがって、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａは、アクティブ層１３０に小さなチャネル幅（Ｗ）のチャネル領域１３０ａが複数形成されるのと同じ役割を果たすことができ、チャネル領域１３０ａが大きな幅を有しても導体化浸透を制御することができる。

図１を参照すると、アクティブ層１３０が第１ソース導体化調整領域１３５ａと第１ドレイン導体化調整領域１３６ａを含む場合、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａ上では、導体化を抑制することができる。したがって、アクティブ層１３０のチャネル領域１３０ａのうち、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａを除いた領域で、導体化が進行する。その結果、アクティブ層１３０のチャネル領域１３０ａが大きなチャネル幅（Ｗ）を有する場合でも、導体化が進行する領域の幅が狭くなり、チャネル領域１３０ａへの導体化浸透を防止または制御することができる。

本発明の一実施例によれば、第１ドレイン導体化調整領域１３６ａは、第１ソース導体化調整領域１３５ａを横切ってソース領域１３０ｂとドレイン領域１３０ｃを連結する最短線である第１ライン（ＬＮ）上に配置することができる。詳細には、図１を参照すると、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａを、第１ライン（ＬＮ）線上に配置することができる。しかし、本発明の一実施例がこれに限定されるものではなく、第１ドレイン導体化調整領域１３６ａ、第１ソース導体化調整領域１３５ａを横切ってソース領域１３０ｂとドレイン領域１３０ｃを連結する最短線である第１ライン（ＬＮ）上に配置することもできる。

本発明の一実施例によれば、アクティブ層１３０は、第１アクティブ層１３１を含むことができる。詳細には、第１アクティブ層１３１は、チャネル領域１３０ａの少なくとも一部、ソース領域１３０ｂの少なくとも一部、およびドレイン領域１３０ｃの少なくとも一部に配置することができる。また、第１アクティブ層１３１は、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａの中の少なくとも一部に配置されないことがあり得る。

第１アクティブ層１３１が、第１ソース導体化調整領域１３５ａに配置される場合、第１ソース導体化調整領域１３５ａに配置された第１アクティブ層１３１の厚さは、第１ソース導体化調整領域１３５ａを除くチャネル領域１３０ａに配置された第１アクティブ層１３１の厚さより薄いことがあり得る（図４Ｂ参照）。

また、第１アクティブ層１３１が、第１ドレイン導体化調整領域１３６ａに配置される場合、第１ドレイン導体化調整領域１３６ａに配置された第１アクティブ層１３１の厚さは、第１ドレイン導体化調整領域１３６ａを除くチャネル領域１３０ａに配置された第１アクティブ層１３１の厚さより薄いことがあり得る（図４Ｂ参照）。

本発明の一実施例によれば、第１ソース導体化調整領域１３５ａは、チャネル領域１３０ａとソース領域１３０ｂの境界部と重畳し、ソース領域１３０ｂの少なくとも一部と重畳することができる。詳細には、第１ソース導体化調整領域１３５ａは、平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出することができる。図１には、第１ソース導体化調整領域１３５ａがチャネル領域１３０ａとソース領域１３０ｂの境界部と重畳し、ソース領域１３０ｂと重畳した構成を示している。また、図１には、第１ソース導体化調整領域１３５ａが平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出した構成を示している。しかし、本発明の一実施例はこれに限定されるものではなく、第１ソース導体化調整領域１３５ａがチャネル領域１３０ａとソース領域１３０ｂの境界部と重畳し、ソース領域１３０ｂと重畳しないこともあり得る。詳細には、第１ソース導体化調整領域１３５ａの端部の中で少なくとも一部が平面視においてゲート電極１５０とソース領域１３０ｂの境界部に配置され、第１ソース導体化調整領域１３５ａが平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出しないことがあり得る（図９参照）。また、第１ソース導体化調整領域１３５ａが、チャネル領域１３０ａとソース領域１３０ｂの境界部と重畳しないこともあり得る。詳細には、第１ソース導体化調整領域１３５ａを平面視においてゲート電極１５０とソース領域１３０ｂの境界部と離隔して配置することができる（図１３参照）。

また、本発明の一実施例によれば、第１ドレイン導体化調整領域１３６ａは、チャネル領域１３０ａとドレイン領域１３０ｃの境界部と重畳し、ドレイン領域１３０ｃの少なくとも一部と重畳することができる。詳細には、第１ドレイン導体化調整領域１３６ａは、平面視においてゲート電極１５０からドレイン領域１３０ｃに向かって突出することができる。図１には、第１ドレイン導体化調整領域１３６ａがチャネル領域１３０ａとドレイン領域１３０ｃの境界部と重畳し、ドレイン領域１３０ｃと重畳した構成を示している。また、図１には、第１ドレイン導体化調整領域１３６ａが、平面視においてゲート電極１５０からドレイン領域１３０ｃに向かって突出した構成を示している。しかし、本発明の一実施例はこれに限定されるものではなく、第１ドレイン導体化調整領域１３６ａがチャネル領域１３０ａとドレイン領域１３０ｃの境界部と重畳し、ドレイン領域１３０ｃと重畳しないことがあり得る。詳細には、第１ドレイン導体化調整領域１３６ａの端の中の少なくとも一部が、平面視においてゲート電極１５０とドレイン領域１３０ｃの境界部に配置され、第１ドレイン導体化調整領域１３６ａが平面視においてゲート電極１５０からドレイン領域１３０ｃに向かって突出しないことがあり得る（図９参照）。また、第１ドレイン導体化調整領域１３６ａが、チャネル領域１３０ａとドレイン領域１３０ｃの境界部と重畳しないこともあり得る。詳細には、第１ドレイン導体化調整領域１３６ａは、平面視においてゲート電極１５０とドレイン領域１３０ｃの境界部と離隔して配置することができる（図１３参照）。

図１または図９を参照すると、チャネル領域１３０ａは、第１拡散領域（Ａ１）および第２拡散領域（Ａ２）を有することができる。詳細には、本発明の一実施例によれば、第１拡散領域（Ａ１）と第２拡散領域（Ａ２）は、互いに離隔して配置される。

本発明の一実施例によれば、第１拡散領域（Ａ１）はチャネル領域１３０ａ上に配置され、ソース領域１３０ｂと接触することができる。第２拡散領域（Ａ２）はチャネル領域１３０ａ上に配置され、ドレイン領域１３０ｃと接触することができる。

より詳細には、第１拡散領域（Ａ１）及び第２拡散領域（Ａ２）は、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａと重畳しない。

第１拡散領域（Ａ１）及び第２拡散領域（Ａ２）は、部分的に導体化された領域であり、第１拡散領域（Ａ１）及び第２拡散領域（Ａ２）は、チャネル領域１３０ａにおいて部分的に導体化された領域を意味する。詳細には、第１拡散領域（Ａ１）及び第２拡散領域（Ａ２）は、ゲート電極１５０と重畳するため、導体化工程において直接的な導体化対象ではない。ただし、第１拡散領域（Ａ１）および第２拡散領域（Ａ２）は、導体化過程でドーパントの拡散、水素の拡散、プラズマの間接的な影響で部分的に導体化し得る。したがって、第１拡散領域（Ａ１）および第２拡散領域（Ａ２）は、それぞれキャリア濃度勾配を有する。キャリア濃度勾配については、図１７および図１８で詳細に説明する。

また、図１を参照すると、第１拡散領域（Ａ１）及び第２拡散領域（Ａ２）は、チャネル領域１３０ａが部分的に導体化された領域であり、チャネル領域１３０ａが導体化された領域の長さ（ｌｅｎｇｔｈ）または導体化された距離を導体化浸透深さ（ΔＬ）と呼ぶ。

本発明の一実施例によれば、第１拡散領域（Ａ１）および第２拡散領域（Ａ２）の長さを導体化浸透深さ（ΔＬ）とすると、導体化浸透深さ（ΔＬ）は、０～１μｍの範囲であり得る。

詳細には、アクティブ層１３０に対する選択的導体化の過程でチャネル領域１３０ａの一部が導体化され、導体化した領域はチャネルの役割を果たせない。図１において、チャネル領域１３０ａのうち、第１拡散領域（Ａ１）及び第２拡散領域（Ａ２）の長さである導体化浸透深さを「ΔＬ」で示す。また、チャネル領域１３０ａのうち、導体化されずに有効にチャネルの役割をできる領域を有効チャネルという。導体化浸透深さ（ΔＬ）が大きくなると、有効チャネルの長さが短くなる。

薄膜トランジスタがスイッチングの役割をするためには、有効チャネルの長さを所定の値以上に維持することが好ましく、所定の有効チャネルの長さを確保するために導体化浸透深さ（ΔＬ）を調整することが好ましい。したがって、導体化浸透深さ（ΔＬ）は０～１μｍの範囲であることが好ましい。

アクティブ層１３０上にゲート絶縁膜１４０を配置することができる。具体的に図２Ａを参照すると、ゲート絶縁膜１４０は、アクティブ層１３０およびゲート電極１５０の間に配置される。

ゲート絶縁膜１４０は、シリコン酸化物、シリコン窒化物及び金属酸化物の中の少なくとも一つを含むことができる。ゲート絶縁膜１４０は、単一膜構造を有することもでき、多層膜構造を有することもできる。

ゲート絶縁膜１４０上にゲート電極１５０を配置することができる。ゲート電極１５０は、アルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系の金属、銀（Ａｇ）や銀合金などの銀系の金属、銅（Ｃｕ）や銅合金などの銅系の金属、モリブデン（Ｍｏ）やモリブデン合金などのモリブデン系の金属、クロム（Ｃｒ）、タンタル（Ｔａ）、ネオジウム（Ｎｄ）およびチタン（Ｔｉ）の中の少なくとも１つを含むことができる。図には示していないが、ゲート電極１５０は、物理特性が異なる２つの導電膜を含む多層膜構造を有することもできる。

ゲート電極１５０は、ゲート電極１５０の上部から流入する水素を防止する水素遮断膜の役割をする。

本発明の一実施例による薄膜トランジスタ１００は、層間絶縁膜１６０をさらに含むことができる。ゲート電極１５０上に層間絶縁膜１６０が配置される。層間絶縁膜１６０は、絶縁物質からなる絶縁層である。層間絶縁膜１６０は、有機物からなることもでき、無機物からなることもでき、有機物層と無機物層の積層体からなることもできる。

本発明の一実施例によれば、薄膜トランジスタ１００は、ソース電極１７１およびドレイン電極１７２を含むことができる。ソース電極１７１及びドレイン電極１７２は、例えば、図２Ａに示すように、層間絶縁膜１６０上に配置することができる。

ソース電極１７１とドレイン電極１７２は、互いに離隔してアクティブ層１３０と連結することができる。図２Ａを参照すると、ソース電極１７１およびドレイン電極１７２は、それぞれコンタクトホールを介してそれぞれアクティブ層１３０に連結することができる。より詳細には、ソース電極１７１及びドレイン電極１７２は、それぞれコンタクトホールを介してそれぞれアクティブ層１３０のソース領域１３０ｂ及びドレイン領域１３０ｃと連結することができる。

ソース電極１７１及びドレイン電極１７２は、それぞれモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジウム（Ｎｄ）、銅（Ｃｕ）、およびそれらの合金のうちの少なくとも１つを含むことができる。

本発明の一実施例および図において、ソース電極１７１およびドレイン電極１７２は説明の便宜上区別したものであるだけで、ソース電極１７１およびドレイン電極１７２は、図および上記の説明によって限定されるものではない。ソース電極１７１とドレイン電極１７２は、互いに替えることができる。ソース領域１３０ｂおよびドレイン領域１３０ｃも説明の便宜上区別したものであるだけで、ソース領域１３０ｂとドレイン領域１３０ｃは、互いに替えることができる。

図３は、本発明の他の実施例による薄膜トランジスタ２００の断面図である。

本発明の一実施例によれば、第１アクティブ層１３１は、第１酸化物半導体層１３１ａおよび第２酸化物半導体層１３１ｂをさらに含むことができる。図３を参照すると、第２酸化物半導体層１３１ｂは、第１酸化物半導体層１３１ａ上に配置することができる。

図４Ａは、本発明のまた他の実施例による薄膜トランジスタ３００の平面図および平面図のＩＩＩ－ＩＩＩ’に沿って切断した断面図であり、図４Ｂは、本発明のまた他の実施例による薄膜トランジスタの平面図および平面図のＩＩＩ－ＩＩＩ’に沿って切断した断面図である。

図４Ａによれば、図１と比較して、本発明の一実施例によれば、アクティブ層１３０は、第１アクティブ層１３１および第１アクティブ層１３１上の第２アクティブ層１３２をさらに含むことができる。

本発明の一実施例によれば、第２アクティブ層１３２は、半導体物質によって形成することができる。第２アクティブ層１３２は、酸化物半導体物質を含むことができる。

第２アクティブ層１３２は、第１アクティブ層１３１と同じ酸化物半導体物質によって作ることもでき、第１アクティブ層１３１と異なる酸化物半導体物質によって作ることもできる。

本発明の一実施例によれば、第２アクティブ層１３２は、チャネル領域１３０ａ全体、ソース領域１３０ｂ全体、およびドレイン領域１３０ｃ全体に配置することができる。詳細には、第２アクティブ層１３２は、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａに配置することができる。図４には、第２アクティブ層１３２が、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａに配置された構成を示している。より詳細には、第２アクティブ層１３２の中の少なくとも一部は、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａ内で、第１アクティブ層１３１の側面と接触することができる。

より詳細には、図４Ａには、第１アクティブ層１３１は、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａの中の少なくとも一部に配置せず、第２アクティブ層１３２は、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａに配置した構成を示している。また、図４Ａを参照すると、第２アクティブ層１３２は、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａ内で、バッファ層１２０と接触することもできる。

一方、図４Ｂには、図４Ａと比較して、第１ソース導体化調整領域１３５ａに第１アクティブ層１３１を配置した構成を示している。詳細には、第１ソース導体化調整領域１３５ａに第１アクティブ層１３１を配置する場合、第１ソース導体化調整領域１３５ａに配置された第１アクティブ層１３１の厚さが、第１ソース導体化調整領域１３５ａを除くチャネル領域１３０ａに配置された第１アクティブ層１３１の厚さより薄いことがあり得る。ここで、第２アクティブ層１３２は、第１ソース導体化調整領域１３５ａ内でバッファ層１２０と接触しない。

また、第１ドレイン導体化調整領域１３６ａに第１アクティブ層１３１を配置することもできる。詳細には、第１ドレイン導体化調整領域１３６ａに第１アクティブ層１３１を配置する場合、第１ドレイン導体化調整領域１３６ａに配置された第１アクティブ層１３１の厚さが、第１ドレイン導体化調整領域１３６ａを除くチャネル領域１３０ａに配置された第１アクティブ層１３１の厚さより薄いことがあり得る。ここで、第２アクティブ層１３２は、第１ドレイン導体化調整領域１３６ａ内でバッファ層１２０と接触しない。

本発明の一実施例によれば、アクティブ層１３０が多層構造である場合にも、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａが、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調節領域１３６ａを除くアクティブ層１３０の領域より厚さが薄く、チャネル領域１３０ａへの導体化浸透深さ（ΔＬ）を制御することができる。

図５は、本発明のまた他の実施例による薄膜トランジスタ４００の平面図および平面図のＩＶ－ＩＶ’に沿って切断した断面図である。

図５によれば、図４と比較して、第１アクティブ層１３１は、第１酸化物半導体層１３１ａ及び第２酸化物半導体層１３１ｂを含むことができる。図５を参照すると、第１アクティブ層１３１は、第１酸化物半導体層１３１ａ及び第１酸化物半導体層１３１ａ上の第２酸化物半導体層１３１ｂを含むことができる。詳細には、第１アクティブ層１３１をパターニングして第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａを形成し、第２アクティブ層１３２は、チャネル領域１３０ａの全体、ソース領域１３０ｂの全体、およびドレイン領域１３０ｃの全体に配置することができる。より詳細には、第２アクティブ層１３２は、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａに配置することができる。第２アクティブ層１３２の少なくとも一部は、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａ内の第１酸化物半導体層１３１ａ及び第２酸化物半導体層１３１ｂの中のいずれか１つと接触することができる。

図６は、本発明のまた他の実施例による薄膜トランジスタ５００の平面図および平面図のＶ－Ｖ’に沿って切断した断面図である。

図６は、図４と比較して、第２アクティブ層１３２は、第３酸化物半導体層１３２ａおよび第４酸化物半導体層１３２ｂを含むことができる。図６を参照すると、第２アクティブ層１３２は、第３酸化物半導体層１３２ａ及び第３酸化物半導体層１３２ａ上の第４酸化物半導体層１３２ｂを含むことができる。詳細には、第１アクティブ層１３１をパターニングして第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａを形成し、第２アクティブ層１３２は、チャネル領域１３０ａの全体、ソース領域１３０ｂの全体、およびドレイン領域１３０ｃの全体に配置することができる。より詳細には、第２アクティブ層１３２の少なくとも一部は、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａ内の第３酸化物半導体層１３２ａの中の少なくとも一部と接触することができる。

図７は、本発明のまた他の実施例による薄膜トランジスタ６００の断面図である。

図７を参照すると、本発明の一実施例によれば、ゲート絶縁膜１４０は、アクティブ層１３０のチャネル領域１３０ａの上面をカバーし、ソース領域１３０ｂ及びドレイン領域１３０ｂの上面を露出させる様々な形態でパターニングすることができる。

図７には、ゲート絶縁膜１４０がアクティブ層１３０の上面全体をカバーする構成を示している。しかし、本発明の一実施例はこれに限定されるものではなく、ゲート絶縁膜１４０は、ソース領域１３０ｂおよびドレイン領域１３０ｂの上面を露出させることもできる（図２Ａ参照）。

図８は、本発明のまた他の実施例による薄膜トランジスタ７００の平面図である。

図８によれば、図１と比較して、第２ソース導体化調整領域１３５ｂおよび第２ドレイン導体化調整領域１３６ｂをさらに含むことができる。

本発明の一実施例によれば、アクティブ層１３０は、互いに離隔した第２ソース導体化調整領域１３５ｂおよび第２ドレイン導体化調整領域１３６ｂを含み、第２ソース導体化調整領域１３５ｂは、チャネル領域１３０ａの少なくとも一部と重畳することができる。詳細には、第２ソース導体化調整領域１３５ｂの少なくとも一部は、ゲート電極１５０の少なくとも一部と重畳することができる。

第２ドレイン導体化調整領域１３６ｂは、チャネル領域１３０ａの少なくとも一部と重畳することができる。詳細には、第２ドレイン導体化調整領域１３６ｂの少なくとも一部は、ゲート電極１５０の少なくとも一部と重畳することができる。

図８に示すように、第１ソース導体化調整領域１３５ａ、第２ソース導体化調整領域１３５ｂ、第１ドレイン導体化調整領域１３６ａ、及び第２ドレイン導体化調整領域１３６ｂは、同じ大きさのように図に示しているが、本発明の一実施例はこれに限定されるものではなく、第１ソース導体化調整領域１３５ａ、第２ソース導体化調整領域１３５ｂ、第１ドレイン導体化調整領域１３６ａ、および第２ドレイン導体化調整領域１３６ｂは、それぞれ同じ大きさでないこともあり得る。

図８には、平面視において第１ソース導体化調整領域１３５ａが、第２ソース導体化調整領域１３５ｂの上部に配置して示しているが、本発明の一実施例はこれに限定されるものではなく、第１ソース導体化調整領域１３５ａおよび第２ソース導体化調整領域１３５ｂの位置は、替えることができる。これは、第１ドレイン導体化調整領域１３６ａおよび第２ドレイン導体化調整領域１３６ｂの場合にも同様に適用される。

第２ソース導体化調整領域１３５ｂは、チャネル領域１３０ａとソース領域１３０ｂの境界部と重畳し、ソース領域１３０ｂの少なくとも一部と重畳することができる。詳細には、第２ソース導体化調整領域１３５ｂは、平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出することができる。図８には、第２ソース導体化調整領域１３５ｂが、チャネル領域１３０ａとソース領域１３０ｂの境界部と重畳し、ソース領域１３０ｂの少なくとも一部と重畳する構成を示している。また、図８には、第２ソース導体化調整領域１３５ｂが平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出した構成を示している。しかし、本発明の一実施例はこれに限定されるものではなく、第２ソース導体化調整領域１３５ｂが、ソース領域１３０ｂと重畳しないこともあり得、チャネル領域１３０ａとソース領域１３０ｂの境界部と重畳しないこともあり得る。詳細には、第２ソース導体化調整領域１３５ｂの端部の中の少なくとも一部が、平面視においてゲート電極１５０とソース領域１３０ｂの境界部に配置され、第２ソース導体化調整領域１３５ｂが、平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出しないことがあり得、第２ソース導体化調整領域１３５ｂを、平面視においてゲート電極１５０とソース領域１３０ｂの境界部と離隔して配置することができる。

第２ドレイン導体化調整領域１３６ｂは、チャネル領域１３０ａとドレイン領域１３０ｃの境界部と重畳し、ドレイン領域１３０ｃの少なくとも一部と重畳することができる。詳細には、第２ドレイン導体化調整領域１３６ｂは、平面視においてゲート電極１５０からドレイン領域１３０ｃに向かって突出することができる。図８には、第２ドレイン導体化調整領域１３６ｂが、チャネル領域１３０ａとドレイン領域１３０ｃの境界部と重畳し、ドレイン領域１３０ｃの少なくとも一部と重畳する構成を示している。また、図８には、第２ドレイン導体化調整領域１３６ｂが、平面視においてゲート電極１５０からドレイン領域１３０ｃに向かって突出した構成を示している。しかし、本発明の一実施例がこれに限定されるものではなく、第２ドレイン導体化調整領域１３６ｂが、ドレイン領域１３０ｂと重畳しないこともあり得、チャネル領域１３０ａとドレイン領域１３０ｃの境界部と重畳しないこともあり得る。詳細には、第２ドレイン導体化調整領域１３６ｂの端部の中の少なくとも一部が、平面視においてゲート電極１５０とドレイン領域１３０ｃの境界部に配置され、第２ドレイン導体化調整領域１３６ｂが、平面視においてゲート電極１５０からドレイン領域１３０ｃに向かって突出しないことがあり得、第２ドレイン導体化調整領域１３６ｂを、平面視においてゲート電極１５０とドレイン領域１３０ｃの境界部と離隔して配置することができる。

図８を参照すると、第１拡散領域（Ａ１）は、第１ソース導体化調整領域１３５ａと第２ソース導体化調整領域１３５ｂの間に配置することもできる。ここで、第１拡散領域（Ａ１）は、第１ソース導体化調整領域１３５ａおよび第２ソース導体化調整領域１３５ｂと重畳しない。

図８を参照すると、第２拡散領域（Ａ２）は、第１ドレイン導体化調整領域１３６ａと第２ドレイン導体化調整領域１３６ｂの間に配置することもできる。ここで、第２拡散領域（Ａ２）は、第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂと重畳しない。

本発明の一実施例によれば、アクティブ層１３０が第２ソース導体化調整領域１３５ｂを含む場合、第１ソース導体化調整領域１３５ａおよび第２ソース導体化調整領域１３５ｂは、互いに離隔している。第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂが離隔している場合、第１拡散領域（Ａ１）を第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂの間に配置することができる。

アクティブ層１３０が第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂを含む場合、第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂは、互いに離隔している。第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂが離隔している場合、第２拡散領域（Ａ２）を第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂの間に配置することができる。

本発明の一実施例によれば、第１ソース導体化調整領域１３５ａおよび第２ソース導体化調整領域１３５ｂは、０．５～２０μｍ間隔で配置することができる。

また、第１ドレイン導体化調整領域１３６ａおよび第２ドレイン導体化調整領域１３６ｂは、０．５～２０μｍ間隔で配置することができる。ここで、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂの間隔と、第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂの間隔は、同じでも異なってもよい。

第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂの間隔が２０μｍを超過する場合、チャネル領域１３０ａで導体化が進行する領域の幅（Ｗｉｄｔｈ）が広くなり、チャネル領域１３０ａへの導体化を、防止または制御できなくなり得る。その結果、拡散領域（Ａ１、Ａ２）の導体化浸透深さ（ΔＬ）が長くなり、相対的に短い有効チャネル長を有する。また、薄膜トランジスタのしきい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：Ｖｔｈ）が負（－）方向に移動して、薄膜トランジスタの駆動安定性を低下させ得る。これは、第１ドレイン導体化調整領域１３６ａと第２ドレイン導体化調整領域１３６ｂの間隔が、２０μｍを超過する場合にも同様である。

第１ソース導体化調整領域１３５ａおよび第２ソース導体化調整領域１３５ｂの間隔が０．５～２０μｍの範囲の場合、チャネル領域１３０ａで導体化が進行する領域の幅（Ｗｉｄｔｈ）が狭くなり、チャネル領域１３０ａへの導体化を防止または制御することができる。一方、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂの間隔が０．５μｍ未満の場合、導体化が進行する領域の幅（Ｗｉｄｔｈ）が狭すぎて、薄膜トランジスタ１００のチャネル領域１３０ａを通過する全キャリア量が減少し、オン（ＯＮ）電流が抑制され得る。その結果、導体化が進行する領域の幅（Ｗｉｄｔｈ）が狭い薄膜トランジスタ１００に多くの電流が流れるようにすると、薄膜トランジスタ１００が損傷し、駆動安定性が低下し得る。これは、第１ドレイン導体化調整領域１３６ａおよび第２ドレイン導体化調整領域１３６ｂの間隔が０．５μｍ未満の場合にも同様である。

本発明の一実施例によれば、アクティブ層１３０は、第３ソース導体化調整領域と第３ドレイン導体化調整領域をさらに含むことができる。図８には、第１ソース導体化調整領域１３５ａ、第２ソース導体化調整領域１３５ｂ、第１ドレイン導体化調整領域１３６ａ、及び第２ドレイン導体化調整領域１３６ｂのみを示しているが、本発明の一実施にはこれに限定されるものではなく、図には示していないが、ソースホームおよびドレインホームは、それぞれ３つ以上でもあり得る。

図９は、本発明のまた他の実施例による薄膜トランジスタ８００の平面図である。

図９によれば、図８と比較して、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂは、チャネル領域１３０ａとソース領域１３０ｂの境界部と重畳し、ソース領域１３０ｂと重畳しないことがあり得る。また、第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂは、チャネル領域１３０ａとドレイン領域１３０ｃの境界部と重畳し、ドレイン領域１３０ｃと重畳しないことがあり得る。詳細には、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂの端部の中の少なくとも一部が、平面視においてゲート電極１５０とソース領域１３０ｂの境界部に配置され、第１ソース導体化調整領域１３５ａおよび第２ソース導体化調整領域１３５ｂは、平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出しないことがあり得る。第１ドレイン導体化調整領域１３６ａおよび第２ドレイン導体化調整領域１３６ｂの場合にも、同様である。

本発明の一実施例によれば、第１ソース導体化調整領域１３５ａ、第２ソース導体化調整領域１３５ｂ、第１ドレイン導体化調整領域１３６ａ、及び第２ドレイン導体化調整領域１３６ｂが、それぞれソース領域１３０ｂおよびドレイン領域１３０ｃと重畳しない場合にも、チャネル領域１３０ａへの導体化拡散を防止または制御することができる。詳細には、第１ソース導体化調整領域１３５ａ、第２ソース導体化調整領域１３５ｂがそれぞれ平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出せず、第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂがそれぞれ平面視においてゲート電極１５０からドレイン領域１３０ｃに向かって突出していない場合でも、チャネル領域１３０ａへの導体化拡散を防止または制御することができる。

図１０は、本発明のまた他の実施例による薄膜トランジスタ９００の平面図である。

図１０によれば、図９と比較して、第１ソース導体化調整領域１３５ａおよび第２ソース導体化調整領域１３５ｂの中の少なくとも１つは、ソース領域１３０ｂと重畳することができる。詳細には、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂの中の少なくとも１つは、平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出することができる。

図１０には、第１ソース導体化調整領域１３５ａがソース領域１３０ｂと重畳し、第２ソース導体化調整領域１３５ｂがソース領域１３０ｂと重畳しない構成を示している。詳細には、図１０には、第１ソース導体化調整領域１３５ａが平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出し、第２ソース導体化調整領域１３５ｂがソース領域１３０ｂに向かって突出しない構成を示している。しかし、本発明の一実施例はこれに限定されるものではなく、第１ソース導体化調整領域１３５ａがソース領域１３０ｂと重畳せず、第２ソース導体化調整領域１３５ｂはソース領域１３０ｂと重畳することもできる。

本発明の一実施例によれば、第１ドレイン導体化調整領域１３６ａおよび第２ドレイン導体化調整領域１３６ｂの中の少なくとも１つは、ドレイン領域１３０ｃと重畳することができる。詳細には、第１ドレイン導体化調整領域１３６ａおよび第２ドレイン導体化調整領域１３６ｂの中の少なくとも１つは、平面視においてゲート電極１５０からドレイン領域１３０ｃに向かって突出することができる。図１０には、第１ドレイン導体化調整領域１３６ａがドレイン領域１３０ｃと重畳し、第２ドレイン導体化調整領域１３６ｂがドレイン領域１３０ｃと重畳しない構成を示している。詳細には、図１０には、第１ドレイン導体化調整領域１３６ａが平面視においてゲート電極１５０からドレイン領域１３０ｃに向かって突出し、第２ドレイン導体化調整領域１３６ｂがドレイン領域１３０ｃに向かって突出しない構成を示している。しかし、本発明の一実施例はこれに限定されるものではなく、第１ドレイン導体化調整領域１３６ａがドレイン領域１３０ｃと重畳せず、第２ドレイン導体化調整領域１３６ｂはドレイン領域１３０ｃと重畳することもできる。

図１１Ａは、本発明のまた他の実施例による薄膜トランジスタの平面図である。

図１１Ｂは、図１１ＡのＶＩ－ＶＩ’に沿って切断した断面図である。

図１１Ｃは、図１１ＡのＶＩＩ－ＶＩＩ’に沿って切断した断面図である。

本発明の一実施例によれば、第１ソース導体化調整領域１３５ａは、チャネル領域１３０ａの長手方向の縁（Ｒ）と重畳し、詳細には第１ソース導体化調整領域１３５ａは、平面視においてチャネル領域１３０ａの長手方向の縁（Ｒ）に配置することができる。ここで、チャネル領域１３０ａの長手方向は、ソース領域１３０ｂとドレイン領域１３０ｃを連結する方向である。

図１１Ａ、図１１Ｂ及び図１１Ｃを参照すると、本発明の一実施例による薄膜トランジスタ１０００のアクティブ層１３０は、第１アクティブ層１３１及び第２アクティブ層１３２を含む。

詳細には、アクティブ層１３０は、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂを含み、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂは、チャネル領域１３０ａの長手方向の縁（Ｒ）と重畳する。より詳細には、図８を参照すると、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂは、チャネル領域１３０ａの長手方向の縁（Ｒ）と重畳しない構成を示している。例えば、図８には、第１ソース導体化調整領域１３５ａおよび第２ソース導体化調整領域１３５ｂは、チャネル領域１３０ａの長手方向の縁（Ｒ）と離隔して配置されている。

本発明の一実施例によれば、第１ドレイン導体化調整領域１３６ａは、チャネル領域１３０ａの長手方向の縁（Ｒ）と重畳することができる。詳細には、第１ドレイン導体化調整領域１３６ａは、平面視においてチャネル領域１３０ａの長手方向の縁（Ｒ）に配置することができる。

図１１Ａ、図１１Ｂ及び図１１Ｃを参照すると、アクティブ層１３０は、第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂを含み、第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂは、チャネル領域１３０ａの長手方向の縁（Ｒ）と重畳する。第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂと重複する内容は省略する。

図１１Ｂ及び図１１Ｃには、第１アクティブ層１３１及び第２アクティブ層１３２を含む構成を示している。しかし、本発明の一実施例はこれに限定されるものではなく、第２アクティブ層１３２を含まなくてもよい。

図１２Ａは、図１１Ａの他の実施例による薄膜トランジスタのＶＩ－ＶＩ’に沿って切断した断面図である。

図１２Ｂは、図１１Ａの他の実施例による薄膜トランジスタのＶＩＩ－ＶＩＩ’に沿って切断した断面図である。

図１２Ａおよび図１２Ｂには、図１１Ｂおよび図１１Ｃと比較して第２アクティブ層１３２を含まない構成を示している。

図１３は、本発明のまた他の実施例による薄膜トランジスタ１１００の平面図である。

本発明の一実施例によれば、第１ソース導体化調整領域１３５ａは、チャネル領域１３０ａとソース領域１３０ｂの境界部と重畳しないことがあり得る。また、第１ドレイン導体化調整領域１３６ａは、チャネル領域１３０ａとドレイン領域１３０ｃの境界部と重畳しないことがあり得る。詳細には、第１ソース導体化調整領域１３５ａを平面視においてゲート電極１５０とソース領域１３０ｂの境界部と離隔して配置することができ、第１ドレイン導体化調整領域１３６ａは、平面視においてゲート電極１５０とドレイン領域１３０ｃの境界部と離隔して配置することができる。

図１３によれば、図８と比較して、第１ソース導体化調整領域１３５ａおよび第２ソース導体化調整領域１３５ｂがソース領域１３０ｂと重畳せず、ソース領域１３０ｂとチャネル領域１３０ａの境界部と重畳しないことがあり得る。

本発明の一実施例によれば、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂが、ソース領域１３０ｂとチャネル領域１３０ａの境界部と重畳しない場合にも、チャネル領域１３０ａへの導体化拡散を防止または制御することができる。詳細には、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂが平面視においてゲート電極１５０とソース領域１３０ｂの境界部と離隔して配置された場合でも、チャネル領域１３０ａへの導体化拡散を防止または制御することができる。第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂの場合にも、ドレイン領域１３０ｃとチャネル領域１３０ａの境界部と重畳しない場合でも、チャネル領域１３０ａへの導体化拡散を防止または制御することができる。詳細には、第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂが平面視においてゲート電極１５０とドレイン領域１３０ｃの境界部と離隔して配置された場合にも、チャネル領域１３０ａへの導体化拡散を防止または制御することができる。

図１４は、本発明のまた他の実施例による薄膜トランジスタ１２００の平面図である。

図１４には、図１３と比較して、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂがソース領域１３０ｂ及びチャネル領域１３０ａの境界部と重畳し、ソース領域１３０ｂと重畳しない構成を示している。詳細には、図１４には、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂの端部の中の少なくとも一部が、平面視においてゲート電極１５０とソース領域１３０ｂの境界部に配置され、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂが、平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出しない構成を示している。一方、本発明の一実施例がこれに限定されるものではなく、第１ドレイン導体化調整領域１３６ａ及び第２ドレイン導体化調整領域１３６ｂのみがドレイン領域１３０ｃ及びチャネル領域１３０ａの境界部と重畳し、ドレイン領域１３０ｃと重畳しないことがあり得る。この場合にも、チャネル領域１３０ａへの導体化拡散を制御または防止することができる。

図１５は、本発明のまた他の実施例による薄膜トランジスタ１３００の平面図である。

図１５には、図１３と比較して、第１ソース導体化調整領域１３５ａおよび第２ソース導体化調整領域１３５ｂがソース領域１３０ｂと重畳する構成を示している。詳細には、図１５には、第１ソース導体化調整領域１３５ａ及び第２ソース導体化調整領域１３５ｂが平面視においてゲート電極１５０からソース領域１３０ｂに向かって突出した構成を示している。一方、本発明の一実施例はこれに限定されるものではなく、第１ドレイン導体化調整領域１３６ａおよび第２ドレイン導体化調整領域１３６ｂのみがドレイン領域１３０ｃと重畳することもできる。いずれの場合にも、チャネル領域１３０ａへの導体化拡散を制御または防止することができる。

図１６Ａは、実施例と比較例に係る薄膜トランジスタのしきい値電圧（Ｖｔｈ）測定グラフである。

図１６Ｂは、図１６Ａの比較例による薄膜トランジスタの平面図である。

図１６Ａを参照すると、ａグラフは実施例による薄膜トランジスタの閾値電圧（Ｖｔｈ）の測定結果であり、ｂグラフは比較例に係る薄膜トランジスタのしきい値電圧（Ｖｔｈ）の測定結果である。

図１６Ａのグラフにおいて、横軸はゲート電圧（Ｖ_Ｇ）を意味し、縦軸はドレイン－ソース電流（Ｉ_ＤＳ）の対数（ｌｏｇ）値を意味する。

一実施例による薄膜トランジスタは、第１ソース導体化調整領域１３５ａと第１ドレイン導体化調整領域１３６ａを含む。一方、比較例による薄膜トランジスタは、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａを含まない（図１６Ｂ参照）。実施例による薄膜トランジスタは、第２ソース導体化調整領域１３５ｂおよび第２ドレイン導体化調整領域１３６ｂをさらに含むこともできる。

第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａを含む実施例の場合、チャネル領域１３０ａとソース領域１３０ｂの境界、及びチャネル領域１３０ａとドレイン領域１３０ｃの境界で導体化浸透を防止または制御することができ、その結果、アクティブ層１３０のチャネル領域１３０ａが大きなチャネル幅（Ｗ）を有する場合にも、導体化が進行する領域のチャネル幅（Ｗ）が狭くなり、チャネル領域１３０ａへの導体化を抑制または制御することができる。

したがって、チャネル領域１３０ａへの導体化が抑制または制御される場合、導体化浸透深さ（ΔＬ）の長さが短くなり、相対的に大きな有効チャネル長を有する。また、チャネル領域１３０ａへの導体化が抑制または制御される場合、薄膜トランジスタのしきい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：Ｖｔｈ）が負（－）方向に移動することを制御して、薄膜トランジスタの駆動安定性を向上させることができる。

図１６Ｂを参照すると、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａを含まない比較例の場合、チャネル領域１３０ａとソース領域１３０ｂの境界及びチャネル領域１３０ａとドレイン領域１３０ｃとの境界で導体化の進行が起こり得る。

したがって、チャネル領域１３０ａへの導体化が進行する場合、導体化浸透深さ（ΔＬ）の長さが長くなり、相対的に短い有効チャネル長を有する。また、チャネル領域１３０ａへの導体化が進行する場合、薄膜トランジスタのしきい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：Ｖｔｈ）が負（－）方向に移動し、薄膜トランジスタの駆動安定性が低下し得る。

第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａを含むアクティブ層１３０を有する本発明の実施例による薄膜トランジスタと、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａを含まないアクティブ層１３０を有する本発明の比較例による薄膜トランジスタを比較すると、同じオン（ＯＮ）電流のとき、本発明の比較例よる薄膜トランジスタのしきい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：Ｖｔｈ）が負（－）方向に移動したことを確認することができる。

図１７は、アクティブ層１３０の各領域別キャリア濃度のグラフである。詳細には、図１７は、アクティブ層１３０のＶＩＩ－ＶＩＩ’によるキャリア濃度のグラフである。ここで、アクティブ層１３０は、酸化物半導体物質からなることができる。

図１７のグラフの横軸は、順にソース領域１３０ｂ、チャネル領域１３０ａ及びドレイン領域１３０ｃを表し、第１ソース導体化調整領域１３５ａはソース領域１３０ｂ及びチャネル領域１３０ａと重畳し、第１ドレイン導体化調整領域１３６ａはチャネル領域１３０ａ及びドレイン領域１３０ｃと重畳する。図１７の横軸は、図１７に示すアクティブ層１３０の左側端から測定された距離に対応することができる。

図１７のグラフの縦軸は、キャリア濃度（ａ．ｕ．）を示す。

図１７を参照すると、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａには、第１アクティブ層１３１が積層されないか、第１アクティブ層１３０の厚さが薄いことがあり得る。その結果、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａには、ドーパントの濃度が低いか、ほとんどないことがあり得る。したがって、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａのキャリア濃度は、ないかまたは非常に低いことがあり得る。一方、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａを除くチャネル領域１３０ａに配置された第１アクティブ層１３１の厚さは、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａに配置された第１アクティブ層１３１の厚さよりも厚く、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａを除くチャネル領域１３０ａのキャリア濃度が、第１ソース導体化調整領域１３５ａおよび第１ドレイン導体化調整領域１３６ａのキャリア濃度よりも大きい。ソース領域１３０ｂおよびドレイン領域１３０ｃは、導体化によって形成された領域でありキャリア濃度が高い。

図１８は、アクティブ層１３０の各領域別キャリア濃度のグラフである。詳細には、図１８は、アクティブ層１３０のＩＸ－ＩＸ’によるキャリア濃度のグラフである。ここで、アクティブ層１３０は、酸化物半導体物質からなることができる。

図１８のグラフの縦軸は、図１７の縦軸と同様であり省略する。

図１８のグラフの横軸は、順にソース領域１３０ｂ、チャネル領域１３０ａ及びドレイン領域１３０ｃを表し、チャネル領域１３０ａは、第１拡散領域（Ａ１）及び第２拡散領域（Ａ２）を含む。図１８の横軸は、図１８に示すアクティブ層１３０の左側端から測定された距離に対応することができる。

図１８を参照すると、第１ソース導体化調整領域１３５ａ及び第１ドレイン導体化調整領域１３６ａを除くチャネル領域１３０ａは、キャリア濃度が高く、ソース領域１３０ｂ及びドレイン領域１３０ｃは、導体化によって形成された領域でありキャリア濃度が高い。また、第１拡散領域（Ａ１）および第２拡散領域（Ａ２）にキャリア濃度勾配が形成される。

本発明の一実施例によれば、第１拡散領域（Ａ１）は、ソース領域１３０ｂから離れる方向に沿って減少するキャリア濃度勾配を有する。詳細には、図１８のグラフを参照すると、ソース領域１３０ｂでキャリア濃度が最も高く、第１拡散領域（Ａ１）はソース領域１３０ｂから離れるほどキャリア濃度が緩やかに減少し、チャネル領域１３０ａのうち、第１拡散領域（Ａ１）及び第２拡散領域（Ａ２）ではない領域においてキャリア濃度が最も低い。

本発明の一実施例によれば、第２拡散領域（Ａ２）は、ドレイン領域１３０ｃから離れる方向に沿って減少するキャリア濃度勾配を有する。詳細には、図１８のグラフを参照すると、ドレイン領域１３０ｃでキャリア濃度が最も高く、第２拡散領域（Ａ２）はドレイン領域１３０ｃから離れるほどキャリア濃度が緩やかに減少し、チャネル領域１３０ａのうち、第１拡散領域（Ａ１）及び第２拡散領域（Ａ２）ではない領域においてキャリア濃度が最も低い。

図１９は、本発明のまた他の一実施例による表示装置１５００の概略図である。

本発明のまた他の一実施例による表示装置１５００は、図１９に示すように、表示パネル３１０、ゲートドライバ３２０、データドライバ３３０、及び制御部３４０を含むことができる。

表示パネル３１０は、ゲートライン（ＧＬ）とデータライン（ＤＬ）を含み、ゲートライン（ＧＬ）とデータライン（ＤＬ）の交差領域に画素（Ｐ）が配置される。画素（Ｐ）の駆動により映像が表示される。ゲートライン（ＧＬ）、データライン（ＤＬ）及び画素（Ｐ）は、ベース基板１１０上に配置することができる。

制御部３４０は、ゲートドライバ３２０とデータドライバ３３０を制御する。

制御部３４０は、外部システム（未図示）から供給される信号を用いて、ゲートドライバ３２０を制御するためのゲート制御信号（ＧＣＳ）及びデータドライバ３３０を制御するためのデータ制御信号（ＤＣＳ）を出力する。また、制御部３４０は、外部システムから入力する入力映像データをサンプリングした後、それを再整列して、再整列したデジタル映像データ（ＲＧＢ）をデータドライバ３３０に供給する。

ゲート制御信号（ＧＣＳ）は、ゲートスタートパルス（ＧＳＰ）、ゲートシフトクロック（ＧＳＣ）、ゲート出力イネーブル信号（ＧＯＥ）、スタート信号（Ｖｓｔ）、ゲートクロック（ＧＣＬＫ）などを含む。また、ゲート制御信号（ＧＣＳ）は、シフトレジスタを制御するための制御信号を含むことができる。

データ制御信号（ＤＣＳ）は、ソーススタートパルス（ＳＳＰ）、ソースシフトクロック信号（ＳＳＣ）、ソース出力イネーブル信号（ＳＯＥ）、極性制御信号（ＰＯＬ）などを含む。

データドライバ３３０は、表示パネル３１０のデータライン（ＤＬ）にデータ電圧を供給する。詳細には、データドライバ３３０は、制御部３４０から入力した映像データ（ＲＧＢ）をアナログデータ電圧に変換し、データ電圧をデータライン（ＤＬ）に供給する。

本発明の一実施例によれば、ゲートドライバ３２０は表示パネル３１０に実装することができる。このように、ゲートドライバ３２０が表示パネル３１０に直接に実装されている構造をゲートインパネル（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ：ＧＩＰ）構造という。詳細には、ゲートインパネル（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ：ＧＩＰ）構造において、ゲートドライバ３２０をベース基板１１０上に配置することができる。

本発明の一実施例による表示装置１５００は、上述した薄膜トランジスタ１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００を含むことができる。本発明の一実施例によれば、ゲートドライバ３２０は、上述の薄膜トランジスタ１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００を含むことができる。

ゲートドライバ３２０は、シフトレジスタ３５０を含むことができる。

シフトレジスタ３５０は、制御部３４０から伝送されたスタート信号およびゲートクロックなどを用いて、１フレームの間、ゲートライン（ＧＬ）にゲートパルスを順次供給する。ここで、１フレームとは、表示パネル３１０を介して１つのイメージが出力される期間をいう。ゲートパルスは、画素（Ｐ）に配置されたスイッチング素子（薄膜トランジスタ）をターンオンさせることができるターンオン電圧を有している。

また、シフトレジスタ３５０は、１フレーム中、ゲートパルスが供給されない残りの期間中は、ゲートライン（ＧＬ）に、スイッチング素子をターンオフさせることができるゲートオフ信号を供給する。以下、ゲートパルスとゲートオフ信号を総称してスキャン信号（ＳＳまたはＳｃａｎ）とする。

シフトレジスタ３５０は、上述の薄膜トランジスタ１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００を含むことができる。

図２０は、シフトレジスタ３５０の概略図である。

図２０を参照すると、シフトレジスタ３５０は、ｇ個のステージ３５１（ＳＴ１～ＳＴｇ）を含むことができる。

シフトレジスタ３５０は、１つのゲートライン（ＧＬ）を介して、１つのスキャン信号（ＳＳ）を１つのゲートライン（ＧＬ）に連結している画素（Ｐ）に伝送する。ステージ３５１のそれぞれは、１つのゲートライン（ＧＬ）に連結することができる。表示パネル１１０に、ｇ個のゲートライン（ＧＬ）が形成されている場合、シフトレジスタ３５０は、ｇ個のステージ３５１（ＳＴ１～ＳＴｇ）を含むことができ、ｇ個のスキャン信号（ＳＳ１～ＳＳｇ）を生成することができる。

一般的に、各ステージ３５１は、１フレーム中にゲートパルス（ＧＰ）を一度出力し、ゲートパルス（ＧＰ）は、各ステージ３５１で順次に出力される。

図２１は、図１９のいずれか１つの画素（Ｐ）の回路図である。

図２１の回路図は、表示素子７１０として有機発光ダイオード（ＯＬＥＤ）を含む表示装置１５００の画素（Ｐ）に対する等価回路図である。

図２１を参照すると、画素（Ｐ）は、表示素子７１０および表示素子７１０を駆動する画素駆動回路（ＰＤＣ）を含む。詳細には、本発明の一実施例による表示装置１５００は、ベース基板１１０上の画素駆動回路（ＰＤＣ）を含むことができる。

図２１の画素駆動回路（ＰＤＣ）は、スイッチングトランジスタである第１薄膜トランジスタ（ＴＲ１）および駆動トランジスタである第２薄膜トランジスタ（ＴＲ２）を含む。本発明のまた他の実施例による表示装置１５００は、薄膜トランジスタ１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００のうちの中の少なくとも１つを含むことができる。

第１薄膜トランジスタ（ＴＲ１）は、ゲートライン（ＧＬ）及びデータライン（ＤＬ）に連結していて、ゲートライン（ＧＬ）を介して供給されるスキャン信号（ＳＳ）によってターンオン又はターンオフする。

データライン（ＤＬ）は、画素駆動回路（ＰＤＣ）にデータ電圧（Ｖｄａｔａ）を提供し、第１薄膜トランジスタ（ＴＲ１）は、データ電圧（Ｖｄａｔａ）の印加を制御する。

駆動電源ライン（ＰＬ）は、表示素子７１０に駆動電圧（Ｖｄｄ）を提供し、第１薄膜トランジスタ（ＴＲ１）は、駆動電圧（Ｖｄｄ）を制御する。駆動電圧（Ｖｄｄ）は、表示素子７１０である有機発光ダイオード（ＯＬＥＤ）を駆動するための画素駆動電圧である。

ゲートドライバ３２０からゲートライン（ＧＬ）を介して印加されたスキャン信号（ＳＳ）により第１薄膜トランジスタ（ＴＲ１）がターンオンすると、データライン（ＤＬ）を介して供給されたデータ電圧（Ｖｄａｔａ）が、表示素子７１０に連結した第２薄膜トランジスタ（ＴＲ２）のゲート電極に供給される。データ電圧（Ｖｄａｔａ）は、第２薄膜トランジスタ（ＴＲ２）のゲート電極とソース電極の間に形成されたストレージキャパシタ（Ｃｓｔ）に充電される。

データ電圧（Ｖｄａｔａ）によって、第２薄膜トランジスタ（ＴＲ２）を介して表示素子７１０である有機発光ダイオード（ＯＬＥＤ）に供給される電流の量が制御され、これにより表示素子７１０から出力する光の階調を制御することができる。

図２２は、本発明のまた他の実施例による表示装置１６００のいずれか１つの画素（Ｐ）の回路図である。

図２２は、有機発光表示装置の画素（Ｐ）に対する等価回路図である。

図２２に示す表示装置１６００の画素（Ｐ）は、表示素子７１０である有機発光ダイオード（ＯＬＥＤ）、および表示素子７１０を駆動する画素駆動回路（ＰＤＣ）を含む。表示素子７１０は、画素駆動回路（ＰＤＣ）と連結する。

画素（Ｐ）には、画素駆動回路（ＰＤＣ）に信号を供給する信号ライン（ＤＬ、ＧＬ、ＰＬ、ＲＬ、ＳＣＬ）が配置されている。

データライン（ＤＬ）にデータ電圧（Ｖｄａｔａ）が供給され、ゲートライン（ＧＬ）にスキャン信号（ＳＳ）が供給され、駆動電源ライン（ＰＬ）に画素を駆動する駆動電圧（Ｖｄｄ）が供給され、リファレンスライン（ＲＬ）にはリファレンス電圧（Ｖｒｅｆ）が供給され、センシング制御ライン（ＳＣＬ）にセンシング制御信号（ＳＣＳ）が供給される。

画素駆動回路（ＰＤＣ）は、例えば、ゲートライン（ＧＬ）及びデータライン（ＤＬ）に連結した第１薄膜トランジスタ（ＴＲ１）（スイッチングトランジスタ）、第１薄膜トランジスタ（ＴＲ１）を介して伝送されるデータ電圧（Ｖｄａｔａ）によって表示素子７１０に出力する電流の大きさを制御する第２薄膜トランジスタ（ＴＲ２）（駆動トランジスタ）、第２薄膜トランジスタ（ＴＲ２）の特性を感知するための第３薄膜トランジスタ（ＴＲ３）（センシングトランジスタ）を含む。

第１薄膜トランジスタ（ＴＲ１）は、ゲートライン（ＧＬ）に供給されるスキャン信号（ＳＳ）によってターンオンし、データライン（ＤＬ）に供給されるデータ電圧（Ｖｄａｔａ）を第２薄膜トランジスタ（ＴＲ２）のゲート電極に伝送する。

第３薄膜トランジスタ（ＴＲ３）は、第２薄膜トランジスタ（ＴＲ２）と表示素子７１０の間の第１ノード（ｎ１）及びリファレンスライン（ＲＬ）に連結し、センシング制御信号（ＳＣＳ）によりターンオン又はターンオフし、センシング期間に駆動トランジスタである第２薄膜トランジスタ（ＴＲ２）の特性を感知する。

第２薄膜トランジスタ（ＴＲ２）のゲート電極に連結した第２ノード（ｎ２）は、第１薄膜トランジスタ（ＴＲ１）に連結することができる。第２ノード（ｎ２）と第１ノード（ｎ１）の間にストレージキャパシタ（Ｃｓｔ）が形成される。

第１薄膜トランジスタ（ＴＲ１）がターンオンすると、データライン（ＤＬ）を介して供給されたデータ電圧（Ｖｄａｔａ）が第２薄膜トランジスタ（ＴＲ２）のゲート電極に供給される。データ電圧（Ｖｄａｔａ）は、第２薄膜トランジスタ（ＴＲ２）のゲート電極とソース電極の間に形成されたストレージキャパシタ（Ｃｓｔ）に充電される。

第２薄膜トランジスタ（ＴＲ２）がターンオンすると、画素を駆動する駆動電圧（Ｖｄｄ）により、電流が第２薄膜トランジスタ（ＴＲ２）を介して表示素子７１０に供給され、表示素子７１０から光が出力される。

本発明のまた他の一実施例による表示装置１６００は、薄膜トランジスタ１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００のうちの中の少なくとも１つを含むことができる。

図２３は、本発明のまた他の一実施例による表示装置１７００のいずれか１つの画素（Ｐ）の回路図である。

図２３に示す表示装置１７００の画素（Ｐ）は、表示素子７１０である有機発光ダイオード（ＯＬＥＤ）、および表示素子７１０を駆動する画素駆動回路（ＰＤＣ）を含む。表示素子７１０は、画素駆動回路（ＰＤＣ）に連結する。

画素駆動回路（ＰＤＣ）は、薄膜トランジスタ（ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４）を含む。

画素（Ｐ）には、画素駆動回路（ＰＤＣ）に駆動信号を供給する信号ライン（ＤＬ、ＥＬ、ＧＬ、ＰＬ、ＳＣＬ、ＲＬ）が配置されている。

図２３の画素（Ｐ）は、図２２の画素（Ｐ）と比較して、発光制御ライン（ＥＬ）をさらに含む。発光制御ライン（ＥＬ）に発光制御信号（ＥＭ）が供給される。また、図２３の画素駆動回路（ＰＤＣ）は、図２２の画素駆動回路（ＰＤＣ）と比較して、第２薄膜トランジスタ（ＴＲ２）の発光時点を制御するための発光制御トランジスタである第４薄膜トランジスタ（ＴＲ４）をさらに含む。

第１薄膜トランジスタ（ＴＲ１）は、ゲートライン（ＧＬ）に供給されるスキャン信号（ＳＳ）によってターンオンし、データライン（ＤＬ）に供給されるデータ電圧（Ｖｄａｔａ）を第２薄膜トランジスタ（ＴＲ２）のゲート電極に伝送する。

第２薄膜トランジスタ（ＴＲ２）のゲート電極と表示素子７１０の間に、ストレージキャパシタ（Ｃｓｔ）が位置する。

第３薄膜トランジスタ（ＴＲ３）は、リファレンスライン（ＲＬ）に連結し、センシング制御信号（ＳＣＳ）によってターンオンまたはターンオフし、センシング期間に駆動トランジスタである第２薄膜トランジスタ（ＴＲ２）の特性を感知する。

第４薄膜トランジスタ（ＴＲ４）は、発光制御信号（ＥＭ）によって駆動電圧（Ｖｄｄ）を第２薄膜トランジスタ（ＴＲ２）に伝達するか、または駆動電圧（Ｖｄｄ）を遮断する。第４薄膜トランジスタ（ＴＲ４）がターンオンすると、第２薄膜トランジスタ（ＴＲ２）に電流が供給され、表示素子７１０から光が出力される。

本発明のまた他の実施例による画素駆動回路（ＰＤＣ）は、上記で説明した構造以外の他の様々な構造で形成することができる。画素駆動回路（ＰＤＣ）は、例えば、５個以上の薄膜トランジスタを含むこともできる。

以上説明した本発明は、上述した実施例及び添付の図によって限定されるものではなく、本発明の技術的事項から逸脱しない範囲内で種々の置換、変形及び変更が可能であることが本発明が属する技術分野において通常の知識を有する者にとって明らかであろう。したがって、本発明の範囲は、後述する特許請求の範囲によって示され、特許請求の範囲の意味、範囲、およびその等価概念から導出されるすべての変更または変形された形態が本発明の範囲に含まれるものと解釈されなければならない。

１１０：ベース基板
１２０：バッファ層
１３０：アクティブ層
１３０ａ：チャネル領域
１３０ｂ：ソース領域
１３０ｃ：ドレイン領域
１３１：第１アクティブ層
１３２：第２アクティブ層
１３１ａ：第１酸化物半導体層
１３１ｂ：第２酸化物半導体層
１３２ａ：第３酸化物半導体層
１３２ｂ：第４酸化物半導体層
１３５ａ：第１ソース導体化調整領域
１３５ｂ：第２ソース導体化調整領域
１３６ａ：第１ドレン導体化調整領域
１３６ｂ：第２ドレイン導体化調整領域
１４０：ゲート絶縁膜
１５０：ゲート電極
１６０：層間絶縁膜
１７１：ソース電極
１７２：ドレイン電極

Claims (41)

1. アクティブ層と、
   前記アクティブ層から離隔し、前記アクティブ層に少なくとも一部重畳するゲート電極とを含み、
   前記アクティブ層が、
   平面視において、ゲート電極に重畳するチャネル領域と、
   平面視において、ゲート電極に重畳せず、前記チャネル領域の一側に連結したソース領域と、
   平面視において、ゲート電極に重畳せず、前記チャネル領域の他側に連結したドレイン領域とを含み、
   前記ソース領域及び前記ドレイン領域は、前記チャネル領域を挟んで互いに離隔し、
   前記アクティブ層は、互いに離隔した第１ソース導体化調整領域および第１ドレイン導体化調整領域を含み、
   前記第１ソース導体化調整領域の少なくとも一部は、前記ゲート電極の少なくとも一部に重畳し、
   前記第１ドレイン導体化調整領域の少なくとも一部は、前記ゲート電極の少なくとも一部に重畳する、薄膜トランジスタ。
2. 前記第１ドレイン導体化調整領域が、前記第１ソース導体化調整領域を横切って前記ソース領域及び前記ドレイン領域を連結する最短線である第１ライン上に配置された、請求項１に記載の薄膜トランジスタ。
3. 前記アクティブ層は、前記第１ソース導体化調整領域および前記第１ドレイン導体化調整領域の少なくとも一部に存在しない、請求項１に記載の薄膜トランジスタ。
4. 前記アクティブ層が、第１アクティブ層を含み、
   前記第１アクティブ層は、前記チャネル領域の少なくとも一部と、前記ソース領域の少なくとも一部と、前記ドレイン領域の少なくとも一部とに配置された、請求項１に記載の薄膜トランジスタ。
5. 前記第１ソース導体化調整領域に配置された前記第１アクティブ層の厚さが、前記第１ソース導体化調整領域を除く前記チャネル領域に配置された前記第１アクティブ層の厚さよりも薄い、請求項４に記載の薄膜トランジスタ。
6. 前記第１ドレイン導体化調整領域に配置された前記第１アクティブ層の厚さが、前記第１ドレイン導体化調整領域を除く前記チャネル領域に配置された前記第１アクティブ層の厚さより薄い、請求項４に記載の薄膜トランジスタ。
7. 前記第１アクティブ層が、前記第１ソース導体化調整領域及び前記第１ドレイン導体化調整領域の中の少なくとも一部に配置されない、請求項４に記載の薄膜トランジスタ。
8. 前記アクティブ層が、前記第１アクティブ層上に第２アクティブ層をさらに含む、請求項４に記載の薄膜トランジスタ。
9. 前記第２アクティブ層が、前記チャネル領域全体、前記ソース領域全体、および前記ドレイン領域全体に配置された、請求項８に記載の薄膜トランジスタ。
10. 前記第２アクティブ層が、前記第１ソース導体化調整領域および前記第１ドレイン導体化調整領域に配置された、請求項８に記載の薄膜トランジスタ。
11. 前記第２アクティブ層の中の少なくとも一部が、前記第１ソース導体化調整領域および前記第１ドレイン導体化調整領域内で前記第１アクティブ層の側面と接触する、請求項１０に記載の薄膜トランジスタ。
12. 前記第１アクティブ層が、第１酸化物半導体層および前記第１酸化物半導体層上の第２酸化物半導体層を含む、請求項４に記載の薄膜トランジスタ。
13. 前記第２アクティブ層が、第３酸化物半導体層および前記第３酸化物半導体層上の第４酸化物半導体層を含む、請求項８に記載の薄膜トランジスタ。
14. 前記アクティブ層が、前記第１アクティブ層上の第２アクティブ層をさらに含み、
    前記第２アクティブ層の中の少なくとも一部は、前記第１ソース導体化調整領域及び前記第１ドレイン導体化調整領域内で前記第１酸化物半導体層及び前記第２酸化物半導体層の中のいずれか１つと接触する、請求項１２に記載の薄膜トランジスタ。
15. 前記第１アクティブ層の中の少なくとも一部が、前記第１ソース導体化調整領域および前記第１ドレイン導体化調整領域内で前記第３酸化物半導体層の少なくとも一部と接触する、請求項１３に記載の薄膜トランジスタ。
16. 前記第１ソース導体化調整領域の端部の中の少なくとも一部が、平面視において前記ゲート電極および前記ソース領域の境界部に配置され、
    前記第１ソース導体化調整領域は、平面視において前記ゲート電極から前記ソース領域に向かって突出しない、請求項１に記載の薄膜トランジスタ。
17. 前記第１ドレイン導体化調整領域の端部の中の少なくとも一部が、平面視において前記ゲート電極および前記ドレイン領域の境界部に配置され、
    前記第１ドレイン導体化調整領域は、平面視において前記ゲート電極から前記ドレイン領域に向かって突出しない、請求項１に記載の薄膜トランジスタ。
18. 前記第１ソース導体化調整領域が、平面視において、前記ゲート電極から前記ソース領域に向かって突出する、請求項１に記載の薄膜トランジスタ。
19. 前記第１ドレイン導体化調整領域が、平面視において、前記ゲート電極から前記ドレイン領域に向かって突出する、請求項１に記載の薄膜トランジスタ。
20. 前記第１ソース導体化調整領域が、平面視において、前記ゲート電極および前記ソース領域の境界部から離隔して配置された、請求項１に記載の薄膜トランジスタ。
21. 前記第１ドレイン導体化調整領域が、平面視において、前記ゲート電極および前記ドレイン領域の境界部から離隔して配置された、請求項１に記載の薄膜トランジスタ。
22. 前記アクティブ層が、互いに離隔した第２ソース導体化調整領域および第２ドレイン導体化調整領域を含み、
    前記第２ソース導体化調整領域の少なくとも一部は、前記ゲート電極の少なくとも一部に重畳し、
    前記第２ドレイン導体化調整領域の少なくとも一部は、前記ゲート電極の少なくとも一部に重畳する、請求項１に記載の薄膜トランジスタ。
23. 前記第１ソース導体化調整領域および前記第２ソース導体化調整領域が、互いに離隔し、
    前記第１ドレイン導体化調整領域および前記第２ドレイン導体化調整領域は、互いに離隔した、請求項２２に記載の薄膜トランジスタ。
24. 前記第１ソース導体化調整領域および前記第２ソース導体化調整領域が、０．５～２０μｍ間隔で配置された、請求項２３に記載の薄膜トランジスタ。
25. 前記第１ドレイン導体化調整領域および前記第２ドレイン導体化調整領域が、０．５～２０μｍの範囲の間隔で配置された、請求項２３に記載の薄膜トランジスタ。
26. 前記第１ソース導体化調整領域及び前記第１ドレイン導体化調整領域が、幅（Ｄ）と長さ（Ｓ）を有し、
    前記幅（Ｄ）は、０．５～５μｍの範囲である、請求項１に記載の薄膜トランジスタ。
27. 前記第１ソース導体化調整領域に前記ゲート電極が重畳する領域の長さをＳ１とするとき、前記Ｓ１が、０．５～１．５μｍの範囲である、請求項１に記載の薄膜トランジスタ。
28. 前記第１ドレイン導体化調整領域に前記ゲート電極が重畳する領域の長さをＳ２とするとき、前記Ｓ２が、０．５～１．５μｍの範囲である、請求項１に記載の薄膜トランジスタ。
29. 前記第１ソース導体化調整領域が、平面視において、前記ゲート電極から前記ソース領域に向かって突出した領域の長さをＳ３とするとき、前記Ｓ３は、０．５～５μｍの範囲である、請求項１８に記載の薄膜トランジスタ。
30. 前記第１ドレイン導体化調整領域が、平面視において、前記ゲート電極から前記ドレイン領域に向かって突出した領域の長さをＳ４とするとき、前記Ｓ４は、０．５～５μｍの範囲である、請求項１９に記載の薄膜トランジスタ。
31. 前記第１ソース導体化調整領域および前記チャネル領域と前記ソース領域の境界部の間の最短距離をＳ５とするとき、前記Ｓ５が、０．５～１．５μｍの範囲である、請求項２０に記載の薄膜トランジスタ。
32. 前記第１ドレイン導体化調整領域および前記チャネル領域と前記ドレイン領域の境界部の間の最短距離をＳ６とするとき、前記Ｓ６が、０．５～１．５μｍの範囲である、請求項２１に記載の薄膜トランジスタ。
33. 前記第１ソース導体化調整領域および前記第２ソース導体化調整領域の中の少なくとも１つが、平面視において、前記ゲート電極から前記ソース領域に向かって突出する、請求項２２に記載の薄膜トランジスタ。
34. 前記第１ドレイン導体化調整領域および前記第２ドレイン導体化調整領域の中の少なくとも１つが、平面視において、前記ゲート電極から前記ドレイン領域に向かって突出する、請求項２２に記載の薄膜トランジスタ。
35. 前記第１ソース導体化調整領域が、平面視において、前記チャネル領域の長手方向の縁（Ｒ）に配置され、
    前記チャネル領域の前記長手方向は、前記ソース領域および前記ドレイン領域を連結する方向である、請求項１に記載の薄膜トランジスタ。
36. 前記第１ドレイン導体化調整領域が、平面視において、前記チャネル領域の長手方向の縁（Ｒ）に配置され、
    前記チャネル領域の前記長手方向は、前記ソース領域および前記ドレイン領域を連結する方向である、請求項１に記載の薄膜トランジスタ。
37. 前記チャネル領域が、互いに離隔した第１拡散領域および第２拡散領域を有し、
    前記第１拡散領域は、前記チャネル領域上に配置され、前記ソース領域に接触し、
    前記第２拡散領域は、前記チャネル領域上に配置され、前記ドレイン領域に接触し、
    前記第１拡散領域および前記第２拡散領域は、前記第１ソース導体化調整領域および前記第１ドレイン導体化調整領域に重畳しない、請求項１に記載の薄膜トランジスタ。
38. 前記第１拡散領域および前記第２拡散領域が、部分的に導体化された、請求項３７に記載の薄膜トランジスタ。
39. 前記第１拡散領域が、前記ソース領域から離れる方向に沿って減少するキャリア濃度勾配を有する、請求項３７に記載の薄膜トランジスタ。
40. 前記第２拡散領域が、前記ドレイン領域から離れる方向に沿って減少するキャリア濃度勾配を有する、請求項３７に記載の薄膜トランジスタ。
41. 請求項１～４０のいずれか一項に記載の薄膜トランジスタを含む表示装置。