KR20010080325A - 개선된 고주파 스위칭 특성 및 항복 특성을 갖는 전력용반도체 장치들 - Google Patents
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Abstract
개선된 고주파 스위칭 성능과, 개선된 에지 종단 특성 및 감소된 온-상태 저항을 구비한 집적된 전력용 반도체 장치는 상부 트렌치에 근거한 게이트 전극들 및 하부 트렌치에 근거한 전극들을 가진 GD-UMOSFET 단위 셀들을 포함한다. 더 큰 게이트 전극 대신에 상기 트렌치에 근거한 소스 전극의 사용은 상기 UMOSFET의 게이트-드레인 간 커패시턴스(
Description
실리콘 쌍극성 트랜지스터는 모터 드라이브 회로들, 장치 제어, 로봇 공학 및 조명 안정기에서 고전력 응용을 위한 특별한 선택 장치였다. 이것은, 쌍극성 트랜지스터들이 40-50의 범위에서 비교적 큰 전류 밀도를 처리하도록 설계될 수 있고 500-1000V 범위에서 비교적 고 블로킹 전압을 지원하도록 설계될 수 있기 때문이다.
쌍극성 트랜지스터들에 의해 달성되는 상기 매력적인 전력 정격에도 불구하고, 모든 고전력 응용을 위한 적합성에 몇몇 근본적인 단점들이 존재한다. 무엇보다도, 쌍극성 트랜지스터들은, 상기 트랜지스터를 동작 모드로 유지시키기 위하여, 전형적으로 컬렉터 전류의 1/10 내지 1/5인 비교적 높은 베이스 전류를 요구하는 전류 제어 장치들이다. 비례적으로 높은 베이스 전류는 고속 턴-오프를 또한 요구하는 응용을 위해 예기될 수 있다. 높은 베이스 전류 요구 때문에, 턴-온 및 턴-오프를 제어하기 위한 베이스 구동 회로는 비교적 복잡하고 비싸다. 또한, 쌍극성 트랜지스터들은, 유도성 전력 회로 응용에 공통으로 요구되는 바와 같이, 만약 고전류 및 고전압이 상기 장치에 동시에 인가되면, 때이른 항복을 받기 쉽다. 더욱이, 단일 트랜지스터로의 전류 전환은 전형적으로, 에미터 안정 스킴을 필요하게 하는, 고온에서 발생하기 때문에 평행하게 쌍극성 트랜지스터들을 동작시키는 것은 비교적 어렵다.
실리콘 전력용 MOSFET는 이러한 베이스 구동 문제를 맡기 위해 개발되었다. 전력용 MOSFET에 있어서, 상기 게이트 전극은 적합한 게이트 바이어스의 인가시 턴-온 및 턴-오프 제어를 제공한다. 예를 들어, N형 증강 MOSFET에서의 턴-온은, 전도성 N형 반전층이 정 게이트 바이어스의 인가에 응답하여 P형 베이스 영역(또한 "채널 영역"으로서 지칭되는)에 형성될 때 발생한다. 상기 반전층은 상기 N형 소스 영역과 드레인 영역에 전기적으로 연결되며 그들 사이에서 다수 캐리어 전도를 허용한다.
상기 전력용 MOSFET의 게이트 전극은 개재된 절연층, 전형적으로 실리콘 이산화물에 의해 상기 베이스 영역으로부터 분리된다. 상기 게이트가 상기 베이스 영역으로부터 분리되기 때문에, 상기 MOSFET을 전도 상태로 유지시키거나, 상기 MOSFET를 온-상태에서 오프-상태로 또는 오프-상태에서 온-상태로 스위칭시키는데 어떤 게이트 전류도 거의 요구되지 않는다. 상기 게이트 전류는, 상기 게이트가 상기 MOSFET의 베이스 영역과 커패시터를 형성하기 때문에 스위칭동안 적게 유지된다. 따라서, 충전 및 방전 전류("변위 전류")만이 스위칭동안 요구된다. 상기 절연된-게이트 전극과 관련된 고 입력 임피던스 때문에, 최소한의 전류 요구가 상기 게이트상에 놓이고 상기 게이트 구동 회로는 용이하게 구현될 수 있다. 더욱이, 상기 MOSFET에서의 전류 전도는 다수 캐리어 이송만을 통해 발생하기 때문에, 상기 과잉 다수 캐리어들의 재결합과 저장과 관련된 지연은 존재하지 않는다. 따라서, 전력용 MOSFET들의 스위칭 속도는 쌍극성 트랜지스터들의 스위칭 속도보다 차수적으로 더 빠를수 있다. 쌍극성 트랜지스터들과는 달리, 전력용 MOSFET들은, "제2 항복"으로서 알려진 파괴적인 고장 메카니즘에 직면하지 않고, 고전류 밀도에 견디도록 그리고 비교적 긴 기간동안 고전압의 인가를 견디도록 설계될 수 있다. 전력용 MOSFET들은 또한, 쉽게 평행하게 놓일 수 있는데, 이것은 전력용 MOSFET들을 가로질른 순방향 전압 강하가 온도가 증가함에 따라 증가하여, 평행 연결 장치들에서 평탄한 전류 분포를 촉진하기 때문이다.
이들 바람직한 특성의 관점에서, 전력용 MOSFET들의 많은 변형들이 설계되어왔다. 2가지 일반적인 형태들은 이중-확산 MOSFET 장치(double-diffused MOSFET, DMOSFET) 및 상기 UMOSFET 장치이다. 이들 및 다른 전력용 MOSFET들은, PWS 출판 회사(PWS Publishing Co., ISBN 0-534-94098-6, 1995)의 제목이, 전력용 반도체 장치들(Power Semiconductor Devices)인, 비.제이.바리가에 의한 교과서에서 설명되며, 그 개시내용은 여기에서 참조로써 통합된다. 상기 교과서의 7장은, 335-425 페이지에 전력용 MOSFET들을 설명한다. N+ 드레인 영역으로 확장하는 트렌치 게이트 전극들을 구비한 축적, 반전 및 확장된 트렌치 FET들을 포함하는 실리콘 전력용 MOSFET들의 예들은 또한, 티. 샤우(T. Syau), 피. 벤카트라만(P. Venkatraman) 및비.제이. 바리가(B.J. Baliga)에 의한 논문으로서, 전자 장치들에 관한 IEEE 트랜잭션(IEEE Transactions on Electron Devices), Vol.41, No. 5, May(1994)에 있는 제목이, 초저 고유 온-저항 UMOSFET 구조들의 비교: ACCUFET, EXTFET, INVFET 및 컨벤션 UMOSFET들에 개시된다. 샤우 등에 의해 설명된 바와 같이, 100-250범위에 있는 고유 온-저항들이 최대 25볼트를 지원할 수 있는 장치들을 위해 실험적으로 증명되었다. 그러나, 상기 장치들의 성능은 상기 순방향 블로킹 전압이 상기 트렌치의 바닥에서 상기 게이트 산화막을 가로질러 지원되어야 한다는 사실에 의해 제한되었다.
전술한 샤우 등 논문으로부터의 도 1d의 복사판인 도 1은, 종래의 UMOSFET 구조를 개시한다. 블로킹 모드 동작에 있어서, 상기 UMOSFET는 높은 최대 블로킹 전압 능력을 획득하기 위하여 비교적 낮은 레벨에서 도핑되어야 하는 N형 드리프트 층을 가로질른 대부분의 상기 순방향 블로킹 전압을 지원하지만, 낮은 도핑 레벨들은 전형적으로 온-상태 직렬 저항을 증가시킨다. 고 블로킹 전압과 낮은 온-상태 저항의 경쟁적인 설계 필요조건들에 근거하여, 고유 온-상태 저항()을 상기 최대 블로킹 전압(blocking voltage, BV)에 관련시키는, 전력용 장치들을 위한 우수한 근본적인 특징이 유도되어왔다. 전술된 비.제이. 바리가의 교과서의 373페이지에 설명된 바와 같이, N형 실리콘 드리프트 영역을 위한 이상적인 고유 온-저항은 다음 관계에 의해 주어진다:
따라서, 60 볼트 블로킹 능력을 갖는 장치에 대해, 이상적인 온-저항은 170이다. 그러나, 상기 베이스 영역(예를 들어, N채널 MOSFET에서의 P형 베이스 영역)으로부터의 부가적인 저항 기여 때문에, UMOSFET들에 대한 보고된 고유 온-저항들은 전형적으로 훨씬 더 높다. 예를 들어, 730의 고유 온-저항을 갖는 UMOSFET는 에이치. 창(H. Change)에 의한 논문으로서, 고체 전자공학(Solid-State Electronics), Vol.32, No.3, 247-251 페이지,(1989)에 있는, 제목이 60볼트 수직 이중-확산 MOSFET들과 트렌치-게이트 구조를 가진 MOSFET들의 수치적 및 실험적 비교(Numerical and Experimental Comparison of 60V Vertical Double-Diffused MOSFETs and MOSFETs With A Trench-Gate Structure)에 개시된다. 그러나, 상기 장치에 있어서, 상기 드리프트 영역에서 이상적인 것보다 더 낮은(lower-than-ideal) 일정한 도핑 농도가, 고 순방향 전압을 블로킹할 때 상기 트렌치의 바닥 구석 근처에 전계 라인들의 고농도를 보상하는데 요구되었다. 개시내용이 여기에서 참조로써 통합되는, 미국 특허 번호들 5,637,989와 5,742,076 및 1997년 8월 6일자 제출된 미국 출원 일련번호 08/906,916은 또한, 수직 전류 반송 능력을 구비한 일반적인 전력용 반도체 장치들을 개시한다.
특히, 바리가의 미국 특허 번호 5,637,898은 그레이드된-도핑된(graded-doped, GD) UMOSFET로서 공통으로 지칭되는 바람직한 실리콘 전계 효과 트랜지스터를 개시한다. 상기 '898 특허로부터의 도 3의 복사판인 도 2에 도해된 바와 같이, 집적 전력용 반도체 장치 전계 효과 트랜지스터의 단위 셀(100)은,의 폭 ""을 가질지도 모르고, 제1 전도율 형태(예를 들어, N+) 기판의 강하게 도핑된드레인 층(114), 그안에 선형적으로 그레이드된 도핑 농도를 갖는 제1 전도율 형태의 드리프트 층(112), 제2 전도율 형태(예를 들어, ,P형)의 비교적 얇은 베이스 층(116) 및 제1 전도율 형태(예를 들어, N+)의 강하게 도핑된 소스 층(118)을 포함할지도 모른다. 상기 드리프트 층(112)은,의 두께와 그안에보다 더 높은 도핑 농도(예를 들어,)를 구비한 N형 인-시튜(in-situ) 도핑된 단결정 실리콘 층을 에피택셜 성장시킴으로써 형성될지도 모른다. 상기 드리프트 층(112)은 또한, 상기 드레인 층(114)과 N+/N 접합에서 그안에 최대 농도와 상기 N+/N 접합으로부터거리에서 시작하여(즉,의 깊이) 상부 면까지 일정한 레벨로 계속되는의 최소 농도를 가진 선형적으로 그레이드된 도핑 농도를 갖는다. 상기 베이스 층(116)은 보론(boron)과 같은 P형 도펀트를 100kEV의 에너지와의 조사(dose) 레벨로 상기 드리프트 층(112)에 주입함으로써 형성될지도 모른다. 그다음 상기 P형 도펀트는 상기 드리프트 층(112)으로의 깊이까지 확산될지도 모른다. 비소와 같은 N형 도펀트는 또한 50kEV의 에너지와의 조사(dose) 레벨로 주입될지도 모른다. 그다음 상기 N형 및 P형 도펀트들은, 상기 드레인 층, 드리프트 층, 베이스 층 및 소스 층을 포함하는 합성 반도체 기판을 형성하기 위하여, 각각와의 깊이까지 동시에 확산된다.
그다음 제3차원(미도시)으로 확장하는 한쌍의 대향하는 측벽들(120a) 및 바닥(120b)을 구비하는 줄-형태의 트렌치가 상기 기판에 형성된다.의 두께()를 구비한 단위 셀(100)에 대해, 상기 트렌치는 프로세싱의 말단에의 폭 ""를 갖도록 형성되는 것이 바람직하다. 그다음 게이트 절연 영역(124) 및 전기 전도성 게이트(126)(예를 들어, 폴리실리콘)를 포함하는 절연된 게이트 전극이 상기 트렌치에 형성된다. 상기 트렌치 바닥(120b)과 상기 드리프트 층(112)에 인접한 곳으로 확장하는 상기 게이트 절연 영역(124)의 일부는, 상기 트렌치의 바닥에서 고전기장의 발생을 금지시키기 위하여, 그리고 상기 트렌치 측벽들(120a)을 따라 실질적으로 일정한 전위 그레디언트(gradient)를 제공하기 위하여 약의 두께 ""를 가질지도 모른다. 상기 베이스 층(116)과 상기 소스 층(118)의 반대쪽으로 확장하는 상기 게이트 절연 영역(124)의 일부는, 상기 장치의 임계 전압을 약 2-3 볼트로 유지시키기 위하여 약의 두께 ""를 가질지도 모른다. 15볼트의 게이트 바이어스에서의 상기 단위 셀(100)의 시뮬레이션은, 60볼트의 최대 블로킹 전압 능력 및 60 볼트 전력용 UMOSFET에 대한 이상적인 고유 온-저항보다 4배 더 적은의 고유 온-저항()을 갖는 수직 실리콘 전계 효과 트랜지스터가 달성될 수 있는 것을 확인한다. 상기 우수한 특성에도 불구하고, 도 2의 트랜지스터는, 전체 게이트-드레인 간 커패시턴스()가 너무 큰 경우 비교적 낮은 고주파 성능지수(high-frequency figure-of-merit, HFOM)를 겪을지도 모른다. 또한, 상기 UMOSFET의 부적절한 에지 종단은 상기 최대 블로킹 전압이 달성되는 것을 방해할지도 모른다.
따라서, 고속으로 스위칭될 수 있고 높은 최대 블로킹 전압 능력과 낮은 고유 온-저항을 구비한 전력용 반도체 장치를 개발하기 위한 상기 시도에도 불구하고, 여전히 개선된 전기적 특성을 갖는 전력용 장치들을 개발할 필요가 계속 존재한다.
본 발명은 반도체 스위칭 장치들, 특히 고전력 응용을 위한 스위칭 장치들에 관한 것이다.
도 1은 종래의 전력용 장치의 단면도이다.
도 2는 다른 종래의 전력용 반도체 장치의 단면도와 그안의 도핑 프로파일이다.
도 3은 본 발명의 제1 실시예에 의한 집적 전력용 반도체 장치의 단위 셀의 단면도와 그안의 도핑 프로파일이다.
도 4a 내지 도 4k는 도 3의 집적 전력용 반도체 장치를 형성하는 바람직한 방법들을 도해한 중간 구조들의 단면도들이다.
도 5는 본 발명의 제2 실시예에 의한 집적 전력용 반도체 장치의 단면도이다.
도 6은 본 발명의 제3 실시예에 의한 집적 전력용 반도체 장치의 단면도이다.
도 7은 본 발명의 제4 실시예에 의한 집적 전력용 반도체 장치의 단면도이다.
그러므로, 본 발명의 목적은, 낮은 온-상태 저항 및 높은 최대 블로킹 전압 능력을 갖는 집적 회로 전력용 장치들 및 상기 장치들을 형성하는 방법들을 제공하는 것이다.
본 발명의 다른 목적은, 우수한 고주파 스위칭 특성을 갖는 집적 회로 전력용 장치들 및 상기 장치들을 형성하는 방법들을 제공하는 것이다.
본 발명의 또 다른 목적은, 기생 산화막 항복에 덜 민감한 집적 회로 전력용 장치들을 제공하는 것이다.
본 발명의 이들 및 다른 목적들, 장점들 및 특징들은, 특히, 개선된 고주파 스위칭 성능과, 개선된 에지 종단 특성 및 감소된 온-상태 저항을 갖는 복수의 그레이드된-도핑된(GD) UMOSFET 단위 셀들을 포함할지도 모르는 집적 전력용 반도체 장치에 의해 제공된다. 상기 바람직한 집적 전력용 반도체 장치들은 또한, 인테그럴(integral) 쇼트키 장벽 플라이백 다이오드들 및 실드된 게이트 절연 영역들을 포함할지도 모른다.
본 발명의 일실시예에 의하면, 상부 트렌치에 근거한 게이트 전극 및 하부 트렌치에 근거한 소스 전극을 구비한 GD-UMOSFET가 제공된다. 상기 전체 트렌치를 차지하는 더 큰 게이트 전극 대신에 상기 트렌치에 근거한 소스 전극을 사용하는것은, 상기 UMOSFET의 상기 게이트-드레인 간 커패시턴스()를 감소시키고 그것에 의해 고주파 동작동안 요구되는 게이트 충전 및 방전 전류의 양을 감소시킴으로써 스위칭 속도를 개선한다. 집적 전력용 반도체 장치의 본 실시예에 있어서, 복수의 GD-UMOSFET 단위 셀들은 제1 및 제2 대향면들을 구비한 반도체 기판에 나란히 제공될지도 모른다. 또한, 제1 전도율 형태(예를 들어, N+)의 소스 영역 및 드레인 영역이 상기 기판에 제공된다. 상기 소스 영역은 상기 제1 면에 인접한 곳으로 확장할지도 모르고, 상기 드레인 영역은 상기 제2 면에 인접한 곳으로 확장할지도 모른다. 또한, 제1 전도율 형태의 드리프트 영역이 상기 기판에 제공된다. 상기 드레인 영역과 비-정류 접합을 형성하는 상기 드리프트 영역은, 소정 두께의 에피택셜 층으로서 형성될지도 모르고, 상기 드리프트 영역에서의 상기 도핑 프로파일은 상기 드레인 영역으로부터 상기 제1 면으로의 방향으로 선형적으로 그레이드되고 감소할지도 모른다. 증강 모드 UMOSFET 장치에 대해, 제2 전도율 형태(예를 들어, P형)의 베이스 영역이 상기 기판에 형성된다. 상기 베이스 영역은 상기 소스 영역과 상기 드리프트 영역 사이에서 확장하고, 그것과 함께 각각 제1 및 제2 P-N 접합들을 형성한다.
또한, 복수의 트렌치가 상기 제1 면에서 상기 기판에 제공된다. 상기 트렌치들은 평행한 줄-형태의 트렌치들로서 형성될지도 모른다. 특정 단위 셀에 대해, 횡단면으로서 보여질 때, 대향하는 측벽들을 구비한 제1 트렌치가 제공될지도 모른다. 상기 측벽들중 하나는 상기 드리프트 영역과 상기 베이스 영역에 인접한 곳으로 확장하는 것이 바람직하다. 또한, 상기 제1 트렌치는 상기 드레인 영역의 반대쪽으로 확장하는 바닥을 가진다. 특히, 상기 제1 트렌치의 바닥은, 상기 제1 트렌치의 깊이와 상기 드리프트 영역의 두께에 따라, 상기 제1 트렌치의 내부와 상기 드리프트 영역 또는 상기 트렌치의 내부와 상기 드레인 영역 사이의 경계를 정의할지도 모른다. 또한, 게이트 전극이 상기 제1 트렌치에 제공된다. 상기 게이트는, 적합한 바이어스가 상기 게이트 전극에 인가될 때 반전층 채널이 상기 베이스 영역에 형성될 수 있도록 상기 베이스 영역의 반대쪽으로 확장하는 것이 바람직하다.
본 발명의 실시예의 바람직한 태양에 의하면, 제1 소스 전극이 상기 제1 트렌치에 또한 제공되며, 상기 제1 소스 전극은 상기 게이트 전극과 상기 제1 트렌치의 바닥 사이에서 확장한다. 또한, 전기 절연 영역이 상기 제1 트렌치에 제공된다. 상기 전기 절연 영역은, 상기 게이트 전극과 상기 제1 소스 전극 그리고 상기 제1 소스 전극과 상기 트렌치의 바닥 사이에서, 상기 제1 트렌치의 측벽들을 따라 확장한다. 상기 제1 트렌치의 바닥에 인접한 상기 제1 소스 전극의 포함은, 고유 온-상태 저항에 대한 최소한의 충격만을 가지고, 상기 UMOSFET의 항복과 고주파 특성을 개선한다.
본 발명의 다른 바람직한 태양에 의하면, 상기 전기 절연 영역은, 상기 게이트 전극과 상기 제1 트렌치의 측벽 사이에서 측정된 바와 같은 제1 두께(예를 들어,)를 가진 게이트 절연 영역 및 상기 제1 소스 전극과 상기 제1 트렌치의 측벽 사이에서 측정된 바와 같은 제2 두께(예를 들어,)를 가진 소스 절연 영역을 포함한다. 더욱이, 제2 소스 전극이, 상기 소스 영역과 오옴 접촉(ohmic contact)으로, 상기 제1 면상에 제공된다. 상기 제1 및 제2 소스 전극들은 또한, 함께 전기적으로 연결된다.
또한, 개선된 에지 종단 특성은, 상기 제1 트렌치에 인접한 곳으로 확장하고 복수의 나란한 GD-UMOSFET 단위 셀을 포함하는 상기 집적 전력용 장치의 에지를 정의하는 제2 트렌치를 형성함으로서 달성될 수 있다. 본 발명의 상기 태양에 의하면, 상기 측벽들과 상기 제2 트렌치의 바닥을 정렬하는 일정한 두께의 제1 전계 플레이트 절연 영역이 제공되고 전계 플레이트가 상기 제1 전계 플레이트 절연 영역상에 제공된다. 상기 전계 플레이트는 상기 소스 전극 또는 상기 게이트 전극에 연결되는 것이 바람직하다. 더욱이, 제2 전계 플레이트 절연 영역이 상기 제1 면에 제공되고, 상기 제2 전계 플레이트 절연 영역은 상기 제1 전계 플레이트 절연 영역과 인접해 있다. 전계 플레이트 확장부가 상기 제2 전계 플레이트 절연 영역 상에 제공되고, 상기 제1 면의 반대쪽으로 확장한다. 상기 전계 플레이트 확장부는 상기 제2 트렌치에서의 상기 전계 플레이트에 전기적으로 연결된다.
상기 집적 전력용 장치의 에지 종단 특성과 항복 특성을 더욱더 개선하기 위하여, 상기 제1 및 제2 트렌치들이 그들간에 전이 메사 영역을 정의하도록 제2 트렌치가 배치된다. 그러나, 상기 집적 전력용 장치의 액티브 영역내의 트렌치들 간에 정의될지도 모르는 상기 메사 영역들과 달리, 상기 전이 메사 영역은 제1 전도율 형태의 소스 영역이 없도록 형성되는 것이 바람직하다. 대신에, 상기 제1 면으로 확장하고 상기 드리프트 영역과 제3 P-N 접합을 형성하는 제2 전도율 형태(예를 들어, P+)의 바람직한 항복 실드 영역이 제공된다. 여기에서, 상기 항복 실드 영역은, 전자사태(avalanche) 항복이 상기 액티브 영역 내에서 보다 대신에 상기 전이메사 영역에서 발생할 가능성을 증가시켜 장치 신뢰도를 개선하기 위하여, 상기 베이스 영역보다 더 깊게 형성될지도(그리고 더 강하게 도핑될지도) 모른다. 본 발명의 또 다른 태양에 의하면, 집적 전력용 반도체 장치는 트렌치의 한쪽 측벽을 따른 복합 쇼트키 장벽 다이오드(Schottky barrier diode, SBD) 및 상기 트렌치의 반대편 측벽을 따른 GD-UMOSFET를 포함할지도 모른다. 특히, 쇼트키 정류 접합은, 상기 제1 면에 인접한 곳으로 확장하는 상기 드리프트 영역의 일정하게 도핑된 부분까지 형성될 수 있다. 상기 복합 SBD 및 GD-UMOSFET는 모터 제어 및 동기 정류 응용에 유용하다.
이하, 본 발명의 바람직한 실시예들이 도시된, 첨부된 도면들을 참조하여 본 발명이 이제 더 충분히 설명될 것이다. 그러나, 본 발명은 다른 형태들로 실시될 수 있고, 여기에서 설명된 실시예들에 제한되는 것으로 간주되지 않아야 한다. 오히려, 이들 실시예들은, 본 개시가 철저하고 완전해지도록 그리고 당업자에게 본 발명의 범위를 충분히 전달하도록 제공된다. 도면들에서, 층들과 영역들의 두께는 명확성을 위해 과장된다. 또한, 층이 다른 층 또는 기판 "상에" 존재하는 것으로서 지칭될 때, 다른 층 또는 기판 상에 직접 존재할 수 있거나 또는 개재된 층들이 존재할지도 모른다는 것은 이해될 것이다. 더욱이, "제1 전도율 형태" 그리고 "제2 전도율 형태"라는 용어들은 N형 또는 P형과 같은 반대 전도율 형태들을 지칭하지만, 여기에서 설명되고 도해된 각 실시예는 또한 그것의 상보적인 실시예도 포함한다. 처음부터 끝까지 유사한 번호들은 유사한 요소들을 지칭한다.
이제 도 3을 참조하면, 본 발명의 제1 실시예에 의한 집적 전력용 반도체 장치가 설명될 것이다. 특히, 바람직한 집적 전력용 반도체 장치의 단위 셀(200)은 소정의 폭 ""(예를 들어,)를 가지며, 제1 전도율 형태(예를 들어, N+)의 강하게 도핑된 드레인 층(114), 그안에 선형적으로 그레이드된 도핑 농도를 갖는 제1 전도율 형태의 드리프트 층(112), 제2 전도율 형태(예를 들어, P형)의 비교적 얇은 베이스 층(116) 및 제1 전도율 형태(예를 들어, N+)의 강하게 도핑된 소스층(118)을 포함한다. 또한, 소스 전극(128b) 및 드레인 전극(130)이, 상기 소스 층(118) 및 상기 드레인 층(114) 각각과 오옴 접촉으로, 상기 제1 면 및 상기 제2 면에 제공될지도 모른다. 상기 소스 전극(128b)은 또한, 제3 차원(미도시)으로 상기 베이스 층(116)과 오옴 접촉을 형성하는 것이 바람직하다. 상기 드리프트 층(112)은,의 두께와 그안에보다 더 높은 도핑 농도(예를 들어,)를 구비한 N형 드레인 층(114)(예를 들어, N+ 기판) 상에 약의 두께를 가진 N형 인-시튜(in-situ) 도핑된 단결정 실리콘 층을 에피택셜 성장시킴으로써 형성될지도 모른다. 도해된 바와 같이, 상기 드리프트 층(112)은 상기 드레인 층(114)과 N+/N 비-정류 접합에서 그안에 약보다 더 높은 최대 농도(예를 들어,)와의 깊이에서 그리고 상부 면까지 일정한 레벨로 계속되는의 최소 농도를 가진 선형적으로 그레이드된 도핑 농도를 갖는다. 상기 베이스 층(116)은 예를 들어 보론(boron)과 같은 P형 도펀트들을 100kEV의 에너지와의 조사(dose) 레벨로 주입함으로써 형성될지도 모른다. 그다음 상기 P형 도펀트들은 상기 드리프트 층(112)으로의 깊이까지 확산될지도 모른다. 그다음 비소와 같은 N형 도펀트는 또한 50kEV의 에너지와의 조사(dose) 레벨로 주입될지도 모른다. 그다음 상기 N형 및 P형 도펀트들은, 상기 드레인 층, 드리프트 층, 베이스 층 및 소스 층을 포함하는 합성 반도체 기판을 형성하기 위하여, 각각와의 깊이까지 동시에 확산된다. 도 3에 도해된 바와 같이, 상기 드리프트 층(112)에서의 상기 제1 전도율 형태(예를 들어, N형)도핑 농도는, 상기 베이스 층(116)과 P-N 접합(즉, 제2 P-N 접합)에서 약미만인 것이 바람직하고, 상기 베이스 층(116)과의 상기 P-N 접합에서 단지 약인 것이 더 바람직하다. 상기 베이스 층(116)에서의 상기 제2 전도율 형태(예를 들어, P형) 도핑 농도는 또한 상기 소스 층(118)과 P-N 접합(즉, 제1 P-N 접합)에서 약보다 더 높은 것이 바람직하다. 더욱이, 본 발명의 바람직한 태양에 의하면, 상기 제1 P-N 접합에서 상기 베이스 층(116)에서의 상기 제2 전도율 형태 도핑 농도(예를 들어,)는, 상기 제2 P-N 접합에서 상기 드리프트 영역에서의 제1 전도율 형태 도핑 농도(예를 들어,)보다 약 10배 더 높다.
그다음 제3차원(미도시)으로 확장하는 한쌍의 대향하는 측벽들(120a) 및 바닥(120b)을 구비하는 줄-형태의 트렌치가 상기 기판에 형성된다.의 두께()를 구비한 단위 셀(100)에 대해, 상기 트렌치는 프로세싱의 말단에의 폭 ""를 갖도록 형성되는 것이 바람직하다. 또한, 게이트 전극/소스 전극 절연 영역(125), 게이트 전극(127)(예를 들어, 폴리실리콘) 및 트렌치에 근거한 소스 전극(128a)(예를 들어, 폴리실리콘)이 상기 트렌치에 형성된다. 상기 게이트 전극(127)은 비교적 적게 형성되고 상기 전체 트렌치를 차지하지 않기 때문에, 스위칭동안 상기 단위 셀(200)을 구동하는데 요구되는 게이트 전하의 양은, 하기에서 더 충분히 설명되는 바와 같이, 도 2의 단위 셀(100)을 구동하는데 요구되는 게이트 전하의 양보다 훨씬 더 적다(모든 다른 파라미터들과 치수들이 동일하다고 가정하면).
여기에서, 상기 트렌치에 근거한 소스 전극(128a)은 제3차원(미도시)으로 상기 소스 전극(128b)에 전기적으로 연결된다. 또한, 상기 트렌치 바닥(120b)과 상기 드리프트 층(112)에 인접한 곳으로 확장하는 상기 게이트 전극/소스 전극 절연 영역(125)의 일부는, 상기 트렌치의 바닥 구석들에서 모여드는 고전기장의 발생을 금지시키기 위하여, 그리고 상기 트렌치 측벽들(120a)을 따라 실질적으로 일정한 전위 그레디언트(gradient)를 제공하기 위하여 약과사이의 범위의 두께 ""을 가질지도 모른다. 그러나, 상기 베이스 층(116)과 상기 소스 층(118)의 반대쪽으로 확장하는 상기 게이트 전극/소스 전극 절연 영역(125)의 일부는, 약미만의 두께 ""를 가지는 것이 바람직하고, 상기 장치의 임계 전압을 약 2-3 볼트로 유지시키기 위하여 약의 두께를 가지는 것이 더 바람직하다.
도 3의 상기 단위 셀(200)의 수치 시뮬레이션들은, 1미크론의 깊이에서의 값부터 5미크론의 트렌치 깊이()에서까지 증가하는 드리프트 영역 도핑 농도를 사용하여 수행되었다. 상기 게이트/소스 전극 절연 영역(125)에서의 얇은 부분은 4.7 미크론의 총 트렌치 깊이중 1.2 미크론까지 확장되었고의 두께를 가졌다. 상기 게이트/소스 전극 절연 영역(125)의 상기 두꺼운 부분은의 두께를 가졌다. 상기 N+ 소스 층(118) 깊이는 0.3 미크론으로 설정되었고, 상기 P형 베이스 영역(116)의 깊이는 0.9 미크론으로 설정되었다. 1 미크론의 하프-셀 폭은 1 미크론 설계 규칙에 근거하여 사용되었다. 상기 폴리실리콘 게이트 전극(127)은 1.2 미크론까지 확장되었고 상기 폴리실리콘 소스 전극(128a)은 1.5 미크론부터 4.4 미크론까지 확장되었다. 이들 파라미터들에 근거하여, 15볼트의 게이트 바이어스에서의 상기 고유 온-저항()은 114인 것으로 발견되었고 상기 장치는 60볼트보다 큰 전압을 차단하였다. 도 2의 장치와 비교하여, 60볼트의 드레인 바이어스에서의 도 3의 장치에서의 전위 분포 및 윤곽선의 비교는 상기 드리프트 영역내에서 상기 전기장 프로파일에서 필수적으로 아무런 변화가 없다는 것을 나타낸다. 이러한 발견은, 상기 트렌치에 근거한 소스 전극(128a)이 고성능 동작을 획득하는데 요구되는 충전 결합도 및 전계 분포도를 뒤집지 않는다는 것을 제안한다. 더욱이, 비록 도 3의 장치의 상기 고유 온-저항이 도 2의 장치의 상기 고유 온-저항보다 약 20% 더 컸을지라도,및를 단위 영역당 게이트-소스 전하 및 게이트-드레인 전하라 할때,로서 정의되는 상기 고주파 성능지수(high-frequency figure-of-merit, HFOM)는 또한, 도 2의 상기 장치에 대한 HFOM보다 3배 더 양호한 것으로 계산되었다. 상기 결과는, 도 3의 상기 장치가 고주파 동작에 매우 적합하다는 것을 의미한다.
이제 도 4a 내지 도 4k를 참조하면, 도 3의 집적 전력용 반도체 장치를 형성하는 바람직한 방법이 설명될 것이다. 도 4a에 의해 가장 잘 도해된 바와 같이, 상기 방법은,보다 더 높은 도핑 농도를 가진 제1 전도율 형태의 강하게 도핑된 드레인 영역(14) 상에 제1 전도율 형태(예를 들어, N형)의 드리프트 영역(12)을 에피택셜 성장시킴으로써 반도체 기판(10)을 형성하는 단계로부터 시작한다. 상기 드리프트 영역(12)의 컴퓨터 제어된 인-시튜(in-situ) 도핑은 또한, 상기 드리프트 영역(12)이 상기 드레인 영역(14)으로부터 떨어진 방향으로 감소하는 선형적으로 그레이드된(또는 단계적으로 그레이드된) 제1 전도율 형태의 도핑 농도를 가지도록 상기 에피택셜 성장동안 수행되는 것이 바람직하다. 특히, 상기 드리프트 영역(12)은, 상기 가파른 비-정류 접합(J3)에서 상기 드리프트 영역(12)의 도핑 농도가 약보다 더 높도록 그리고 더 바람직하게는 약가 되도록, 그러나 상기 제1 면(15a)에서보다 낮도록 더 바람직하게는 상기 제1 면(15a)에서 단지 약가 되도록, 도핑되는 것이 바람직하다.
이제 도 4b를 참조하면, 그다음 얇은 베이스 영역(16)이 상기 제1 면(15a) 상에 제1 주입 마스크(미도시)를 패터닝한 후 상기 제1 마스크를 통해 제2 전도율 형태의 도펀트들을 주입시킴으로써 상기 기판(10)에 형성된다. 그다음 상기 주입된 제2 전도율 형태의 도펀트들은 예를 들어, 약의 초기 깊이까지 상기 드리프트 영역(12)으로 확산될 수 있다. 그다음 상기 단계들 후에 상기 제1 면(15a) 상에 제2 주입 마스크(미도시)를 패터닝하고 상기 제2 마스크를 통해 제1 전도율 형태 도펀트들을 주입시키는 단계들이 뒤따른다. 또한, 상기 제2 마스크는, 밑에 있는 베이스 영역(16)이 상기 주입된 소스 도펀트들을 수신하지 않도록 제3 차원(미도시)으로 패터닝되는 것이 바람직하다. 상기 제1 면(15a)으로 확장하는 상기 베이스 영역(16)의 일부분들은 프로세싱의 말단에 소스 전극에 의해 오옴 접촉될 수 있다. 상기 주입된 제1 전도율 형태 도펀트들과 상기 제2 전도율 형태 도펀트들은 그다음약의 베이스 영역 두께 ""를 제공하기 위하여, 각각 약와의 깊이까지 확산될 수 있다. 바람직하게는, 보론(boron, B)이 P형 도펀트로서 사용되고 약의 조사(dose) 레벨과 100 keV의 에너지로 주입된다. 바람직하게는, 비소(arsenic, As)가 N형 도펀트로서 사용되고 약의 조사(dose) 레벨과 50 keV의 에너지로 주입된다.
당업자에 의해 이해될 바와 같이, 상기 주입 단계 및 확산 단계는 상기 기판(10)에서의 상기 제2 전도율 형태 도펀트들의 도핑 프로파일이 일반적으로 가우스 형태가 되도록 그리고 상기 제1 면(15a)에서 최대값을 갖도록 할 것이다. 또한, 상기 베이스 영역(16)에서의 상기 도핑 농도는 상기 소스 영역(18)에 인접한 곳에서 최대값을 가질 것이고, 상기 드리프트 영역(12)에 인접한 곳에서 최소값을 가질 것이다. 특히, 상기 주입 단계 및 확산 단계는, 상기 제1 면(15a)에서 상기 소스 영역(18)의 상기 제1 전도율 형태 도펀트 농도가보다 높고, 상기 베이스 영역(16)에서의 상기 제2 전도율 형태 도펀트 농도가 상기 소스 영역(18)과의 상기 제1 P-N 접합(J1)에서 약보다 높지만, 상기 드리프트 영역(12)과의 상기 제2 P-N 접합(J2)에서 약보다 적은, 더 바람직하게는 단지 약이 되도록 수행될지도 모른다. 상기 기준들을 만족시키기 위하여, 상기 드리프트 영역(12)에서의 상기 제1 전도율 형태 도핑 농도는 상기 제2 P-N 접합(J2)에서 약이 되어야 한다. 상기 드리프트 영역(12)에서의의 이러한 비교적 낮은 값 때문에, 상기 베이스 영역(16)은 기생적인 리치-쓰루(reach-through) 항복의 영향을 받지 않고 얇게(예를 들어,) 만들어질 수 있고, 상기 트랜지스터의 임계 전압을 약 2-3 볼트로 유지시키기 위하여 비교적 약하게 도핑될 수 있다.
이제 도 4c를 참조하면, 그다음에 스트레스 완화 산화물 층(22a)과 산화 장벽 층(22b)(예를 들어,)를 포함하는 식각 마스크(22)가. 상기 소스 영역(18)과 베이스 영역(16)의 위로 확장하는 상기 제1 면의 인접한 부분들을 노출시키는 개구부들을 정의하기 위하여 상기 제1 면(15a) 상에 패터닝된다. 그다음, 상기 소스 영역, 베이스 영역 및 드리프트 영역이 복수의 트렌치들(20)을 형성하기 위하여 화학적으로 식각된다. 도해된 바와 같이, 각 트렌치는 상기 소스 영역, 베이스 영역, 드리프트 영역 및 상기 트렌치의 내부 사이의 경계와 상기 드리프트 영역에서의 트렌치 바닥(20b)을 정의하는 대향하는 수직 측벽들(20a)을 갖는다. 또한, 인접한 트렌치들의 마주선 측벽들(20a)은, 프로세싱의 말단에 약의 일정한 폭을 가질지도 모르는 각 메사(17)를 정의한다. 도시되지 않은, 제3 차원으로 확장하는, 상기 트렌치들(20)과 상기 메사들(17)은, 줄 또는 유사한 기하학적인 형태일 수 있다. 또한, 상기 메사들(17)은, 상기 면(15a)에 수직인 방향으로부터 보여질 때, 연속적인 그물을 정의하는 상기 트렌치들(20)과 함께 형태에 있어서 다각형(예를 들어, 육각형)일 수 있다. 하기에 더 충분히 설명되는 바와 같이, 상기 메사들(17)의 폭들은 상기 트랜지스터의 블로킹 전압 능력을 개선시키도록 선택될 수 있다. 특히, 상기 메사들(17)(프로세싱의 말단에서)의 폭과 J3에서의 상기 드리프트 영역(12)에서의 도핑 농도는, 상기 드리프트 영역(12)에서 바람직한 전하 농도를획득하기 위하여 그들의 곱이범위내에 있도록 선택되어야 한다. 더욱이, 상기 메사들(17)의 폭과 J2에서의 상기 드리프트 영역(12)에서의 도핑 농도는, 그들의 곱이범위내에 있도록 선택되어야 한다.
3개의 인접한 메사들(17)의 단면도를 도해한 도 4d를 이제 참조하면, 상기 방법은, 상기 트렌치 측벽들(20a)과 각 트렌치(20)의 상기 트렌치 바닥(20b) 상에,보다 더 두꺼운 더 바람직하게는 약의 제1 두께를 가진 제1 전기 절연 영역(24)(예를 들어,)의 형성과 함께 계속된다. 바람직하게는, 상기 단계는, 산화 마스크로서 상기 산화 장벽 층(22b)을 사용하여, 상기 식각된 소스 영역, 베이스 영역 및 드리프트 영역을 산화시킴으로써 수행된다. 당업자에 의해 이해될 바와 같이, 약의 두께를 가진 산화막의 성장은 전형적으로 반도체 물질의 약또는 그 이상을 소모할 것이다. 따라서, 상기 메사들(17)의 초기 폭들은, 프로세싱의 말단에서 상기 폭들이 바람직한 값인 약가 되도록 선택되어야 한다.
도 4e 내지 도 4k를 이제 참조하면, 그다음, 적합한 N형 제1 다결정 실리콘 영역(26)이 상기 제2 P-N 접합(J2) 바로 아래의 깊이까지 상기 트렌치에서 움푹 들어갈 때까지 증착되고 식각된다. 상기 제1 폴리실리콘 영역(26)은 트렌치에 근거한 소스 전극을 정의한다. 그다음 도 4f에 의해 가장 잘 도해된 바와 같이, 상기 식각된 소스 영역(18) 및 베이스 영역(16)에 인접한 곳으로 확장하는 상기 측벽들(20a)의 일부분들로부터 상기 제1 전기 절연 영역(24)을 제거하기 위해 산화막 식각 단계가 수행된다. 도 4g를 이제 참조하면, 그다음 약미만, 더 바람직하게는 약의 제2 두께를 가진 제2 전기 절연 영역(28)(예를 들어,)이 상기 노출된 트렌치 측벽들(20a) 및 상기 폴리실리콘 영역(26) 상에 형성된다. 도 4h를 이제 참조하면, 그다음, 적합한 제2 다결정 실리콘 영역(30)이 상기 제2 전기 절연 영역(28) 상에 증착된다. 그다음 상기 제2 다결정 실리콘 영역(30)이 상기 제1 면(15a) 바로 아래 깊이까지 상기 트렌치에서 움푹 들어갈 때까지 식각된다. 또한, 바람직하게는, 다음 접점이 상기 면(15a)상의 소스 전극에 대해 만들어 질 수 있도록 제3 차원(미도시)으로 상기 제1 폴리실리콘 영역(26)을 노출시키는 단계들이 수행된다.
그다음 제3 전기 절연 영역(32)이 도 4i에 의해 도해된 바와 같이, 상기 제2 다결정 실리콘 영역(30)을 산화시킴으로써 상기 식각된 제2 다결정 실리콘 영역(30) 상에 형성된다. 그다음 상기 스트레스 완화 산화물 층(22a) 및 상기 산화 장벽 층(22b)(예를 들어,)가, 도 4j에 도해된 바와 같이, 상기 제1 면(15a)에서 상기 소스 영역(18) 및 베이스 영역(16)을 노출시키기 위해 식각된다. 그다음 소스 금속 접점 층(34)이 상기 제1 면(15a)에 증착되고, 드레인 금속 접점 층(36)이 도 4k에 도해된 바와 같이, 상기 소스 영역(18), 베이스 영역(16), 제1 다결정 영역(26) 및 드레인 영역(14)에 대한 오옴 접촉들을 각각 형성하기 위하여 대향하는 제2 면(15b) 상에 증착된다.
도 5를 이제 참조하면, 본 발명의 제2 실시예에 의한 집적 전력용 반도체 장치(300)가 설명될 것이다. 도해된 바와 같이, 상기 전력용 장치(300)는 액티브 장치 영역과 상기 전력용 장치(300)를 포함하는 반도체 기판의 가장 바깥쪽 에지에 인접한 곳으로 확장할지도 모르는 에지 종단을 포함한다. 본 실시예의 일 태양에 의하면, 상기 액티브 장치 영역은, 도 2 및 도 3의 상기 단위 셀들(100, 200)과 유사한 복수의 단위 셀들을 각각 포함할지도 모른다. 그러나, 에지 종단 특성을 개선하기 위하여, 에지 종단 트렌치가 상기 에지 종단 영역에 제공되고 상기 에지 종단 트렌치의 측벽들과 바닥을 정렬하는 일정한 두께의 제1 전계 플레이트 절연 영역(134)이 제공된다. N형 폴리실리콘과 같은 물질을 포함하는 전계 플레이트(136)가 또한, 상기 제1 전계 플레이트 절연 영역(134) 상에 제공된다. 더욱이, 제2 전계 플레이트 절연 영역(138)이 상기 제1 면 상에 제공되고, 상기 제2 전계 플레이트 절연 영역은 상기 제1 전계 플레이트 절연 영역(134)과 중첩된다. 상기 전계 플레이트 구조를 완성하기 위하여, 전계 플레이트 확장부(140)가 제공된다. 상기 전계 플레이트(136)에 전기적으로 연결된 상기 전계 플레이트 확장부(140)는 상기 제2 전계 플레이트 절연 영역(138) 상에 제공되고, 도해된 바와 같이 상기 기판 면의 반대쪽으로 확장한다. 또한, 상기 전계 플레이트 확장부(140)는 N형 폴리실리콘을 포함할지도 모른다. 또한, 바람직하게는 상기 전계 플레이트는 상기 소스 전극(128b) 또는 게이트 전극(126)에 연결된다.
상기 집적 전력용 장치(300)의 상기 에지 종단 특성과 항복 특성을 더욱더 개선하기 위하여, 전이 메사 영역이 상기 에지 종단 트렌치의 대향하는 측벽들 및 상기 장치(300)의 가장 바깥쪽 단위 셀에 대응하는 상기 트렌치 사이에 정의되도록 상기 에지 종단 트렌치가 배치된다. 그러나, 상기 집적 전력용 장치(300)의 상기액티브 영역내의 트렌치들 사이에 정의되는 상기 메사 영역들과 달리, 상기 전이 메사 영역은 제1 전도율 형태의 소스 영역이 없도록 형성되는 것이 바람직하다. 그 대신, 제2 전도율 형태(예를 들어, P형)의 바람직한 항복 실드 영역(117)이 제공된다. 상기 항복 실드 영역(117)은 예를 들어, 상기 베이스 영역(116)이 형성되는 것과 동시에 형성될지도 모른다. 그러나, 본 발명의 제3 실시예에 의한 집적 전력용 반도체 장치(300')의 단면도인 도 6에 가장 잘 도해된 바와 같이, 상기 항복 실드 영역(117')은 또한, 전자사태 항복이 상기 액티브 영역내에서 보다 대신에 상기 전이 메사 영역에서 발생할 가능성을 더 증가시키기 위하여 상기 베이스 영역(116)보다 더 깊게 형성될지도 모른다(그리고 더 강하게 도핑될지도 모른다). 또한, 전력용 반도체 장치들의 상기 항복 특성을 개선하기 위하여 항복 실드 영역들을 사용하는 것은, 공동으로 양도되고, 1998년 10월 6일자 제출되며, 명칭이 "개선된 전자사태 항복 특성을 가진 러그드 쇼트키 장벽 정류기들(Rugged Schottky Barrier Rectifiers Having Improved Avalanche Breakdown Characteristics)"이고, 그 개시 내용이 여기에 참조로써 통합된, 미국 출원 일련 번호 09/167,298에 설명된다.
도 5의 단위 셀(300)의 수치 시뮬레이션들은 1 미크론의 깊이에서의 값으로부터 5 미크론의 트렌치 깊이()에서의 값까지 증가하는 드리프트 영역 도핑 농도를 사용하여 수행되었다. 상기 게이트 전극 절연 영역(124)의 얇은 부분은의 두께를 가졌고, 상기 게이트 전극 절연 영역(124)의 두꺼운 부분은의 두께를 가졌으며, 상기 제1 전계 플레이트 절연 영역(134)은의 일정한 두께를 가졌다. 이들 파라미터들에 근거하여, 상기시뮬레이트된 전위 윤곽선들은, 상기 액티브 영역과 상기 종단 영역 모두에서 일정하게 이격되는 것으로 보여졌다. 상기 시뮬레이트된 전류 흐름선들은 또한, 상기 항복 실드 영역(117)이 상기 소스 전극(118b)에 전기적으로 연결되는 한, 상기 액티브 영역과 상기 종단 영역 모두에서 동시에 발생할 것이라는 것을 나타냈다. 따라서, 도 5의 상기 집적 전력용 반도체 장치(300)에서의 항복은 에지가 한정될 것으로 기대되지 않는다. 더욱이, 상기 액티브 영역에서의 상기 GD-MOSFET 단위 셀들이 자주 전자사태 항복에 이르게 될 것으로 기대되는 응용들에서, 전자사태 항복의 위치를 도 6의 상기 장치(300')내의 더 강하게 도핑되고 더 깊은 항복 실드 영역(117')으로 이동시키는 것이 바람직하다. 특히, 상기 항복 실드 영역(117')의 깊이를 증가시킴으로써, 상기 항복 전압은 상기 액티브 장치 영역에서 상기 단위 셀들에 충분한 보호를 제공하고 상기 전체 장치(300')의 수명과 신뢰도를 개선할 레벨까지 감소될 수 있다. 더욱이, 도 7에 대해 하기에서 더 충분히 설명되는 바와 같이, 상기 항복 전압 및 상기 고유 온-저항()은 또한, 상기 드리프트 영역(112)의 상기 에피택셜 층 두께를 감소시킴으로써 일정 비율로 저하될 수 있다.
도 7을 이제 참조하면, 본 발명의 제4 실시예에 의한 집적 전력용 반도체 장치(400)가 설명될 것이다. 도해된 바와 같이, 상기 전력용 장치(400)는 상기 액티브 영역에서의 각 트렌치의 한 측벽에 인접한 곳으로 확장하는 (그안에 비-균일 두께의 게이트 절연 영역들을 구비한) 도 2 및 도 3의 상기 GD-UMOSFET 단위 셀들 및 각 트렌치의 반대쪽 측벽에 인접한 곳으로 확장하는 (플라이백 다이오드로서 동작하는) 수정 TMBS 쇼트키 정류기를 포함할지도 모르는 혼성 장치이다. 도 7의 상기 단위 셀의 좌측에 도시된 상기 수정 TMBS 쇼트키 정류기에 있어서, 바람직한 전하 결합이, 양전극 및 일정한 두께의 절연 영역 대신에, 그안에 비-균일 두께의 게이트 절연 영역을 구비한 트렌치내의 게이트 전극에 의해 제공된다. 더욱이, 여기에서 참조로써 통합된 바리가의 미국 특허 번호 5,612,567에 개시된 바와 같은 종래의 TMBS 정류기들이, 상기 면에서 상기 쇼트키 정류 접합까지 줄곧 확장하는 선형적으로 그레이드된 드리프트 영역 도핑 농도를 포함하는데 반하여, 일정하게 도핑된 영역은 도 7의 상기 수정 TMBS 정류기에서의 상기 쇼트키 정류 접합에 인접한 곳으로 확장한다. 도해된 바와 같이, 상기 드리프트 영역의 일정하게 도핑된 부분은 그안에의 도핑 농도를 가진다. TMBS 장치에서 상기 쇼트키 정류 접합에 인접한 곳에 일정하게 도핑된 영역을 포함하는 장점들은 명칭이 "개선된 전자사태 항복 특성을 가진 러그드 쇼트키 장벽 정류기들(Rugged Schottky Barrier Rectifiers Having Improved Avalanche Breakdown Characteristics)"인 상기한 출원에서 더 충분히 설명된다.
상기 혼성 전력용 장치(400)는, 상기 GD-MOSFET 단위 셀들이 매우 낮은 고유 온-상태 저항을 가지고, 상기 수정 TMBS 구조가 매우 낮은 누설 전류와 낮은 온-상태 전압 강하를 가지며, 상기 결합된 혼성 구조가 매우 낮은 기생 인덕턴스를 나타내도록 설계된다. 특히, 도 7의 상기 혼성 장치의 시뮬레이션들은, 상기 GD-MOSFET와 수정 TMBS 모두의 온-상태 전압 강하가 상기 N+ 기판 영역(114)에서의 개선된 전류 분포 때문에, 감소된다는 것을 예증한다. 또한, 상기 고유 온-저항()은상기 드리프트 영역(112)의 상기 에피택셜 층 두께를 감소시킴으로써 일정 비율 저하될 수 있다. 에피택셜 층 두께에서의 이러한 감소는, 상기 드리프트 영역(112) 및 상기 드레인 영역(114')(도 7에 점선으로 도해된) 사이에 형성된 상기 비-정류 접합이 상기 프로세스에서 어떤 다른 수정없이, 각 트렌치의 상기 측벽들을 따라 상승하게 한다. 따라서, 에피택셜 층 두께의 감소(또는 트렌치 깊이에서의 증가)는 상기 트렌치의 바닥(120b)과 상기 드레인 영역(114') 간의 경계의 형성을 초래한다. 또한, 상기 시뮬레이션들은, 상기 누설 전류 특성에서의 개선 때문에 더 작은 히트 싱크들을 가진 더 높은 온도 동작의 가능성을 나타낸다. 또한, 상기 혼성 장치는 각 단위 셀내의 상기 GD-MOSFET와 수정 TMBS 정류기들 간의 기생 인덕턴스의 양을 제한한다.
도 7에 의해 더 도해된 바와 같이, 상기 점선(116')에 의해 도해된 레벨까지 상기 베이스 영역(116)의 깊이에서의 증가는 또한, 전자사태 항복동안 열전자 주입에 응답하여 일어날지도 모르는 상기 게이트 절연 영역(124) 근처에 어떤 충격 이온화 정도를 억제하는데 유리하게 사용될 수 있다. 특히, 상기 게이트 절연 영역(124)의 두꺼운 부분(상기 트렌치의 바닥으로부터 위로 확장하는)과 상기 베이스 영역(116) 사이에 중첩 부분이 존재하도록 상기 게이트 절연 영역을 형성하는 단계들은, 상기 두꺼운 부분과 얇은 부분 사이의 상기 게이트의 모서리에서의 전기장 윤곽선들을 증강시켜 전자사태 항복 동안 열전자 유도 불안정성의 영향으로부터 상기 게이트 절연 영역을 보호하는데 사용될 수 있다. 따라서, 상기 게이트 절연 영역(124)은, 상기 제1 측벽 및 상기 소스 영역(118)과 P-베이스 영역(116) 사이에형성된 상기 P-N 접합 간의 제1 교차부 및 상기 게이트 전극(126) 사이에서 측정된 바와 같은 약미만의 제1 두께(로 도시된)를 가질지도 모른다. 더욱이, 상기 게이트 절연 영역(124)은, 상기 제1 측벽 및 상기 P-베이스 영역(116)과 상기 드리프트 영역(112) 사이에 형성된 상기 P-N 접합 간의 제2 교차부 및 상기 게이트 전극(126) 사이에서 측정된 바와 같은 약보다 더 두꺼운 제2 두께(으로 도시된)를 가질지도 모른다. 더욱이, 상기 베이스/드리프트 영역 접합 근처에서 떨어지는 상기 베이스 영역(116)의 상기 도해된 그레이드된 도핑 프로파일 때문에, 상기 게이트 산화막 두께가 상기 베이스 영역(116)의 드레인 측에서 비교적 클지라도(예를 들어,), 상기 전체 베이스 영역(116)을 가로질러 반전층 채널을 형성하는 것이 여전히 가능하다. 그러나, 상기 게이트 보호 장점을 제공하기 위하여 상기 단위 셀을 설계하는 것은 상기 장치의 상기 고유 온-상태 저항에서의 얼마간의 증가를 초래할지도 모른다.
도면들과 명세서에서, 본 발명의 전형적인 바람직한 실시예들이 개시되었고, 비록 특정 용어들이 사용될지라도, 상기 용어들은 포괄적이고 단지 서술적인 의미로 사용되고 제한의 목적을 위해 사용되지는 않으며, 본 발명의 범위는 다음 청구항들에서 설명된다.
Claims (41)
- 전계 효과 트랜지스터에 있어서,제1 및 제2 대향면들을 구비한 반도체 기판;상기 제1면에 인접한, 상기 기판에서 제1 전도율 형태의 소스 영역;상기 제2면에 인접한, 상기 기판에서 제1 전도율 형태의 드레인 영역;상기 기판에서 제1 전도율 형태의 영역으로서, 상기 드레인 영역과 비-정류 접합을 형성하는 트리프트 영역;상기 기판에서 제2 전도율 형태의 영역으로서, 상기 소스 영역과 상기 트리프트 영역 사이에서 확장하며, 상기 소스 영역과 상기 트리프트 영역과 함께 각각 제1 및 제2 P-N 접합을 형성하는 베이스 영역;상기 드리프트 영역 및 상기 베이스 영역에 인접한 곳으로 확장하는 측벽 및 상기 드레인 영역의 반대쪽으로 확장하는 바닥을 구비한, 상기 제1 면에서 상기 기판에서의 제1 트렌치;상기 베이스 영역의 반대쪽으로 확장하는, 상기 제1 트렌치에서의 게이트 전극;상기 게이트 전극과 상기 제1 트렌치의 바닥 사이에서 확장하는, 상기 제1 트렌치에서의 제1 소스 전극; 및상기 제1 트렌치의 측벽을 따라 확장하며 상기 게이트 전극과 상기 제1 소스 전극 사이에서 확장하는, 상기 제1 트렌치에서의 전기 절연 영역을 포함하는 것을특징으로 하는 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 드리프트 영역은, 상기 드레인 영역으로부터 상기 베이스 영역으로의 방향으로 감소하는, 그레이드된 제1 전도율 형태 도핑 농도를 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 전기 절연 영역은, 상기 게이트 전극과 상기 제1 트렌치의 측벽 사이에서 측정되는 바와 같은 제1 두께를 갖는 게이트 절연 영역과, 상기 제1 소스 전극 및 상기 제1 트렌치의 측벽 사이에서 측정되는 바와 같은 제2 두께를 갖는 소스 절연 영역을 포함하며, 상기 제2 두께는 상기 제1 두께보다 더 두꺼운 것을 특징으로 하는 전계 효과 트랜지스터.
- 제2항에 있어서, 상기 전기 절연 영역은, 상기 게이트 전극과 상기 제1 트렌치의 측벽 사이에서 측정되는 바와 같은 제1 두께를 갖는 게이트 절연 영역과, 상기 제1 소스 전극 및 상기 제1 트렌치의 측벽 사이에서 측정되는 바와 같은 제2 두께를 갖는 소스 절연 영역을 포함하며, 상기 제2 두께는 상기 제1 두께보다 더 두꺼운 것을 특징으로 하는 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 소스 영역과 오옴 접촉하는, 상기 제1 면 상의 제2 소스 전극을 더 포함하고, 상기 제1 및 제2 소스 전극은 전기적으로 함께 연결된 것을 특징으로 하는 전계 효과 트랜지스터.
- 제2항에 있어서, 상기 소스 영역과 오옴 접촉하는, 상기 제1 면 상의 제2 소스 전극을 더 포함하고, 상기 제1 및 제2 소스 전극은 전기적으로 함께 연결된 것을 특징으로 하는 전계 효과 트랜지스터.
- 제2항에 있어서, 상기 드리프트 영역에서의 상기 제1 전도율 형태 도핑 농도는 상기 제2 P-N 접합에서 약미만이고, 상기 드리프트 영역에서의 상기 제1 전도율 형태 도핑 농도는, 상기 비-정류 접합에서 약보다 더 높은 것을 특징으로 하는 전계 효과 트랜지스터.
- 제7항에 있어서, 상기 베이스 영역에서의 상기 제2 전도율 형태 도핑 농도는 상기 제1 P-N 접합에서 약보다 더 높으며, 상기 비-정류 접합에서 상기 드리프트 영역에서의 상기 제1 전도율 형태 도핑 농도는 상기 제1 P-N 접합에서 상기 베이스 영역에서의 상기 제2 전도율 형태 도핑 농도보다 더 높은 것을 특징으로 하는 전계 효과 트랜지스터.
- 제7항에 있어서, 상기 제1 P-N 접합에서 상기 베이스 영역에서의 상기 제2 전도율 형태 도핑 농도는 상기 제2 P-N 접합에서 상기 드리프트 영역에서의 상기 제1 전도율 형태 도핑 농도보다 약 10배 더 높은 것을 특징으로 하는 전계 효과 트랜지스터.
- 제4항에 있어서, 상기 제1 두께는 약미만이고, 상기 제2 두께는 약보다 더 두꺼운 것을 특징으로 하는 전계 효과 트랜지스터.
- 제1항에 있어서,상기 제1 트렌치에 인접한, 상기 제1 면에서 상기 기판에서의 제2 트렌치;상기 제2 트렌치를 정렬하는 제1 전계 플레이트 절연 영역; 및상기 제1 전계 플레이트 절연 영역 상의 전계 플레이트를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제4항에 있어서,상기 제1 트렌치에 인접한, 상기 제1 면에서 상기 기판에서의 제2 트렌치;상기 제2 트렌치를 정렬하는 일정한 두께를 갖는 제1 전계 플레이트 절연 영역; 및상기 제1 전계 플레이트 절연 영역 상에, 상기 제2 트렌치에서의 전계 플레이트를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제11항에 있어서,상기 제1 면 상의 제2 전계 플레이트 절연 영역; 및상기 제1 면의 반대쪽에, 상기 제2 전계 플레이트 절연 영역 상의 전계 플레이트 확장부를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제13항에 있어서, 상기 전계 플레이트 확장부 및 상기 전계 플레이트는 전기적으로 함께 연결되고, 상기 게이트 전극 또는 상기 제1 소스 전극에 전기적으로 연결되는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제12항에 있어서, 상기 제1 면 상의 제2 전계 플레이트 절연 영역; 및상기 제1 면의 반대쪽에, 상기 제2 전계 플레이트 절연 영역 상의 전계 플레이트 확장부를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제15항에 있어서, 상기 전계 플레이트 확장부 및 상기 전계 플레이트는 전기적으로 함께 연결되고, 상기 게이트 전극 또는 상기 제1 소스 전극에 전기적으로 연결되는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제12항에 있어서, 상기 제1 및 제2 트렌치들은, 상기 제1 및 제2 트렌치들 간에 전이 메사 영역을 정의하고, 상기 전이 메사 영역은 상기 드리프트 영역과 제3 P-N 접합을 형성하는 제2 전도율 형태의 항복 실드 영역을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제17항에 있어서, 상기 소스 영역과 오옴 접촉하는, 상기 제1 면상의 제2 소스 전극을 더 포함하고, 상기 제1 및 제2 소스 전극들은 전기적으로 함께 연결되며 상기 항복 실드 영역에 연결되는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제18항에 있어서, 상기 전이 메사 영역은, 그안에 제1 전도율 형태의 소스 영역이 없는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제18항에 있어서, 상기 제1 면과 상기 제3 P-N 접합 사이의 거리는, 상기 제1 면과 상기 제2 P-N 접합 사이의 거리보다 더 먼 것을 특징으로 하는 전계 효과 트랜지스터.
- 제20항에 있어서, 상기 항복 실드 영역은 상기 베이스 영역보다 더 강하게 도핑되는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제4항에 있어서, 상기 트렌치의 바닥은 상기 전기 절연 영역과 상기 드레인 영역 사이의 경계를 정의하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 반도체 스위칭 장치에 있어서,제1 및 제2 대향면들을 구비한 반도체 기판;상기 제2면에 인접한, 상기 기판에서 제1 전도율 형태의 드레인 영역;상기 기판에서 제1 전도율 형태의 영역으로서, 상기 드레인 영역과 비-정류 접합을 형성하는 트리프트 영역;상기 드리프트 영역으로 확장하는 제1 및 제2 대향하는 측벽들을 구비한, 상기 제1 면에서 상기 기판에서의 트렌치;상기 트렌치의 상기 제1 측벽 반대쪽으로 확장하고 상기 제1 면의 인접한 곳으로 확장하는, 상기 기판에서 제1 전도율 형태의 소스 영역;상기 소스 영역과 상기 드리프트 영역 사이에서 확장하며, 상기 소스 영역과 상기 드리프트 영역과 함께 각각 제1 및 제2 P-N 접합들을 형성하는, 상기 기판에서 제2 전도율 형태의 베이스 영역;상기 트렌치의 상기 제1 및 제2 측벽들을 정렬하는 게이트 전극 절연 영역;상기 게이트 전극 절연 영역 상의, 상기 트렌치에서의 게이트 전극;상기 트렌치의 상기 제2 측벽의 반대쪽으로 확장하는 상기 드리프트 영역의 일부와 쇼트키 정류 접합을 형성하는, 상기 제1 면에 인접한 쇼트키 접점;상기 게이트 전극과 상기 트렌치의 바닥 사이에 배치된 제1 소스 전극; 및상기 소스 영역과 오옴 접촉하는, 상기 제1 면상의 제2 소스 전극을 포함하는 것을 특징으로 하는 반도체 스위칭 장치.
- 제23항에 있어서, 상기 드리프트 영역은, 상기 드레인 영역으로부터 상기 베이스 영역으로의 방향으로 감소하는, 그레이드된 제1 전도율 형태 도핑 농도를 구비하는 것을 특징으로 하는 반도체 스위칭 장치.
- 제24항에 있어서, 상기 드리프트 영역은, 상기 제1 면에 인접한 곳으로 확장하는 제1 전도율 형태의 일정하게 도핑된 영역을 그안에 포함하고, 상기 쇼트키 접점은 상기 일정하게 도핑된 영역과 쇼트키 정류 접합을 형성하는 것을 특징으로 하는 반도체 스위칭 장치.
- 제25항에 있어서, 상기 게이트 전극과 상기 베이스 영역 사이에서 측정되는 바와 같은 상기 게이트 전극 절연 영역의 두께는 약미만이고, 상기 게이트 전극과 상기 드리프트 영역 사이에서 측정되는 바와 같은 상기 게이트 전극 절연 영역의 두께는 약보다 두꺼운 것을 특징으로 하는 반도체 스위칭 장치.
- 누락.
- 제24항에 있어서, 상기 트렌치의 바닥은 상기 게이트 전극 절연 영역과 상기 드레인 영역 간의 경계를 정의하는 것을 특징으로 하는 반도체 스위칭 장치.
- UMOSFET에 있어서,반도체 기판;상기 반도체 기판에서의 제1 트렌치;상기 제1 트렌치에서의 절연된 게이트 전극; 및상기 절연된 게이트 전극과 상기 제1 트렌치의 바닥 사이에서 확장하는, 상기 제1 트렌치에서의 소스 전극을 포함하는 것을 특징으로 하는 UMOSFET.
- 제29항에 있어서, 상기 기판은 그안에 그레이드된-도핑된 드리프트 영역을 포함하는 것을 특징으로 하는 UMOSFET.
- 제29항에 있어서,상기 제1 트렌치에 인접한, 상기 기판에서의 제2 트렌치;상기 제2 트렌치를 정렬하는 제1 전계 플레이트 절연 영역; 및상기 제1 전계 플레이트 절연 영역 상의 전계 플레이트를 더 포함하는 것을 특징으로 하는 UMOSFET.
- 제31항에 있어서,상기 기판면 상의 제2 전계 플레이트 절연 영역; 및상기 제2 전계 플레이트 절연 영역 상에 존재하고 상기 전계 플레이트에 전기적으로 연결되는 전계 플레이트 확장부를 더 포함하는 것을 특징으로 하는 UMOSFET.
- 제32항에 있어서, 상기 전계 플레이트 확장부 및 상기 전계 플레이트는 상기 게이트 전극 또는 상기 소스 전극에 전기적으로 연결되는 것을 특징으로 하는UMOSFET.
- 제29항에 있어서, 상기 제1 트렌치에 인접한, 상기 기판 상에 쇼트키 정류 접점을 더 포함하는 것을 특징으로 하는 UMOSFET.
- 수직 전력용 장치에 있어서,반도체 기판에서의 트렌치;상기 반도체 기판에서 제1 전도율 형태의 소스 영역;상기 트렌치의 바닥에 그리고 상기 트렌치의 바닥에 인접한 절연된 제1 소스 전극;상기 소스 영역 및 상기 절연된 제1 소스 전극에 전기적으로 연결된, 상기 기판 상의 제2 소스 전극; 및상기 트렌치의 상단에 그리고 상기 트렌치의 상단에 인접한 절연된 게이트 전극을 포함하는 것을 특징으로 하는 수직 전력용 장치.
- 제35항에 있어서, 상기 트렌치는 제1 및 제2 대향하는 측벽들을 구비하고, 상기 제2 소스 전극은, 상기 제1 측벽에 인접한 곳으로 확장하는 상기 소스 영역의 일부와 오옴 접촉을 형성하며, 상기 제2 측벽에 인접한 곳으로 확장하는 상기 반도체 기판의 일부와 쇼트키 정류 접촉을 형성하는 것을 특징으로 하는 수직 전력용 장치.
- 제35항에 있어서,상기 트렌치의 제1 측벽에 인접한 곳으로 확장하는 상기 반도체 기판의 일부에서 제2 전도율 형태의 베이스 영역; 및상기 트렌치의 제2 측벽에 인접한 곳으로 확장하는 상기 반도체 기판의 일부에서 제2 전도율 형태의 항복 실드 영역을 더 포함하는 것을 특징으로 하는 수직 전력용 장치.
- 제37항에 있어서, 상기 항복 실드 영역은 상기 베이스 영역보다 더 강하게 도핑되는 것을 특징으로 하는 수직 전력용 장치.
- 제37항에 있어서, 상기 항복 실드 영역은 상기 트렌치의 상기 제2 측벽에 인접한 곳으로 확장하는 것을 특징으로 하는 수직 전력용 장치.
- 제38항에 있어서, 상기 항복 실드 영역은 상기 베이스 영역보다 상기 반도체 기판으로 더 깊게 확장하는 것을 특징으로 하는 수직 전력용 장치.
- 제39항에 있어서, 상기 항복 실드 영역은 상기 베이스 영역보다 상기 반도체 기판으로 더 깊게 확장하는 것을 특징으로 하는 수직 전력용 장치.
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