CN107482054B - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括第一多个沟槽状结构和第二多个禁用沟槽状结构。所述第一多个沟槽状结构中的每一个包括与栅极金属相接触的栅电极和与源极金属相接触的源电极。所述第二多个禁用沟槽状结构与所述第一多个沟槽状结构交错设置。

Description

半导体器件
相关美国申请
本发明针对如下案件的分案申请：申请日：2012-5-17，,申请号201280027379.4，发明名称：半导体器件。
本发明要求2011年5月18日提交的名称为“具有降低的栅电荷(gate charge)和更高优值系数(figure of merit)的半导体器件”的美国临时申请No.61/487,627的优先权，在此将其全文并入作为参考。
背景技术
为了实现节能的功率变换***，用作核心开关(core switch)的功率MOSFET(金属氧化物半导体场效应晶体管)需要低栅电荷和低通态电阻。例如，在DC(直流)至DC变换器(例如同步降压变换器)中，使用两个MOSFET，一个用作“高边”MOSFET，另一个用作“低边”MOSFET。高边MOSFET由外部使能信号和负载上的源电流控制，而低边MOSFET将负载与地连接或者断开以减小(sink)负载的电流。
对于高边和低边的每一个MOSFET具有一些具体特征和要求。例如，低边MOSFET需要较低通态电阻，而高边MOSFET需要具有较低栅电荷的高速开关特征。
MOSFET性能的一个广泛应用的衡量标准是优值系数(FOM)，其定义为特定栅电压下栅电荷乘以漏源电阻。较低的优值系数数值表示高边MOSFET的较好性能。
能够获得较低栅电荷并因此获得较低优值系数数值的MOSFET用作，例如DC至DC变换器中的高边MOSFET，会既有用也有利。
发明内容
本发明的实施方式提供具有较低栅电荷和较低FOM数值的高效和新颖的金属/绝缘体/半导体(MIS)器件(例如MOSFET)。
一个实施方式提供了一种半导体器件(例如MOSFET)，包括第一沟槽状结构组和第二沟槽状结构组(为了简洁之目的，下文中将沟槽状结构称为沟槽)。第一组中的每个沟槽包括与栅极金属相接触的栅电极，并包括与源极金属相接触并与栅电极绝缘的源电极。第二组中的每个沟槽都被禁用。
在一个实施方式中，源极金属层穿过使用的第一沟槽组和禁用的第二沟槽组。在该实施方式中，每个禁用的沟槽包括单一多晶硅区。每个禁用的沟槽中的所述多晶硅区与使用的沟槽中的源电极和栅电极大体上位于相同平面中。每个禁用的沟槽中的多晶硅区与所述半导体器件的有源核心区(active core region)内的源极金属层相接触并与栅极金属也接触。相反，在使用的沟槽中，所述栅电极位于源电极与源极金属层之间并与源极金属层绝缘，但与栅极金属相接触。并且，在使用的沟槽中，源电极在有源核心区之外与源极金属相接触，但在所述有源核心区内与源极金属层绝缘。
禁用的第二沟槽组与使用的第一沟槽组交错设置。在一个实施方式中，使用的第一沟槽组和禁用的第二沟槽组以交替方式交错设置。即，在一个实施方式中，每隔一个沟槽进行禁用。在其他的实施方式中，每隔两个沟槽或者每隔三个沟槽进行禁用，等等。
作为意外的优势，例如一半的沟槽被禁用，则源漏电阻增加小于2倍，而不是预期的2倍，而栅电荷减小到大约二分之一。作为结果，通过如上所述禁用选择的沟槽可以有利地减小FOM的数值。
在一个实施方式中，在MOSFET中实施上述半导体器件特征。在一个实施方式中，在耦接至DC至DC变换器中的低边MOSFET的高边MOSFET中实施这些特征。
在读过下面由各个附图所说明的详细描述后，，本发明这些以及其他目的和优点将会被本领域普通技术人员所认识。
附图说明
附图，并入且构成本说明书的一部分，说明本发明的实施方式，并与文字说明一起，用来解释本发明的原理。附图和说明书中相同附图标记代表相同的元件。
图1是根据本发明实施方式的半导体器件一部分的俯视图；
图2是显示了根据本发明实施方式的半导体器件的元件的截面图；
图3是根据本发明实施方式的半导体器件一部分的俯视图；和
图4是列出制造根据本发明实施方式的半导体器件的流程中所用掩模的流程图。
具体实施方式
在下面对本发明的详细说明中，将介绍多个具体的细节以使得本发明得到透彻理解。但是，本领域普通技术人员可以理解，也可以不采用这些细节或者采用等同的方式实施本发明。在其他情况下，已知方法、程序、元件和电路未被详细描述以免不必要地模糊本发明的方面。
下面详细说明的某些部分将根据制造或操作半导体器件的程序、逻辑框、处理和其他象征性操作方式来呈现。这些说明和表现方式是半导体器件制造领域的普通技术人员向其他普通技术人员最有效转达实质信息的手段。在本申请中，程序、逻辑框、处理等，应被理解为通向预期结果的步骤的自相容序列或指令。所述步骤是那些要求物理量的物理操作的。但是，应当牢记，所有这些和类似术语都要与适当的物理量相关并且仅仅是适用于这些物理量的方便的标识。除非特别指出或者从下面的论述中显而易见，可以意识到，贯穿本申请的论述所使用的术语例如“形成”、“执行”、“制造”、“淀积”、“蚀刻”等指的是半导体器件制造或操作的行为或过程。
附图并未按比例绘制，并且其中可能只示出了结构以及形成这些结构的各个层的一部分。另外，制造工艺和步骤可以与在此所论述的工艺和步骤一起执行，即，在所述步骤之前、之间和/或之后可以具有数个工艺步骤。重要的是，根据本发明的实施方式可以与其他(有可能为常规)结构、工艺和步骤相结合实施而不显著地扰乱它们。一般而言，根据本发明的实施方式可以代替常规器件或工艺的部分而不实质性地影响***结构、工艺和步骤。
术语“沟槽(trench)”在论述半导体器件制造的环境下论述一般指在材料中形成的空容积。这种沟槽可以随后由另外一种或多种材料填充。术语“沟槽”在论述制造的半导体器件环境下论述一般指在原先空的沟槽内形成的结构。此处沟槽也可以称为条形沟槽(stripe)。在下面论述中术语“沟槽”的意思在所论述的环境下将会是清楚的。
根据本披露的实施方式涉及一种在半导体器件中获得较低栅电荷和较低FOM数值的新结构，所述半导体器件例如是可以用作例如DC至DC变换器(例如同步降压变换器)中高边MOSFET的MOSFET器件。
图1是根据本发明实施方式半导体器件100的某些元件的俯视图。图1并未示出半导体器件中可能包括的全部元件。在图1中示出了多个层级，即，例如源极金属层125实际上超过(在上方)条形沟槽111－116。
在图1所示实施例中，器件100在有源核心区105中包括彼此大体平行的多个条形沟槽(或单元)111－116。有源核心区105在图1中是由虚线包围的区域。
如下面结合附图2进一步所述，每个条形沟槽111－116都是沟槽状结构。并且，如下面结合附图2进一步所述，某些条形沟槽被禁用，而其他的并未禁用。禁用的条形沟槽在有源核心区105内电和物理地连接至源极金属层125，并且通过栅极触点137电和物理地连接至栅极金属层135。使用的条形沟槽(那些未被禁用的条形沟槽)在有源核心区105内与源极金属层125绝缘，但包括源电极(参看附图2)，所述源电极在有源核心区外通过源极触点127电和物理地连接至源极金属层125，并且还包括栅电极(参看附图2)，所述栅电极通过栅极触点137电和物理地连接至栅极金属层135。
图2是显示了根据本发明实施方式的半导体器件100的元件(沿附图1中线A-A)的截面图。附图2中并未示出半导体器件中可能包括的全部元件。
示出了4个沟槽状结构111－114。为了使讨论更简洁，在下面的讨论中将沟槽状结构简称为沟槽。在附图2的朝向中，与附图1的朝向一样，沟槽111－114彼此平行。
在附图2所示示例中，器件100包括第一(或缓存器)外延层202和第二外延层204。在第一外延层202下面还可以具有漏区(未示出)。沟槽111－114延伸至第二外延区204。
在所示相邻沟槽之间形成体区206(例如p掺杂区)。并且，在所示相邻沟槽之间形成源区208(例如n+掺杂区)。源极金属层125延伸穿过(穿越)沟槽111－114。如下所述，源极金属层125与器件100的有源区105(附图1)中所选沟槽(例如沟槽112和114)中的电极相分离，但与所述有源核心区中其他所选沟槽(例如沟槽111和113)中的电极相接触。因此，在附图2所示实施例中，沟槽111和113被禁用，而沟槽112和114被使用(未禁用)。
沟槽112和114可被称为***栅极(split gate)。每个沟槽112和114包括第一多晶硅(poly－1)区214，也被称为源电极或保护电极(shield electrode)。每个沟槽112和114包括第二多晶硅(poly－1)区216，也被称为栅电极。源电极214通过保护氧化物(shieldoxide)218与相邻外延层204分离，栅电极216通过栅极氧化物220与相邻外延层204分离。沟槽112和114中的源电极214通过中间氧化物层222与沟槽112和114中的栅电极216相绝缘。在沟槽112和114中，栅电极216位于源电极214与源极金属层125之间。栅电极216通过中间隔离氧化物层224与源极金属层125相绝缘。请参看附图1，沟槽112和114中的源电极214通过源极触点127与源极金属层125电和物理地接触，沟槽112和114内的栅电极216通过栅极触点137(附图1)与栅极金属层135电和物理地接触。
在附图2所示实施方式中，每个沟槽111和113包括与源极金属层125和栅极金属层135相接触的单一多晶硅(poly－1)区235。禁用的沟槽111和113的poly－1区235大体与使用的沟槽中的源电极214和栅电极216位于相同平面。即，在附图2的朝向中，poly－1区235的顶部与栅电极216的顶部大体相一致，poly－1区235的底部与源电极214的底部大体相一致。poly－1区235通过氧化物层238与相邻外延层204相分离。
重要地，poly－1区235与源金属层125未绝缘，源金属层125与poly－1区235电和物理地接触。另外，请参看附图1，沟槽111和113中的poly－1区235也通过源极触点127与源极金属层125电和物理地接触，并通过栅极触点137与栅极金属层135电和物理地接触。
因此，在附图2所示示例中，一半的单元/条形沟槽/沟槽被使用(例如沟槽112和114)，一半的单元/条形沟槽/沟槽被禁用(例如沟槽111和113)。换言之，使用的单元/条形沟槽/沟槽以交替方式***在禁用的单元/条形沟槽/沟槽之间，从而每隔一个单元/条形沟槽/沟槽被禁用。这示于显示器件100的俯视图的附图3中。在其他实施方式中，核心单元/条形沟槽可以按照三分之一禁用(每隔两个禁用)、四分之一禁用、五分之一等禁用。
如上所述，广泛用于MOSFET性能的标准是为特定栅电压下栅电荷乘以漏源电阻的FOM。较低FOM数值表示高边MOSFET的较好性能。
与以前一样尽可能大地利用核心区，还可能预期，如果一半的核心单元/条形沟槽/沟槽被使用而另外一半的核心单元/条形沟槽/沟槽被禁用，则栅电荷将降低一半并且电阻将增加到二倍。但是，因为在用于例如本说明书所述的高密度单元器件的漂移区中具有电流集聚，这些区域将经历某些串联电阻。通过禁用某些(例如一半)的核心单元/条形沟槽/沟槽，流经核心单元/条形沟槽/沟槽的一个沟道的载流子利用全部漂移区，因此产生载流子的较低电流集聚和该区域的较低串联电阻。因此，实际上，如果一半的核心单元/条形沟槽/沟槽被禁用，总漏源电阻增加到不到两倍。
另一方面，栅电荷与有源核心单元面积成比例地降低。作为对于漏源电阻和栅电荷的合并效果，利用本说明书所述方案可以获得更好的FOM。
上述效果通过表格1中包括的结果来说明。“Rsp4.5V(Core)”代表单一核心单元/条形沟槽在4.5V的栅电压时漏极与源极之间的特定电阻。“Rds(on)@4.5V typical”表示Power
Figure BDA0001341186320000072
1212封装在4.5V的栅电压时漏极与源极之间的产品电阻。“Qgsp4.5V”代表在4.5V的栅电压时每单位有源区的特定栅电荷。“Qg4.5V”显示在4.5V的栅电压时总栅电荷的数值。FOM是Qg4.5V和Rds(on)@4.5V typical的乘积。根据本发明的实施方式在一半的核心单元/条形沟槽/沟槽被禁用的情况下可以改善FOM数值大约32％。
表格1－实施例结果
Figure BDA0001341186320000071
Figure BDA0001341186320000081
图4是列出用于形成根据本发明实施方式的禁用的条形沟槽/沟槽和使用的条形沟槽/沟槽所用掩模的流程图。其他掩模和制造加工步骤可以用于下述说明的掩模。下面的说明用于重点介绍为了形成上述禁用的沟槽而在制造工艺中的改变。附图4也参照附图2进行说明。
在方框401，利用沟槽掩模形成空沟槽111－114。在方框402，在沟槽内淀积poly－1之后，配置保护(源)多晶硅蚀刻块掩模，从而禁用的沟槽111和113内的poly－1未暴露于蚀刻，而使用的沟槽112和114内的poly－1暴露于蚀刻。因此，禁用的沟槽111和113内的poly－1未被回蚀刻(etch back)，但使用的沟槽112和114内的poly－1被回蚀刻而形成源电极214。
在方框403，利用有效掩模来防止作为禁用的沟槽111和113内衬的厚氧化物层238变薄并防止poly－2淀积在禁用的沟槽内。沟槽112和114未由有效掩模保护，从而在沟槽112和114内进行poly－2淀积之前栅氧化物220变薄以形成栅电极216。
在方框404，在poly－2区的回蚀刻工艺中利用栅多晶硅蚀刻块掩模。在方框405，采用源植入掩模(implant mask)进行源区208的适当淀积。在方框406，采用体植入掩模进行体区206的适当淀积。在方框407、408、409和410，分别采用多晶硅触点、核心触点、金属蚀刻和焊盘掩模(pad mask)来形成触点135和137并将电极214、216和235与源极金属和栅极金属相接触。
因此，为了形成禁用的沟槽111和113，保护多晶硅蚀刻块掩模(方框402)和有效掩模(方框403)被引入或修改。因此，可以形成禁用的沟槽而不实质上干扰制造工艺。
总而言之，描述了半导体器件的实施方式以及用于制造该器件的方法的实施方式。根据本发明的实施方式可以用于高密度沟槽功率MOS晶体管和具有***栅极结构的电荷平衡MOSFET。根据本发明的实施方式可以用于高边DC至DC变换器应用中。
上述对于本发明具体实施方式的描述用于对本发明进行说明和解释。这些说明并非是穷尽的并且不小于所述的具体形式，在本发明的原理之下可以进行很多修改和变化。对实施方式进行选择和描述以更高地解释本发明的原理和其实际应用，从而本领域普通技术人员能够将本发明以及具有各种修改的各种实施方式最佳地利用到可以设想到的具体应用中。因此本发明的范围由所附权利要求及其等同物所限定。
广义而言，本说明书描述了半导体器件。其还描述了包括第一沟槽状结构组和第二沟槽状结构组的半导体器件。第一组中的每个沟槽状结构包括与栅极金属相接触的栅电极和与源极金属相接触的源电极。第二组中的每个沟槽状结构都被禁止。第二沟槽状结构组与第一沟槽状结构组交错设置。
优选地，实施方式包括说明书中所述所有元件、部分和步骤。可以理解，任何元件、部分和步骤都可以由其他元件、部分和步骤所替换，或者删除，这些对于本领域普通技术人员而言是显而易见的。
构思：
本说明书至少提出了下述构思。
构思1.一种半导体器件，包括
第一多个沟槽状结构，所述第一多个沟槽状结构中的每一个包括与栅极金属相接触的栅电极和与源极金属相接触的源电极；和
第二多个禁用沟槽状结构，所述第二多个禁用沟槽状结构与所述第一多个沟槽状结构交错设置。
构思2.根据构思1所述的半导体器件，其中所述禁用的沟槽状结构的每一个包括与所述源极金属相接触并与所述栅极金属相接触的单一多晶硅区。
构思3.根据构思2所述的半导体器件，其中所述单一多晶硅区与所述源电极和所述栅电极大***于相同平面。
构思4.根据构思1所述的半导体器件，其中所述第一多个沟槽状结构与所述第二多个沟槽状结构以交替方式交错设置。
构思5.根据构思1所述的半导体器件，其中所述第一多个沟槽状结构中的至少两个连续沟槽状结构通过禁用的沟槽状结构与所述第一多个沟槽状结构中的另外沟槽状结构相分离。
构思6.根据构思1所述的半导体器件，包括穿过所述第一多个沟槽状结构和所述第二多个沟槽状结构的所述源极金属的层，其中所述源电极在所述半导体器件的有源核心区之外与所述源极金属相接触，并且其中所述源电极在所述有源核心区之内与所述源极金属层相绝缘，并且其中所述禁用的沟槽状结构在所述有源核心区与所述源极金属层相接触。
构思7.根据构思1所述的半导体器件，包括穿过所述第一多个沟槽状结构和所述第二多个沟槽状结构的所述源极金属的层，其中所述栅电极位于所述源极金属与所述源极金属层之间，并且其中所述栅电极与所述源极金属层相绝缘。
构思8.根据构思1所述的半导体器件，其中所述第一和第二多个沟槽状结构从由下述组中所选方式设置：每两个沟槽状结构中有一个被禁用；每三个沟槽状结构中有一个被禁用；每四个沟槽状结构中有一个被禁用。
构思9.根据构思1所述的半导体器件，包括金属氧化物半导体场效应晶体管(MOSFET)。
构思10.根据构思9所述的半导体器件，其中所述MOSFET包括DC至DC变换器中耦接至低边MOSFET的高边MOSFET。
构思11.一种半导体器件，包括：
第一***栅极结构，其包括第一电极区和第二电极区；
第二结构，其与所述第一***栅极结构平行并包括与栅极金属相接触的多晶硅区；和
源极金属层，其在所述半导体器件的有源区内与所述第一***栅极结构相绝缘，并在所述有源区内与所述多晶硅区相接触。
构思12.根据构思11所述的半导体器件，其中所述第一电极区包括在所述有源区外与所述源极金属相接触的源电极，并且其中所述第二电极包括在所述有源区之外与所述栅极金属相接触的栅电极。
构思13.根据构思12所述的半导体器件，其中所述栅电极位于所述源电极与所述源极金属层之间，并且其中栅电极与所述源极金属层相绝缘并与所述源电极相绝缘。
构思14.根据构思11所述的半导体器件，其中所述多晶硅区与所述第一电极区和所述第二电极区大***于相同平面。
构思15.根据构思11所述的半导体器件，还包括第二***栅极结构，其包括两个电极区，其中所述第二结构位于所述第一***栅极结构与所述第二***栅极结构之间。
构思16.根据构思11所述的半导体器件，还包括至少两个连续的***栅极结构，每个包括两个电极区，其中所述第二结构位于所述第一***栅极结构与所述两个连续的***栅极结构之间。
构思17.一种半导体器件，包括：
第一沟槽状结构，其包括第一多晶硅区和第二多晶硅区，所述第一多晶硅区和第二多晶硅区通过氧化物区相互绝缘；
第二沟槽状结构，其与所述第一沟槽状结构平行并包括第三多晶硅区；和
源极金属层，其穿过所述第一沟槽状结构和所述第二沟槽状结构，其中所述第二多晶硅区位于所述第一多晶硅区与所述源极金属层之间，并且其中所述源极金属层与所述第二多晶硅区相绝缘并一所述第三多晶硅区相接触。
构思18.根据构思17所述的半导体器件，其中所述第一多晶硅区包括与所述源极金属层相接触的源电极，其中所述第二多晶硅区包括与所述栅极金属相接触的栅电极，并且其中所述第三多晶硅区与所述源极金属层相接触并且与所述栅极金属相接触。
构思19.根据构思17所述的半导体器件，其中所述第三多晶硅区与所述第一多晶硅区和所述第二多晶硅区位于相同平面。
构思20.根据构思17所述的半导体器件，还包括第三沟槽状结构，其包括两个多晶硅区，其中所述第二沟槽状结构位于所述第一沟槽状结构与所述第三沟槽状结构之间。
构思21.根据构思17所述的半导体器件，还包括平行于所述第一沟槽状结构和第二沟槽状结构的至少两个连续的沟槽状结构，每个所述连续的沟槽状结构包括两个电极区，其中所述第二沟槽状结构位于所述第一沟槽状结构与所述两个连续的沟槽状结构之间。

Claims (11)

1.一种半导体器件，包括：
平面的第一外延层；
延伸至第二外延层的多个沟槽状结构，所述第二外延层联接至所述平面的第一外延层，所述多个沟槽状结构包括：
所述多个沟槽状结构中的第一多个沟槽状结构，其中所述多个沟槽状结构中的所述第一多个沟槽状结构包括第一沟槽状结构，每一个第一沟槽状结构包括与栅极金属相接触并且通过中间氧化物层与源极金属相绝缘的栅电极，所述第一多个沟槽状结构中的所述每一个第一沟槽状结构还包括与所述源极金属相接触的多晶硅材料的源电极，并且其中所述栅电极通过栅极氧化物与所述第二外延层分离，并且其中所述源电极通过保护氧化物与所述第二外延层分离；
所述多个沟槽状结构还包括：
所述多个沟槽状结构中的第二多个沟槽状结构，其中所述第二多个沟槽状结构包括禁用沟槽状结构，其中所述禁用沟槽状结构与所述第一沟槽状结构以交替方式交错设置，以使得所述多个沟槽状结构中的所述沟槽状结构中每隔一个都是所述禁用沟槽状结构中的一个，其中每一个禁用沟槽状结构与相应第一源区和相应第二源区相邻，其中所述每一个禁用沟槽状结构被填充有多晶硅材料，以在所述每一个禁用沟槽状结构内形成仅一个多晶硅区，其中所述仅一个多晶硅区中的每一个与所述源极金属相接触，并且通过保护氧化物与所述第二外延层分离，并且其中所述仅一个多晶硅区的底表面和所述源电极的底表面在与所述平面的第一外延层平行的同一平面中彼此对齐。
2.根据权利要求1所述的半导体器件，其中每个所述仅一个多晶硅区在每个所述多晶硅区的相应顶表面与所述源极金属相接触，其中每个所述顶表面与所述栅电极的顶表面共面。
3.根据权利要求1所述的半导体器件，其中所述源极金属穿过所述多个沟槽状结构中第一多个沟槽状结构和所述多个沟槽状结构中第二多个沟槽状结构，其中所述源电极在所述半导体器件的有源核心区之外与所述源极金属相接触，并且其中所述源电极在所述有源核心区之内与所述源极金属相绝缘，并且其中所述禁用沟槽状结构在所述有源核心区与所述源极金属相接触。
4.根据权利要求1所述的半导体器件，其中所述源极金属穿过所述多个沟槽状结构中第一多个沟槽状结构和所述多个沟槽状结构中第二多个沟槽状结构，其中所述栅电极位于所述源电极与所述源极金属之间。
5.根据权利要求1所述的半导体器件，包括金属氧化物半导体场效应晶体管(MOSFET)。
6.根据权利要求1所述的半导体器件，其中每个所述仅一个多晶硅区也与所述栅极金属接触。
7.一种半导体器件，包括：
平面的第一外延层；
延伸至第二外延层的多个沟槽状结构，所述第二外延层联接至所述平面的第一外延层，所述多个沟槽状结构包括：
所述多个沟槽状结构中的第一多个沟槽状结构，其中所述多个沟槽状结构中的所述第一多个沟槽状结构包括第一***栅极结构，每一个第一***栅极结构包括多晶硅材料的第一电极并且还包括多晶硅材料的第二电极，其中所述第二电极通过栅极氧化物与所述第二外延层分离，并且其中所述第一电极通过保护氧化物与所述第二外延层分离；
所述多个沟槽状结构还包括：
所述多个沟槽状结构中的第二多个沟槽状结构，其中所述多个沟槽状结构中的所述第二多个沟槽状结构包括禁用第二结构，每一个禁用第二结构包括填充所述每一个禁用第二结构的多晶硅材料的仅一个多晶硅区，其中所述仅一个多晶硅区中的每一个通过保护氧化物与所述第二外延层分离，并且其中所述仅一个多晶硅区的底表面与所述第一电极的底表面在与所述平面的第一外延层平行的同一平面中彼此对齐，所述第一***栅极结构包括所述多个沟槽状结构的一半，所述禁用第二结构包括所述多个沟槽状结构的剩余部分，所述禁用第二结构以交替方式与所述第一***栅极结构交错设置，以使得所述多个沟槽状结构中的所述沟槽状结构每隔一个是所述禁用第二结构中的一个，其中第一源区和第二源区在所述第一***栅极结构中的每一个与所述禁用第二结构中的每一个之间，所述第一源区与所述第一***栅极结构中的每一个相邻，所述第二源区与所述禁用第二结构中的每一个相邻；以及
源极金属层，其在所述半导体器件的有源区内与所述第一***栅极结构相绝缘，并在所述有源区内与所述禁用第二结构中的每一个所述仅一个多晶硅区相接触。
8.根据权利要求7所述的半导体器件，其中每一个所述第一电极包括在所述有源区外与所述源极金属层相接触的源电极，并且其中每一个所述第二电极包括在所述有源区之外与栅极金属相接触的栅电极。
9.根据权利要求8所述的半导体器件，其中每一个所述栅电极位于相应的源电极与所述源极金属层之间，并且其中所述栅电极与所述源极金属层相绝缘并与所述相应的源电极相绝缘。
10.根据权利要求8所述的半导体器件，其中每一个所述仅一个多晶硅区也与所述栅极金属相接触。
11.根据权利要求7所述的半导体器件，其中每一个所述多晶硅区在每一个所述多晶硅区的相应顶表面与所述源极金属层相接触，并且其中每一个所述顶表面与每一个所述第一电极的顶表面共面。
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