JP6620889B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
特許文献1は、チャネルを形成するベース層と、エミッタ層及びコレクタ層とが、ドリフト層の表層部に形成された半導体装置を開示する。この半導体装置は、ドリフト層の裏面に絶縁膜を有し、トレンチに形成されたゲート電極が絶縁膜に達することにより、トレンチ端部の電界集中を低減し、耐圧性を向上する。
特開2013−183071号公報
しかしながら、特許文献1に記載の半導体装置は、ゲート電極に接続するゲート配線が、ドリフト層の表面側に形成され、チャネルを形成するベース層付近に位置するため、チャネルがゲート配線の電位に影響され、しきい値電圧が変動する可能性がある。
上記問題点を鑑み、本発明は、しきい値電圧の変動を低減することができる半導体装置を提供することを目的とする。
本発明の一態様に係る半導体装置は、ドリフト領域、ウェル領域及びソース領域と接するように形成されたゲート電極溝と、ゲート電極溝の表面に絶縁膜を介して形成されたゲート電極と、ゲート電極溝に接するソース電極溝と、ソース領域に電気的に接続されたソース電極と、ソース電極と電気的に絶縁され、ソース電極溝内にゲート電極に接して形成されたゲート配線とを備える。
本発明の一態様によれば、しきい値電圧の変動を低減することができる半導体装置を提供することができる。
図1は、本発明の第1実施形態に係る半導体装置を説明する斜視図である。 図2は、本発明の第1実施形態に係る半導体装置を説明する斜視図である。 図3は、本発明の第1実施形態に係る半導体装置を説明する斜視図である。 図4は、図3のA−A方向から見た断面図である。 図5は、本発明の第1実施形態に係る半導体装置の製造方法を説明する平面図である。 図6は、図5のB−B方向から見た断面図である。 図7は、本発明の第1実施形態に係る半導体装置の製造方法を説明する平面図である。 図8は、図7のB−B方向から見た断面図である。 図9は、本発明の第1実施形態に係る半導体装置の製造方法を説明する平面図である。 図10は、図9のB−B方向から見た断面図である。 図11は、本発明の第1実施形態に係る半導体装置の製造方法を説明する平面図である。 図12は、図11のB−B方向から見た断面図である。 図13は、本発明の第1実施形態に係る半導体装置の製造方法を説明する平面図である。 図14は、図13のB−B方向から見た断面図である。 図15は、本発明の第1実施形態に係る半導体装置の製造方法を説明する平面図である。 図16は、図15のB−B方向から見た断面図である。 図17は、本発明の第2実施形態に係る半導体装置を説明する断面図である。 図18は、本発明の第2実施形態の変形例に係る半導体装置を説明する断面図である。 図19は、本発明の第3実施形態に係る半導体装置を説明する断面図である。 図20は、本発明の第4実施形態に係る半導体装置を説明する断面図である。
以下、図面を参照して、本発明の第1乃至第4実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、各寸法の関係や比率などは実際のものとは異なる場合がある。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれる。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
また、以下の実施形態において、「第1導電型」と「第2導電型」とは互いに反対導電型である。即ち、第1導電型がn型であれば、第2導電型はp型であり、第1導電型がp型であれば、第2導電型はn型である。以下の説明では第1導電型がn型、第2導電型がp型の場合を説明するが、第1導電型がp型、第2導電型がn型でもあっても良い。n型とp型を入れ替える場合には、印加電圧の極性も逆転する。
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体装置の構成を模式的に示す斜視図である。第1実施形態では、複数の半導体素子として金属酸化膜半導体電界効果トランジスタ(MOSFET)を有する半導体装置を例示的に説明する。半導体素子は、平面における2軸方向(X軸方向及びZ軸方向)それぞれに更に多数配列され得る。なお、図1では分かり易くするため、電極の一部及び配線は図示を省略している。
第1実施形態に係る半導体装置は、図1に示すように、基板1と、ドリフト領域2と、ウェル領域3と、ソース電極溝4と、ソース領域5と、ソース電極6と、ゲート電極溝7と、ゲート絶縁膜8と、ゲート電極9と、ゲート配線10と、シリコン酸化膜11と、ドレイン領域12と、ドレイン電極13とを備える。
基板1は、例えば、半絶縁体又は絶縁体からなる平板である。ここで、絶縁体とは、シート抵抗が数kΩ/□以上の材料を意味し、半絶縁体とは、シート抵抗が数十Ω/□以上の材料を意味する。基板1の材料となる絶縁体としては、例えばポリタイプ4Hの炭化ケイ素(SiC)が採用可能である。基板1は、半導体装置の機械的強度を確保するため、例えば、数十μm〜数百μm程度の厚さを有する。
ドリフト領域2は、基板1の片側の主面(以下「第1主面」という)に形成されたn型の領域である。ドリフト領域2の不純物濃度は基板1よりも高く、例えば1×1014cm-3〜1×1018cm-3程度である。ドリフト領域2は、基板1と同じ材料から形成され得る。例えば、基板1がポリタイプ4HのSiCからなる場合、ドリフト領域2は、ポリタイプ4HのSiCからなるエピタキシャル成長層である。ドリフト領域2は、例えば、数μm〜数十μm程度の厚さを有する。
ソース電極溝4は、ドリフト領域2の、基板1と接する主面(以下「第1主面」という)の反対側の主面(以下「第2主面」という)から基板1内まで、ドリフト領域2の第2主面に対して垂直方向(y軸方向)に形成された溝である。すなわち、ソース電極溝4の深さは、ドリフト領域2の厚さより大きい。ソース電極溝4の寸法は、半導体装置の集積度、プロセス上の精度等の設計条件に基づいて決定される。ソース電極溝4の幅は、例えば2μmである。ソース電極溝4は、ドリフト領域2の第2主面に対して平行な一方向(z軸方向)に延伸する。
ウェル領域3は、ソース電極溝4の側面に接して、少なくとも一部がドリフト領域2内に形成されたp型の領域である。ウェル領域3は、ドリフト領域2の第2主面から基板1内まで、ドリフト領域2の第2主面に対して垂直方向(y軸方向)に形成される。ウェル領域3の深さは、ソース電極溝4の深さより小さい。ウェル領域3は、ソース電極溝4の延伸方向(z軸方向)に延伸する。ウェル領域3の不純物濃度は、例えば、1×1015cm-3〜1×1019cm-3程度である。
ソース領域5は、ソース電極溝4の側面に接して、ウェル領域3内に形成されたn型の領域である。ソース領域5は、ドリフト領域2の第2主面から基板1内まで、ドリフト領域2の第2主面に対して垂直方向(y軸方向)に形成される。ソース領域5の深さは、ウェル領域3の深さより小さい。ソース領域5は、ソース電極溝4の延伸方向(z軸方向)に延伸する。ソース領域5の不純物濃度は、ドリフト領域2よりも高く、例えば、1×1018cm-3〜1×1021cm-3程度である。
ソース電極6は、ソース領域5に電気的に接続される。ソース電極6は、ソース電極溝4内に形成されることにより、ソース領域5にオーミック接続する。ソース領域5及びウェル領域3は、ソース電極6と同電位をとる。ソース電極6の材料としては、例えば、ニッケルシリサイド(NiSi)、チタン(Ti)又はモリブデン(Mo)等の金属材料を含む導電体が使用可能である。ソース電極6は、ソース領域5とオーミック接続する金属材料と、アルミニウム(Al)、銅(Cu)、金(Au)、ニッケル(Ni)、銀(Ag)等の金属材料との多層構造を有してもよい。
ゲート電極溝7は、ドリフト領域2の第2主面から基板1内まで、ドリフト領域2の第2主面に対して垂直方向(y軸方向)に形成された溝である。ゲート電極溝7は、ドリフト領域2の第2主面に平行であり、ソース電極溝4の延伸方向に直交する方向(x軸方向)において、ソース電極溝4、ドリフト領域2、ウェル領域3及びソース領域5に接するように延伸する。ゲート電極溝7は、ウェル領域3及びソース領域5を貫通する。ゲート電極溝7の深さは、ソース電極溝4の深さに等しい。ゲート電極溝7は、ドリフト領域2の第2主面に平行且つ延伸方向に直交する方向(z軸方向)に複数配列される。
ゲート絶縁膜8は、ゲート電極溝7の表面に形成される。ゲート絶縁膜8の材料は、例えば酸化ケイ素(SiO)等の絶縁体である。ゲート電極9は、ゲート絶縁膜8の表面に形成される。すなわち、ゲート電極9は、ゲート絶縁膜8を介して、ゲート電極溝7の表面に接するように形成される。ゲート電極9の材料は、例えば多結晶シリコンである。ゲート電極9は、表面がゲート絶縁膜8に被覆された状態でゲート電極溝7内に配置される。ゲート電極9は、ドリフト領域2の第2主面におけるゲート電極溝7の開口部においてもゲート絶縁膜8に被覆される。
ゲート配線10は、ソース電極6と電気的に絶縁され、ソース電極6内にゲート電極9に接して形成される。ゲート配線10は、表面に絶縁膜であるシリコン酸化膜11が形成された状態で、ソース電極溝4の下部に位置する。シリコン酸化膜11は、ゲート配線10とソース電極6とを互いに絶縁させる。ソース電極溝4内のゲート配線10及びシリコン酸化膜11を除く空間は、ソース電極6で充填される。ゲート配線10の表面において、ゲート電極9と接する領域は、シリコン酸化膜11が形成されない。同様に、ゲート電極9の表面において、ゲート配線10と接する領域は、ゲート絶縁膜8が形成されない。
ドレイン領域12は、ドリフト領域2内に、ウェル領域3から離れて形成されたn型の領域である。ドレイン領域12は、ドリフト領域2の第2主面から、ドリフト領域2の第2主面に対して垂直方向(y軸方向)に形成される。ドレイン領域12の深さは、ドリフト領域2の厚さより小さい。ドレイン領域12は、ソース電極溝4の延伸方向(z軸方向)に延伸する。ドレイン領域12は、ドリフト領域2と同じ導電型である。ドレイン領域12の不純物濃度は、ドリフト領域2よりも高く且つソース領域5と同程度であり、例えば、1×1018cm-3〜1×1021cm-3程度である。
ドレイン電極13は、ドレイン領域12と電気的に接続される。ドレイン電極13は、ドリフト領域2の第2主面に形成され、第2主面において露出されたドレイン領域12に接する。ドレイン電極13は、例えばソース電極6と同様の材料から構成可能である。
図2は、第1実施形態に係る半導体装置の、図1において図示を省略した構成を説明する図である。図2に示すように、第1実施形態に係る半導体装置は、層間絶縁膜14と、ソース配線15と、ドレイン配線16とを更に備える。
層間絶縁膜14は、ドリフト領域2の第2主面に形成される。層間絶縁膜14は、酸化ケイ素(SiO)、窒化ケイ素(Si)等のセラミック材料を含む絶縁体からなる。層間絶縁膜14は、層間絶縁膜14の一面から他面にそれぞれ貫通する溝21及び溝22を有する。溝21は、ソース電極溝4の上方においてソース電極溝4の延伸方向に延伸する。溝21は、図1において図示を省略したソース電極6の上部が挿入される。ソース電極6は、ドリフト領域2の第2主面においてソース領域5及びウェル領域3と接し、ドリフト領域2から離れて形成される。溝22は、ドレイン領域12の上方において、ドレイン領域12の延伸方向に延伸する。溝22は、ドレイン電極13が挿入される。
ソース配線15は、溝21において露出したソース電極6を被覆するように、層間絶縁膜14の上面に形成される。層間絶縁膜14の上面は、ドリフト領域2の第2主面と反対側の主面であり、ドリフト領域2の第2主面に対して平行である。ソース配線15は、溝21の延伸方向に延伸する。ドレイン配線16は、溝22において露出したドレイン電極13を被覆するように、層間絶縁膜14の上面に形成される。ドレイン配線16は、溝22の延伸方向に延伸する。ソース配線15及びドレイン配線16は、互いに離れ、平行に形成される。
図3は、第1実施形態に係る半導体装置において、ゲート電極9及びゲート配線10の電位に接続する構成の一例を説明する図である。図4は、図3のA−A方向から見た断面図である。図3及び図4は、第1実施形態に係る半導体装置のうち、図1又は図2に示す範囲と異なる範囲であり、z軸方向における一部を選択的に示す図である。
第1実施形態に係る半導体装置は、層間絶縁膜14上の一部に形成されたゲートパッド17を更に備える。図4に示すように、層間絶縁膜14は、複数のゲート電極9のうち、少なくとも1つのゲート電極9の上方に形成された貫通孔23を有する。貫通孔23の下方に位置するゲート電極9の上面に形成されたゲート絶縁膜8は、貫通孔23に対応する範囲において除去される。ゲートパッド17は、貫通孔23を介して下方のゲート電極9と、ゲート配線10とに電気的に接続される。複数のゲート電極9は、全てゲート配線10と電気的に接続されているため、ゲートパッド17の電位を調整することにより、全てのゲート電極9の電位が調整可能である。
次に、図5〜図16を参照し、第1実施形態に係る半導体装置の製造方法の一例を説明する。
まず、図5及び図6に示すように、上面(第1主面)にドリフト領域2が形成された基板1を用意する。基板1は、ノンドープのSiCからなる絶縁性基板である。ドリフト領域2は、基板1にエピタキシャル成長により形成されたn型の領域である。
次に、図7及び図8に示すように、ドリフト領域2の上面(第2主面)にマスク材18を形成する。化学気相成長(CVD)法によりドリフト領域2の上面にSiOを堆積してシリコン酸化膜を形成し、シリコン酸化膜をパターニングすることによりマスク材18が形成される。シリコン酸化膜は、フォトリソグラフィ法及びドライエッチング法によりパターニングされる。すなわち、シリコン酸化膜の上面にレジストを塗布し、ソース電極溝4及びゲート電極溝7を形成する予定の領域のみを選択的に除去する。残されたレジストをマスクとする反応性イオンエッチング(RIE)等のドライエッチング法により、シリコン酸化膜をパターニングすることにより、ソース電極溝4及びゲート電極溝7を形成するためのマスク材18が形成される。なお、不要になったレジストは酸素プラズマや硫酸等により適宜除去される。その後、マスク材18をマスクとするドライエッチング法により、ソース電極溝4及びゲート電極溝7が形成される。
次に、図9及び図10に示すように、p型のウェル領域3と、n型のソース領域5及びドレイン領域12とを形成する。フォトリソグラフィ法により、基板1及びドリフト領域2の露出された表面にレジストを塗布し、ソース電極溝4に対応する領域を除去する。残されたレジストをマスクとして、イオン注入法により、ホウ素(B)等のp型不純物を、ゲート電極溝7の延伸方向に直交(x−y平面に平行)且つドリフト領域2の第2主面に対して所定角度を有する方向に注入する。所定角度は、例えば10°〜20°である。
そして、フォトリソグラフィ法により、マスク材18上にレジストを塗布し、ドレイン領域12を形成する予定の領域に対応する領域のみを選択的に除去する。残されたレジストをマスクとして、ドライエッチング法により、マスク材18をパターニングする。パターニングされたマスク材18及びホウ素の注入に用いられたレジストをマスクとして、イオン注入法により、n型不純物を所定方向に注入する。n型不純物は、例えばリン(P)であり、注入方向は、p型不純物の注入方向と同様である。但し、ソース領域5がウェル領域3内に形成されるように、n型不純物の注入エネルギーは、p型不純物の注入エネルギーより小さい。
その後、ウェットエッチング法により、マスク材18を全て除去する。また、熱処理(アニール)することでイオン注入した不純物を活性化する。活性化によって、ウェル領域3、ソース領域5及びドレイン領域12が形成される。また、熱酸化法により、露出された全ての表面に、薄いシリコン酸化膜20を形成する。シリコン酸化膜20の厚さは、例えば数十nm程度である。
次に、図11及び図12に示すように、CVD法により、ソース電極溝4及びゲート電極溝7に、ゲート電極9及びゲート配線10の材料である多結晶シリコン19を堆積する。CVD法により多結晶シリコンを堆積する場合、面の向きに関わらず露出された表面から多結晶シリコン層が成長する。この為、ソース電極溝4及びゲート電極溝7の幅がそれぞれ2μmであれば、堆積する厚さを1μmとすることにより、ソース電極溝4及びゲート電極溝7が多結晶シリコン19により充填される。その後、ドライエッチング法により、多結晶シリコン19を1μmエッチングすることで、ソース電極溝4及びゲート電極溝7に堆積された多結晶シリコン19を残して、ドリフト領域2の第2主面より上に堆積された多結晶シリコン19が選択的に除去される。
その後、フォトリソグラフィ法により、シリコン酸化膜20及び多結晶シリコン19の上面にレジストを塗布し、ソース電極溝4の領域のみを選択的に除去する。残されたレジストをマスクとして、ドライエッチング法により、ソース電極溝4内に堆積された多結晶シリコン19を、底面から数μmの領域を残して除去する。ソース電極溝4の底部に残された多結晶シリコン19は、ゲート配線10として機能する。また、犠牲酸化法により、ソース電極溝4の側面に形成されたシリコン酸化膜20を除去する。
次に、図13及び図14に示すように、ゲート電極9の表面を被覆するゲート絶縁膜8及びゲート配線10を被覆するシリコン酸化膜11を形成する。熱酸化法により、露出されたすべての表面にシリコン酸化膜を形成する。このとき、多結晶シリコンはSiCより酸化速度が大きいため、ゲート電極9及びゲート配線10の表面には、SiCから構成される他の面に比べて厚いシリコン酸化膜が形成される。ウェットエッチング法により、SiCから構成される面に形成されたシリコン酸化膜のみが全て除去され、多結晶シリコン19の表面に形成されたシリコン酸化膜が残されるような処理時間でシリコン酸化膜を選択的に除去する。これにより、ゲート電極9の表面にゲート絶縁膜8が形成され、ゲート配線10の表面にシリコン酸化膜11が形成される。
次に、図15及び図16に示すように、ソース電極6、ソース配線15、ドレイン電極13及びドレイン配線16を形成する。スパッタリング法により、ソース電極溝4内及びドリフト領域2の第2主面に、ソース電極6及びドレイン電極13の材料である金属材料を堆積する。フォトリソグラフィ法により、金属材料の表面にレジストを塗布し、ドリフト領域2の第2主面より上の領域における、ソース電極6及びドレイン電極13を形成する予定の領域を除く領域のレジストを選択的に除去する。残されたレジストをマスクとして、スパッタエッチング法により、ドリフト領域2の第2主面に位置する金属材料を選択的に除去することにより、ソース電極6及びドレイン電極13が形成される。
その後、CVD法により、ドリフト領域2の第2主面及び残された金属材料の上面にSiOを堆積して層間絶縁膜14を形成する。フォトリソグラフィ法により、層間絶縁膜14の上面にレジストを塗布し、ソース電極6及びドレイン電極13の領域を選択的に除去する。残されたレジストをマスクとして、ドライエッチング法により、層間絶縁膜14をパターニングする。これにより、ソース電極6が挿入される溝21及びドレイン電極13が挿入される溝22のそれぞれ上端が開口する。
更に、スパッタリング法により、ソース配線15及びドレイン配線16の材料である金属材料を堆積する。フォトリソグラフィ法により、金属材料の上面にレジストを塗布し、ソース配線15及びドレイン配線16を形成する予定の領域を除く領域のレジストを選択的に除去する。残されたレジストをマスクとして、スパッタエッチング法により、金属材料を選択的に除去することにより、ソース配線15及びドレイン配線16が形成される。以上の工程を経て、図2に示す半導体装置が完成する。
なお、図1に示す例においては、ゲート電極9の一部がソース電極溝4に入り込んでいるが、ソース電極溝4に堆積された多結晶シリコン19をエッチングする際のマスクパターンを調整することにより、ゲート電極9は形状が変更され得る。
次に、第1実施形態に係る半導体装置の基本的な動作について説明する。
第1実施形態に係る半導体装置は、ソース電極6の電位を基準として、ドレイン電極13に正の電位を印加した状態でゲート電極9の電位を制御することにより、トランジスタとして機能する。すなわち、ゲート電極9とソース電極6間の電圧を所定の閾値以上にすると、ゲート電極9側面に位置するウェル領域3にチャネルとなる反転層が形成されてオン状態となり、ドレイン電極13からソース電極6へ電流が流れる。具体的には、電子がソース電極6からソース領域5に流れ、ソース領域5からチャネルを介してドリフト領域2に流れ込む。電子は更に、ドリフト領域2からドレイン領域12に流れ、最後にドレイン電極13に流れる。
一方、ゲート電極9とソース電極6間の電圧を所定の閾値よりも小さくすると、ウェル領域3の反転層が消滅してオフ状態となり、ドレイン電極13及びソース電極6間の電流が遮断される。この際、ドレイン−ソース間には数百V〜数千Vの高電圧が印加され得る。
一般に、ゲート電極に接続するゲート配線は、ウェル領域の近くに配置される。この場合、ゲート配線の電位が反転層の形成に影響を及ぼし、しきい値が変動してしまう可能性がある。しきい値が変動すると、誤ターンオンなど意図しない動作が生じ得るため、装置の信頼性が低下する可能性がある。
第1実施形態に係る半導体装置によれば、ゲート配線10がソース電極溝4内に形成されるため、ウェル領域3から離れた箇所に位置する。よって、ウェル領域3に形成されるチャネルがゲート配線10から受ける影響が低減されるため、しきい値の変動を低減することができる。
また、第1実施形態に係る半導体装置によれば、ゲート電極9がソース電極溝4内に形成されたゲート配線10に接するため、ゲート電極9の上面側において金属配線及びコンタクトホールが不要である。よって、ゲート電極9の幅を削減することができ、半導体装置の集積度を向上することができる。これにより、ゲート電極9の数を増加させることができるため、チャネル幅が増加され、オン抵抗を低減することができる。
また、第1実施形態に係る半導体装置によれば、ゲート配線10が、ソース電極溝4内に形成されるため、層間絶縁膜14の上面に形成されたソース配線15及びドレイン配線16の幅を制限することがない。よって、ソース配線15及びドレイン配線16の抵抗の増大によるオン抵抗及びスイッチング損失の悪化を抑制することができる。
第1実施形態に係る半導体装置によれば、ゲート配線10がシリコン酸化膜11を介して基板1に接するため、ドリフト領域2から基板1内まで形成可能である。よって、ゲート配線10の断面積を増加させることができため、ゲート配線10の抵抗及びスイッチング損失を低減することができる。
また、第1実施形態に係る半導体装置によれば、ソース配線15及びドレイン配線16が層間絶縁膜14の上面にそれぞれ形成されるため、両配線を多層構造とする場合に比べて、平坦性を向上することができる。よって、配線間の絶縁膜の局部における電界集中による耐圧性の悪化を回避することができる。
また、第1実施形態に係る半導体装置によれば、基板1が絶縁体又は半絶縁体からなるため、ウェル領域3、ゲート電極9及びゲート配線10の少なくともいずれかの端部が基板1内に位置する場合、端部における電界集中を低減することができる。よって、耐圧性を向上することができる。
また、第1実施形態に係る半導体装置によれば、ゲート電極9及びゲート配線10が互いに同じ材料からなるため、同じ工程により形成可能であり、更に、互いを電気的に接続するための工程が不要である。よって、製造工数を低減することができ、製造コストを低減することができる。また、ゲート電極9とゲート配線10との界面における抵抗が生じることを回避することができる。
また、第1実施形態に係る半導体装置によれば、多結晶シリコンからなるゲート配線10が、表面に形成されたシリコン酸化膜11によりソース電極6と絶縁される。よって、熱酸化法によりゲート配線10を被覆するシリコン酸化膜11を用意に形成することができる。更に、ドリフト領域2がSiOより酸化速度が遅いSiC等の材料からなるため、等方性エッチング法により、ゲート配線10の表面に選択的にシリコン酸化膜11を形成できる。よって、窒化ケイ素など酸化しない材料から形成されるマスクを用いて、ゲート配線10に選択的に酸化膜を形成する場合に比べて、製造工数を低減することができ、製造コストを低減することができる。
また、第1実施形態に係る半導体装置によれば、ドリフト領域2がSiC等のワイドバンドギャップ半導体からなるため、絶縁破壊強度を向上することができる。このため、仮にドレイン電極13とソース電極6との間が狭く、急峻な電界分布が生じても耐圧性を確保しつつ集積度を向上することができる。
また、第1実施形態に係る半導体装置によれば、ゲート配線10が、ドリフト領域2から離れて形成されるため、ゲート-ドレイン間の容量の増加を抑制することができる。仮に、ゲート配線がドリフト領域付近に形成される場合、ドリフト領域の電位はドレイン電極とほぼ等しいため、ゲート-ドレイン間の容量が増加してしまう。一方、第1実施形態に係る半導体装置では、ゲート-ドレイン間の容量の増加が抑制されるため、スイッチング損失を低減することができる。
また、第1実施形態に係る半導体装置によれば、基板1とドリフト領域2とが互いに同じ材料から形成されるため、応力による反りが生じる可能性を低減し、素子の信頼性を向上することができる。
(第2実施形態)
図17は、本発明の第2実施形態に係る半導体装置を説明する断面図である。なお、図17は、第2実施形態に係る半導体装置を、ゲート電極9を通るx−y平面で切断した断面図である。第2実施形態に係る半導体装置は、ソース電極溝4がゲート電極溝7よりも深く形成される点等で上述の第1実施形態と異なる。第2実施形態において説明しない構成、作用及び効果は、第1実施形態と実質的に同様であり重複するため省略する。
第2実施形態において、ソース電極溝4の深さは、ドリフト領域2の厚さより小さいため、ソース電極溝4は、基板1に接しない。また、ゲート電極溝7の深さは、ソース電極溝4の深さより浅い。
ソース電極溝4及びゲート電極溝7を形成する際のマスクは、ドライエッチング法により薄くなり、強度が低下してしまう。第2実施形態に係る半導体装置では、ソース電極溝4及びゲート電極溝7の深さがドリフト領域2の厚さより小さい。このため、製造工程において、ソース電極溝4及びゲート電極溝7を形成する際のマスクとなるシリコン酸化膜は、第1実施形態におけるマスク材18よりも薄くすることができる。なお、溝を掘るドライエッチング法において、ソース電極溝4の幅をゲート電極溝7の幅より大きく設計することにより、ソース電極溝4をゲート電極溝7よりも深く形成することができる。
第2実施形態に係る半導体装置によれば、ソース電極溝4がゲート電極溝7よりも深く形成されるため、ゲート配線10をより深く形成することができ、ゲート配線10の断面積を増加させることができる。よって、ゲート配線10の抵抗を低減し、スイッチング損失を低減することができる。
また、第2実施形態に係る半導体装置によれば、ゲート電極溝7がドリフト領域2の厚さよりも浅く形成されるため、ウェル領域3の、ゲート電極溝7の底面側においてもチャネルが形成される。よって、チャネル幅を増加させることができ、オン抵抗を低減させることができる。
(変形例)
図18は、本発明の第2実施形態の変形例に係る半導体装置を説明する断面図である。第2実施形態の変形例に係る半導体装置は、ソース電極溝4の底部が基板1内に位置する点で上述の第2実施形態と異なる。第2実施形態の変形例において説明しない構成、作用及び効果は、上述の第2実施形態と実質的に同様であり重複するため省略する。
第2実施形態の変形例では、ソース電極溝4がゲート電極溝7よりも深く、基板1に接するように形成される。ソース電極溝4の底部において、ゲート配線10は、シリコン酸化膜11を介して基板1に接する。すなわち、ゲート配線10の端部は、基板1内に位置する。ここで端部とは、ドリフト領域2の第2主面に垂直な面と、ドリフト領域2の第2主面に対向する端面とが交わる部分を意味する。なお、製造工程において、ソース電極溝4及びゲート電極溝7を形成する際のマスクとなるシリコン酸化膜を、第1実施形態におけるマスク材18よりも厚くすることにより、溝の深さを深くすることができる。また、ソース電極溝4及びゲート電極溝7の幅の比を調整することにより、ソース電極溝4及びゲート電極溝7の深さの比を調整することができる。
第2実施形態の変形例に係る半導体装置によれば、ソース電極溝4がドリフト領域2の厚さよりも深く形成されるため、ゲート配線10を更に深く形成することができ、ゲート配線10の断面積を増加させることができる。よって、ゲート配線10の抵抗を低減し、スイッチング損失を低減することができる。
また、第2実施形態の変形例に係る半導体装置によれば、ソース電極溝4の底部が基板1を接するため、ソース電極溝4の端部における電界集中を低減し、耐圧性を向上することができる。
(第3実施形態)
図19は、本発明の第3実施形態に係る半導体装置を説明する断面図である。第3実施形態に係る半導体装置は、ゲート電極溝7の底部が基板1に接する点で第2実施形態と異なる。第3実施形態において説明しない構成、作用及び効果は、第1及び第2実施形態と実質的に同様であり重複するため省略する。
第3実施形態において、ソース電極溝4がゲート電極溝7よりも深く、ソース電極溝4及びゲート電極溝7は基板1に接するように形成される。ソース電極溝4の底部において、ゲート配線10は、シリコン酸化膜11を介して基板1に接する。ゲート電極9は、ゲート絶縁膜8を介してなお、基板1に接する。製造工程において、ソース電極溝4及びゲート電極溝7を形成する際のマスクとなるシリコン酸化膜を、第2実施形態におけるマスクよりも厚くすることにより、溝の深さを深くすることができる。また、ソース電極溝4及びゲート電極溝7の幅の比を調整することにより、ソース電極溝4及びゲート電極溝7の深さの比を調整することができる。
第3実施形態に係る半導体装置によれば、ゲート電極溝7の端部が基板1に接するため、ゲート電極溝7の端部における電界集中が低減され、ゲート絶縁膜8の絶縁破壊を抑制して、耐圧性を向上することができる。
(第4実施形態)
図20は、本発明の第4実施形態に係る半導体装置を説明する断面図である。第4実施形態に係る半導体装置は、ドレイン電極13が形成されるドレイン電極溝25を備える点等で第1乃至第3実施形態と異なる。第4実施形態において説明しない構成、作用及び効果は、第1乃至第3実施形態と実質的に同様であり重複するため省略する。
ドレイン電極溝25は、ドリフト領域2内に、ウェル領域3から離れて形成される。ドレイン電極溝25は、ドリフト領域2の第2主面から基板1内まで、ドリフト領域2の第2主面に対して垂直(y軸方向)に形成される。ドレイン領域12は、ドレイン電極溝25の側面に接する。第4実施形態において、ドレイン領域12は、ドリフト領域2の第2主面から基板1内まで、ドリフト領域2の第2主面に対して垂直(y軸方向)に形成される。ドレイン電極溝25の深さは、ドレイン領域12の深さより深い。
ドレイン電極溝25は、第1実施形態に係る半導体装置の製造方法において、マスク材18となるシリコン酸化膜を、ドレイン電極溝25を形成する予定の領域も選択的に除去することにより形成可能である。このマスク材18をマスクとして、ドライエッチング法により、ソース電極溝4、ゲート電極溝7及びドレイン電極溝25を同時に形成することができる。
また、ドレイン電極溝25が形成されることにより、ドレイン領域12の製造工程において、第1実施形態と比べて高い注入エネルギーで不純物を注入する必要なく、深い位置までドレイン領域12を形成することができる。
第4実施形態に係る半導体装置によれば、ドレイン電極溝25がドリフト領域2より深く形成されるため、ドリフト領域2の深さ方向(y軸方向)における電界分布を低減することができる。よって、電界集中が低減され、耐圧性を向上することができる。
また、第4実施形態に係る半導体装置によれば、ドリフト領域2よりも高不純物濃度のドレイン領域12が、ドリフト領域2より深く形成されるため、電流経路をドリフト領域2からドレイン領域12に置き換えることができる。よって、オン抵抗を低減することができる。
(その他の実施形態)
上記のように、本発明を上記の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、第1乃至第4実施形態において、SiCからなる基板1及びドリフト領域2に半導体装置を製造する場合を説明したが、材料としてはSiCに限定されない。例えば、基板1及びドリフト領域2の材料となるワイドバンドギャップ半導体として、例えば窒化ガリウム(GaN)、ダイヤモンド、酸化亜鉛(ZnO)、窒化アルミニウムガリウム(AlGaN)等が挙げられる。
また、第1乃至第4実施形態において、ドリフト領域2をエピタキシャル成長により形成する場合を説明したが、SiC等の絶縁性基板にn型不純物を注入することにより形成するようにしてもよい。
また、第1乃至第4実施形態において、基板1は、ドリフト領域2より不純物濃度が低いn型半導体からなるようにしてもよい。これにより、半導体装置のオン状態時に、電流が基板1内を流れることになり、電流経路が増加するため、電流が増加する。仮に基板1がp型半導体である場合、ドリフト領域2内に電流経路を狭めるように空乏層が広がるため、電流が低減する。即ち、基板1がドリフト領域2と同じ導電型である場合、電流が増加して損失が低減される。
また、第1乃至第4実施形態において、ゲート電極溝7及びソース電極溝4の底面は、ドリフト領域2の第1主面よりも高くても低くてもよく、第1主面に一致していてもよい。また、ソース電極溝4内におけるゲート配線10の位置は、ゲート電極溝7の底面よりも高くてもよい。
また、第1乃至第4実施形態において、半導体装置の一例としてMOSFETを説明したが、本発明実施形態に係る半導体装置は、絶縁ゲート型バイポーラトランジスタ(IGBT)やサイリスタにも適用できるのは勿論である。
また、第1乃至第4実施形態において、「平行」、「垂直」、「直交」等の表現は、完全なトポロジーを意味するものではなく、フォトリソグラフィやその他のプロセス上の理由から、不完全なトポロジーをも許容するものである。
その他、上記の各構成を相互に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
1 基板
2 ドリフト領域
3 ウェル領域
4 ソース電極溝
5 ソース領域
6 ソース電極
7 ゲート電極溝
8 ゲート絶縁膜
9 ゲート電極
10 ゲート配線
11 シリコン酸化膜
12 ドレイン領域
13 ドレイン電極
14 層間絶縁膜
15 ソース配線
16 ドレイン配線

Claims (8)

  1. 基板と、
    前記基板の第1主面に設けられ、前記基板よりも高不純物濃度の第1導電型のドリフト領域と、
    前記ドリフト領域の前記第1主面と反対側の第2主面から、前記第2主面の垂直方向に形成されたソース電極溝と、
    前記ソース電極溝の側面に接して、少なくとも一部が前記ドリフト領域内に形成された第2導電型のウェル領域と、
    前記ソース電極溝の側面に接して、前記ウェル領域内に形成された第1導電型のソース領域と、
    前記ソース領域と電気的に接続されたソース電極と、
    前記ドリフト領域、前記ウェル領域及び前記ソース領域と接するように、前記第2主面から前記垂直方向に形成されたゲート電極溝と、
    前記ゲート電極溝の表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の表面に形成されたゲート電極と、
    前記ドリフト領域内に、前記ウェル領域から離れて形成された第1導電型のドレイン領域と、
    前記ドレイン領域と電気的に接続されたドレイン電極とを備える半導体装置において、
    前記ゲート電極溝は、前記ソース電極溝に接するように形成され、
    前記ソース電極と電気的に絶縁され、前記ソース電極溝内に前記ゲート電極に接して形成されたゲート配線を有することを特徴とする半導体装置。
  2. 前記ソース電極溝は、前記ゲート電極溝よりも深く形成されることを特徴とする請求項1に記載の半導体装置。
  3. 前記ゲート配線は、絶縁膜を介して前記基板に接するように形成されることを特徴とする請求項1又は2に記載の半導体装置。
  4. 前記第2主面に形成された層間絶縁膜と、
    前記ソース電極と電気的に接続されるソース配線と、
    前記ドレイン電極と電気的に接続されるドレイン配線と、を更に備え、
    前記ソース配線及び前記ドレイン配線は、前記層間絶縁膜の前記第2主面と反対側かつ平行な主面に形成されることを特徴とする請求項1乃至3の何れか1項に記載の半導体装置。
  5. 前記基板は、絶縁体又は半絶縁体からなることを特徴とする請求項1乃至4の何れか1項に記載の半導体装置。
  6. 前記ゲート電極及び前記ゲート配線は、互いに同じ材料で形成されることを特徴とする請求項1乃至5の何れか1項に記載の半導体装置。
  7. 前記ゲート配線は、シリコンから形成され、表面に形成されたシリコン酸化膜により前記ソース電極と電気的に絶縁されることを特徴とする請求項1乃至6の何れか1項に記載の半導体装置。
  8. 前記ドリフト領域は、ワイドバンドギャップ半導体からなることを特徴とする請求項1乃至7の何れか1項に記載の半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110504308B (zh) * 2019-08-29 2021-03-30 电子科技大学 一种高速低损耗的多槽栅高压功率器件
WO2022096908A1 (ja) * 2020-11-09 2022-05-12 日産自動車株式会社 半導体装置及びその製造方法

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02271637A (ja) 1989-04-13 1990-11-06 Oki Electric Ind Co Ltd 薄膜トランジスタアレイの製造方法
US5828101A (en) * 1995-03-30 1998-10-27 Kabushiki Kaisha Toshiba Three-terminal semiconductor device and related semiconductor devices
JP3303601B2 (ja) * 1995-05-19 2002-07-22 日産自動車株式会社 溝型半導体装置
US5869875A (en) 1997-06-10 1999-02-09 Spectrian Lateral diffused MOS transistor with trench source contact
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
GB9917099D0 (en) 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
JP2002270840A (ja) * 2001-03-09 2002-09-20 Toshiba Corp パワーmosfet
JP4590884B2 (ja) * 2003-06-13 2010-12-01 株式会社デンソー 半導体装置およびその製造方法
DE102004029435B4 (de) * 2004-06-18 2017-02-16 Infineon Technologies Ag Feldplattentrenchtransistor
JP2006093430A (ja) * 2004-09-24 2006-04-06 Nec Electronics Corp 半導体装置
JP4961686B2 (ja) * 2005-06-03 2012-06-27 株式会社デンソー 半導体装置
JP5225546B2 (ja) * 2005-12-27 2013-07-03 株式会社豊田中央研究所 半導体装置
JP5303839B2 (ja) * 2007-01-29 2013-10-02 富士電機株式会社 絶縁ゲート炭化珪素半導体装置とその製造方法
US8159024B2 (en) * 2007-04-20 2012-04-17 Rensselaer Polytechnic Institute High voltage (>100V) lateral trench power MOSFET with low specific-on-resistance
US8129779B2 (en) * 2007-09-03 2012-03-06 Rohm Co., Ltd. Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance
US8384152B2 (en) * 2007-09-20 2013-02-26 Rohm Co., Ltd. Semiconductor device having trench gate VDMOSFET and method of manufacturing the same
JP2009081397A (ja) * 2007-09-27 2009-04-16 Fuji Electric Device Technology Co Ltd 半導体装置および半導体装置の製造方法
JP2009135360A (ja) * 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2009146994A (ja) * 2007-12-12 2009-07-02 Toyota Industries Corp トレンチゲート型半導体装置
JP2010016221A (ja) * 2008-07-04 2010-01-21 Nec Electronics Corp 双方向スイッチ、及び半導体装置
JP5588671B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
WO2011087994A2 (en) * 2010-01-12 2011-07-21 Maxpower Semiconductor Inc. Devices, components and methods combining trench field plates with immobile electrostatic charge
JP2011171420A (ja) 2010-02-17 2011-09-01 On Semiconductor Trading Ltd 半導体装置及びその製造方法
JP5762689B2 (ja) * 2010-02-26 2015-08-12 株式会社東芝 半導体装置
TWI426568B (zh) * 2010-03-29 2014-02-11 Sinopower Semiconductor Inc 半導體功率元件與其製作方法
JP5565461B2 (ja) * 2010-04-28 2014-08-06 日産自動車株式会社 半導体装置
JP5775268B2 (ja) * 2010-06-09 2015-09-09 ローム株式会社 半導体装置およびその製造方法
JP2012059931A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体装置
JP5858933B2 (ja) * 2011-02-02 2016-02-10 ローム株式会社 半導体装置
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012182212A (ja) * 2011-02-28 2012-09-20 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2012204563A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体素子及び半導体素子の製造方法
EP2701201B1 (en) * 2011-04-19 2020-04-08 Nissan Motor Co., Ltd Semiconductor device
CN103748685B (zh) * 2011-07-14 2016-08-17 Abb技术有限公司 绝缘栅双极晶体管
TWI430449B (zh) * 2011-09-29 2014-03-11 Anpec Electronics Corp 橫向堆疊式超級接面功率半導體元件
JP5644793B2 (ja) 2012-03-02 2014-12-24 株式会社デンソー 半導体装置
JP2013258333A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 電力用半導体装置
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6061181B2 (ja) * 2012-08-20 2017-01-18 ローム株式会社 半導体装置
JP2015233025A (ja) 2012-10-02 2015-12-24 シャープ株式会社 電界効果トランジスタおよびその製造方法
DE112013005770B4 (de) * 2012-12-03 2022-12-01 Infineon Technologies Ag Halbleitervorrichtung, integrierte Schaltung und Verfahren zum Herstellen einer Halbleitervorrichtung
KR101920717B1 (ko) * 2013-01-14 2018-11-21 삼성전자주식회사 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법
JP5834179B2 (ja) * 2013-04-16 2015-12-16 パナソニックIpマネジメント株式会社 炭化珪素半導体装置の製造方法
US9490328B2 (en) * 2013-06-26 2016-11-08 Hitachi, Ltd. Silicon carbide semiconductor device and manufacturing method of the same
EP3024018B1 (en) * 2013-07-19 2018-08-08 Nissan Motor Co., Ltd Semiconductor device
US9401399B2 (en) * 2013-10-15 2016-07-26 Infineon Technologies Ag Semiconductor device
US9711637B2 (en) * 2014-01-31 2017-07-18 Renesas Electronics Corporation Semiconductor device
DE112015004374B4 (de) * 2014-09-26 2019-02-14 Mitsubishi Electric Corporation Halbleitervorrichtung
DE102014116773A1 (de) * 2014-11-17 2016-05-19 Infineon Technologies Ag Halbleitervorrichtung und Bipolartransistor mit isoliertem Gate mit Transistorzellen und Sensorzelle
US9768284B2 (en) * 2015-03-05 2017-09-19 Infineon Technologies Americas Corp. Bipolar semiconductor device having a charge-balanced inter-trench structure
US11257944B2 (en) * 2015-04-27 2022-02-22 Rohm Co., Ltd. Semiconductor device and semiconductor device manufacturing method
JP6409681B2 (ja) * 2015-05-29 2018-10-24 株式会社デンソー 半導体装置およびその製造方法
US9530882B1 (en) * 2015-11-17 2016-12-27 Force Mos Technology Co., Ltd Trench MOSFET with shielded gate and diffused drift region
US9673318B1 (en) * 2016-01-13 2017-06-06 Infineon Technologies Americas Corp. Semiconductor device including a gate trench having a gate electrode located above a buried electrode
DE102016102493B3 (de) * 2016-02-12 2017-07-20 Infineon Technologies Ag Halbleitervorrichtung mit einem temperatursensor, temperatursensor und verfahren zum herstellen einer halbleitervorrichtung mit einem temperatursensor
JP6651894B2 (ja) * 2016-02-23 2020-02-19 株式会社デンソー 化合物半導体装置およびその製造方法
CN109219869B (zh) * 2016-05-30 2019-11-19 日产自动车株式会社 半导体装置
TWI567979B (zh) * 2016-06-22 2017-01-21 Sinopower Semiconductor Inc 溝槽式功率半導體元件
US10446545B2 (en) * 2016-06-30 2019-10-15 Alpha And Omega Semiconductor Incorporated Bidirectional switch having back to back field effect transistors
CN109119477B (zh) * 2018-08-28 2021-11-05 上海华虹宏力半导体制造有限公司 沟槽栅mosfet及其制造方法

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