JP2013197551A - 半導体装置及びその製造方法 - Google Patents

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雅俊 新井
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Abstract

【課題】微細化が可能な半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形のベース層と、前記ベース層上に設けられた第１導電形の第２半導体層と、上端が前記ベース層の上面より上方に位置し、下端が前記ベース層の下面より下方に位置し、ゲート絶縁膜を介して前記第１半導体層、前記第２半導体層及び前記ベース層に接する複数のゲート電極と、前記ゲート電極上に配置され、上面が前記第２半導体層の上面より下方に位置する絶縁部材と、前記ゲート電極間において、前記ゲート電極と一定の距離を隔てて前記第２半導体層の上端から下端まで、及び、前記第２半導体層及び前記絶縁部材の上端を覆う導電膜と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
トレンチ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）においては、ゲート電極が埋め込まれるトレンチのピッチを微細化することによりチャネル密度を高め、オン抵抗を低減させてきた。この場合には、微細化されたベース層上にソース層を形成する必要がある。また、アバランシェ耐量を維持するために、微細化されたベース層に対して十分に抵抗が低いベースコンタクトを形成する必要がある。
しかし、一般的なリソグラフィーによる方法では、微細化されたベース層上に高い精度でソース層及びベースコンタクトを形成することが難しい。
特開２０１０−２０６０９６号公報
本発明の実施形態は、微細化が可能な半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形のベース層と、前記ベース層上に設けられた第１導電形の第２半導体層と、上端が前記ベース層の上面より上方に位置し、下端が前記ベース層の下面より下方に位置し、ゲート絶縁膜を介して前記第１半導体層、前記第２半導体層及び前記ベース層に接する複数のゲート電極と、前記ゲート電極上に配置され、上面が前記第２半導体層の上面より下方に位置する絶縁部材と、前記ゲート電極間において、前記ゲート電極と一定の距離を隔てて前記第２半導体層の上端から下端まで、及び、前記第２半導体層及び前記絶縁部材の上端を覆う導電膜と、を備える。
また、実施形態に係る半導体装置の製造方法は、半導体基板上に、一方向に延びる複数本の第１マスクを形成する工程と、前記第１マスクの側面上に第２マスクを形成する工程と、前記第１マスク及び前記第２マスクをマスクとして、前記半導体基板の上面に第１トレンチを形成する工程と、前記第１トレンチ内に絶縁部材を埋め込む工程と、前記第１マスクを除去する工程と、前記第２マスク及び前記絶縁部材をマスクとして前記半導体基板の上面をエッチングし、前記第１トレンチより浅い第２トレンチを形成する工程と、を備える。
第１の実施形態に係る半導体装置を例示する断面図である。 （ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 第３の実施形態に係る半導体装置を例示する断面図である。 （ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程平面図である。 （ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、第１の実施形態に係る半導体装置を例示する断面図である。
図１に示すように、本実施形態に係る半導体装置１においては、半導体基板１１が設けられている。半導体基板１１は、例えば、単結晶シリコンからなるシリコン基板である。半導体基板１１には、下層から上に向かって順に、ドレイン層１２、ドリフト層１３、ベース層１４及びソース層１５が設けられている。半導体基板１１の下面上には、ドレイン電極１６が設けられている。ドレイン電極１６は、例えば金属膜であり、半導体基板１１の下面全体に接している。
ドレイン層１２にはドナーとなる不純物、例えば、リンが含有されている。ドレイン層１２の導電形はｎ形である。ドレイン層１２上には、ドリフト層１３が設けられている。ドリフト層１３にはドナーとなる不純物、例えば、リンが含有されている。ドリフト層１３の導電形はｎ形である。但し、ドリフト層１３の実効的な不純物濃度は、ドレイン層１２の実効的な不純物濃度よりも低い。
なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
ドリフト層１３上には、ベース層１４が設けられている。ベース層１４にはアクセプターとなる不純物、例えば、ボロンが含有されている。ベース層１４の導電形はｐ形である。ベース層１４上には、ソース層１５が設けられている。ソース層１５にはドナーとなる不純物、例えば、リンが含有されている。ソース層１５の導電形はｎ形である。
半導体基板１１の内部には、ゲート電極１８が設けられている。
ゲート電極１８は、導電性材料、例えば、不純物が添加されたポリシリコンによって形成されている。ゲート電極１８の下端部は、ドリフト層１３内に位置しており、ゲート電極１８の中間部はベース層１４を貫通しており、ゲート電極１８の上端部はソース層１５の間に位置している。ゲート電極１８の上端１８ａは、ベース層１４の上面及びソース層１５の下面よりも上方に位置している。ゲート電極１８の下端１８ｂは、ベース層１４の下面より下方に位置している。
ゲート電極１８上には、絶縁性材料、例えばシリコン酸化物からなる絶縁部材１９が設けられている。絶縁部材１９の上面１９ａは、ソース層１５の上面１５ａよりも下方に位置している。
ゲート電極１８及び絶縁部材１９と半導体基板１１との間には、絶縁性材料、例えばシリコン酸化膜からなるゲート絶縁膜２０が設けられている。ゲート電極１８は、ゲート絶縁膜２０を介してドリフト層１３、ベース層１４及びソース層１５と接している。ゲート絶縁膜２０の上端２０ａも、ソース層１５の上面１５ａよりも下方に位置している。
半導体基板１１上には、導電膜２３が設けられている。導電膜２３は、例えば、タングステン膜である。導電膜２３は、半導体基板１１の上面全体及び絶縁部材１９の上面１９ａ全体に接している。したがって、導電膜２３は、ソース層１５及び絶縁部材１９の上端を覆っている。さらに、導電膜２３は、ゲート電極１８間において、ゲート電極１８と一定の距離を隔ててソース層１５の上端から下端まで覆っている。進入している。導電膜２３上には、金属、例えば、アルミニウムからなる金属膜２４が設けられている。導電膜２３及び金属膜２４により、ソース電極２５が構成されている。
ソース層１５とベース層１４との境界に、導電膜２３に接するようにベースコンタクト層２２が設けられている。ベースコンタクト層２２の導電形はｐ形である。但し、ベースコンタクト層２２の実効的な不純物濃度は、ベース層１４の実効的な不純物濃度よりも高い。半導体装置１においては、図１に示す構成が繰り返し配置されている。図１は、２つの基本単位を示している。
次に、本実施形態に係る半導体装置の動作について説明する。
半導体装置１においては、ソース電極２５に負極の電源電位を印加し、ドレイン電極１６に正極の電源電位を印加すると、ドリフト層１３とベース層１４との界面を起点として空乏層が形成される。この状態で、ゲート電極１８に閾値よりも高い電位を印加すると、ベース層１４におけるゲート絶縁膜２０の近傍に反転層が形成されて、ドレイン電極１６から、ドレイン層１２、ドリフト層１３、ベース層１４、ソース層１５を介して、電流が流れる。一方、ゲート電極１８に閾値よりも低い電位を印加すると、反転層が消滅して電流が遮断される。このとき、半導体基板１１内で発生した正孔は、ベースコンタクト層２２を介して、速やかにソース電極２５に排出される。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）及び図５は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図２（ａ）に示すように、半導体基板１１を用意する。半導体基板１１は、ドレイン層１２上にドリフト層１３が形成されたものである。ドレイン層１２及びドリフト層１３の導電形はｎ形である。但し、ドリフト層１３の実効的な不純物濃度は、ドレイン層１２の実効的な不純物濃度よりも低い。
次に、例えば、熱酸化法又はＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、半導体基板１１上にシリコン酸化膜を形成する。次に、リソグラフィ法により、このシリコン酸化膜を選択的に除去して、シリコン酸化物からなる複数本のマスク材３１を形成する。マスク材３１間には、半導体基板１１の上面において、一方向に延びる開口領域３２ａが形成される。なお、マスク材３１は、端部において連結されていてもよい。
次に、図２（ｂ）に示すように、例えば、熱酸化法により、開口領域３２ａにおける半導体基板１１上に、絶縁膜３３を形成する。絶縁膜３３は、その上面３３ａが、マスク材３１の上面３１ａよりも下方に位置するように形成する。
その後、図２（ｃ）に示すように、全面に、シリコン窒化膜３４ａを形成する。このシリコン窒化膜３４ａは、開口領域３２ａにおける絶縁膜３３上を覆うとともに、マスク材３１を覆う。
次に、図２（ｄ）に示すように、エッチバックを行い、シリコン窒化膜３４ａのうち、マスク材３１の上面３１ａ上に形成された部分及び絶縁膜３３上における平坦な部分を除去して、マスク材３１の側面上に残留させる。これにより、マスク材３５を形成する。マスク材３５は、マスク材３１の側面上に形成され、開口領域３２ａ内に、開口領域３２ｂが形成される。そして、マスク材３５をマスクとして、絶縁膜３３における開口領域３２ｂに露出した部分を除去する。
次に、図３（ａ）に示すように、マスク材３１及びマスク材３５をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施すことにより、半導体基板１１の上部における開口領域３２ｂ内に位置する部分を選択的に除去して、一方向に延びる複数本のトレンチ１７を等間隔に形成する。
次に、図３（ｂ）に示すように、例えば、熱酸化処理を行い、トレンチ１７の内面上にゲート絶縁膜２０を形成する。熱酸化処理によりゲート絶縁膜２０を形成した場合には、トレンチ１７の側面が酸化されて浸食される。これにより、ゲート絶縁膜２０を除くトレンチ１７の幅は、開口領域３２ｂの幅より大きくなる。
次に、図３（ｃ）に示すように、全面に、不純物、例えばリンを含有したポリシリコンを堆積させて、ポリシリコン膜３７を形成する。このポリシリコン膜３７は、トレンチ１７内に埋め込まれると共に、マスク材３１及びマスク材３５の上面上にも堆積する。
次に、図３（ｄ）に示すように、エッチバックを行い、ポリシリコン膜３７（図３（ｃ）参照）のうち、マスク材３１及びマスク材３５の上面上に堆積された部分並びにトレンチ１７内の上部に埋め込まれた部分を除去する。この結果、ポリシリコン膜３７（図３（ｃ）参照）がトレンチ１７内の下部に残留し、ゲート電極１８が形成される。
次に、図４（ａ）に示すように、例えばＣＶＤ法により、全面にシリコン酸化物を堆積させて、シリコン酸化膜３８を形成する。シリコン酸化膜３８は、トレンチ１７内におけるゲート電極１８上の部分を埋め込むと共に、マスク材３１及びマスク材３５の上面上に配置される。
次に、図４（ｂ）に示すように、全面にエッチバックを施し、シリコン酸化膜３８（図４（ａ）参照）のうち、マスク材３１（図４（ａ）参照）及びマスク材３５の上面上に形成された部分並びにトレンチ１７の直上域の部分を除去する。これにより、シリコン酸化膜３８（図４（ａ）参照）がトレンチ１７内に残留する。トレンチ内１７に残留したシリコン酸化膜３８を、絶縁部材１９という。このとき、絶縁部材１９の上面１９ａは、半導体基板１１の上面１１ａより下方となる。また、マスク材３１（図４（ａ）参照）が除去されて、半導体基板１１の上面１１ａにおけるマスク材３１が配置されていた部分は露出する。その後、マスク材３５を除去する。絶縁膜３３は残留させる。
次に、図４（ｃ）に示すように、半導体基板１１に対して、上方から、アクセプタとなる不純物、例えばボロンをイオン注入する。これにより、半導体基板１１におけるゲート電極１８の下端１８ｂよりも上方の部分の導電形が、ｎ形からｐ形に変化する。これにより、半導体基板１１の上層にベース層１４が形成される。
さらに、半導体基板１１に対して、上方から、ドナーとなる不純物、例えばリンをイオン注入する。これにより、ベース層１４における上層部の導電形がｐ形からｎ形に変化し、ソース層１５となる。ソース層１５の下面は、ゲート電極１８の上端１８ａよりも下方に位置させる。
次に、図４（ｄ）に示すように、絶縁膜３３をマスクとして上方から異方性エッチングを施す。これにより、半導体基板１１におけるマスク材３１によって覆われていた部分が選択的に除去されて、半導体基板１１の上面１１ａに一方向に延びるトレンチ２１が形成される。トレンチ２１は、ソース層１５を貫通し、ベース層１４に到達する深さに形成する。トレンチ２１は、トレンチ１７間毎に形成される。したがって、トレンチ１７及びトレンチ２１は、交互に配置される。
次に、絶縁膜３３及び絶縁部材１９をマスクとして、半導体基板１１に対して、アクセプタとなる不純物をイオン注入する。これにより、トレンチ２１の直下領域、すなわち、ベース層１４におけるソース層１５の直下域間の部分に、導電形がｐ形であり、実効的な不純物濃度がベース層１４の実効的な不純物濃度よりも高いベースコンタクト層２２が形成される。なお、アクセプターとなる不純物として、ＢＦ２のような飛程の短いイオン種を用いる場合には、ソース層１５上の絶縁膜３３がマスクとなってソース層１５にイオンが注入されることはほとんどない。一方、ボロンのような飛程の長いイオン種を用いる場合には、ソース層１５にもボロンが注入される場合があるが、ソース層１５には高濃度のリンが導入されており、本工程において注入されるボロンの量はソース層１５におけるリンの量より少ないから、このボロン注入によりソース層１５の導電形がｎ形からｐ形に変化することはない。
次に、図５に示すように、半導体基板１１に対して絶縁部材１９、ゲート絶縁膜２０及び絶縁膜３３（図４（ｄ）参照）が選択的にエッチングされる条件でエッチバックを行い、絶縁部材１９の上部及びゲート絶縁膜２０の上部並びに絶縁膜３３（図４（ｄ）参照）を除去する。これにより、ゲート絶縁膜２０の上端２０ａも、半導体基板１１の上面１１ａ、すなわち、ソース層１５の上面１５ａよりも下方まで後退させる。そして、ソース層１５のトレンチ１７側の側面の上部及びソース層１５の上面１５ａを露出させる。
次に、図１に示すように、半導体基板１１の上面を覆うように、導電膜２３を形成する。導電膜２３は、トレンチ２１内に進入してベースコンタクト層２２の上面に接触すると共に、ソース層１５の露出面全体に接触し、更に、絶縁部材１９の上面１９ａ及びゲート絶縁膜２０の上端２０ａにも接する。次に、導電膜２３上に金属膜２４を成膜する。導電膜２３及び金属膜２４により、ソース電極２５が構成される。一方、半導体基板１１の下面上にドレイン電極１６を形成する。
このようにして、図１に示すように、半導体装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、ソース層１５の上面１５ａは、トレンチ１７側においては、絶縁部材１９の上面１９ａより上方であり、トレンチ２１側においては、ベースコンタクト層２２の上面より上方である。したがって、ソース層１５は、絶縁部材１９及びベースコンタクト層より上方に突き出た構造となっている。よって、ソース層１５とソース電極２５との間の接触面積を拡大させることができる。これにより、ソースコンタクト抵抗を低減させ、微細化しても低オン抵抗の半導体装置１を実現することができる。
また、本実施形態の製造方法においては、図２（ａ）に示す工程において、半導体基板１１上にマスク材３１を形成し、図２（ｄ）に示す工程において、マスク材３１の側面上に絶縁膜３３及びマスク材３５を形成し、図３（ａ）に示す工程において、マスク材３１及びマスク材３５をマスクとしてトレンチ１７を形成し、図４（ｄ）に示す工程において、絶縁膜３３をマスクとしてトレンチ２１を形成している。
このように、一旦、リソグラフィ法により、マスク材３１を形成した後は、自己整合的な手順によりトレンチ１７及びトレンチ２１を形成することができる。このとき、マスク材３１の幅によってトレンチ２１の開口幅を制御し、マスク材３１の間隔及びマスク材３５の幅により、トレンチ１７の開口幅を制御することができる。
また、自己整合的に形成されるトレンチ１７とトレンチ２１との間に形成されるソース層１５も、リソグラフィーにとらわれることなく、自己整合的に形成することができる。このとき、マスク材３５の幅及び絶縁膜３３の幅により、ソース層１５の幅を制御することができる。
さらに、自己整合的に形成された絶縁膜３３をマスクとして自己整合的にベースコンタクト層２２を形成することができる。
マスク材３１の材料と絶縁部材１９の材料とを共に同じ材料とすることによって、マスク材３１の除去と、絶縁部材１９の形成を同一の工程において行うことができる。
ベース層１４及びソース層１５を形成する際に、絶縁膜３３上からイオン注入する。絶縁膜３３は、イオンが単結晶の特定の方向に深く注入されることを防ぐとともに、イオンが熱処理で抜けるのを防ぐ蓋の役割をする。これにより、イオン注入深さ及び注入量を制御することができる。
なお、本実施形態において、マスク材３５を除去して、ベース層１４及びソース層１５を形成したが、マスク材３５を除去しなくてもよい。その場合には、マスク材３５は、トレンチ２１の形成の際のマスクとして用いることができる。また、トレンチ１７の深さをドリフト層１３に進入する深さとしたが、ドリフト層１３に到達する深さとしてもよい。トレンチ２１の深さをベース層１４に到達する深さとしたが、ベース層１４に進入する深さとしてもよい。
（第２の実施形態）
次に、第２の実施形態について説明する。
図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）、図８（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施形態は、前述の半導体装置１の製造方法において、半導体基板１１上に、絶縁膜３３を形成しない場合の製造方法についてのものである。
先ず、図６（ａ）に示すように、半導体基板１１を用意する。
次に、半導体基板１１上にマスク材３１を形成する。
そして、図６（ｂ）に示すように、全面に、シリコン窒化膜３４ａを形成する。このシリコン窒化膜３４ａは、開口領域３２ａにおける半導体基板１１上を覆うとともに、マスク材３１を覆う。
次に、図６（ｃ）に示すように、エッチバックを行い、シリコン窒化膜３４ａのうち、マスク材３１の上面３１ａ上に形成された部分及び半導体基板１１上における平坦な部分を除去して、マスク材３１の側面上に残留させる。これにより、マスク材３５を形成する。マスク材３５は、マスク材３１の側面上に形成され、開口領域３２ａ内に、開口領域３２ｂが形成される。
次に、図６（ｄ）に示すように、マスク材３１及びマスク材３５をマスクとしてトレンチ１７を形成する。
次に、図７（ａ）に示すように、トレンチ１７の内面上にゲート絶縁膜２０を形成する。
そして、図７（ｂ）に示すように、トレンチ１７内を埋め込むように、半導体基板１１上に、ポリシリコン膜３７を形成する。
次に、図７（ｃ）に示すように、エッチバックを行い、ポリシリコン膜３７（図７（ｂ）参照）をトレンチ１７内の下部に残留させて、ゲート電極１８を形成する。
次に、図７（ｄ）に示すように、トレンチ１７内を埋め込むように、半導体基板１１上に、シリコン酸化膜３８を形成する。
次に、図８（ａ）に示すように、全面にエッチバックを施し、シリコン酸化膜３８（図７（ｄ）参照）をトレンチ１７内に残留させて、絶縁部材１９を形成する。また、このときに、マスク材３１（図７（ｄ）参照）を除去する。
次に、図８（ｂ）に示すように、半導体基板１１に対して、上方から、ボロンをイオン注入してベース層１４を形成する。
さらに、半導体基板１１に対して、上方から、リンをイオン注入してソース層１５を形成する。
次に、図８（ｃ）に示すように、マスク材３５をマスクとして上方から異方性エッチングを施す。これにより、半導体基板１１におけるマスク材３１によって覆われていた部分が選択的に除去されて、半導体基板１１の上面１１ａに一方向に延びるトレンチ２１が形成される。
次に、マスク材３５及び絶縁部材１９をマスクとして、半導体基板１１に対して、アクセプターとなる不純物をイオン注入する。これにより、トレンチ２１の直下域に、ベースコンタクト層２２を形成する。
次に、図８（ｄ）に示すように、マスク材３５を除去する。さらに、絶縁部材１９の上部及びゲート絶縁膜２０の上部を除去する。これにより、絶縁部材１９の上面１９ａ及びゲート電極２０の上端２０ａを、半導体基板１１の上面１１ａ、すなわち、ソース層１５の上面１５ａよりも下方まで後退させる。
次に、図１に示すように、半導体基板１１の上面を覆うように、ソース電極２５を形成し、半導体基板１１の下面上にドレイン電極１６を形成する。
このようにして、図１に示すように、半導体装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、絶縁膜３３を形成する必要がない。したがって、製造工程を短縮することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
（第３の実施形態）
次に、第３の実施形態について説明する。
図９は、第３の実施形態に係る半導体装置を例示する断面図である。
図９に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ゲート電極１８の直下域に、フィールドプレート電極４１が設けられている点が異なっている。フィールドプレート電極４１は、導電性材料、例えば、不純物が添加されたポリシリコンからなり、ソース電極２５又はゲート電極１８に接続されている。一方、フィールドプレート電極４１は、ドレイン電極１６からは絶縁されている。フィールドプレート電極４１とドリフト層１３との間には、フィールドプレート絶縁膜４２が設けられている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図１０（ａ）〜（ｄ）、図１１（ａ）〜（ｄ）、図１２（ａ）〜（ｄ）、図１３（ａ）〜（ｄ）並びに図１４（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図１０（ａ）及び（ｂ）に示すように、前述の第１の実施形態の図２（ａ）及び（ｂ）に示す工程を実施する。これらの工程については説明を省略する。
そして、図１０（ｃ）に示すように、全面に、シリコン窒化膜３４ｂを形成する。このシリコン窒化膜３４ｂは、開口領域３２ａにおける絶縁膜３３上を覆うとともに、マスク材３１を覆う。本実施形態においては、シリコン窒化膜３４ｂの厚さを、前述の第１の実施形態におけるシリコン窒化膜３４ａの厚さより厚くする。
次に、図１０（ｄ）に示すように、エッチバックを行い、シリコン窒化膜３４ｂ（図１０（ｃ）参照）のうち、マスク材３１の上面３１ａ上に形成された部分及び絶縁膜３３上における平坦な部分を除去して、マスク材３１の側面上に残留させる。これにより、マスク材３５を形成する。そして、マスク材３５をマスクとして、絶縁膜３３における開口領域３２ｂに露出した部分を除去する。
次に、図１１（ａ）に示すように、マスク材３１及びマスク材３５をマスクとしてＲＩＥ等の異方性エッチングを施すことにより、トレンチ１７を形成する。
次に、図１１（ｂ）に示すように、例えば、熱酸化処理を行い、トレンチ１７の内面上にフィールドプレート絶縁膜４２を形成する。また、このときに、半導体基板１１の上面におけるマスク材３１で覆われた部分も酸化されて、絶縁膜３９が形成される。熱酸化処理によりフィールドプレート絶縁膜４２を形成した場合には、トレンチ１７の側面が酸化されて浸食される。フィールドプレート絶縁膜４２は、前述の第１の実施形態におけるゲート絶縁膜２０より厚く形成する。したがって、トレンチ１７の側面が浸食される厚さも、ゲート絶縁膜２０の厚さより大きい。これにより、フィールドプレート絶縁膜４２を除くトレンチ１７の幅は、開口領域３２ｂの幅より大きくなる。また、マスク材３５の下方にも、フィールドプレート絶縁膜４２が形成される。
次に、図１１（ｃ）に示すように、全面に、不純物、例えばリンを含有したポリシリコンを堆積させて、ポリシリコン膜３７ａを形成する。
次に、図１１（ｄ）に示すように、エッチバックを行い、ポリシリコン膜３７ａ（図１１（ｃ）参照）をトレンチ１７内の下部に残留させて、フィールドプレート電極４１を形成する。
次に、図１２（ａ）に示すように、エッチングを行い、フィールドプレート絶縁膜４２のうち、フィールドプレート電極４２の上面上に位置する部分を除去する。この結果、フィールドプレート絶縁膜４２がフィールドプレート電極４１の上面より下方の部分のみ残留する。また、このときにマスク材３１も除去される。
上述したように、トレンチ１７の幅は、開口領域３２ｂの幅より広くなっている。よって、マスク材３５の下方に形成されたフィールドプレート絶縁膜４２が除去されることにより、マスク材３５のトレンチ１７側の端部がトレンチ１７の直上域に突出する。
次に、図１２（ｂ）に示すように、トレンチ１７の内面上におけるフィールドプレート電極４１の上面上及びフィールドプレート電極４１の上面上にゲート絶縁膜２０を形成する。例えば、熱処理を行って、トレンチ１７の内面及びフィールドプレート電極４１の上面を酸化して、ゲート絶縁膜２０を形成する。
次に、図１２（ｃ）に示すように、トレンチ１７の内部を埋め込むように、半導体基板１１上に、ポリシリコン膜３７ｂを形成する。
次に、図１２（ｄ）に示すように、全面にエッチングバックを行い、ポリシリコン膜３７ｂ（図１２（ｃ）参照）をトレンチ１７内の下部に残留させて、ゲート電極１８を形成する。
次に、図１３（ａ）に示すように、半導体基板１１上にシリコン酸化膜３８を形成する。
次に、図１３（ｂ）に示すように、全面にエッチバックを施し、シリコン酸化膜３８をトレンチ１７内に残留させて、絶縁部材１９を形成する。また、半導体基板１１の上面上の絶縁膜３９（図１３（ａ）参照）を除去する。
次に、図１３（ｃ）に示すように、マスク材３５（図１３（ｂ）参照）を除去する。これにより、絶縁膜３３の上面が露出する。
そして、図１３（ｄ）に示すように、半導体基板１１に対して、上方から、ボロンをイオン注入し、半導体基板１１の上層にベース層１４を形成する。
さらに、半導体基板１１に対して、上方から、リンをイオン注入し、ベース層１４における上層部にソース層１５を形成する。
次に、図１４（ａ）に示すように、絶縁膜３３及び絶縁部材１９をマスクとして、上方から異方性エッチングを施す。これにより、半導体基板１１におけるマスク材３１によって覆われていた部分が選択的に除去されて、半導体基板１１の上面１１ａに一方向に延びるトレンチ２１が形成される。
次に、絶縁膜３３及び絶縁部材１９をマスクとして、半導体基板１１に対して、ボロンをイオン注入する。これにより、ベース層１４におけるソース層１５の直下域間の部分に、ベースコンタクト層２２を形成する。
次に、図１４（ｂ）に示すように、半導体基板１１に対して絶縁部材１９、ゲート絶縁膜２０及び絶縁膜３３（図１４（ａ）参照）が選択的にエッチングされる条件でエッチバックを行い、絶縁部材１９の上部及びゲート絶縁膜２０の上部並びに絶縁膜３３（図１４（ａ）参照）を除去する。これにより、絶縁部材１９の上面１９ａ及びゲート絶縁膜２０の上端２０ａを、半導体基板１１の上面１１ａ、すなわち、ソース層１５の上面１５ａよりも下方まで後退させる。そして、ソース層１５におけるトレンチ１７側の側面の上部及びソース層１５の上面１５ａを露出させる。
次に、図９に示すように、半導体基板１１の上面を覆うように、ソース電極２５を形成する。一方、半導体基板１１の下面上にドレイン電極１６を形成する。
このようにして、図９に示すように、半導体装置２が製造される。
次に、本実施形態の効果について説明する。
本実施形態によれば、半導体装置２には、フィールドプレート電極が設けられている。よって、オン抵抗を低抵抗化するとともに、耐圧を向上させることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
（第４の実施形態）
次に、第４の実施形態について説明する。
図１５（ａ）〜（ｄ）、図１６（ａ）〜（ｄ）、図１７（ａ）〜（ｄ）、図１８（ａ）〜（ｄ）並びに図１９（ａ）及び（ｂ）は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施形態は、前述の第３の実施形態に係る半導体装置２の別の製造方法についてのものである。
先ず、前述の第１の実施形態と同様に、図２（ａ）及び（ｂ）に示す工程を実施する。これらの工程については説明を省略する。
次に、図１５（ａ）に示すように、全面に、シリコン窒化膜３４ｃを形成する。本実施形態においては、シリコン窒化膜３４ｃの厚さを、前述の第２の実施形態におけるシリコン窒化膜３４ｂの厚さより薄くする。シリコン窒化膜３４ｃは、開口領域３２ａにおける絶縁膜３３上を覆うとともに、マスク材３１を覆う。
次に、図１５（ｂ）に示すように、エッチバックを行い、シリコン窒化膜３４ｃ（図１５（ａ）参照）のうち、マスク材３１の上面上に形成された部分及び絶縁膜３３上における平坦な部分を除去して、マスク材３１の側面上に残留させる。これにより、マスク材３５を形成する。マスク材３５は、マスク材３１の側面上に形成され、開口領域３２ａ内に、開口領域３２ｂが形成される。そして、マスク材３５をマスクとして、絶縁膜３３における開口領域３２ｂに露出した部分を除去する。
次に、図１５（ｃ）に示すように、半導体基板１１の全面にシリコン酸化物を堆積してシリコン酸化膜３８ａを形成する。
そして、図１５（ｄ）に示すように、エッチバックを行い、シリコン酸化膜３８ａ（図１５（ｃ）参照）のうち、マスク材３１及びマスク材３５の上面上に形成された部分並びに半導体基板１１上における平坦な部分を除去して、マスク材３５の側面上に残留させる。これにより、シリコン酸化物からなるマスク材４３を形成する。マスク材４３は、マスク材３５の側面上に形成される。マスク材４３には、開口領域３２ｂ内に、開口領域３２ｃが形成される。よって、マスク材３１の両側には、マスク材３５が形成され、マスク材３５におけるマスク材３１と反対側の側面上には、マスク材４３が形成される。
次に、図１６（ａ）に示すように、マスク材３１、マスク材３５及びマスク材４３をマスクとしてＲＩＥ等の異方性エッチングを施すことにより、開口領域３２ｃの直下領域における半導体基板１１の上部を選択的に除去して、一方向に延びる複数本のトレンチ１７を等間隔に形成する。
次に、図１６（ｂ）に示すように、トレンチ１７の内面上にフィールドプレート絶縁膜４２を形成する。また、このときに、半導体基板１１の上面におけるマスク材３１で覆われた部分も酸化されて、絶縁膜３９が形成される。熱酸化処理によりフィールドプレート絶縁膜４２を形成した場合には、トレンチ１７の側面が酸化されて浸食される。したがって、フィールドプレート絶縁膜４２を除くトレンチ１７の幅は、開口領域３２ｃの幅より広くなる。
しかし、本実施形態においては、トレンチ１７の側面において酸化されて浸食される厚さを制御する。これにより、トレンチ１７の幅を、開口領域３２ｂの幅より広くならないようにする。つまり、マスク材３５の下方に、フィールドプレート絶縁膜４２が形成されないようにする。例えば、半導体基板１１がシリコンであり、シリコンが酸化シリコンに変化することによって厚さが２．３倍になるとする。その場合には、形成するフィールドプレート絶縁膜４２の厚さを、マスク材４３の幅方向の厚さの２．３倍以下とする。
次に、図１６（ｃ）に示すように、全面に、不純物、例えばリンを含有したポリシリコンを堆積させて、ポリシリコン膜３７ａを形成する。このポリシリコン膜３７ａは、トレンチ１７内に埋め込まれると共に、マスク材３１、マスク材３５及びマスク材４３の上面上にも堆積する。
次に、図１６（ｄ）に示すように、エッチバックを行い、ポリシリコン膜３７をトレンチ１７内の下部に残留させて、フィールドプレート電極４１を形成する。
次に、図１７（ａ）に示すように、エッチングを行い、フィールドプレート絶縁膜４２のうち、フィールドプレート電極４１の上面上に位置する部分を除去する。この結果、フィールドプレート絶縁膜４２がフィールドプレート電極４１の上面より下方の部分のみ残留する。また、このときにマスク材３１（図１６（ｄ）参照）及びマスク４３（図１６（ｄ）参照）も除去される。
上述したように、本実施形態においては、マスク材３５の下方に、フィールドプレート絶縁膜４２が形成されないようにしている。よって、フィールドプレート絶縁膜４２のうち、フィールドプレート電極４１の上面上に位置する部分を除去しても、マスク材３５のトレンチ１７側の端部がトレンチ１７の直上域に突出することはない。
次に、図１７（ｂ）に示すように、トレンチ１７の内面上におけるフィールドプレート電極４１の上面上及びフィールドプレート電極４１の上面上にゲート絶縁膜２０を形成する。
次に、図１７（ｃ）に示すように、トレンチ１７の内部を埋め込むように、半導体基板１１上に、導電材料、例えばリンが添加されたポリシリコンを堆積させて、ポリシリコン膜３７ｂを形成する。
次に、図１７（ｄ）に示すように、全面にエッチングバックを行い、ポリシリコン膜３７ｂ（図１７（ｃ）参照）をトレンチ１７内の下部に残留させて、ゲート電極１８を形成する。
次に、図１８（ａ）に示すように、例えばＣＶＤ法により、全面にシリコン酸化物を堆積させて、シリコン酸化膜３８を形成する。
次に、図１８（ｂ）に示すように、全面にエッチバックを施し、シリコン酸化膜３８（図１８（ａ）参照）をトレンチ１７内に残留させて、絶縁部材１９を形成する。このとき、絶縁部材１９の上面１９ａは、半導体基板１１の上面１１ａより下方となる。また、半導体基板１１の上面上の絶縁膜３９（図１８（ａ）参照）が除去され、半導体基板１１の上面における絶縁膜３９で覆われていた部分が露出する。
次に、図１８（ｃ）に示すように、マスク材３５（図１８（ｂ）参照）を除去する。これにより、絶縁膜３３の上面が露出する。
そして、図１８（ｄ）に示すように、半導体基板１１に対して、上方から、ボロンをイオン注入し、半導体基板１１の上層にベース層１４を形成する。
さらに、ベース層１４に対して、上方から、リンをイオン注入し、ベース層１４における上層部にソース層１５を形成する。
次に、図１９（ａ）に示すように、絶縁膜３３、ゲート絶縁膜２０及び絶縁部材１９をマスクとして、上方から異方性エッチングを施す。これにより、半導体基板１１におけるマスク材３１によって覆われていた部分が選択的に除去されて、半導体基板１１の上面１１ａに一方向に延びるトレンチ２１が形成される。
次に、絶縁膜３３、ゲート絶縁膜２０及び絶縁部材１９をマスクとして、半導体基板１１に対して、ボロンをイオン注入する。これにより、ベース層１４の直下域間の部分に、ベースコンタクト層２２を形成する。
次に、図１９（ｂ）に示すように、半導体基板１１に対して絶縁部材１９、ゲート絶縁膜２０及び絶縁膜３３（図１９（ａ）参照）が選択的にエッチングされる条件でエッチバックを行い、絶縁部材１９の上部及びゲート絶縁膜２０の上部並びに絶縁膜３３を除去する。
次に、図９に示すように、半導体基板１１の上面を覆うように、ソース電極２５を形成する。一方、半導体基板１１の下面上にドレイン電極１６を形成する。
このようにして、図９に示すように、半導体装置２が製造される。
次に、本実施形態の効果について説明する。
前述の第３の実施形態においては、マスク材３５の下方にフィールドプレート絶縁膜４２が形成される。よって、マスク材３５の下方に形成されたフィールドプレート絶縁膜４２が除去されても、マスク材３５がソース層１５上に固定されるようにするため、シリコン窒化膜３４ｂを厚く形成する必要がある。
本実施形態においては、マスク材３５の側面上にマスク材４３を形成し、マスク材４３の下方にフィールドプレート絶縁膜４２が形成される。マスク材３５は、ソース層１５上に固定される。したがって、フィールドプレート絶縁膜４２が除去されても、マスク材３５はソース層１５上に固定される。そのために、マスク材３５を形成するためのシリコン窒化膜３４ｃの厚さを、前述の第３の実施形態におけるシリコン窒化膜３４ｂの厚さより薄くすることができる。これにより、シリコン窒化膜３４ｃが半導体基板１１を覆うことにより半導体基板１１に発生する応力を低減することができる。よって、半導体基板１１の反りを低減することができる。また、半導体基板１１中に発生する欠陥数を低減することができる。
また、トレンチ１７を形成するためのマスクとして、マスク材３１、マスク材３５及びマスク材４３が横方向に並んだものを用いている。そして、一旦、リソグラフィ法により、マスク材３１を形成した後は、自己整合的な手順によりマスク材３５及びマスク材４３を形成することができる。さらに、ゲート電極１８のためのトレンチ１７及びベースコンタクト２２のためのトレンチ２１も自己整合的に形成することができる。このときに、マスク材３１の幅によって、トレンチ２１の開口幅を制御し、マスク材３１の間隔並びにマスク材３５及びマスク材４３の幅により、トレンチ１７の開口幅を制御することができる。
以上説明した実施形態によれば、微細化が可能な半導体装置及びその製造方法を提供することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：半導体装置、２：半導体装置、１１：半導体基板、１１ａ：上面、１２：ドレイン層、１３：ドリフト層、１４：ベース層、１５：ソース層、１５ａ：上面、１６：ドレイン電極、１７：トレンチ、１８：ゲート電極、１８ａ：上端、１８ｂ：下端、１９：絶縁部材、１９ａ：上面、２０：ゲート絶縁膜、２０ａ：上端、２１：トレンチ、２１ａ：底面、２２：ベースコンタクト層、２３：導電膜、２４：金属膜、２５：ソース電極、３１：マスク材、３２：開口領域、３３：絶縁膜、３４ａ：シリコン窒化膜、３４ｂ：シリコン窒化膜、３４ｃ：シリコン窒化膜、３５：マスク材、３６：開口領域、３７：ポリシリコン膜、３７ａ：ポリシリコン膜、３７ｂ：ポリシリコン膜、３８：シリコン酸化膜、３８ａ：シリコン酸化膜、３９：絶縁膜、４１：フィールドプレート電極、４２：フィールドプレート絶縁膜、４３：マスク材

Claims (13)

  1. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられ、第１導電形であり、実効的な不純物濃度が前記第１半導体層の実効的な不純物濃度よりも低い第２半導体層と、
    前記第２半導体層上に設けられた第２導電形のベース層と、
    前記ベース層上に設けられた第１導電形の第３半導体層と、
    上端が前記ベース層の上面より上方に位置し、下端が前記ベース層の下面より下方に位置し、ゲート絶縁膜を介して前記第２半導体、前記ベース層及び前記第３半導体層に接する複数のゲート電極と、
    前記ゲート電極上に配置され、上面が前記第３半導体層の上面より下方に位置する絶縁部材と、
    前記ゲート電極間において、前記ゲート電極と一定の距離を隔てて前記第３半導体層の上端から下端まで、及び、前記第３半導体層及び前記絶縁部材の上端を覆う導電膜と、
    前記ゲート電極の下方において、前記ゲート絶縁膜を介して設けられたフィールドプレート電極と、
    前記第３半導体層と前記ベース層との境界に、前記導電膜に接して設けられ、前記ベース層の実効的な不純物濃度よりも高いベースコンタクト層と、
    を備えた半導体装置。
  2. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形のベース層と、
    前記ベース層上に設けられた第１導電形の第２半導体層と、
    上端が前記ベース層の上面より上方に位置し、下端が前記ベース層の下面より下方に位置し、ゲート絶縁膜を介して前記第１半導体層、前記第２半導体層及び前記ベース層に接する複数のゲート電極と、
    前記ゲート電極上に配置され、上面が前記第２半導体層の上面より下方に位置する絶縁部材と、
    ゲート電極間において、前記ゲート電極と一定の距離を隔てて前記第２半導体層の上端から下端まで、及び、前記第２半導体層及び前記絶縁部材の上端を覆う導電膜と、
    を備える半導体装置。
  3. 前記第２半導体層と前記ベース層との境界に、前記導電膜に接して設けられた前記ベース層の実効的な不純物濃度よりも高いベースコンタクト層をさらに備える請求項２記載の半導体装置。
  4. 前記ゲート電極の下方において、前記ゲート絶縁膜を介して設けられたフィールドプレート電極と、
    をさらに備えた請求項２または３に記載の半導体装置。
  5. 前記第１半導体層は、
    第１導電形の第３半導体層と、
    前記第３半導体層上に設けられ、第１導電形であり、実効的な不純物濃度が前記第３半導体層の実効的な不純物濃度よりも低い第４半導体層と、
    を有し、
    前記ベース層は、前記第４半導体層上に設けられ、
    前記ゲート電極は、前記第４半導体層に到達し、
    前記ゲート絶縁膜は、前記第４半導体層との間に設けられた請求項４記載の半導体装置。
  6. 半導体基板上に、一方向に延びる複数本の第１マスクを形成する工程と、
    前記第１マスクの側面上に第２マスクを形成する工程と、
    前記第１マスク及び前記第２マスクをマスクとして、前記半導体基板の上面に第１トレンチを形成する工程と、
    前記第１トレンチ内に絶縁部材を埋め込む工程と、
    前記第１マスクを除去する工程と、
    前記第２マスク及び前記絶縁部材をマスクとして前記半導体基板の上面をエッチングし、前記第１トレンチより浅い第２トレンチを形成する工程と、
    を備えた半導体装置の製造方法。
  7. 前記第１トレンチの内面上にゲート絶縁膜を形成する工程と、
    前記第１トレンチ内の下部にゲート電極を埋め込む工程と、
    前記半導体基板に上方から不純物を導入することにより、前記半導体基板における前記ゲート電極の下端よりも上方の部分に、第２導電形のベース層を形成する工程と、
    前記ベース層に上方から不純物を導入することにより、前記ベース層の上層部であって下面が前記ゲート電極の上端よりも下方となる部分に、第１導電形の第１半導体層を形成する工程と、
    前記第２マスクを除去する工程と、
    前記第２トレンチ内を埋め込み、前記第１半導体層及び絶縁部材を覆うように第１導電膜を形成する工程と、
    前記半導体基板の下面に第２導電膜を接続する工程と、
    をさらに備え、
    前記半導体基板は、第１導電形であり、
    前記絶縁部材を埋め込む工程において、前記絶縁部材を前記ゲート電極上に埋め込み、
    前記第２トレンチを形成する工程において、前記第２トレンチを前記第１半導体層を貫通し、前記ベース層に到達するように形成する請求項６記載の半導体装置の製造方法。
  8. 半導体基板上に、一方向に延びる複数本の第１マスクを形成する工程と、
    前記半導体基板の上面における前記第１マスクによって覆われていない領域上に、その上面が前記第１マスクの上面より下方となるように絶縁膜を形成する工程と、
    前記第１マスクの側面上に第２マスクを形成すると共に、前記絶縁膜を、前記第２マスクをマスクとして除去し前記第２マスクの直下域に残留させる工程と、
    前記第１マスク及び前記第２マスクをマスクとして、前記半導体基板の上面に第１トレンチを形成する工程と、
    前記第１トレンチ内に絶縁部材を埋め込む工程と、
    前記第１マスクを除去する工程と、
    前記第２マスクを除去する工程と、
    前記絶縁膜及び前記絶縁部材をマスクとして前記半導体基板の上面をエッチングし、前記第１トレンチより浅い第２トレンチを形成する工程と、
    を備えた半導体装置の製造方法。
  9. 前記第１トレンチの内面上にゲート絶縁膜を形成する工程と、
    前記第１トレンチ内の下部にゲート電極を埋め込む工程と、
    前記半導体基板に上方から不純物を導入することにより、前記半導体基板における前記ゲート電極の下端よりも上方の部分に、第２導電形のベース層を形成する工程と、
    前記ベース層に上方から不純物を導入することにより、前記ベース層の上層部であって下面が前記ゲート電極の上端よりも下方となる部分に、第１導電形の第１半導体層を形成する工程と、
    前記絶縁膜を除去する工程と、
    前記第２トレンチ内を埋め込み、前記第１半導体層及び絶縁部材を覆うように第１導電膜を形成する工程と、
    前記半導体基板の下面に第２導電膜を接続する工程と、
    をさらに備え、
    前記半導体基板は、第１導電形であり、
    前記絶縁部材を埋め込む工程において、前記絶縁部材を前記ゲート電極上に埋め込み、
    前記第２トレンチを形成する工程において、前記第２トレンチを前記第１半導体層を貫通し、前記ベース層に到達するように形成する請求項８記載の半導体装置の製造方法。
  10. 前記第１トレンチの内面上にフィールドプレート絶縁膜を形成する工程と、
    前記第１トレンチ内の下部にフィールドプレート電極を埋め込む工程と、
    前記フィールドプレート絶縁膜における前記フィールドプレート電極の上面より上の部分を除去する工程と、
    をさらに備え、
    前記ゲート絶縁膜を形成する工程において、前記ゲート絶縁膜は、前記第１トレンチの内面上における前記フィールドプレート電極上の部分及び前記フィールドプレート電極の上面上に形成し、
    前記ゲート電極を埋め込む工程において、前記ゲート電極は、前記第１トレンチ内における前記フィールドプレート電極上に前記ゲート電極を埋め込む請求項６〜９のいずれか１つに記載の半導体装置の製造方法。
  11. 前記第２マスクの側面上に第３マスクを形成する工程と、
    をさらに備え、
    前記第１トレンチを形成する工程において、前記第１マスク、前記第２マスク及び前記第３マスクをマスクとして、前記半導体基板の上面に第１トレンチを形成し、
    前記フィールドプレート電極の上面より上の部分を除去する工程において、前記第３マスクを除去する請求項１０記載の半導体装置の製造方法。
  12. 前記第２トレンチの底面に不純物を導入することにより、実効的な不純物濃度が前記ベース層の実効的な不純物濃度より高い第２導電形のベースコンタクト層を形成する工程と、
    をさらに備えた請求項６〜１１のいずれか１つに記載の半導体装置の製造方法。
  13. 前記第１マスクを形成する工程において、
    前記半導体基板を、第１導電形の第２半導体層上に、第１導電形であり実効的な不純物濃度が前記第２半導体層の実効的な不純物濃度よりも低い第３半導体層が設けられたものとし、
    前記第１マスクを前記第３半導体層上に形成し、
    前記絶縁膜を形成する工程において、前記絶縁膜を前記第３半導体層上に形成し、
    前記第１トレンチを形成する工程において、前記第１トレンチを前記第３半導体層に形成し、
    前記ベース層を形成する工程において、
    前記不純物を前記第３半導体層に導入し、
    前記ベース層を前記第３半導体層に形成し、
    前記第２導電膜を接続する工程において、前記第２導電膜を前記第２半導体層の下面に接続する請求項６〜１２のいずれか１つに記載の半導体装置の製造方法。
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