JP2017162969A - 半導体装置 - Google Patents

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Abstract

【課題】耐圧を向上できる半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１電極と、第１絶縁部と、ゲート電極と、ゲート絶縁部と、を有する。第１電極は、第１電極部分と、第１電極部分の上に設けられた第２電極部分と、を有する。第１絶縁部は、第１絶縁部分と、第２絶縁部分と、を有する。第２絶縁部分は、第２方向において第２電極部分と並んでいる。第１絶縁部分は、第２方向において第１電極部分と並んでいる。第１絶縁部分の第１方向における長さは、第２絶縁部分の第１方向における長さよりも長い。第１絶縁部分の第２方向における厚みは、第２絶縁部分の第２方向における厚みよりも厚い。第１絶縁部は、第１電極と第１半導体領域との間に設けられている。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、電力変換等の用途に用いられる。半導体装置の耐圧を高めるために、ゲート電極の下にフィールドプレート電極が設けられる場合がある。このような半導体装置について、さらなる耐圧の向上が望まれている。
特開２０１３−１２５８２７号公報
本発明が解決しようとする課題は、耐圧を向上できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１電極と、第１絶縁部と、ゲート電極と、ゲート絶縁部と、を有する。
前記第２半導体領域は、前記第１半導体領域の上に設けられている。
前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられている。
前記第１電極は、第１電極部分と、前記第１電極部分の上に設けられた第２電極部分と、を有する。前記第１電極は、前記第１半導体領域に囲まれている。
前記第１絶縁部は、第１絶縁部分と、第２絶縁部分と、を有する。前記第２絶縁部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向において前記第２電極部分と並んでいる。前記第１絶縁部分は、前記第２方向において前記第１電極部分と並んでいる。前記第１絶縁部分の前記第１方向における長さは、前記第２絶縁部分の前記第１方向における長さよりも長い。前記第１絶縁部分の前記第２方向における厚みは、前記第２絶縁部分の前記第２方向における厚みよりも厚い。
前記第１絶縁部は、前記第１電極と前記第１半導体領域との間に設けられている。
前記ゲート電極は、前記第１電極の上に設けられている。
前記ゲート絶縁部は、前記ゲート電極と前記第２半導体領域との間に設けられている。
実施形態に係る半導体装置の一部を表す断面図である。 図１の一部を拡大した断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の一部における等電位線を表す断面図である。 実施形態の変形例に係る半導体装置の一部を表す断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域１からｐ形ベース領域２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であって、相互に直交する２方向をＸ方向（第２方向）及びＹ方向とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１および図２を用いて、実施形態に係る半導体装置の一例について説明する。
図１は、実施形態に係る半導体装置１００の一部を表す断面図である。
図２は、図１の一部を拡大した断面図である。
半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１および図２に表すように、半導体装置１００は、ｎ＋形（第１導電形）ドレイン領域５と、ｎ−形半導体領域１（第１半導体領域）と、ｐ形（第２導電形）ベース領域２（第２半導体領域）と、ｎ＋形ソース領域３（第３半導体領域）と、ｐ＋形コンタクト領域４と、フィールドプレート電極（以下、ＦＰ電極という）１０（第１電極）と、絶縁部２０（第１絶縁部）と、ゲート電極３０と、ゲート絶縁部３１と、絶縁層３５と、ドレイン電極４１と、ソース電極４２と、を有する。
図１に表すように、半導体装置１００の下面には、ドレイン電極４１が設けられている。
ｎ＋形ドレイン領域５は、ドレイン電極４１の上に設けられ、ドレイン電極４１と電気的に接続されている。
ｎ−形半導体領域１は、ｎ＋形ドレイン領域５の上に設けられている。
ｐ形ベース領域２は、ｎ−形半導体領域１の上に設けられている。ｐ形ベース領域２はＸ方向において複数設けられ、それぞれがＹ方向に延びている。
ｎ＋形ソース領域３およびｐ＋形コンタクト領域４は、ｐ形ベース領域２の上に選択的に設けられている。
ＦＰ電極１０は、Ｘ−Ｙ面に沿ってｎ−形半導体領域１に囲まれている。
絶縁部２０は、ＦＰ電極１０の周りに設けられ、ＦＰ電極１０とｎ−形半導体領域１との間に位置している。
ゲート電極３０は、ＦＰ電極１０の上に設けられている。ゲート電極３０は、Ｘ方向においてｐ形ベース領域２と並び、ゲート電極３０とｐ形ベース領域２との間には、ゲート絶縁部３１が設けられている。
ＦＰ電極１０およびゲート電極３０はＸ方向において複数設けられ、それぞれがＹ方向に延びている。
ソース電極４２は、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、およびゲート電極３０の上に設けられ、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４と電気的に接続されている。具体的には、ｐ＋形コンタクト領域４は、ｎ＋形ソース領域３よりも下方に位置しており、ソース電極４２は、ｎ＋形ソース領域３の側面およびｐ＋形コンタクト領域４の上面と接している。
ゲート電極３０とソース電極４２との間には、絶縁層３５が設けられ、これらの電極は電気的に分離されている。
ドレイン電極４１に、ソース電極４２に対して正の電圧が印加された状態で、ゲート電極３０に閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域２のゲート絶縁部３１近傍の領域に反転チャネルが形成される。
ＭＯＳＦＥＴがオフ状態であり、かつゲート電極３０に対してドレイン電極４１に正の電圧が印加されているときは、絶縁部２０とｎ−形半導体領域１との界面からｎ−形半導体領域１に向けて空乏層が広がる。絶縁部２０とｎ−形半導体領域１との界面から広がるこの空乏層により、半導体装置の耐圧を向上させることができる。または、半導体装置の耐圧が向上した分、ｎ−形半導体領域１のｎ形不純物濃度を高め、半導体装置のオン抵抗を低減することができる。
次に、図２を参照しつつ、ＦＰ電極１０および絶縁部２０の構造について具体的に説明する。
ＦＰ電極１０は、第１電極部分１１と、第２電極部分１２と、第３電極部分１３と、第４電極部分１４と、を有する。第１電極部分１１は、ＦＰ電極１０の下端を含む部分である。第２電極部分１２は、第１電極部分１１の上に設けられている。第３電極部分１３は、第２電極部分１２の上に設けられている。第４電極部分１４は、第３電極部分１３の上に設けられている。
絶縁部２０は、第１絶縁部分２１と、第２絶縁部分２２と、第３絶縁部分２３と、第４絶縁部分２４と、を有する。第１絶縁部分２１は、Ｘ方向において、第１電極部分１１と並んでいる。すなわち、第１絶縁部分２１の一部は、Ｘ方向において、ＦＰ電極１０の下端と並んでいる。第２絶縁部分２２は、Ｘ方向において、第２電極部分１２と並んでいる。第３絶縁部分２３は、Ｘ方向において、第３電極部分１３と並んでいる。第４絶縁部分２４は、Ｘ方向において、第４電極部分１４と並んでいる。
Ｚ方向において、第１電極部分１１の長さＬ１は、第２電極部分１２の長さＬ２よりも長い。また、Ｚ方向において、第３電極部分１３の長さＬ３は、第４電極部分１４の長さＬ４よりも長く、第２電極部分１２の長さＬ２よりも短い。
第１絶縁部分２１〜第４絶縁部分２４のそれぞれのＺ方向における長さは、第１電極部分１１〜第４電極部分１４のそれぞれのＺ方向における長さと等しい。
すなわち、ＦＰ電極１０が有する各電極部分のＺ方向における長さ、および絶縁部２０が有する各絶縁部分のＺ方向における長さは、下方に向かうほど長い。
第１絶縁部分２１の厚み（Ｘ方向における長さ）Ｔ１は、第２絶縁部分２２の厚みＴ２よりも厚い。また、第３絶縁部分２３の厚みＴ３は、第２絶縁部分２２の厚みＴ２よりも厚く、第４絶縁部分２４の厚みＴ４よりも薄い。
すなわち、第１絶縁部分２１〜第４絶縁部分２４の厚みは、下方に向かうほど厚い。
これに対して、第１電極部分１１〜第４電極部分１４のそれぞれのＸ方向における長さは、略同じである。
隣り合う各絶縁部分同士の間のｎ−形半導体領域１の幅（Ｘ方向における長さ）の関係は、以下の通りである。
第３絶縁部分２３同士の間の幅Ｗ３は、第４絶縁部分２４同士の間の幅Ｗ４よりも狭い。第２絶縁部分２２同士の間の幅Ｗ２は、第３絶縁部分２３同士の間の幅Ｗ３よりも狭く、第１絶縁部分２１同士の間の幅Ｗ１よりも広い。
すなわち、隣り合う各絶縁部分同士の間のｎ−形半導体領域１の幅は、下方に向かうほど、狭くなっている。
また、幅Ｗ１〜幅Ｗ４のそれぞれは、隣り合うゲート絶縁部３１同士の間のｎ−形半導体領域１またはｐ形ベース領域２の幅Ｗ５よりも狭い。
ここで、各構成要素の材料の一例を説明する。
ｎ＋形ドレイン領域５、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、およびｐ＋形コンタクト領域４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
ＦＰ電極１０およびゲート電極３０は、ポリシリコンなどの導電材料を含む。
絶縁部２０およびゲート絶縁部３１は、酸化シリコンや窒化シリコンなどの絶縁材料を含む。
ドレイン電極４１およびソース電極４２は、アルミニウムなどの金属を含む。
次に、図３および図４を用いて、実施形態に係る半導体装置の製造方法の一例について説明する。
図３および図４は、実施形態に係る半導体装置の製造工程を表す工程断面図である。
まず、ｎ＋形半導体層５ａと、ｎ−形半導体層１ａと、を有する半導体基板を用意する。次に、ｎ−形半導体層１ａの上に、パターニングされたマスクＭを形成する。このマスクＭを用いて、ＲＩＥ(Reactive Ion Etching)法などにより、ｎ−形半導体層１ａの表面に複数のトレンチＴｒ１を形成する。続いて、ＣＶＤ(Chemical Vapor Deposition)法により、トレンチＴｒ１の内壁に、絶縁層ＩＬ１を形成する（図３(ａ)）。
次に、ＲＩＥなどの異方性エッチングにより、底部に形成された絶縁層ＩＬ１を選択的に除去する。この工程により、トレンチＴｒ１の底部において、ｎ−形半導体層１ａが露出する。続いて、異方性エッチングにより、露出したｎ−形半導体層１ａをエッチングする。その後、ウェットエッチングなどにより、ｎ−形半導体層１ａを等方的にエッチングする。これにより、トレンチＴｒ１より深く、底部の幅がトレンチＴｒ１の幅よりも広い、トレンチＴｒ２が形成される（図３（ｂ））。
次に、ＣＶＤ法により、トレンチＴｒ２の内壁に絶縁層ＩＬ２を形成する。続いて、先の工程と同様に、絶縁層ＩＬ２の一部を除去してトレンチＴｒ２底部のｎ−形半導体層１ａを露出させ、異方性エッチングおよび等方性エッチングを行う。これにより、トレンチＴｒ２よりも深く、底部の幅がトレンチＴｒ２の幅よりも広い、トレンチＴｒ３が形成される（図３（ｃ））。
なお、図３（ｃ）では、先に形成された絶縁層ＩＬ１と、トレンチＴｒ２の内壁に新たに形成された絶縁層と、を含む絶縁層を、絶縁層ＩＬ２として表している。
その後、上述した工程と同様の工程を繰り返すことで、図３（ｄ）に表すトレンチＴｒ４および図４（ａ）に表すトレンチＴｒ５を順次形成する。
次に、マスクＭを除去した後、熱酸化することで、トレンチＴｒ５の内壁およびｎ−形半導体層１ａの上面に絶縁層を形成する。さらに、熱酸化により形成された絶縁材料を堆積させて絶縁層ＩＬ５を形成し、トレンチＴｒ５内部を埋め込む。続いて、トレンチＴｒ５内部に埋め込まれた絶縁層ＩＬ５に、トレンチＴｒ６を形成する（図４（ｂ））。
次に、絶縁層ＩＬ５の上に導電層ＣＬを形成し、トレンチＴｒ６を埋め込む。この導電層をエッチバックすることで、トレンチＴｒ６の内部に、ＦＰ電極１０とゲート電極３０が一体に設けられる。続いて、絶縁層ＩＬ５で覆われたｎ−形半導体層１ａの表面に、ｐ形不純物およびｎ形不純物を順次イオン注入し、ｐ形ベース領域２およびｎ＋形ソース領域３を形成する。続いて、絶縁層ＩＬ５の上に、導電層ＣＬを覆う絶縁層ＩＬ６を形成する。この絶縁層ＩＬ６に、ｎ＋形ソース領域３を貫通し、ｐ形ベース領域２に達するトレンチＴｒ７を形成する。続いて、露出したｐ形ベース領域２にｐ形不純物をイオン注入することで、ｐ＋形コンタクト領域４を形成する（図４（ｃ））。
次に、絶縁層ＩＬ６の上に金属層を形成する。トレンチＴｒ７は、この金属層によって埋め込まれる。この金属層をパターニングすることで、ソース電極４２が形成される。続いて、ｎ＋形半導体層５ａが所定の厚みになるまで、ｎ＋形半導体層５ａの裏面を研削する。その後、ｎ＋形半導体層５ａの裏面に金属層を形成することで、ドレイン電極４１を形成する（図４（ｄ））。
以上の工程により、図１および図２に表す半導体装置が得られる。
ここで、本実施形態による作用および効果について、図５を用いて説明する。
図５は、実施形態に係る半導体装置１００の一部における等電位線を表す断面図である。
図５において、破線は、半導体装置がオフ状態のときの等電位線を表している。
半導体装置がオフ状態のとき、ＦＰ電極１０近傍において、等電位線は、ＦＰ電極１０の外縁に沿って絶縁部２０中を通っている。そして、絶縁部２０を出てｎ−形半導体領域１を通った等電位線は、再び隣り合う絶縁部２０に入り、ＦＰ電極１０の外縁に沿って絶縁部２０中を通る。このとき、絶縁部２０を通る等電位線は、図５に表すように、絶縁部２０の厚みの変化に伴って、絶縁部２０からｎ−形半導体領域１へと出て行く。
これに対して、絶縁部２０の厚みが一様な場合、等電位線の一部は、ＦＰ電極１０の下端近傍およびｎ−形半導体領域１とｐ形ベース領域２との間のｐｎ接合面近傍において、絶縁部２０からｎ−形半導体領域１へと出ていく。このため、これらの部分において等電位線が集中し、電界強度が高くなる。
すなわち、本実施形態に係る半導体装置のように、絶縁部２０の厚みが下方に向かって厚くなっていることで、絶縁部２０の厚みが一様な場合に比べて、絶縁部２０同士の間のｎ−形半導体領域１における等電位線の偏りを緩和することができる。このため、本実施形態によれば、半導体装置がオフ状態のときのｎ−形半導体領域１における電界強度を低減し、半導体装置の耐圧を向上させることが可能となる。
また、本実施形態に係る半導体装置では、下方に向かって絶縁部２０の厚みが厚くなるに伴い、絶縁部２０同士の間のｎ−形半導体領域１の幅が狭くなっている。このような構造を採用することで、ｎ−形半導体領域１のｎ形不純物濃度が高い場合であっても、絶縁部２０同士の間のｎ−形半導体領域１が、絶縁部２０からＸ軸方向に延びる空乏層によって空乏化し易くなる。
すなわち、ｎ−形半導体領域１の幅を下方に向かって狭くすることで、ｎ−形半導体領域１のｎ形不純物濃度を高め、半導体装置のオン抵抗を低減することが可能となる。
オン状態においてｐ形ベース領域２に形成される反転チャネルの抵抗を低減しつつ、半導体装置の耐圧を高めるためには、絶縁部２０の厚み（Ｘ方向における長さ）は、ゲート絶縁部３１の厚みよりも厚いことが望ましい。このとき、ゲート電極３０の幅（Ｘ方向における長さ）を、ＦＰ電極１０の幅と等しくすることで、絶縁部２０同士の間のｎ−形半導体領域１の幅を狭くしつつ、ゲート絶縁部３１同士の間の間隔を広げることが可能となる。すなわち、ｎ−形半導体領域１のｎ形不純物濃度を高めるために絶縁部２０同士の間の間隔を狭くした場合であっても、ｐ形ベース領域２や、その上に設けられるｎ＋形ソース領域３およびｐ＋形コンタクト領域４の面積の減少を抑制することができる。特に、ｐ＋形コンタクト領域４の面積が小さい場合、正孔に対する抵抗が増加し、半導体装置がオン状態からオフ状態にスイッチングした際に、寄生トランジスタが動作し易くなる。しかし、上述した構造によれば、ｐ＋形コンタクト領域４の面積の減少を抑制できるため、半導体装置がオン状態からオフ状態に切り替わった際の破壊耐量の低下を抑制することができる。
すなわち、絶縁部２０をゲート絶縁部３１よりも厚くし、ゲート電極３０の幅をＦＰ電極１０の幅と等しくすることで、破壊耐量の低下を抑制しつつ、オン抵抗を低減することが可能となる。
さらに、半導体装置１００では、ＦＰ電極１０とゲート電極３０とが一体に設けられている。すなわち、半導体装置がオン状態のときには、ＦＰ電極１０にもゲート電圧が印加され、ｎ−形半導体領域１の絶縁部２０との界面近傍には、蓄積チャネルが形成される。このとき、本実施形態のように、ゲート絶縁部３１から絶縁部２０の下部に向かって段階的に厚みが増すことで、絶縁部２０の厚みが一様でありゲート絶縁部３１の厚みと絶縁部２０の厚みとの間に大きな差がある場合に比べて、蓄積チャネルにおける電子の流れが阻害されにくくなる。すなわち、絶縁部２０の厚みが下方に向かって段階的に厚くなることで、蓄積チャネルにおける電子に対する抵抗を低減し、半導体装置のオン抵抗を低減することが可能となる。
また、本実施形態に係る半導体装置では、第１絶縁部分２１〜第４絶縁部分２４のそれぞれのＺ方向における長さが、下方に向かうほど長い。すなわち、絶縁部２０同士の間において、ｎ−形半導体領域１の幅が狭い部分ほど、Ｚ方向における長さが長い。このような構造を採用することで、絶縁部２０同士の間のｎ−形半導体領域１における等電位線の偏りをより一層緩和し、半導体装置の耐圧を向上させることが可能となる。
ここで、図２に表した各寸法同士の関係の一例と、その作用・効果について説明する。
幅Ｗ１は、幅Ｗ５の０．０１倍以上、０．６倍以下に設定される。こうすることで、十分なｐ形ベース領域２の面積を保ちつつ、ｎ−形半導体領域１のｎ形不純物濃度を高めることができる。
ＦＰ電極１０のＺ方向における長さＬ５が、１．０μｍ以上２．５μｍ以下である場合、厚みＴ１は、０．１μｍ以上０．３μｍ以下であることが望ましい。
長さＬ５が、２．０μｍ以上３．５μｍ以下である場合、厚みＴ１は、０．３μｍ以上０．５μｍ以下であることが望ましい。
長さＬ５が、３．０μｍ以上５．０μｍ以下である場合、厚みＴ１は、０．４μｍ以上０．８μｍ以下であることが望ましい。
長さＬ５が、４．０μｍ以上８．０μｍ以下である場合、厚みＴ１は、０．６μｍ以上１．２μｍ以下であることが望ましい。
長さＬ５が、６．０μｍ以上１６．０μｍ以下である場合、厚みＴ１は、１．０μｍ以上２．０μｍ以下であることが望ましい。
なお、ＦＰ電極１０のＺ方向における長さＬ５は、例えば、ｎ−形半導体領域１とｐ形ベース領域２との境界面と、ＦＰ電極１０の下端と、の間のＺ方向における距離で表される。
また、いずれの場合においても、長さＬ５は、厚みＴ１の５倍以上１５倍以下であることが望ましい。
以上で説明した図１および図２に表す半導体装置では、ＦＰ電極１０とゲート電極３０とが一体に設けられている場合について説明した。しかし、本実施形態はこの構造に限定されない。すなわち、ＦＰ電極１０とゲート電極３０とは、図６に表すように、分離して設けられていてもよい。
図６は、実施形態の変形例に係る半導体装置１１０の一部を表す断面図である。
半導体装置１１０において、ＦＰ電極１０は、ゲート電極３０またはソース電極４２と電気的に接続される。ＦＰ電極１０がゲート電極３０およびソース電極４２のいずれに接続された場合であっても、半導体装置がオフ状態の際には、これらの電極とドレイン電極４１との間の電位差により、絶縁部２０とｎ−形半導体領域１との界面からｎ−形半導体領域１に向けて空乏層が広がる。
このため、半導体装置１１０においても、半導体装置１００と同様の作用および効果を得ることが可能である。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ＋形ドレイン領域５、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、ＦＰ電極１０、絶縁部２０、ゲート電極３０、ゲート絶縁部３１、絶縁層３５、ドレイン電極４１、ソース電極４２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００、１１０…半導体装置、 １…ｎ−形半導体領域、 ２…ｐ形ベース領域、 ３…ｎ＋形ソース領域、 ４…ｐ＋形コンタクト領域、 ５…ｎ＋形ドレイン領域、 １０…ＦＰ電極、 ２０…絶縁部、 ３０…ゲート電極、 ３１…ゲート絶縁部、 ４１…ドレイン電極、 ４２…ソース電極

Claims (5)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    第１電極部分と、
    前記第１電極部分の上に設けられた第２電極部分と、
    を有し、前記第１半導体領域に囲まれた第１電極と、
    前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向において前記第２電極部分と並ぶ第２絶縁部分と、
    前記第２方向において前記第１電極部分と並び、前記第１方向における長さが前記第２絶縁部分の前記第１方向における長さよりも長く、前記第２方向における厚みが前記第２絶縁部分の前記第２方向における厚みよりも厚い第１絶縁部分と、
    を有し、前記第１電極と前記第１半導体領域との間に設けられた第１絶縁部と、
    前記第１電極の上に設けられたゲート電極と、
    前記ゲート電極と前記第２半導体領域との間に設けられたゲート絶縁部と、
    を備えた半導体装置。
  2. 複数の前記第１電極と、
    複数の前記第１絶縁部と、
    を備え、
    前記複数の第１絶縁部のそれぞれは、前記複数の第１電極のそれぞれと、前記第１半導体領域と、の間に設けられ、
    隣り合う前記第２絶縁部分同士の間の前記第１半導体領域の前記第２方向における長さは、隣り合う前記第１絶縁部分同士の間の前記第１半導体領域の前記第２方向における長さより長い請求項１記載の半導体装置。
  3. 複数の前記ゲート電極と、
    複数の前記ゲート絶縁部と、
    を備え、
    前記複数のゲート電極のそれぞれは、前記複数の第１電極のそれぞれの上に設けられ、
    前記複数のゲート絶縁部のそれぞれは、前記複数のゲート電極のそれぞれと前記第２半導体領域との間に設けられ、
    隣り合う前記第１絶縁部分同士の間の前記第１半導体領域の前記第２方向における長さは、隣り合う前記ゲート絶縁部同士の間の前記第２方向における距離の０．０１倍以上０．６倍以下である請求項２記載の半導体装置。
  4. 前記第１電極の前記第１方向における長さは、前記第１絶縁部分の前記第２方向における厚みの、５倍以上１５倍以下である請求項１〜３のいずれか１つに記載の半導体装置。
  5. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第２導電形の第４半導体領域と、
    前記第１半導体領域に囲まれた第１電極と、
    前記第１電極と前記第１半導体領域との間に設けられた第１絶縁部と、
    前記第１電極の上に設けられ、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向における幅が前記第１電極と等しいゲート電極と、
    前記ゲート電極と前記第２半導体領域との間に設けられ、前記第２方向における厚みが前記第１絶縁部よりも薄いゲート絶縁部と、
    前記第３半導体領域および前記第４半導体領域の上に設けられ、前記第３半導体領域および前記第４半導体領域と電気的に接続された第２電極と、
    を備えた半導体装置。
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