KR100915812B1 - 멀티 칼럼 디코더 스트레스 테스트 회로 - Google Patents

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Abstract

본 발명의 멀티 칼럼 디코더 스트레스 테스트 회로는 적어도 하나 이상의 칼럼 테스트 신호에 따라 멀티 칼럼 인에이블 신호를 출력하는 제어부; 및 상기 멀티 칼럼 인에이블 신호에 따라 적어도 하나 이상의 인에이블된 칼럼 선택 신호를 출력하는 멀티 인에이블 디코더부를 포함한다.
웨이퍼 번인, 멀티 칼럼 디코더 스트레스

Description

멀티 칼럼 디코더 스트레스 테스트 회로 {Multi Column Decoder Stress Test Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 멀티 칼럼 디코더 스트레스 테스트 회로에 관한 것이다.
번인 스트레스는 대개 패키지 상태에서 진행되지만 반도체 메모리 장치가 점점 고집적화되면서 번인 스트레스 시간이 급속도로 증가되어 제조 비용 및 시간이 증가하고 있다. 번인 스트레스 시간을 단축시키기 위하여 웨이퍼 번인 상태에서 번인 스트레스를 수행하는 웨이퍼 번인 스트레스에 대해 많은 연구가 진행되고 있다. 웨이퍼 번인 스트레스는 패키지 상태의 번인 스트레스에 비해 스트레스 시간이 많이 단축된다. 왜냐하면, 패키지 상태의 반도체 메모리 장치는 번인 스트레스용 시스템안에 패키지로서 장착하게 되는데 장착하는데 시간이 많이 소요될 뿐만 아니라 수작업으로 장착해야하기 때문에 인력도 많이 요구된다. 또 한번에 번인 스트레스를 받는 패키지의 수도 제한되어 있다. 반면에 웨이퍼 번인 스트레스는 웨이퍼 자체가 가지고 있는 반도체 메모리 장치의 수가 많을 뿐 아니라 여러장의 웨이퍼들이 한꺼번에 번인 스트레스용 시스템 안에 장착될 수 있기 때문에 그 수가 패키지 상 태의 번인 스트레스시보다 훨씬 많아진다. 이와 같이 웨이퍼 번인 스트레스 방법은 종래의 패키지 상태의 번인 스트레스 방법보다 많은 시간이 단축되기 때문에 앞으로 그 이용도가 점점 증가하는 추세이다.
도 1은 종래 기술에 따른 칼럼 디코더 스트레스 테스트 회로의 블록도이다.
도 1에 도시된 칼럼 디코더 스트레스 테스트 회로는 제1 내지 제3 프리디코더(10~30), 이븐 디코더(40) 및 오드 디코더(50)로 구성된다.
상기 제1 내지 제3 프리디코더(10~30)는 각각 칼럼 어드레스(BYA<1:2> BYA<3:5>,BYA(6:8>)를 입력받아 디코딩한다. 상기 제1 내지 제3 프리디코더(10~30)는 상기 이븐 디코더(40) 및 상기 오드 디코더(50)의 게이트단의 숫자를 줄이기 위해 여러 개의 프리디코더를 사용한 것이다.
상기 이븐 디코더(40)는 상기 제1 내지 제3 프리디코더(10~30)의 출력을 입력받아 짝수번째 칼럼 선택 신호(Yi<0>,Yi<2>,Yi<4>,Yi<6>,,,)를 출력하고, 상기 오드 디코더(50)는 상기 제1 내지 제3 프리디코더(10~30)의 출력을 입력받아 홀수번째 칼럼 선택 신호(Yi<1>,Yi<3>,Yi<5>,Yi<7>,,,)를 출력한다. 따라서, 상기 이븐 디코더(40)의 출력인 상기 짝수번째 칼럼 선택 신호들(Yi<0>,Yi<2>,Yi<4>,Yi<6>,,,)이 서로 인접해서 배치되고, 상기 오드 디코더(50)의 출력인 상기 홀수번째 칼럼 선택 신호들(Yi<1>,Yi<3>,Yi<5>,Yi<7>,,,)이 서로 인접해서 배치된다.
도 2는 도 1에 도시된 제1 프리디코더(10)의 상세 회로도이다.
상기 제1 프리디코더(10)는 입력 칼럼 어드레스가 2개인 구성이며, 상기 칼 럼 어드레스(BYA<1>,BYA<2>)를 입력받아 디코딩하는 복수의 노아 게이트와 복수의 앤드 게이트로 구성된다. 따라서, 상기 제1 프리디코더(10)는 2개의 칼럼 어드레스(BYA<1:2>)를 입력받아 4개의 신호(YA12<0:3>)를 출력한다.
도 3은 도 1에 도시된 제2 프리디코더(20)의 상세 회로도이다.
상기 제2 프리디코더(20)는 입력 칼럼 어드레스가 3개인 구성이며, 상기 칼럼 어드레스(BYA<3:5>) 및 액티브 펄스(AYP16)를 입력받아 디코딩하는 복수의 노아 게이트와 복수의 앤드 게이트로 구성된다. 상기 액티브 펄스(AYP16)는 펄스 신호로서, 라이트 또는 리드 동작시에 버스트 랭스(BL:Burst Length)의 수만큼 발생한다. 따라서, 상기 제2 프리디코더(20)는 3개의 칼럼 어드레스(BYA<3:5>)를 입력받아 8개의 신호(YA345<0:7>)를 출력한다.
도 4는 도 1에 도시된 제3 프리디코더(30)의 상세 회로도이다.
상기 제3 프리디코더(30)는 입력 칼럼 어드레스가 3개인 구성이며, 상기 칼럼 어드레스(BYA<6:8>)를 입력받아 디코딩하는 복수의 노아 게이트와 복수의 앤드 게이트로 구성된다. 따라서, 상기 제3 프리디코더(30)는 3개의 칼럼 어드레스(BYA<6:8>)를 입력받아 8개의 신호(YA678<0:7>)를 출력한다.
따라서, 상기 제1 내지 제3 프리디코더(10~30)의 출력을 입력받아 상기 이븐 디코더(40) 및 상기 오드 디코더(50)는 256개의 칼럼 선택 신호를 출력한다.
종래 기술에 따르면, 상기 칼럼 디코더 스트레스 테스트 회로는 상기 칼럼 어드레스의 정보에 해당하는 칼럼 선택 신호만이 인에이블되고, 그 외의 칼럼 선택 신호는 디스에이블된다.
즉, 종래 기술에는 웨이퍼 번인 테스트에서 칼럼 디코더 스트레스 테스트가 없거나 있더라도 한번에 하나의 칼럼 선택 신호만 인에이블되는 테스트만 수행한다. 따라서, 한정된 웨이퍼 번인 테스트 시간동안 스트레스 효과가 충분하지 못하다. 결국, 웨이퍼 번인 테스트 이후 패키지 테스트 또는 신뢰성 테스트 중 하나인 EFR(early failure rate), HTOL(high temperature operating life), LTOL(low temperature operating life) 등의 테스트에서 공정 컨택(contact)성 불량이나 라인 브리지(bridge)로 펑션 페일이나 디씨 커런트 페일(IDD fail)로 나타난다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 칼럼 선택 신호에 의한 충분한 스트레스 테스트를 수행하면서도 칼럼 스트레스 테스트 시간을 단축시키는 멀티 칼럼 디코더 스트레스 테스트 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 멀티 칼럼 디코더 스트레스 테스트 회로는 적어도 하나 이상의 칼럼 테스트 신호에 따라 멀티 칼럼 인에이블 신호를 출력하는 제어부; 및 상기 멀티 칼럼 인에이블 신호에 따라 적어도 하나 이상의 인에이블된 칼럼 선택 신호를 출력하는 멀티 인에이블 디코더부를 포함한다.
본 발명의 멀티 칼럼 디코더 스트레스 테스트 회로는 올 칼럼 테스트 신호, 제1 인접 칼럼 테스트 신호, 제2 인접 칼럼 테스트 신호 및 칼럼 어드레스 중 일부 어드레스를 입력받아 디코딩하여 멀티 칼럼 인에이블 신호 및 제어 코딩 신호를 출력하는 제1 프리디코더; 상기 멀티 칼럼 인에이블 신호에 따라 상기 칼럼 어드레스 중 상기 일부 어드레스 외의 칼럼 어드레스를 입력받아 디코딩하여 메인 코딩 신호를 출력하는 제2 프리디코더; 및 상기 제어 코딩 신호 및 상기 메인 코딩 신호를 입력받아 디코딩하여 칼럼 선택 신호를 출력하는 메인 디코더부를 포함한다.
본 발명에 따른 멀티 칼럼 디코더 스트레스 테스트 회로는 웨이퍼 번인 테스트에서 칼럼 선택 신호의 컨택(contact) 브리지(bridge), 인접 칼럼 선택 신호 간 의 브리지, 인접 파워 라인과 인전 칼럼 선택 신호간의 브리지등을 짧은 시간에 효과적으로 스크린할 수 있다.
또한, 본 발명은 패키지 번인 후 수율이나 신뢰성 테스트 중 하나인 EFR(early failure rate),HTOL(high temperature operating life), LTOL(low temperature operation life) 테스트의 불량율을 감소시킴으로써 제품의 신뢰성을 높일 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 5는 본 발명에 따른 멀티 칼럼 디코더 스트레스 테스트 회로의 블록도이다.
도시한 것과 같이, 본 발명에 따른 멀티 칼럼 디코더 스트레스 테스트 회로는 제어부(2000) 및 멀티 인에이블 디코더부(1000)로 구성된다.
또는, 상기 멀티 칼럼 디코더 스트레스 테스트 회로는 제1 프리디코더(3000A), 제2 프리디코더(3000B) 및 메인 디코더부(1200)로 구성된다.
상기 제1 프리디코더(3000A)는 올 칼럼 테스트 신호(TMAYI), 제1 인접 칼럼 테스트 신호(TMA1HYI), 제2 인접 칼럼 테스트 신호(TMA1LYI) 및 칼럼 어드레스 중 일부 어드레스를 입력받아 디코딩하여 멀티 칼럼 인에이블 신호(TMLALLYI) 및 제어 코딩 신호(ct_co) 를 출력한다.
상기 제2 프리디코더(3000B)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)에 따라 상기 칼럼 어드레스 중 상기 일부 어드레스 외의 칼럼 어드레스를 입력받아 디코딩하여 메인 코딩 신호(ma_co)를 출력한다.
상기 메인 디코더부(1200)는 상기 제어 코딩 신호(ct_co) 및 상기 메인 코딩 신호(ma_co)를 입력받아 디코딩하여 칼럼 선택 신호를 출력한다.
상기 제어부(2000)는 적어도 하나 이상의 칼럼 테스트 신호에 따라 멀티 칼럼 인에이블 신호(TMLALLYI)를 출력한다.
상기 칼럼 테스트 신호는 예를 들면, 올 칼럼 테스트 신호(TMAYI), 제1 인접 칼럼 테스트 신호(TMA1HYI) 및 제2 인접 칼럼 테스트 신호(TMA1LYI)등이 있다. 상기 올 칼럼 테스트 신호(TMAYI)는 모든 칼럼 선택 신호를 인에이블시키기 위한 테스트 모드에서 인에이블되는 신호이다.
상기 제1 인접 칼럼 테스트 신호(TMA1HYI)는 예를 들면 상기 메인 디코더부(1200)가 이븐 디코더와 오드 디코더로 구성되는 경우, 상기 이븐 디코더의 출력인 칼럼 선택 신호(YI<0>,YI<2>,YI<4>,YI<6>,,,) 중 YI<2>,YI<6>,,.등의 짝수번째 칼럼 선택 신호를 인에이블시키기 위한 테스트 모드에서 인에이블되는 신호이며, 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)는 상기 이븐 디코더의 출력인 칼럼 선택 신호(YI<0>,YI<2>,YI<4>,YI<6>,,,) 중 YI<0>,YI<4>,… 등의 홀수번째 칼럼 선택 신호를 인에이블시키기 위한 테스트 모드에서 인에이블되는 신호이다. 또한, 상기 제1 인접 칼럼 테스트 신호(TMA1HYI)는 상기 칼럼 테스트 모드 신호는 상기 오드 디코더의 출력인 칼럼 선택 신호(YI<1>,YI<3>,YI<5>,YI<7>,,,) 중 YI<3>,YI<7>,,, 등의 짝수번째 칼럼 선택 신호를 인에이블시키기 위한 신호이며, 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)는 상기 오드 디코더의 출력인 칼럼 선택 신호(YI<1>,YI<3>,YI<5>,YI<7>,,,) 중 YI<1>,YI<5>,,, 등의 홀수번째 칼럼 선택 신호를 인에이블시키기 위한 신호이며, 상기 칼럼 테스트 신호는 모두 레벨 인가 신호이며, 인에이블되면 테스트가 종료될 때까지 하이 레벨이다(또는 그와 반대로 로우 레벨을 유지할 수도 있다).
상기 제어부(2000)는 상기 올 칼럼 테스트 신호(TMAYI), 상기 제1 인접 칼럼 테스트 신호(TMA1HYI) 및 상기 제2 인접 칼럼 테스트 신호(TMA1LYI) 중 어느 하나의 신호라도 인에이블되면 인에이블되는 멀티 칼럼 인에이블 신호(TMLALLYI)를 출력한다.
예를 들어, 도 6에 도시된 바와 같이, 상기 제어부(2000)는 상기 올 칼럼 테스트 신호(TMAYI), 상기 제1 인접 칼럼 테스트 신호(TMA1HYI) 및 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)를 입력받아 상기 멀티 칼럼 인에이블 신호(TMLALLYI)를 출력하는 오아 게이트(OR)로 구현할 수 있다.
상기 멀티 인에이블 디코더부(1000)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)에 따라 적어도 하나 이상의 인에이블된 칼럼 선택 신호를 출력한다.
상기 멀티 인에이블 디코더부(1000)는 멀티 인에이블 프리디코더부(1100) 및 메인 디코더부(1200)로 구성된다.
상기 멀티 인에이블 프리디코더부(1100)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)에 따라 칼럼 어드레스(AY1,AY2)를 입력받아 코딩 신호(ct_co,ma_co)를 출력한다.
상기 멀티 인에이블 프리디코더부(1100)는 상기 칼럼 테스트 신호에 따라 칼럼 선택 신호들을 모두 인에이블시키거나, 구성의 배치면에서 인접한 칼럼 선택 신호들만을 인에이블시키기 위한 구성이다.
상기 메인 디코더부(1200)는 상기 코딩 신호(ct_co,ma_co)를 입력받아 디코딩하여 상기 칼럼 선택 신호를 출력한다. 상기 메인 디코더부(1200)는 일반적인 디코더로 구현할 수 있다. 상기 메인 디코더부(1200)는 도 1에 도시된 것과 같이, 이븐 디코더와 오드 디코더로 구성될 수 있다. 상기 이븐 디코더는 칼럼 선택 신호 중 YI<0>,YI<2>,YI<4>,..를 출력하고, 상기 오드 디코더는 칼럼 선택 신호 중 YI<1>,YI<3>,YI<5>,,,를 출력한다.
상기 멀티 인에이블 프리디코더부(1100)는 제어 코딩부(1100) 및 메인 코딩부(1120)로 구성된다.
상기 제어 코딩부(1100)는 상기 칼럼 테스트 신호 및 상기 멀티 칼럼 인에이블 신호(TMLALLYI)에 따라 칼럼 어드레스(AY1,AY2) 중 일부의 칼럼 어드레스인 제1 칼럼 어드레스(AY1)를 입력받아 복수의 제어 코딩 신호(ct_co)를 출력한다.
메인 코딩부(1120)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)에 따라 상기 칼럼 어드레스(AY1,AY2) 중 그 외의 칼럼 어드레스인 제2 칼럼 어드레스(AY2)를 입력받아 복수의 메인 코딩 신호(ma_co)를 출력한다.
도 7은 도 5에 도시된 제어 코딩부(1100)의 상세 블록도이다.
상기 제어 코딩부(1100)는 제1 로직부(1111) 및 제1 코딩부(1112)로 구성된다.
상기 제1 로직부(1111)는 액티브 펄스(AYP16), 상기 올 칼럼 테스트 신호(TMAYI), 상기 제1 인접 칼럼 테스트 신호(TMA1HYI) 및 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)에 따라 제어 신호(ctrl1,ctrl2,ctrl3)를 출력한다.
상기 액티브 펄스(AYP16)는 펄스 신호로서, 라이트 또는 리드 동작시에 버스트 랭스(BL:Burst Length)의 수만큼 발생한다. 예를 들어, BL 이 4인 경우, 상기 액티브 펄스(AYP16)는 4번 뜨며, 상기 액티브 펄스(AYP16)가 하이인 구간동안 라이트 또는 리드 동작이 수행되며, 상기 액티브 펄스(AYP16)가 로우인 구간동안 멀티 칼럼 테스트를 수행할 수 있다.
상기 제1 코딩부(1112)는 상기 제어 신호(ctrl1,ctrl2,ctrl3)에 따라 상기 제1 칼럼 어드레스(AY1)를 입력받아 상기 제어 코딩 신호(ct_co)를 출력한다.
도 8은 도 7에 도시된 제어 코딩부(1110)의 상세 회로도이다.
본 발명의 실시예에서, 상기 제1 칼럼 어드레스(AY1)는 복수개의 신호 세트로 구성되며, 상기 제1 칼럼 어드레스(AY1)는 도 8에 제1 칼럼 어드레스(BYAD<1:2>)로 표시되어 있다. 또한 상기 제어 코딩부(1110)는 복수개의 제어 코딩 신호(ct_co)를 출력할 수 있는데, 도 8에서 상기 제어 코딩 신호(ct_co)는 제1 내지 제4 제어 코딩 신호(YA12<0:3>)를 포함한다.
상기 제1 로직부(1111)는 올 칼럼 제어부(1111-1), 제1 인접 칼럼 제어부(1111-2) 및 제2 인접 칼럼 제어부(1111-3)를 포함한다.
상기 올 칼럼 제어부(1111-1)는 상기 액티브 펄스(AYP16)에 따라 제1 제어 신호(ctrl1)를 출력한다. 상기 올 칼럼 제어부(1111-1)는 상기 액티브 펄스(AYP16)가 로우 레벨임에 따라 로우 레벨의 제1 제어 신호(ctrl1)를 출력한다. 예를 들면, 상기 올 칼럼 제어부(1111-1)는 도 8에 도시된 것과 같이, 제1 인버터(IV1) 및 제2 인버터(IV2)로 구현할 수 있다. 상기 제1 인버터(IV1)는 상기 액티브 펄스(AYP16)를 입력받아 반전시킨다. 상기 제2 인버터(IV2)는 상기 제1 인버터(IV1)의 출력을 입력받아 반전시켜 상기 제1 제어 신호(ctrl1)를 출력한다.
상기 제1 인접 칼럼 제어부(1111-2)는 상기 올 칼럼 테스트 신호(TMAYI) 및 상기 제1 인접 칼럼 테스트 신호(TMA1HYI)에 따라 제2 제어 신호(ctrl2)를 출력한다. 상기 제1 인접 칼럼 제어부(1111-2)는 상기 올 칼럼 테스트 신호(TMAYI) 또는 상기 제1 인접 칼럼 테스트 신호(TMA1HYI)가 인에이블됨에 따라 로우 레벨의 상기 제2 제어 신호(ctrl2)를 출력한다.
상기 제1 인접 칼럼 제어부(1111-2)는 도 8에 도시된 것과 같이, 제1 노아 게이트(NOR1)로 구현할 수 있다. 상기 제1 노아 게이트(NOR1)는 상기 올 칼럼 테스트 신호(TMAYI) 및 상기 제1 인접 칼럼 테스트 신호(TMA1HYI)를 입력받아 상기 제2 제어 신호(ctrl2)를 출력한다. 상기 제1 인접 칼럼 테스트 신호(TMA1HYI)가 하이 레벨이거나 상기 올 칼럼 테스트 신호(TMAYI)가 하이 레벨일 때 로우 레벨의 상기 제2 제어 신호(ctrl2)를 출력한다.
상기 제2 인접 칼럼 제어부(1111-3)는 상기 올 칼럼 테스트 신호(TMAYI) 및 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)에 따라 상기 제3 제어 신호(ctrl3)를 출력한다.
상기 제2 인접 칼럼 제어부(1111-3)는 상기 올 칼럼 테스트 신호(TMAYI) 또는 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)가 인에이블됨에 따라 로우 레벨의 상기 제3 제어 신호(ctrl3)를 출력한다.
상기 제2 인접 칼럼 제어부(1111-3)는 도 8에 도시된 것과 같이, 제2 노아 게이트(NOR2)로 구현할 수 있다. 상기 제2 노아 게이트(NOR2)는 상기 올 칼럼 테스트 신호(TMAYI) 및 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)를 입력받아 상기 제3 제어 신호(ctrl3)를 출력한다. 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)가 하이 레벨이거나 상기 올 칼럼 테스트 신호(TMAYI)가 하이 레벨일 때 로우 레벨의 상기 제3 제어 신호(ctrl3)를 출력한다.
상기 제1 코딩부(1112)는 올 칼럼 어드레스부(1112-1) 및 인접 칼럼 어드레스부(1112-2)를 포함한다.
상기 올 칼럼 어드레스부(1112-1)는 상기 제어 신호에 따라 상기 제1 칼럼 어드레스(AY1, BYAD<1:2>)의 정보에 무관하게 상기 제1 칼럼 어드레스의 디코딩 수만큼의 하이 레벨의 신호를 출력한다. 예를 들면, 상기 올 칼럼 어드레스부(1112-1)는 도 8에 도시한 것과 같이 제1 내지 제4 노아 게이트(NOR1~NOR4) 및 제1,제3,제5,제7 낸드 게이트(ND1,ND3,ND5,ND7)로 구현할 수 있다. 상기 제1 칼럼 어드레스(AY1)의 비트수가 2개인 경우를 예로 들어 도시한 것이며, 상기 제1 칼럼 어드레스(AY1)의 비트수가 증가할수록 노아 게이트 및 낸드 게이트의 개수가 증가되어 구현할 수 있다.
상기 제1 내지 제4 노아 게이트(NOR1~NOR4)는 상기 제1 칼럼 어드레스(AY1, BYAD<1:2>) 및 그의 상보 신호(BYADB<1:2>)를 각각 입력받아 연산한다. 상기 제1,제3,제5,제7 낸드 게이트(ND1,ND3,ND5,ND7)는 상기 제1 제어 신호(ctrl1) 및 상기 제1 내지 제4 노아 게이트(NOR1~NOR4)의 출력을 각각 입력받아 연산한다. 상기 제1 제어 신호(ctrl1)가 로우 레벨일 때, 상기 제1 칼럼 어드레스(AY1, BYAD<1:2>)의 정보에 무관하게 상기 제1,제3,제5,제7 낸드 게이트(ND1,ND3,ND5,ND7)의 출력은 하이 레벨이 된다. 이로써, 본 발명은 멀티 칼럼 테스트가 가능하게 된다.
상기 인접 칼럼 어드레스부(1112-2)는 상기 제어 신호에 따라 상기 올 칼럼 어드레스부(1112-1)의 출력을 입력받아 상기 제어 코딩 신호(YA12<0:3>)를 출력한다.
상기 인접 칼럼 어드레스부(1112-2)는 제1 인접 칼럼 어드레스부(1112-2-1) 및 제2 인접 칼럼 어드레스부(1112-2-2)를 포함한다.
상기 제1 인접 칼럼 어드레스부(1112-2-1)는 상기 제2 제어 신호(ctrl2)가 인에이블됨에 따라 로우 레벨의 제2 및 제4 제어 코딩 신호(YA12<1>, YA12<3>)를 출력한다. 따라서, 상기 올 칼럼 테스트 신호(TMAYI) 또는 상기 제1 인접 칼럼 테스트 신호(TMA1HYI)가 하이 레벨일 때 상기 제1 인접 칼럼 어드레스부(1112-2-1)는 하이 레벨의 제2 및 제3 제어 코딩 신호(YA12<1>, YA12<3>)를 출력한다. 예를 들면, 도 8에 도시된 바와 같이, 상기 액티브 펄스(AYP16)가 로우 레벨이고, 상기 제1 인접 칼럼 테스트 신호(TMA1HYI)가 하이 레벨일 때, 상기 제1 제어 신호(ctrl1)는 로우 레벨이고, 상기 제2 제어 신호(ctrl2)는 로우 레벨, 상기 제3 제어 신호(ctrl3)는 하이 레벨이다. 따라서, 상기 제1, 제3 제어 코딩 신호(YA12<0>, YA12<2>)는 로우 레벨이고, 상기 제2, 제4 제어 코딩 신호(YA12<1>,YA12<3>)는 하이 레벨이 된다.
상기 제1 인접 칼럼 어드레스부(1112-2-1)는 제4 낸드 게이트(ND4), 제8 낸드 게이트(ND8), 제3,제4,제7 인버터(IV3,IV4,IV7) 및 제8 인버터(IV8)로 구현할 수 있다. 상기 제4,제8 낸드 게이트(ND4,ND8)는 각각 올 칼럼 어드레스부(1112-1)의 출력 및 상기 제2 제어 신호(ctrl2)를 입력받아 연산한다. 상기 제3 인버 터(IV3)는 상기 제4 낸드 게이트(ND4)의 출력을 입력받아 반전시키고, 상기 제4 인버터(IV4)는 상기 제3 인버터(IV3)의 출력을 입력받아 상기 제2 제어 코딩 신호(YA12<1>)를 출력한다. 상기 제7 인버터(IV7)는 상기 제8 낸드 게이트(ND8)의 출력을 입력받아 반전시키고, 상기 제8 인버터(IV8)는 상기 제7 인버터(IV7)의 출력을 입력받아 상기 제4 제어 코딩 신호(YA12<3>)를 출력한다.
상기 제2 인접 칼럼 어드레스부(1112-2-2)는 상기 제3 제어 신호(ctrl3)가 인에이블됨에 따라 하이 레벨의 제1 및 제3 제어 코딩 신호(YA12<0>,YA12<2>)를 출력한다. 따라서, 상기 올 칼럼 테스트 신호(TMAYI) 또는 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)가 하이 레벨일 때 상기 제2 인접 칼럼 어드레스부(1112-2-2)는 하이 레벨의 제어 코딩 신호를 출력한다. 예를 들면, 도 8에 도시된 바와 같이, 상기 액티브 펄스(AYP16)가 로우 레벨이고, 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)가 하이 레벨일 때, 상기 제1 제어 신호(ctrl1)는 로우 레벨이고, 상기 제2 제어 신호(ctrl2)는 하이 레벨, 상기 제3 제어 신호(ctrl3)는 로우 레벨이다. 따라서, 상기 제1, 제3 제어 코딩 신호(YA12<0>,YA12<2>)는 하이 레벨이고, 상기 제2,제4 제어 코딩 신호(YA12<1>,YA12<3>)는 로우 레벨이 된다.
상기 제2 인접 칼럼 어드레스부(1112-2-2)는 제2 낸드 게이트(ND2), 제6 낸드 게이트(ND6), 제1,제2,제5 인버터(IV1,IV2,IV5) 및 제6 인버터(IV6)로 구현할 수 있다. 상기 제2,제6 낸드 게이트(ND2,ND6)는 각각 올 칼럼 어드레스부(1112-1)의 출력 및 상기 제3 제어 신호(ctrl3)를 입력받아 연산한다. 상기 제1 인버터(IV1)는 상기 제2 낸드 게이트(ND2)의 출력을 입력받아 반전시키고, 상기 제2 인 버터(IV2)는 상기 제2 인버터(IV2)의 출력을 입력받아 상기 제1 제어 코딩 신호(YA12<0>)를 출력한다. 상기 제5 인버터(IV5)는 상기 제6 낸드 게이트(ND6)의 출력을 입력받아 반전시키고, 상기 제6 인버터(IV6)는 상기 제5 인버터(IV5)의 출력을 입력받아 상기 제3 제어 코딩 신호(YA12<2>)를 출력한다.
도 9는 메인 코딩부(1120)의 상세 블록도이다.
상기 메인 코딩부(1120)는 제1 메인 코딩부(1121) 및 제2 메인 코딩부(1122)로 구성된다. 상기 메인 코딩 신호(ma_co)는 제1 및 제2 메인 코딩 신호(ma_co1, ma_co2)를 포함한다.
상기 제1 메인 코딩부(1121)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)에 따라 상기 제2 칼럼 어드레스(AY2) 중 일부인 제3 칼럼 어드레스(AY2-1)를 입력받아 제1 메인 코딩 신호(ma_co1)를 출력한다.
상기 제2 메인 코딩부(1122)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)에 따라 상기 제2 칼럼 어드레스(AY2) 중 상기 제3 칼럼 어드레스(AY2-1) 외의 신호인 제4 칼럼 어드레스(AY2-2)를 입력받아 제2 메인 코딩 신호(ma_co2)를 출력한다.
상기 제1 메인 코딩부(1121)는 제2 로직부(1121-1) 및 제2 코딩부(1121-2)로 구성된다.
상기 제2 로직부(1121-1)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)에 따라 상기 제3 칼럼 어드레스(AY2-1)를 입력받아 제3 수정 칼럼 어드레스를 출력한다. 상기 제2 로직부(1121-1)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)가 인에이블됨에 따라 제3 수정 칼럼 어드레스 및 그의 상보 신호들을 모두 하이 레벨의 신호로 출력한다.
상기 제2 코딩부(1121-2)는 상기 제3 수정 칼럼 어드레스를 입력받아 상기 메인 코딩 신호 중의 일부인 상기 제1 메인 코딩 신호(ma_co1)를 출력한다. 상기 제2 코딩부(1121-2)는 일반적인 디코더 회로에 의해 구현할 수 있다. 따라서, 상기 제2 코딩부(1121-2)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)가 인에이블됨에 따라 하이 레벨의 상기 제3 수정 칼럼 어드레스 및 그의 상보 신호를 디코딩하여 전부 로우 레벨의 상기 제1 메인 코딩 신호(ma_co1)를 출력한다.
상기 제2 메인 코딩부(1122)는 제3 로직부(1122-1) 및 제3 코딩부(1122-2)로 구성된다.
상기 제3 로직부(1122-1)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)에 따라 상기 제4 칼럼 어드레스(AY2-2)를 입력받아 제4 수정 칼럼 어드레스를 출력한다. 상기 제3 로직부(1122-1)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)가 인에이블됨에 따라 제4 수정 칼럼 어드레스 및 그의 상보 신호들을 모두 하이 레벨의 신호로 출력한다.
상기 제3 코딩부(1122-2)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI) 및 상기 제4 수정 칼럼 어드레스(AY2-2)를 입력받아 상기 제2 메인 코딩 신호(ma_co2)를 출력한다. 따라서, 상기 제3 코딩부(1122-2)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)가 인에이블됨에 따라 하이 레벨의 상기 제4 수정 칼럼 어드레스(AY2-2) 및 그의 상보 신호를 디코딩하여 전부 로우 레벨의 상기 제2 메인 코딩 신호(ma_co2)를 출력한다.
도 10은 도 9에 도시된 제2 로직부(1121-1)의 상세 회로도이다.
상기 제3 칼럼 어드레스(AY2-1)는 복수개의 어드레스로 구성되고, 도 10에서 상기 제3 칼럼 어드레스(AY2-1)는 제3 칼럼 어드레스(BYA<3:5>)로 표시되어 있다.
상기 제2 로직부(1121-1)는 복수의 제2 단위 로직부(1121-1A,1121-1B,1121-1C)로 구성되고, 상기 제2 단위 로직부는 각각 두개의 오아 게이트 및 한 개의 인버터로 구성된다.
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상기 복수의 제2 단위 로직부 중 하나의 제2 단위 로직부(1121-1A)를 예로 들어 설명하면 다음과 같다.
상기 제1 오아 게이트(OR1)는 상기 제3 칼럼 어드레스(BYA<3:5>) 중 하나의 신호(BYA<3>) 및 상기 멀티 칼럼 인에이블 신호(TMLALLYI)를 입력받아 연산한다. 도 10에 도시된 상기 제2 로직부(1121-1)는 상기 제3 칼럼 어드레스(AY2-1)의 비트수가 3개인 경우이다.
상기 제1 인버터(IV1)는 상기 제1 오아 게이트(OR1)의 출력(BYAD<3>)을 반전시킨다.
상기 제2 오아 게이트(OR2)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI) 및 상기 제1 인버터(IV1)의 출력을 입력받아 연산하여 상기 제3 칼럼 어드레스(BYA<3:5>) 중 하나의 신호(BYA<3>)에 대응하는 제3 수정 칼럼 어드레스(BYADB<3>)를 출력한다.
도 11은 도 9에 도시된 제2 코딩부(1121-2)의 상세 회로도이다.
도 11에 도시한 제2 코딩부(1121-2)는 입력 신호가 상기 제3 수정 칼럼 어드레스인 점에서 차이가 있으며, 일반적인 디코딩 회로로 구현할 수 있다.
상기 제1 메인 코딩 신호(ma_co1)는 복수개의 신호로 구성되며, 도 11에서 제1 메인 코딩 신호(YA345<0:7>로 표시되어 있다. 상기 제2 코딩부(1121-2)는 상기 제3 수정 칼럼 어드레스(BYADB<3:5>)를 디코딩하여 제1 메인 코딩 신호(YA345<0:7>)를 출력하는 디코더로 구현할 수 있다. 상기 제2 코딩부(1121-2)는 복수의 노아 게이트(NOR1~NOR4) 및 복수의 앤드 게이트(AND1~AND8)로 구현할 수 있다.
도 12는 도 9에 도시된 제3 로직부(1122-1)의 상세 회로도이다.
상기 제3 로직부(1122-1)는 복수의 제3 단위 로직부(1122-1A,1122-1B,1122-1C)로 구성되고, 제3 단위 로직부는 각각 두개의 오아 게이트 및 한 개의 인버터로 구성된다. 상기 제4 칼럼 어드레스(AY2-2)는 복수개의 신호 세트로 구성될 수 있고, 도 12에서 제4 칼럼 어드레스(BYA<6:8>)로 표시되어 있다.
상기 제4 수정 칼럼 어드레스 중 하나(BYADB<6>)를 출력하는 상기 제3 단위 로직부(1122-1A)를 예로 들어 설명하겠다.
상기 제1 오아 게이트(0R1)는 상기 제4 칼럼 어드레스(BYA<6:8>) 중 하나(BYA<6>)의 신호 및 상기 멀티 칼럼 인에이블 신호(TMLALLYI)를 입력받아 연산한다. 도 12에 도시된 제3 로직부(1122-1)는 상기 제4 칼럼 어드레스(AY2-2, BYA<6:8>)의 비트수가 3개인 경우이다.
상기 제1 인버터(IV1)는 상기 제1 오아 게이트(OR1)의 출력(BYAD<6>)을 반전시킨다.
상기 제2 오아 게이트(OR2)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI) 및 상기 제1 인버터(IV1)의 출력을 입력받아 연산하여 상기 제3 칼럼 어드레스 중 하나의 신호에 대응하는 제4 수정 칼럼 어드레스(BYADB<6:8>) 중 하나(BYADB<6>)를 출력한다.
도 13은 도 9에 도시된 제3 코딩부(1122-2)의 상세 회로도이다.
도 13에 도시한 제3 코딩부(1122-2)는 입력 신호가 상기 제4 수정 칼럼 어드레스인 점에서 차이가 있으며, 일반적인 디코딩 회로로 구현할 수 있다. 제2 메인 코딩 신호(ma_co2)는 복수개의 신호로 구성될 수 있으며, 도 13에는 제2 메인 코딩 신호(YA678<0:7>)로 표시되어 있다.
상기 제3 코딩부(1122-2)는 상기 제4 수정 칼럼 어드레스를 디코딩하여 제2 메인 코딩 신호(YA678<0:7>)를 출력하는 디코더로 구현할 수 있다. 상기 제3 코딩부(1122-2)는 복수의 노아 게이트 및 복수의 앤드 게이트로 구현할 수 있다.
도 5 내지 도 13을 참조하여 본 발명의 동작을 설명하면 다음과 같다.
노멀 모드에서, 상기 올 칼럼 테스트 신호(TMAYI), 상기 제1 인접 칼럼 테스트 신호(TMA1HYI) 및 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)는 로우 레벨이다. 따라서, 상기 멀티 칼럼 인에이블 신호(TMLALLYI)는 로우 레벨이다. 상기 액티브 펄스(AYP16)가 하이 레벨이 되면, 리드 또는 라이트 동작이 진행되고, 상기 제어 코딩부(1100)는 상기 제1 칼럼 어드레스(BYAD<1:2>)를 입력 받아 디코딩하여 칼럼 어드레스에 해당하는 상기 제어 코딩 신호(YA12<0:3>)를 출력한다. 이때, 상기 올 칼럼 테스트 신호(TMAYI), 상기 제1 인접 칼럼 테스트 신호(TMA1HYI) 및 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)가 로우 레벨이므로, 상기 제2,제3 제어 신호(ctrl2, ctrl3)는 하이 레벨이고, 이에 따라 도 8에 도시된 제어 코딩부(1100) 내 제2,제4,제6,제8 낸드 게이트(ND2,ND4,ND6,ND8)는 인버터와 같이 동작하므로, 상기 제1,제3,제5,제7 낸드 게이트(ND1,ND3,ND5,ND7)의 출력을 반전시킨다. 따라서, 상기 제어 코딩부(1100)는 상기 제1 칼럼 어드레스(BYAD<1:2>)를 디코딩한 신호를 제어 코딩 신호(YA12<0:3>)로 출력한다. 또한, 상기 멀티 칼럼 인에이블 신호(TMLALLYI)가 로우 레벨이므로, 상기 메인 코딩부(1120)에서 상기 제2,제3 로직부(1121-1, 1122-1)는 상기 제2 칼럼 어드레스(BYAD<3:5>,BYAD<6:8>) 및 그의 상보 신호를 출력하고, 상기 제2,제3 코딩부(1121-2, 1122-2)는 이를 디코딩한다. 따라서, 상기 제어 코딩 신호(YA12<0:3>)와 상기 메인 코딩 신호(YA345<0:7>,YA678<0:7>)를 입력받아 상기 메인 디코더부(1200)는 디코딩하여 상기 칼럼 어드레스에 해당하는 칼럼 선택 신호를 인에이블시킴으로써 노멀 동작이 수행된다.
또한, 상기 칼럼 테스트 모드에서의 동작은 다음과 같다. 먼저 올 칼럼 테스트시, 상기 올 칼럼 테스트 신호(TMAYI)가 하이 레벨이 되므로, 상기 멀티 칼럼 인에이블 신호(TMLALLYI)가 하이 레벨이 된다. 테스트 모드이므로, 상기 액티브 펄스(AYP16)가 로우 레벨이 되고, 상기 제어 코딩부(1100) 내 상기 올 칼럼 어드레스부(1112-1)는 상기 제1 제어 신호(ctrl1)가 로우 레벨이므로 하이 레벨의 신호를 출력한다. 또한, 올 칼럼 테스트 신호(TMAYI)가 하이 레벨이므로, 상기 제2 제어 신호(ctrl2) 및 상기 제3 제어 신호(ctrl3)는 로우 레벨이다. 따라서, 상기 인접 칼럼 어드레스부(1112-2)는 모두 하이 레벨의 상기 제어 코딩 신호(YA12<0:3>)를 출력한다. 또한, 상기 메인 코딩부(1120) 내 상기 제2 코딩부(1121-2) 및 상기 제3 코딩부(1122-2)는 상기 멀티 칼럼 인에이블 신호(TMLALLYI)가 하이 레벨이므로, 모두 하이 레벨의 신호를 출력하고, 이를 입력받아 상기 제2 코딩부(1121-2) 및 상기 제3 코딩부(1122-2)는 모두 로우 레벨의 메인 코딩 신호(YA345<0:7>,YA678<0:7>)를 출력한다. 따라서, 상기 제어 코딩 신호(YA12<0:3>)와 상기 메인 코딩 신호(YA345<0:7>,YA678<0:7>)를 입력받아 상기 메인 디코더부(1200)는 모두 인에이블된 칼럼 선택 신호를 출력한다.
상기 제1 인접 칼럼 테스트 신호(TMA1HYI)가 하이 레벨일 때, 상기 멀티 칼럼 인에이블 신호(TMLALLYI)가 하이 레벨이 된다. 또한, 테스트시, 상기 액티브 펄스(AYP16)가 로우 레벨이고, 상기 제어 코딩부(1100) 내 상기 올 칼럼 어드레스부(1112-1)는 모두 하이 레벨의 신호를 출력한다. 또한, 상기 제2 제어 신호(ctrl2)가 로우 레벨이고, 상기 제3 제어 신호(ctrl3)가 하이 레벨이므로, 상기 제2,제4 제어 코딩 신호(YA12<1>,YA12<3>)는 하이 레벨이고, 상기 제1,제3 제어 코딩 신호(YA12<0>,YA12<3>)는 로우 레벨이다. 또한, 상기 메인 코딩부(1120)는 상기 올 칼럼 테스트 신호(TMAYI)가 하이 레벨인 경우와 같으므로 전부 하이 레벨의 메인 코딩 신호(YA345<0:7>,YA678<0:7>)를 출력한다. 따라서, 상기 제어 코딩 신호(YA12<0:3>)와 상기 메인 코딩 신호(YA345<0:7>,YA678<0:7>)를 입력받아 상기 메인 디코더부(1200)는 칼럼 선택 신호 중 YI<2>,YI<6>,,,(이븐 디코더) 및 YI<3>,YI<7>(오드 디코더),,, 등이 인에이블된다. 즉, 상기 제1 인접 칼럼 테스트 신호(TMA1HYI)가 하이 레벨일 때 칼럼 선택 신호의 배치 순서별로 인에이블 되는 라인과 디스에이블되는 라인이 번갈아가며 배치되어 멀티 칼럼 테스트가 수행된다.
또한, 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)가 하이 레벨일때는 상기 제1 인접 칼럼 테스트 신호(TMA1HYI)가 하이 레벨인 경우와 반대로, 상기 제2,제4 제어 코딩 신호(YA12<1>,YA12<3>)는 로우 레벨이고, 상기 제1,제3 제어 코딩 신호(YA12<0>,YA12<2>)는 하이 레벨이다. 따라서, 상기 메인 디코더부(1200)는 칼럼 선택 신호 중 YI<0>,YI<4>,,,(이븐 디코더) 및 YI<1>,YI<5>,,,(오드 디코더)등이 인에이블된다. 즉, 상기 제2 인접 칼럼 테스트 신호(TMA1LYI)가 하이 레벨일 때 칼 럼 선택 신호의 배치 순서별로 디스에이블되는 라인과 인에이블되는 라인이 번갈아가며 배치되며 멀티 칼럼 테스트가 수행된다.
본 발명에 따른 멀티 칼럼 디코더 스트레스 테스트 회로는 웨이퍼 번인 스트레스 테스트를 하는 모든 반도체 집적 회로에 적용이 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 칼럼 디코더 스트레스 테스트 회로의 블록도,
도 2는 도 1에 도시된 제1 프리디코더의 상세 회로도,
도 3은 도 1에 도시된 제2 프리디코더의 상세 회로도,
도 4는 도 1에 도시된 제3 프리디코더의 상세 회로도,
도 5는 본 발명에 따른 멀티 칼럼 디코더 스트레스 테스트 회로의 블록도,
도 6은 도 5에 도시된 제어부의 상세 회로도,
도 7은 도 5에 도시된 제어 코딩부의 상세 블록도,
도 8은 도 7에 도시된 제어 코딩부의 상세 회로도,
도 9는 도 5에 도시된 메인 코딩부의 상세 블록도,
도 10은 도 9에 도시된 제2 로직부의 상세 회로도,
도 11은 도 9에 도시된 제2 코딩부의 상세 회로도,
도 12는 도 9에 도시된 제3 로직부의 상세 회로도,
도 13은 도 9에 도시된 제3 코딩부의 상세 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
1000 : 멀티 인에이블 디코더부 2000 : 제어부
1100: 멀티 인에이블 프리디코더부 1200 : 메인 디코더부
1110 : 제어 코딩부 1120 : 메인 코딩부
1111 : 제1 로직부 1112 : 제1 코딩부
1121 : 제1 메인 코딩부 1122 : 제2 메인 코딩부

Claims (28)

  1. 복수개의 칼럼 테스트 신호에 따라 멀티 칼럼 인에이블 신호를 출력하는 제어부; 및
    상기 멀티 칼럼 인에이블 신호, 상기 복수개의 칼럼 테스트 신호 및 칼럼 어드레스를 입력받아 코딩신호를 생성하고, 상기 코딩 신호에 응답하여 적어도 하나 이상의 인에이블 된 칼럼 선택 신호를 출력하는 멀티 인에이블 디코더부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  2. 제 1 항에 있어서,
    상기 복수개의 칼럼 테스트 신호는,
    올 칼럼 테스트 신호, 제1 인접 칼럼 테스트 신호 및 제2 인접 칼럼 테스트 신호를 포함하는 것을 특징으로 하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  3. 제 2 항에 있어서,
    상기 제어부는,
    상기 올 칼럼 테스트 신호, 상기 제1 인접 칼럼 테스트 신호 및 상기 제2 인접 칼럼 테스트 신호 중 어느 하나라도 인에이블되면 인에이블되는 상기 멀티 칼럼 인에이블 신호를 출력하는 것을 특징으로 하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  4. 제 2 항에 있어서,
    상기 멀티 인에이블 디코더부는,
    상기 멀티 칼럼 인에이블 신호 및 상기 복수개의 칼럼 테스트 신호에 따라 상기 칼럼 어드레스를 입력받아 상기 코딩 신호를 출력하는 멀티 인에이블 프리디코더부; 및
    상기 코딩 신호를 입력받아 디코딩하여 상기 칼럼 선택 신호를 출력하는 메인 디코더부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  5. 제 4 항에 있어서,
    상기 멀티 인에이블 프리디코더부는,
    상기 복수개의 칼럼 테스트 신호에 따라 상기 칼럼 어드레스 중 일부의 칼럼 어드레스인 제1 칼럼 어드레스를 입력받아 복수의 제어 코딩 신호를 출력하는 제어 코딩부;
    상기 멀티 칼럼 인에이블 신호에 따라 상기 칼럼 어드레스 중 상기 일부의 칼럼 어드레스 외의 칼럼 어드레스인 제2 칼럼 어드레스를 입력받아 복수의 메인 코딩 신호를 출력하는 메인 코딩부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  6. 제 5 항에 있어서,
    상기 제어 코딩부는,
    액티브 펄스, 상기 올 칼럼 테스트 신호, 상기 제2 인접 칼럼 테스트 신호 및 상기 제1 인접 칼럼 테스트 신호에 따라 제어 신호를 출력하는 제1 로직부; 및
    상기 제어 신호와 상기 제1 칼럼 어드레스를 입력받아 상기 제어 코딩 신호를 출력하는 제1 코딩부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  7. 제 6 항에 있어서,
    상기 제어 신호는, 제1 내지 제3 제어신호를 포함하고,
    상기 제1 로직부는,
    상기 액티브 펄스에 따라 상기 제1 제어 신호를 출력하는 올 칼럼 제어부;
    상기 올 칼럼 테스트 신호, 상기 제1 인접 칼럼 테스트 신호에 따라 상기 제2 제어 신호를 출력하는 제1 인접 칼럼 제어부; 및
    상기 올 칼럼 테스트 신호 및 상기 제2 인접 칼럼 테스트 신호에 따라 상기 제3 제어 신호를 출력하는 제2 인접 칼럼 제어부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  8. 제 7 항에 있어서,
    상기 올 칼럼 제어부는,
    상기 액티브 펄스가 로우 레벨임에 따라 로우 레벨의 상기 제1 제어 신호를 출력하는 제2 인버터를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  9. 제 7 항에 있어서,
    상기 제1 인접 칼럼 제어부는,
    상기 올 칼럼 테스트 신호 또는 상기 제1 인접 칼럼 테스트 신호가 인에이블됨에 따라 로우 레벨의 상기 제2 제어 신호를 출력하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  10. 제 7 항에 있어서,
    상기 제2 인접 칼럼 제어부는,
    상기 올 칼럼 테스트 신호 또는 상기 제2 인접 칼럼 테스트 신호가 인에이블됨에 따라 로우 레벨의 상기 제3 제어 신호를 출력하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제1 코딩부는,
    상기 제1 제어 신호에 따라 상기 제1 칼럼 어드레스의 정보에 무관하게 상기 제1 칼럼 어드레스의 디코딩 수만큼의 하이 레벨의 신호를 출력하는 올칼럼 어드레스부; 및
    상기 제2 제어 신호 및 상기 제3 제어 신호에 따라 상기 올 칼럼 어드레스부의 출력을 입력받아 상기 제어 코딩 신호를 출력하는 인접 칼럼 어드레스부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  12. 제 11 항에 있어서,
    상기 인접 칼럼 어드레스부는,
    상기 제2 제어 신호가 인에이블됨에 따라 로우 레벨의 제어 코딩 신호를 출력하는 제1 인접 칼럼 어드레스부; 및
    상기 제3 제어 신호가 인에이블됨에 따라 로우 레벨의 제어 코딩 신호를 출력하는 제2 인접 칼럼 어드레스부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  13. 제 6 항에 있어서,
    상기 제어 코딩부는,
    상기 올 칼럼 테스트 신호가 인에이블됨에 따라 하이 레벨의 제어 코딩 신호를 출력하는 것을 특징으로 하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  14. 제 5 항에 있어서,
    상기 메인 코딩부는,
    상기 멀티 칼럼 인에이블 신호에 따라 상기 제2 칼럼 어드레스 중 일부인 제3 칼럼 어드레스를 입력받아 제1 메인 코딩 신호를 출력하는 제1 메인 코딩부; 및
    상기 멀티 칼럼 인에이블 신호에 따라 상기 제2 칼럼 어드레스 중 상기 제3 칼럼 어드레스 외의 신호인 제4 칼럼 어드레스를 입력받아 제2 메인 코딩 신호를 출력하는 제2 메인 코딩부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  15. 제 14 항에 있어서,
    상기 제1 메인 코딩부는,
    상기 멀티 칼럼 인에이블 신호에 따라 상기 제3 칼럼 어드레스를 입력받아 제3 수정 칼럼 어드레스를 출력하는 제2 로직부; 및
    상기 멀티 칼럼 인에이블 신호 및 상기 제3 칼럼 어드레스를 입력받아 상기 메인 코딩 신호 중의 일부인 상기 제1 메인 코딩 신호를 출력하는 제2 코딩부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  16. 제 15 항에 있어서,
    상기 제2 로직부는,
    복수의 제2 단위 로직부로 구성되고,
    각각의 제2 단위 로직부는,
    상기 제3 칼럼 어드레스 중 하나의 신호 및 상기 멀티 칼럼 인에이블 신호를 입력받아 연산하는 제1 오아 게이트;
    상기 오아 게이트의출력을 반전시키는 제1 인버터; 및
    상기 멀티 칼럼 인에이블 신호 및 상기 제1 인버터의 출력을 입력받아 연산하여 상기 제3 칼럼 어드레스 중 하나의 신호에 대응하는 제3 수정 칼럼 어드레스를 출력하는 제2 오아 게이트를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  17. 제 15 항에 있어서,
    상기 제2 코딩부는,
    상기 제3 수정 칼럼 어드레스를 디코딩하여 제2 메인 코딩 신호를 출력하는 디코더로 구성된 것을 특징으로 하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  18. 제 14 항에 있어서,
    상기 제2 메인 코딩부는,
    상기 멀티 칼럼 인에이블 신호에 따라 상기 제4 칼럼 어드레스를 입력받아 제4 수정 칼럼 어드레스를 출력하는 제3 로직부; 및
    상기 멀티 칼럼 인에이블 신호 및 상기 제4 칼럼 어드레스를 입력받아 상기 제2 메인 코딩 신호를 출력하는 제3 코딩부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  19. 제 18 항에 있어서,
    상기 제3 로직부는,
    복수의 제3 단위 로직부로 구성되고,
    각각의 제3 단위 로직부는,
    상기 제4 칼럼 어드레스 중 하나의 신호 및 상기 멀티 칼럼 인에이블 신호를 입력받아 연산하는 제1 오아 게이트;
    상기 오아 게이트의출력을 반전시키는 제1 인버터; 및
    상기 멀티 칼럼 인에이블 신호 및 상기 제1 인버터의 출력을 입력받아 연산하여 상기 제3 칼럼 어드레스 중 하나의 신호에 대응하는 제4 수정 칼럼 어드레스를 출력하는 제2 오아 게이트를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  20. 제 18 항에 있어서,
    상기 제3 코딩부는,
    상기 제4 수정 칼럼 어드레스를 디코딩하여 제2 메인 코딩 신호를 출력하는 디코더로 구성된 것을 특징으로 하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  21. 제 4 항에 있어서,
    상기 메인 디코더부는,
    상기 코딩 신호를 입력받아 디코딩하는 디코더로 구성된 것을 특징으로 하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  22. 올 칼럼 테스트 신호, 제1 인접 칼럼 테스트 신호, 제2 인접 칼럼 테스트 신호 및 칼럼 어드레스 중 일부 어드레스를 입력받아 디코딩하여 멀티 칼럼 인에이블 신호 및 제어 코딩 신호를 출력하는 제1 프리디코더;
    상기 멀티 칼럼 인에이블 신호에 따라 상기 칼럼 어드레스 중 상기 일부 어드레스 외의 칼럼 어드레스를 입력받아 디코딩하여 메인 코딩 신호를 출력하는 제2 프리디코더; 및
    상기 제어 코딩 신호 및 상기 메인 코딩 신호를 입력받아 디코딩하여 칼럼 선택 신호를 출력하는 메인 디코더부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  23. 제 22 항에 있어서,
    상기 제1 프리디코더는,
    상기 올 칼럼 테스트 신호, 상기 제1 인접 칼럼 테스트 신호 및 상기 제2 인접 칼럼 테스트 신호 중 적어도 하나 이상의 신호가 인에이블 됨에 따라 인에이블된 상기 멀티 칼럼 인에이블 신호를 출력하는 제어부; 및
    상기 올 칼럼 테스트 신호, 상기 제1 인접 칼럼 테스트 신호, 상기 제2 인접 칼럼 테스트 신호 및 상기 멀티 칼럼 인에이블 신호에 따라 상기 칼럼 어드레스 중 일부의 칼럼 어드레스인 제1 칼럼 어드레스를 입력받아 복수의 제어 코딩 신호를 출력하는 제어 코딩부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  24. 제 23 항에 있어서,
    상기 제어 코딩부는,
    액티브 펄스, 상기 올 칼럼 테스트 신호, 상기 제2 인접 칼럼 테스트 신호 및 상기 제1 인접 칼럼 테스트 신호에 따라 제어 신호를 출력하는 제1 로직부; 및
    상기 제어 신호와 상기 제1 칼럼 어드레스를 입력받아 상기 제어 코딩 신호를 출력하는 제1 코딩부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  25. 제 24 항에 있어서,
    상기 제1 로직부는,
    상기 액티브 펄스에 따라 제1 제어 신호를 출력하는 올 칼럼 제어부;
    상기 올 칼럼 테스트 신호, 상기 제1 인접 칼럼 테스트 신호에 따라 제2 제어 신호를 출력하는 제1 인접 칼럼 제어부; 및
    상기 올 칼럼 테스트 신호 및 상기 제2 인접 칼럼 테스트 신호에 따라 제3 제어 신호를 출력하는 제2 인접 칼럼 제어부를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  26. 제 25 항에 있어서,
    상기 올 칼럼 제어부는,
    상기 액티브 펄스가 로우 레벨임에 따라 로우 레벨의 제1 제어 신호를 출력하는 제2 인버터를 포함하는 멀티 칼럼 디코더 스트레스 테스트 회로.
  27. 제 25 항에 있어서,
    상기 제1 인접 칼럼 제어부는,
    상기 올 칼럼 테스트 신호 또는 상기 제1 인접 칼럼 테스트 신호가 인에이블됨에 따라 로우 레벨의 제2 제어 신호를 출력하는 멀티 칼럼 디코더 스트레스 테스트 회로.
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