KR19990056396A - 동시 칼럼선택라인 활성화 회로를 구비하는 반도체 메모리장치 및 칼럼 선택 라인 제어방법 - Google Patents

동시 칼럼선택라인 활성화 회로를 구비하는 반도체 메모리장치 및 칼럼 선택 라인 제어방법 Download PDF

Info

Publication number
KR19990056396A
KR19990056396A KR1019970076391A KR19970076391A KR19990056396A KR 19990056396 A KR19990056396 A KR 19990056396A KR 1019970076391 A KR1019970076391 A KR 1019970076391A KR 19970076391 A KR19970076391 A KR 19970076391A KR 19990056396 A KR19990056396 A KR 19990056396A
Authority
KR
South Korea
Prior art keywords
lines
column
output
column select
line
Prior art date
Application number
KR1019970076391A
Other languages
English (en)
Other versions
KR100269319B1 (ko
Inventor
유제환
김병철
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970076391A priority Critical patent/KR100269319B1/ko
Priority to US09/104,475 priority patent/US6064601A/en
Priority to JP27025598A priority patent/JP3822371B2/ja
Publication of KR19990056396A publication Critical patent/KR19990056396A/ko
Application granted granted Critical
Publication of KR100269319B1 publication Critical patent/KR100269319B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시킬 수 있는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 동시 칼럼선택라인 활성화 회로를 구비하는 것을 특징으로 한다. 따라서 상기 병렬비트 테스트 모드의 기입 싸이클 동안에 상기 동시 칼럼선택라인 활성화 회로에 의해 적어도 두 개 이상의 칼럼선택라인들이 동시에 활성화됨으로써, 입출력라인에 두 개 이상의 비트라인들이 동시에 연결되고 이에 따라 상기 입출력라인을 통해 상기 두 개 이상의 비트라인들에 연결되어 있는 메모리셀들에 데이터가 동시에 기입된다.

Description

동시 칼럼선택라인 활성화 회로를 구비하는 반도체 메모리 장치 및 칼럼선택라인 제어방법
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 병렬비트 테스팅(Parallel Bit Testing)에 관한 것이다.
근래에 반도체 메모리장치의 집적도가 크게 증가함에 따라, 반도체 메모리장치 내부의 메모리셀들을 테스트하는 데 많은 시간이 요구된다. 따라서 근래에는 테스트 시간을 감소시키기 위해 다수의 메모리셀들에 동시에 데이터를 기입(Write)하고 독출(Read)하여 메모리셀을 테스트하는 병렬비트 테스트 방법이 사용되고 있다.
도 1은 종래의 반도체 메모리장치의 개략적인 블락도이다.
도 1을 참조하면, 종래의 반도체 메모리장치는, 메모리셀 어레이(101)과, 입출력라인들(IO1/ 내지 IOn/ )과, 데이터 입출력라인들(DIO1/ 내지 DIOn/ )과, 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n), 및 칼럼디코더(103)을 구비한다.
상기 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n)은, 상기 메모리셀 어레이(101)의 비트라인들(도시되지 않았음)중 해당 비트라인을 상기 각각의 입출력라인에 연결시킨다.
병렬비트 테스트 모드시 상기 입출력라인들(IO1/ 내지 IOn/ )이 상기 데이터 입출력라인들(DIO1/ 내지 DIOn/ )과 연결되고, 상기 입출력라인들 및 데이터 입출력라인들을 통해 메모리셀들에 동시에 데이터가 기입되거나 메모리셀들로부터 동시에 데이터가 독출된다. 예컨데 상기 입출력라인들 및 데이터 입출력라인들의 수가 32개일 경우에는 32비트의 데이터가 동시에 메모리셀들에 기입되거나 동시에 메모리셀들로부터 독출된다.
도 1에 도시된 종래의 반도체 메모리장치에서는, 병렬비트 테스트 모드시 상기 칼럼선택라인들(CSL11 내지 CSL1i, CSL2 내지 CSL2)은 상기 칼럼디코더(103)에 의해 순차적으로 하나씩 활성화된다. 즉 상기 칼럼선택라인들(CSL11 내지 CSL1i)은 순차적으로 하나씩 활성화되고, 이에 따라 해당 비트라인들이 상기 입출력라인(IO1/ )에 순차적으로 연결된다. 따라서 상기 해당 비트라인들에 연결되어 있는 메모리셀들의 데이터가 상기 입출력라인(IO1/ ) 및 상기 데이터 입출력라인(DIO1/ )을 통해 순차적으로 독출되거나 또는 기입 데이터가 상기 입출력라인(IO1/ ) 및 상기 데이터 입출력라인(DIO1/ )을 통해 해당 비트라인들에 연결되어 있는 메모리셀들에 순차적으로 기입된다. 이와 동일한 동작에 의해 메모리셀들의 데이터가 상기 입출력라인들(IO2/ 내지 IOn/ ) 및 상기 데이터 입출력라인들(DIO2/ 내지 DIOn/ )을 통해 순차적으로 독출되거나 또는 기입 데이터가 상기 입출력라인들(IO2/ 내지 IOn/ ) 및 상기 데이터 입출력라인들(DIO2/ 내지 DIOn/ )을 통해 메모리셀들에 순차적으로 기입된다.
그런데 상기 종래의 반도체 메모리장치에서는, 메모리셀 어레이의 집적도가 매우 큰 경우에는 병렬비트 테스트 방법을 이용하더라도 입출력라인들 및 데이터 입출력라인들의 수를 증가시키지 않고서는 기입 및 독출시간이 많이 소요되어 테스트 시간이 증가된다. 예컨데 정상동작을 위한 입출력라인들 및 데이터 입출력라인들의 수가 각각 32개일 경우에, 상기 병렬비트 테스트 방법을 이용하여 64비트 병렬비트 기입 및 독출 테스트를 수행하고자 할 때는 32개의 입출력라인들 및 데이터 입출력라인들이 추가되어야 하고 또한 32개의 입출력라인 감지증폭기가 추가되어야 한다.
따라서 본 발명이 이루고자하는 기술적 과제는, 별도의 입출력라인들 및 데이터 입출력라인들의 추가없이 병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시킬 수 있는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시킬 수 있는 반도체 메모리장치의 칼럼선택라인 제어방법을 제공하는 데 있다.
도 1은 종래의 반도체 메모리장치의 개략적인 블락도
도 2는 본 발명에 따른 반도체 메모리장치의 개략적인 블락도
도 3은 도 2에 도시된 동시 칼럼선택라인 활성화 회로의 바람직한 실시예의 블락도
도 4는 도 3에 도시된 칼럼선택라인 활성화 제어회로의 회로도
도 5는 도 3에 도시된 어드레스 버퍼의 블락도
도 6은 도 5에 도시된 버퍼의 상세 회로도
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이, 입출력라인, 상기 메모리셀 어레이의 비트라인들중 해당되는 비트라인을 상기 입출력라인에 연결시키는 복수개의 칼럼선택라인들, 및 병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 동시 칼럼선택라인 활성화 회로를 구비하는 것을 특징으로 한다.
상기 동시 칼럼선택라인 활성화 회로는, 칼럼선택라인 활성화 제어회로와, 어드레스 버퍼와, 칼럼디코더를 포함하여 구성된다. 상기 칼럼선택라인 활성화 제어회로는, 칼럼어드레스 스트로브 신호, 기입 인에이블 신호, 클락, 및 상기 병렬비트 테스트 모드를 나타내는 테스트 신호를 논리조합하여 상기 병렬비트 테스트 모드의 기입 싸이클 동안에 엑티브되는 제어신호를 발생한다. 상기 어드레스 버퍼는, 상기 제어신호에 응답하여 상위 어드레스 비트들중 적어도 한 비트 이상을 무시(Don't care)한다. 상기 칼럼디코더는, 상기 어드레스 버퍼의 출력들에 응답하여 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시킨다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 칼럼선택라인 제어방법은, 메모리셀 어레이, 입출력라인, 상기 메모리셀 어레이의 비트라인들중 해당되는 비트라인을 상기 입출력라인에 연결시키는 복수개의 칼럼선택라인들을 구비하는 반도체 메모리장치의 칼럼선택라인 제어방법에 있어서, 병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 단계를 구비하는 것을 특징으로 한다.
상기 동시에 활성화시키는 단계는, 상기 병렬비트 테스트 모드의 기입 싸이클동안에 엑티브되는 제어신호를 발생하는 단계, 상기 제어신호가 엑티브될 때 상위 어드레스 비트들중 적어도 한 비트 이상을 무시(Don't care)하는 단계, 및 상기 상위 어드레스 비트들중 적어도 한 비트 이상이 무시(Don't care)될 때 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 단계를 포함한다. 또한 상기 제어신호는, 칼럼어드레스 스트로브 신호, 라이트 인에이블 신호, 클락, 및 상기 병렬비트 테스트 모드를 나타내는 테스트 신호의 논리조합이다.
이하 본 발명에 따른 칼럼선택라인 제어방법을 수행하는 반도체 메모리장치의 구성 및 동작을 첨부도면을 참조하여 상세히 설명하겠다.
도 2는 본 발명에 따른 반도체 메모리장치의 개략적인 블락도이다.
도 2를 참조하면, 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이(201)과, 입출력라인들(IO1/ 내지 IOn/ )과, 데이터 입출력라인들(DIO1/ 내지 DIOn/ )과, 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n), 및 동시 칼럼선택라인 활성화 회로(203)을 구비한다.
상기 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n)은, 상기 메모리셀 어레이(201)의 비트라인들(도시되지 않았음)중 해당 비트라인을 상기 각각의 입출력라인에 연결시킨다. 특히 상기 동시 칼럼선택라인 활성화 회로(203)은, 병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 상기 칼럼선택라인들중 적어도 두개 이상(CSL1i 또는 CSL2i)를 동시에 활성화시킨다.
좀더 상세히 설명하면, 상기 병렬비트 테스트 모드의 독출 및 기입 싸이클 동안에는 상기 입출력라인들(IO1/ 내지 IOn/ )이 상기 데이터 입출력라인들(DIO1/ 내지 DIOn/ )과 연결된다. 따라서 상기 병렬비트 테스트 모드의 독출 싸이클 동안에는 상기 입출력라인들 및 데이터 입출력라인들을 통해 상기 메모리셀 어레이(201)의 메모리셀들로부터 동시에 데이터가 독출된다. 예컨데 상기 입출력라인들(IO1/ 내지 IOn/ ) 및 데이터 입출력라인들(DIO1/ 내지 DIOn/ )의 수가 각각 32개일 경우에는 32비트의 데이터가 동시에 메모리셀들로부터 독출된다.
이때 상기 병렬비트 테스트 모드의 독출 싸이클 동안에는 상기 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n)은 상기 동시 칼럼선택라인 활성화 회로(203)에 의해 순차적으로 하나씩 활성화된다. 즉 칼럼선택라인들(CSL11 내지 CSL1n)은 순차적으로 하나씩 활성화되고, 이에 따라 해당 비트라인들이 상기 입출력라인(IO1/ )에 순차적으로 연결된다. 따라서 상기 해당 비트라인들에 연결되어 있는 메모리셀들의 데이터가 상기 입출력라인(IO1/ ) 및 상기 데이터 입출력라인(DIO1/ )을 통해 순차적으로 독출된다. 이와 동일한 동작에 의해 메모리셀들의 데이터가 상기 입출력라인들(IO2/ 내지 IOn/ ) 및 상기 데이터 입출력라인들(DIO2/ 내지 DIOn/ )을 통해 순차적으로 독출된다.
반면에 상기 병렬비트 테스트 모드의 기입 싸이클 동안에는 상기 동시 칼럼선택라인 활성화 회로(203)에 의해 상기 칼럼선택라인들중(CSL11 내지 CSL1n, CSL21 내지 CSL2n) 적어도 두개 이상(CSL1i 또는 CSL2i)이 동시에 활성화된다. 즉 도 2에 도시된 바와 같이 두 개의 칼럼선택라인(CSL1i)가 동시에 활성화될 경우, 이에 따라 2개의 해당 비트라인들이 상기 입출력라인(IO1/ )에 연결된다. 따라서 상기 2개의 해당 비트라인들에 연결되어 있는 메모리셀들에 상기 데이터 입출력라인(DIO1/ ) 및 상기 입출력라인(IO1/ )을 통해 동일한 데이터가 동시에 기입된다. 이와 동일한 동작에 의해 상기 데이터 입출력라인들(DIO2/ 내지 DIOn/ ) 및 상기 입출력라인들(IO2/ 내지 IOn/ )을 통해 각각 2개씩의 비트라인들에 데이터가 동시에 기입된다.
따라서 상기 본 발명에 따른 반도체 메모리장치에서는 병렬비트 테스트 모드의 기입 싸이클 동안에 적어도 두개 이상의 칼럼선택라인들이 동시에 활성화되므로 기입 시간이 종래기술에 비해 2배 이상 감소될 수 있다.
도 3은 도 2에 도시된 동시 칼럼선택라인 활성화 회로의 바람직한 실시예의 블락도이다.
도 3을 참조하면, 상기 동시 칼럼선택라인 활성화 회로는, 칼럼선택라인 활성화 제어회로(301)과, 어드레스 버퍼(303)과, 칼럼디코더(305)를 포함하여 구성된다.
상기 칼럼선택라인 활성화 제어회로(301)은, 칼럼어드레스 스트로브 신호( ), 기입 인에이블 신호( ), 클락(CLK), 및 상기 병렬비트 테스트 모드를 나타내는 테스트 신호(PBT)를 논리조합하여 상기 병렬비트 테스트 모드의 기입 싸이클 동안에 엑티브되는 제어신호(PRTWR)을 발생한다. 상기 어드레스 버퍼(303)은, 상기 제어신호(PBTWR)에 응답하여 어드레스(A1 내지 An)의 상위 어드레스 비트들중 적어도 한 비트 이상을 무시(Don't care)한다. 상기 칼럼디코더(305)는, 상기 어드레스 버퍼의 출력들(CA1/ ,...,CAn/ )에 응답하여 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n)중 적어도 두개 이상을 동시에 활성화시킨다.
좀더 설명하면, 예컨데 n=9이고 상기 어드레스 버퍼(303)이 상위 어드레스 비트(A8)이 무시되도록 구성될 경우, 상기 어드레스 버퍼(303)은 예로서 어드레스(000000000)과 어드레스(000000010)을 동일한 어드레스로 인식하고 동일한 출력들(CA1/ ,...,CAn/ )을 발생한다. 따라서 어드레스(000000000)이 상기 어드레스 버퍼(303)에 인가되면 상기 칼럼디코더(305)는 상기 어드레스(000000000) 및 어드레스(000000010)에 해당하는 두 개의 칼럼선택라인들을 동시에 활성화시킨다.
도 4는 도 3에 도시된 칼럼선택라인 활성화 제어회로의 회로도이다.
도 4를 참조하면, 상기 칼럼선택라인 활성화 제어회로는, 상기 칼럼어드레스 스트로브 신호( )를 반전시키는 인버터(401)과, 상기 기입 인에이블 신호( )를 반전시키는 인버터(403)과, 상기 인버터들(401,403)의 출력들 및 상기 클락(CLK)를 입력으로 하는 낸드게이트(405), 및 상기 낸드게이트(405)의 출력과 상기 병렬비트 테스트 모드를 나타내는 테스트 신호(PBT)를 입력으로 하여 상기 제어신호(PBTWR)을 발생하는 노아게이트(407)을 포함하여 구성된다.
상기 제어신호(PBTWR)은 상기 병렬비트 테스트 모드의 기입 싸이클 동안, 즉 상기 칼럼어드레스 스트로브 신호( )가 논리"로우", 상기 기입 인에이블 신호( )가 논리"로우", 상기 클락(CLK)가 논리"하이", 상기 테스트 신호(PBT)가 논리"로우"일 때 논리"하이"로 엑티브된다.
도 5는 도 3에 도시된 어드레스 버퍼의 블락도이다.
도 5를 참조하면, 상기 어드레스 버퍼는, 외부에서 인가되는 어드레스의 각 비트(A1 내지 An)을 버퍼링하여 각 출력(CA1/ ,...,CAn/ )를 발생하는 버퍼들(501 내지 507)을 포함하여 구성된다. 특히 상위 어드레스 비트들에 대한 버퍼들(503 내지 507)중 적어도 어느 하나에 상기 병렬비트 테스트 모드의 기입 싸이클 동안 엑티브되는 상기 제어신호(PBTWR)이 인가된다. 도 5에는 소정의 상위 어드레스 비트(Ai)를 버퍼링하는 버퍼(505)에 상기 제어신호(PBTWR)이 인가되는 경우가 도시되어 있다.
도 6은 도 5에 도시된 버퍼의 상세 회로도이다.
도 6을 참조하면, 상기 버퍼는, 상기 제어신호(PBTWR)을 반전시키는 인버터(617)과, 클락(CLK)가 논리"하이"때 소정의 상위 어드레스 비트(Ai)를 전달하는 제1전송게이트(601)과, 상기 인버터(617)의 출력에 응답하여 상기 제1전송게이트(601)을 통해 전달된 상기 상위 어드레스 비트(Ai)를 래치하는 제1래치(603)과, 상기 제1래치(603)의 출력을 받아 출력(CAi)를 발생하는 제1드라이버(605)를 포함한다.
또한 상기 버퍼는, 상기 소정의 상위 어드레스 비트(Ai)를 반전시키는 인버터(613)과, 클락(CLK)가 논리"하이"때 상기 인버터(613)의 출력을 전달하는 제2전송게이트(607)과, 상기 인버터(617)의 출력에 응답하여 상기 제2전송게이트(607)을 통해 전달된 상기 인버터(613)의 출력을 래치하는 제2래치(609)와, 상기 제2래치(609)의 출력을 받아 출력( )를 발생하는 제2드라이버(611)을 더 포함한다.
따라서 상기 제어신호(PBTWR)이 논리"로우"로 넌엑티브될 때는 상기 상위 어드레스 비트(Ai)의 반전비트가 상기 출력(CAi)로서 발생되고 상기 상위 어드레스 비트(Ai)가 상기 출력( )로서 발생된다. 즉 상기 제어신호(PBTWR)이 논리"로우"로 넌엑티브될 때는 상기 버퍼는 정상동작을 수행한다. 반면에 상기 제어신호(PBTWR)이 논리"하이"로 엑티브될 때는, 즉 상기 병렬비트 테스트 모드의 기입 싸이클 동안에는 상기 출력(CAi) 및 출력( )는 상기 상위 어드레스 비트(Ai)에 무관하게 모두 논리"하이"가 된다. 즉 상기 상위 어드레스 비트(Ai)는 무시(Don't care)된다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치 및 칼럼선택라인 제어방법에서는, 병렬비트 테스트 모드의 기입 싸이클 동안에 적어도 두개 이상의 칼럼선택라인들이 동시에 활성화되므로 기입 시간이 감소될 수 있다.

Claims (9)

  1. 메모리셀 어레이;
    입출력라인;
    상기 메모리셀 어레이의 비트라인들중 해당되는 비트라인을 상기 입출력라인에 연결시키는 복수개의 칼럼선택라인들;
    병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 동시 칼럼선택라인 활성화 회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 동시 칼럼선택라인 활성화 회로는, 상기 병렬비트 테스트 모드의 기입 싸이클 동안에 엑티브되는 제어신호를 발생하는 칼럼선택라인 활성화 제어회로와, 상기 제어신호에 응답하여 상위 어드레스 비트들중 적어도 한 비트 이상을 무시(Don't care)하는 어드레스 버퍼와, 상기 어드레스 버퍼의 출력들에 응답하여 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 칼럼디코더를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 칼럼선택라인 활성화 제어회로는, 칼럼어드레스 스트로브 신호, 라이트 인에이블 신호, 클락, 및 상기 병렬비트 테스트 모드를 나타내는 테스트 신호를 논리조합하여 상기 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리장치.
  4. 메모리셀 어레이;
    입출력라인;
    상기 메모리셀 어레이의 비트라인들중 해당되는 비트라인을 상기 입출력라인에 연결시키는 복수개의 칼럼선택라인들;
    병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 상기 복수개의 칼럼선택라인들중 적어도 두개 이상이 동시에 활성화되도록 제어하는 칼럼선택라인 활성화 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서, 상기 칼럼선택라인 활성화 제어회로의 출력에 응답하여 상위 어드레스 비트들중 적어도 한 비트 이상을 무시(Don't care)하는 어드레스 버퍼와, 상기 어드레스 버퍼의 출력들에 응답하여 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 칼럼디코더를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제4항에 있어서, 상기 칼럼선택라인 활성화 제어회로는, 칼럼어드레스 스트로브 신호, 라이트 인에이블 신호, 클락, 및 상기 병렬비트 테스트 모드를 나타내는 테스트 신호를 논리조합하여 출력을 발생하는 것을 특징으로 하는 반도체 메모리장치.
  7. 메모리셀 어레이, 입출력라인, 상기 메모리셀 어레이의 비트라인들중 해당되는 비트라인을 상기 입출력라인에 연결시키는 복수개의 칼럼선택라인들을 구비하는 반도체 메모리장치의 칼럼선택라인 제어방법에 있어서,
    병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 단계를 구비하는 것을 특징으로 하는 칼럼선택라인 제어방법.
  8. 제7항에 있어서, 상기 동시에 활성화시키는 단계는, 상기 병렬비트 테스트 모드의 기입 싸이클동안에 엑티브되는 제어신호를 발생하는 단계, 상기 제어신호가 엑티브될 때 상위 어드레스 비트들중 적어도 한 비트 이상을 무시(Don't care)하는 단계, 및 상기 상위 어드레스 비트들중 적어도 한 비트 이상이 무시(Don't care)될 때 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 단계를 구비하는 것을 특징으로 하는 칼럼선택라인 제어방법.
  9. 제8항에 있어서, 상기 제어신호는, 칼럼어드레스 스트로브 신호, 라이트 인에이블 신호, 클락, 및 상기 병렬비트 테스트 모드를 나타내는 테스트 신호의 논리조합인 것을 특징으로 하는 칼럼선택라인 제어방법.
KR1019970076391A 1997-12-29 1997-12-29 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법 KR100269319B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970076391A KR100269319B1 (ko) 1997-12-29 1997-12-29 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법
US09/104,475 US6064601A (en) 1997-12-29 1998-06-25 Integrated circuit memory devices and controlling methods that simultaneously activate multiple column select lines during a write cycle of a parallel bit test mode
JP27025598A JP3822371B2 (ja) 1997-12-29 1998-09-24 同時カラム選択ライン活性化回路を具備する半導体メモリ装置及びカラム選択ライン制御方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970076391A KR100269319B1 (ko) 1997-12-29 1997-12-29 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법

Publications (2)

Publication Number Publication Date
KR19990056396A true KR19990056396A (ko) 1999-07-15
KR100269319B1 KR100269319B1 (ko) 2000-10-16

Family

ID=19529246

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970076391A KR100269319B1 (ko) 1997-12-29 1997-12-29 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법

Country Status (3)

Country Link
US (1) US6064601A (ko)
JP (1) JP3822371B2 (ko)
KR (1) KR100269319B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100851996B1 (ko) * 2007-02-12 2008-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로 및 방법
KR100915812B1 (ko) * 2007-08-14 2009-09-07 주식회사 하이닉스반도체 멀티 칼럼 디코더 스트레스 테스트 회로

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308191B1 (ko) * 1998-05-28 2001-11-30 윤종용 빌트-인패럴테스트회로를구비한반도체메모리장치
DE10026275A1 (de) * 2000-05-26 2001-12-13 Infineon Technologies Ag Verfahren zum Testen einer Vielzahl von Wortleitungen einer Halbleiterspeicheranordnung
US6341093B1 (en) * 2000-06-07 2002-01-22 International Business Machines Corporation SOI array sense and write margin qualification
US6757209B2 (en) * 2001-03-30 2004-06-29 Intel Corporation Memory cell structural test
KR100464436B1 (ko) * 2002-11-20 2004-12-31 삼성전자주식회사 병렬비트 테스트시 데이터 입출력 포맷을 변환하는 회로및 방법
KR100535251B1 (ko) * 2004-06-12 2005-12-08 삼성전자주식회사 내부 데이터 확인이 가능한 반도체 메모리 장치 내부의병렬 비트 테스트 회로 및 이를 이용한 병렬 비트 테스트방법.
US8832508B2 (en) * 2010-11-18 2014-09-09 Advanced Micro Devices, Inc. Apparatus and methods for testing writability and readability of memory cell arrays
KR101783913B1 (ko) * 2011-01-28 2017-10-10 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920001082B1 (ko) * 1989-06-13 1992-02-01 삼성전자 주식회사 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로
JPH04362592A (ja) * 1991-06-08 1992-12-15 Hitachi Ltd 半導体記憶装置
JP3293935B2 (ja) * 1993-03-12 2002-06-17 株式会社東芝 並列ビットテストモード内蔵半導体メモリ
JP2845713B2 (ja) * 1993-03-12 1999-01-13 株式会社東芝 並列ビットテストモード内蔵半導体メモリ
JPH07235200A (ja) * 1994-02-24 1995-09-05 Toshiba Corp 半導体記憶装置
KR0137846B1 (ko) * 1994-03-24 1998-06-15 문정환 반도체 기억장치의 멀티비트 테스트회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100851996B1 (ko) * 2007-02-12 2008-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로 및 방법
KR100915812B1 (ko) * 2007-08-14 2009-09-07 주식회사 하이닉스반도체 멀티 칼럼 디코더 스트레스 테스트 회로
US7940585B2 (en) 2007-08-14 2011-05-10 Hynix Semiconductor Inc. Multi-column decoder stress test circuit

Also Published As

Publication number Publication date
KR100269319B1 (ko) 2000-10-16
JP3822371B2 (ja) 2006-09-20
JPH11203896A (ja) 1999-07-30
US6064601A (en) 2000-05-16

Similar Documents

Publication Publication Date Title
KR100386442B1 (ko) 메모리디바이스회로 및 멀티뱅크메모리어레이의 멀티뱅크컬럼의동시어드레스방법
KR100735024B1 (ko) 반도체 장치의 어드레스 변환기 및 반도체 메모리 장치
JPS6273500A (ja) 半導体記憶装置
JP3313591B2 (ja) 半導体装置、半導体装置の検査方法及び半導体装置の検査装置
JP3918317B2 (ja) 半導体記憶装置
US4669064A (en) Semiconductor memory device with improved data write function
KR920001082B1 (ko) 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로
KR100269319B1 (ko) 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법
US6707735B2 (en) Semiconductor memory device
US7085171B2 (en) Semiconductor memory device
JP2746222B2 (ja) 半導体記憶装置
US6996754B1 (en) Integrated circuit device having an internal state monitoring function
US6301678B1 (en) Test circuit for reducing test time in semiconductor memory device having multiple data input/output terminals
KR20050046461A (ko) 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터발생방법
KR19980063323A (ko) 반도체 장치
US5991903A (en) Parallel bit test circuit for testing a semiconductor device in parallel bits
KR100543449B1 (ko) 상대 어드레스 방식으로 모든 메모리 셀들의 액세스가가능하게 하는 반도체 메모리 장치
US6611929B1 (en) Test circuit for memory
KR20020013697A (ko) 적은 수의 테스트 핀에 의해 테스트 가능한 반도체 기억장치
KR20040014155A (ko) 메모리 셀로부터의 데이터의 판독 또는 기록의 테스트,또는 센스 앰프 성능의 테스트에 필요한 시간을 단축한반도체 기억 장치
KR20070068057A (ko) 반도체 메모리 장치를 위한 입력 데이터 생성 장치
JP2007179731A (ja) メモリロジック複合半導体装置及びメモリテスト方法
KR100324013B1 (ko) 반도체소자의데이타전송방법및그장치
JPH0411959B2 (ko)
KR100574918B1 (ko) 메모리 테스트동안 데이터 기입 횟수를 줄일 수 있는 뱅크 선택 신호 발생 회로를 갖는 반도체 메모리 장치 및 이 반도체 메모리 장치의 테스트 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120706

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee