KR20130102398A

KR20130102398A - 반도체 메모리 장치의 병렬 비트 테스트 회로

Info

Publication number: KR20130102398A
Application number: KR1020120023598A
Authority: KR
Inventors: 박일상
Original assignee: 삼성전자주식회사
Priority date: 2012-03-07
Filing date: 2012-03-07
Publication date: 2013-09-17
Also published as: US20130235677A1

Abstract

본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로는, 복수의 메모리 셀 그룹에서 독출된 독출 데이터들과 상기 복수의 메모리 셀 그룹에 기입되기 전의 원본 데이터들을 비교하여, 비교 신호를 발생시키는 비교부; 상기 비교부로부터 상기 비교 신호를 수신하여, 상기 메모리 셀 그룹 각각의 비교 결과 중 미리 정해진 일부 메모리 셀 그룹에 대한 비교 신호를 반전하여 반전신호를 발생시키는 반전부를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 병렬 비트 테스트 회로 {Circuit for Parallel Bit Test of Semiconductor Memory Device}

본 발명의 기술적 사상은 반도체 메모리 장치의 병렬 비트 테스트 회로에 관한 것이다.

메모리 반도체에서 저장 용량의 증가에 따라서, 테스트 시간이 증가 되고 있다. 이와 더불어 한정된 생산 시간에 생산성을 더욱 향상시키기 위하여, 테스트 시간 감소에 대한 요구가 커져가고 있다. 이러한 요구에 따라서, 반도체 메모리 검증 단계에서, 병렬 비트 테스트(PBT, Parallel Bit Test) 회로가 사용되고 있다.

본 발명의 기술적 사상이 해결하려는 과제는 일정한 간격으로 반전된 신호를 이용하여 반도체 메모리 셀의 불량 여부를 검증을 하는 병렬 비트 테스트(PBT, Parallel Bit Test) 회로를 포함하는 반도체 메모리 장치를 제공하는데 있다.

본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로는 복수의 메모리 셀 그룹에서 독출된 독출 데이터들과 상기 복수의 메모리 셀 그룹에 기입되기 전의 원본 데이터들을 비교하여, 비교 신호를 발생시키는 비교부; 상기 비교부로부터 상기 비교 신호를 수신하여, 상기 메모리 셀 그룹 각각의 비교 결과 중 미리 정해진 일부 메모리 셀 그룹에 대한 비교 신호를 반전하여 반전신호를 발생시키는 반전부를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 비교부는, 상기 메모리 셀 그룹에 속한 셀 중 적어도 하나 이상에서 상기 원본 데이터들과 상기 원본 데이터들에 대응하는 상기 독출 데이터들의 불일치가 발생하는 경우, 상기 메모리 셀 그룹에 대한 비교 결과를 불일치로 표시하는 비교 신호를 발생시키는 것을 특징으로 한다.

바람직하게는, 상기 반전부는 상기 비교부로부터 수신된 미리 정해진 개수의 연속된 상기 복수의 메모리 셀 그룹에 대응하는 비교 신호의 주기마다 하나의 주기에 대해서 반전하는 것을 특징으로 한다.

바람직하게는, 상기 반전부는 상기 산출된 복수의 메모리 셀 그룹의 비교 신호와 클럭 신호를 배타적 부정논리합(XNOR) 연산을 하여, 상기 반전신호를 발생시키는 것을 특징으로 한다.

바람직하게는, 상기 반전부는 선택신호를 수신하는 선택부를 포함하고,

상기 선택부는 상기 선택신호에 따라서 상기 복수의 메모리 셀 그룹 각각의 비교 신호 중 미리 정해진 부분을 반전할지 여부를 결정하는 클럭 선택 신호를 발생시키는 것을 특징으로 한다.

바람직하게는, 상기 선택부는 상기 선택신호와 클럭 신호를 낸드(NAND) 연산하여 상기 클럭선택신호를 발생시키고, 상기 반전부는 상기 클럭선택신호를 상기 비교 신호와 배타적 부정논리합(XNOR) 연산을 하여, 상기 반전신호를 발생시키는 것을 특징으로 한다.

바람직하게는, 상기 메모리 셀 그룹은 동일한 워드라인에 연결된 메모리 셀들의 집합 또는 동일한 뱅크에 속하는 메모리 셀들의 집합인 것을 특징으로 한다.

바람직하게는, 상기 반전부에서 반전하는 복수의 메모리 셀 그룹 각각의 비교 결과 중 미리 정해진 일부는 특정 워드라인에 연결된 메모리 셀들 또는 특정 뱅크에 속하는 메모리 셀들인 것을 특징으로 한다.

바람직하게는, 상기 반도체 메모리 장치의 병렬 비트 테스트 회로는 판단부를 더 포함하고, 상기 판단부는 상기 반전신호를 수신하여, 상기 복수의 메모리 셀 그룹 중 어느 메모리 셀 그룹에서 결함이 있는지를 판단한 결과에 따라서 판단 신호를 발생시키는 것을 특징으로 한다.

바람직하게는, 상기 판단부는 상기 반전 신호와 스트로브 신호를 배타적 부정 논리합 연산하여 상기 판단신호를 발생시키고, 상기 스트로브 신호는 상기 복수의 메모리 셀 그룹에서 상기 원본 데이터가 상기 독출 데이터와 모두 일치하는 경우에 상기 반전 신호와 동일한 것을 특징으로 한다.

바람직하게는, 상기 판단신호는 상기 반전 신호와 상기 스트로브 신호가 동기화가 되었는지 여부에 대한 정보를 포함하는 것을 특징으로 한다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치에 있어서, 복수의 메모리 셀 그룹을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 불량 여부를 판단하는 병렬 비트 테스트 회로를 포함하고, 상기 병렬 비트 테스트 회로는, 상기 복수의 메모리 셀 그룹에서 독출된 독출 데이터들과 상기 복수의 메모리 셀 그룹에 기입되기 전의 원본 데이터들을 비교하여, 비교 신호를 발생시키는 비교부; 상기 비교부로부터 상기 비교 신호를 수신하여, 상기 메모리 셀 그룹 각각의 비교 결과 중 미리 정해진 일부 메모리 셀 그룹에 대한 비교 신호를 반전하여 반전신호를 발생시키는 반전부를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 반도체 메모리 장치는 출력 버퍼를 더 포함하고,

상기 출력버퍼는 상기 병렬 비트 테스트 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.

바람직하게는, 상기 병렬 비트 테스트 회로는 판단부를 더 포함하고,

상기 판단부는 상기 반전신호를 수신하여, 상기 복수의 메모리 셀 그룹 중 어느 메모리 셀 그룹에서 결함이 있는지를 판단한 결과에 따라서 판단 신호를 발생시키는 것을 특징으로 한다.

바람직하게는, 상기 출력 버퍼는 상기 판단 신호(DET)를 통하여, 리페어 신호(RPR)를 발생시키는 것을 특징으로 하고, 상기 리페어 신호는, 리던던시 메모리 셀 그룹으로 교체될 메모리 셀 그룹에 대한 정보를 포함한다.

본 발명에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로는 각각의 반전신호들이 어느 메모리 셀 그룹에 대응하는 것인지 명확히 할 수 있으므로, 메모리 셀 어레이의 어느 부분에서 불량이 발생하였는지 정확하게 확인 할 수 있다.

본 발명에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로는 각각의 반전신호들이 어느 메모리 셀 그룹에 대응하는 것인지 명확히 할 수 있으므로, 스트로빙 시간을 단축 시킬 수 있어 테스트 시간을 줄일 수 있다.

도 1(a)은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100)이다.
도 1(b)는 본 발명의 일 실시예에 따른 반도체 메모리 시스템(Semiconductor Memory System, 1000)을 도시한다.
도 2은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100a)이다.
도 3(a)은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100b)이다.
도 3(b)은 복수의 메모리 셀 그룹(Memory Cell Group) 가운데 불량이 발생한 셀이 없는 경우, 예시적인 비교 신호(COMP[n:n+7]), 클럭신호(CLK), 반전신호(INVS[n:n+7])의 타이밍도를 도시한다.
도 3(c)은 복수의 메모리 셀 그룹(Memory Cell Group) 가운데 1개의 셀 그룹에서 불량이 발생한 경우, 예시적인 비교 신호(COMP), 클럭신호(CLK), 반전신호(INVS)의 타이밍도를 도시한다.
도 4(a)은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100c)이다.
도 4(b)은 복수의 메모리 셀 그룹(Memory Cell Group) 가운데 불량이 발생한 셀이 없는 경우, 예시적인 비교 신호(COMP[n:n+7]), 클럭신호(CLK), 선택 신호(SEL), 클럭 선택 신호(CSEL), 반전신호(INVS[n:n+6])의 타이밍도를 도시한다.
도 4(c)은 복수의 메모리 셀 그룹(Memory Cell Group) 가운데 1개의 셀 그룹에서 불량이 발생한 경우, 예시적인 비교 신호(COMP[n:n+7]), 클럭신호(CLK), 클럭 선택 신호(CSEL), 반전신호(INVS[n:n+7])의 타이밍도를 도시한다.
도 5은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100d)이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100e)이다.
도 6(b)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 불량이 발생한 셀이 없고, 2 주기당 한번씩 반전이 있는 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 이루어진 경우, 예시적인 반전신호(INVS[n:n+5]), 스트로브 신호(STRB[n:n+5]), 판단 신호(DET)의 타이밍도를 도시한다.
도 6(c)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 불량이 발생한 셀이 없고, 2 주기당 한번씩 반전이 있는 반전 신호(INVS)가 1주기 딜레이 되어 스트로브 신호(STRB)와 동기화가 이루어지지 않는 경우, 예시적인 반전신호(INVS[n:n+6]), 스트로브 신호(STRB[n+1:n+7]), 판단 신호(DET)의 타이밍도를 도시한다.
도 6(d)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 제n+3 주기에 대응하는 셀에서 불량이 발생하고, 2 주기당 한번씩 반전이 있는 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 이루어진 경우, 예시적인 반전신호(INVS[n:n+6]), 스트로브 신호(STRB[n:n+6]), 판단 신호(DET)의 타이밍도를 도시한다.
도 6(e)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 제n+3 주기에 대응하는 셀에서 불량이 발생하고, 2 주기당 한번씩 반전이 있는 반전 신호(INVS)가 1 주기 딜레이되어, 스트로브 신호(STRB)와 동기화가 이루어지지 않는 경우, 예시적인 반전신호(INVS[n:n+6]), 스트로브 신호(STRB[n+1:n+7]), 판단 신호(DET[n:n+6])의 타이밍도를 도시한다.
도 7(a)은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100f)이다.
도 7(b)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 불량이 발생한 셀이 없고, 4 주기당 한번씩 반전이 있는 반전 신호(INVS[n:n+10])와 스트로브 신호(STRB[n:n+10])의 동기화가 이루어진 경우, 예시적인 반전신호(INVS[n:n+10]), 스트로브 신호(STRB[n:n+10]), 판단 신호(DET)의 타이밍도를 도시한다.
도 7(c)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 불량이 발생한 셀이 없고, 스트로부신호(STRB)가 1주기 딜레이 되어, 4 주기당 한번씩 반전이 있는 반전 신호(INVS)와 동기화가 이루어지지 않는 경우, 예시적인 반전신호(INVS[n:n+10]), 스트로브 신호(STRB[n-1:n+9]), 판단 신호(DET[n:n+10])의 타이밍도를 도시한다.
도 7(d)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 제n+5 주기에 대응하는 셀에서 불량이 발생하고, 4 주기당 한번씩 반전이 있는 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 이루어진 경우, 예시적인 반전신호(INVS[n:n+10]), 스트로브 신호(STRB[n:n+10]), 판단 신호(DET[n:n+10])의 타이밍도를 도시한다.
도 7(e)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 제n+5 주기에 대응하는 셀에서 불량이 발생하고, 스트로브 신호(STRB)가 1 주기 딜레이되어, 4 주기당 한번씩 반전이 있는 반전 신호(INVS)와 동기화가 이루어지지 않는 경우, 예시적인 반전신호(INVS[n:n+10]), 스트로브 신호(STRB[n-1:n+9]), 판단 신호(DET[n:n+10])의 타이밍도를 도시한다.
도 8은, 본 발명의 일 실시예를 포함하는 반도체 메모리 장치(800)를 도시한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1(a)은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100)이다.

도 1(a)을 참조하면, 반도체 메모리 장치의 병렬 비트 테스트 회로(100)는 비교부(Comparator Unit, 110)와 반전부(Inverter Unit, 130)를 포함한다.

비교부(110)는 복수의 원본 데이터(Odata[n0:nk], k 는 0 이상의 정수, 이하 동일)들과 복수의 독출 데이터(Rdata[n0:nk])들을 입력 받는다. 이러한 경우, 원본 데이터(Odata[n0:nk])들은 오류가 없는 것으로 확인된 별도의 버퍼에 저장되어 있는 데이터 일 수 있다. 비교부(110)는 복수의 원본 데이터(Odata[n0:nk])들과 복수의 독출 데이터(Rdata[n0:nk])들에 따라서, 비교 신호(COMP[n])을 발생시킨다.

원본 데이터(Odata[n0:nk])는 메모리 셀 어레이 중에서 제n번째 메모리 셀 그룹의 일부에 기입되는 데이터이다. 여기서, 메모리 셀 그룹(Memory Cell Group) 이란, 비교부(110)가 한 주기의 비교 신호(COMP)를 발생 시킬 때, 비교되는 메모리 셀 단위이다. 여기서, 비교 신호(COMP)의 주기는 복수의 독출 데이터(Rdata[n0:nk]) 및 복수의 원본 데이터(Odata[n0:nk])를 비교하여 이에 대한 결과인 비교 신호(COMP[n])을 생성하는 경우, 비교 신호(COMP[n])가 지속되는 시간 을 말한다. 이러한 경우, 비교 신호(COMP[n])가 지속되는 시간은 비교 신호(COMP[n+1])가 지속되는 시간과 동일할 수 있다. 독출 데이터(Rdata[n0:nk])는 메모리 셀 어레이 중에서 제n번째 메모리 셀 그룹에 기입된 데이터를 독출한 데이터이다. 복수의 메모리 셀 중 하나도 불량이 발생하지 않은 경우에는, 원본 데이터(Odata[n0:nk])와 독출 데이터(Rdata[n0:nk])가 동일하다. 제 k 셀에서 불량이 발생한 경우에는, 불량이 발생한 셀에 대한 원본 데이터(Odata[nk])와 독출 데이터(Rdata[nk])가 동일하지 않게 된다.

예를 들어, 독출 데이터(Rdata[0])를 독출한 셀에서 불량이 발생하고, 나머지 독출 데이터(Rdata[1:k])를 독출한 셀에서 불량이 발생하지 않은 경우, 원본 데이터(Odata[0])와 독출 데이터(Rdata[0])가 동일하지 않고, 원본 데이터(Odata[1:k])와 이와 대응하는 각각의 독출 데이터(Rdata[1:k])들은 동일하게 된다.

비교부(110)는 원본 데이터(Odata[k])와 독출 데이터(Rdata[k]) 각각을 비교할 수 있다. 비교부(110)는 복수의 k+1 개의 셀에 대해서, 하나라도 불량이 발생한 경우, 복수의 메모리 셀 그룹에 대하여, 불량으로 표시하여 비교신호(COMP[n], n 는 0 이상의 정수, 이하 동일)을 발생시킬 수 있다. 비교부(110)는 원본 데이터(Odata[k])와 독출 데이터(Rdata[k]) 각각을 비교하여, 복수의 k+1 개의 셀에 대해서, 불량이 발생하지 않은 경우, 복수의 메모리 셀 그룹에 대하여, 정상으로 표시하여 비교신호(COMP[n])을 발생시킨다.

반전부(130)는 비교신호(COMP[n])를 수신하여, 비교신호(COMP[n])에 대응하는 반전신호(INVS[n])를 발생시킨다. 반전신호(INVS[n])는 비교신호(COMP[n])를 미리 정해진 방식에 의하여 반전하여 발생시킬 수 있다.

예를 들어, 반전부(130)는 비교신호(COMP)를 2 주기에 한번씩 반전하여, 반전신호(INVS)를 발생시킬 수 있다. 보다 구체적으로, 반전부(130)는 비교신호(COMP[n-1])에 대해서 반전을 하여 반전신호(INVS[n-1])를 발생시키고, 비교신호(COMP[n])에 대해서 반전 하지 않은 반전신호(INVS[n])를 발생시킬 수 있다. 또한, 반전부(130)는 비교신호(COMP[n+1])에 대해서 반전을 하여 반전신호(INVS[n+1])를 발생시키고, 비교신호(COMP[n+2])에 대해서 반전 하지 않은 반전신호(INVS[n+2])를 발생시킬 수 있다.

예를 들어, 반전부(130)는 비교신호(COMP)를 4 주기에 한번씩 반전하여, 반전신호(INVS)를 발생시킬 수 있다. 보다 구체적으로, 반전부(130)는 비교신호(COMP[n-1])에 대해서 반전을 하여 반전신호(INVS[n-1])를 발생시키고, 비교신호들(COMP[n], COMP[n+1], COMP[n+2])의 각각 대해서 반전 하지 않은 반전신호들(INVS[n], INVS[n+1], INVS[n+2])을 발생시킬 수 있다. 또한 반전부(130)는 비교신호(COMP[n+3])에 대해서 반전을 하여 반전신호(INVS[n+3])를 발생시키고, 비교신호(COMP[n+4], COMP[n+5], COMP[n+6])에 대해서 반전 하지 않은 반전신호(INVS[n+4], INVS[n+5], INVS[n+6])를 발생시킬 수 있다.

본 발명의 따른 반도체 메모리 장치의 병렬 비트 테스트 회로는 반전신호들(INVS[n : n+i], 단 i는 1 이상의 정수, 이하 동일)를 발생시켜서, 각각의 반전신호들(INVS[n], INVS[n+1], INVS[n+2], INVS[n+i])이 어느 메모리 셀 그룹에 대응하는 것인지를 명확히 할 수 있다. 따라서, 각각의 반전신호들(INVS[n], INVS[n+1], INVS[n+2], INVS[n+i])이 어느 메모리 셀 그룹에 대응하는 것인지 명확히 할 수 있으므로, 메모리 셀 어레이의 어느 부분에서 불량이 발생하였는지 정확하게 확인 할 수 있다. 또한, 이러한 방식으로 확인된 불량 셀 그룹을 리페어(repair)할 수 있어서, 불량 셀 그룹이 속한 셀 어레이를 폐기하지 않아도 되므로, 반도체 메모리 패키지의 생산성을 향상시킬 수 있다. 또한, 스트로빙 시간을 단축 시킬 수 있어 테스트 시간을 줄일 수 있다.

이하, 반도체 메모리 장치의 병렬 비트 테스트 회로(100)의 보다 넓은 시점에서 설명한다.

도 1(b)는 본 발명의 일 실시예에 따른 반도체 메모리 시스템(Semiconductor Memory System, 1000)을 도시한다.

도 1(b)를 참조하면, 반도체 메모리 시스템(1000)은 출력 버퍼(Output Buffer, 200), 메모리 셀 어레이(Memory Cell Arrary, 300), 컬럼 디코더(Column Decorder, 400), 로우 디코더(Row Decorder, 500)를 포함할 수 있다. 출력버퍼(200)는 반도체 메모리 장치의 병렬 비트 테스트 회로(PBT circuit, 100)를 포함할 수 있다.

병렬 비트 테스트 회로(PBT circuit, 100)는 메모리 셀 어레이(300)에 포함된 메모리 셀 그룹들(예를 들어, Bank 1 내지 Bank 4) 각각에 대해서, 각각 비교 신호(COMP[n]), 반전 신호(INVS[n]), 판단 신호(DET[n]), 리페어 신호(RPR[n])를 발생시킬 수 있다. 예를 들어, 제1 뱅크(Bank 1)에 대해서, 비교 신호(COMP[1]), 반전 신호(INVS[1]), 판단 신호(DET[1]), 리페어 신호(RPR[1])를 발생시킬 수 있다. 또한, 각각의 메모리 셀 그룹(Memory Cell Group)에 대한 신호를 정해진 순서에 의하여 발생시킬 수 있다. 예를 들어, 제1 뱅크(Bank 1)에 대한 신호를 발생 시킨 후, 제2 뱅크(Bank 2)에 대한 신호를 발생시킬 수 있다. 또한, 예를 들어, 제1 뱅크(Bank 1)에 대한 신호, 제2 뱅크(Bank 2)에 대한 신호, 제3 뱅크(Bank 3)에 대한 신호, 제4 뱅크(Bank 4)에 대한 신호를 순서대로 발생시킬 수 있다. 구체적으로, 예를 들어, 제1 뱅크(Bank 1)에 대한 비교 신호(COMP[1]), 제2 뱅크(Bank 2)에 대한 비교 신호(COMP[2]), 제3 뱅크(Bank 3)에 대한 비교 신호(COMP[3]), 제4 뱅크(Bank 4)에 대한 비교 신호(COMP[4])를 순서대로 발생 시킬 수 있다.

독출 데이터(Rdata)는 동일한 뱅크에 포함된 각각의 셀에 대한 데이터를 포함할 수 있다. 예를 들어, 독출 데이터(Rdata[11])는 셀(cell[11])에 포함된 데이터를 독출한 데이터이다. 독출 데이터(Rdata[12])는 셀(cell[12])에 포함된 데이터를 독출한 데이터이다. 독출 데이터(Rdata[13])는 셀(cell[13])에 포함된 데이터를 독출한 데이터이다. 독출 데이터(Rdata[14])는 셀(cell[14])에 포함된 데이터를 독출한 데이터이다.

독출 데이터(Rdata[n1, n2, n3, n4])들의 독출은 일반적인 반도체 메모리 소자의 독출 방식으로 진행될 수 있다. 예를 들어, 로우 디코더(500)는 로우 어드레스 버퍼로부터 입력되는 로우 어드레스 신호(RAS)를 디코딩한다. 디코딩된 로우 어드레스 신호(RAS)는 메모리 셀 어레이(300)의 워드라인(word line)을 활성화시킬 수 있다. 컬럼 디코더(400)는 컬럼 어드레스 신호(CAS)를 디코딩한다. 디코딩된 컬럼 어드레스 신호(CAS)는 메모리 셀 어레이(300)의 비트라인(bit line)에 대한 선택 동작을 수행할 수 있다. 로우 디코더(500)와 컬럼 디코더(400)에 의해 선택된 메모리 셀의 데이터는 출력 버퍼(200)로 제공될 수 있다.

비교부(Comparator Unit, 110)는 독출 데이터(Rdata[n1, n2, n3, n4])들과 각각의 대응 하는 원본 데이터(Odata[n1, n2, n3, n4])들을 각각 비교 할 수 있다. 이러한 경우, 원본 데이터(Odata[n1, n2, n3, n4])들은 오류가 없는 것으로 확인된 별도의 버퍼에 저장되어 있는 데이터 일 수 있다. 비교부(110)는 원본 데이터(Odata[n1, n2, n3, n4])들과 독출 데이터(Rdata[n1, n2, n3, n4])들을 비교하여, 비교 신호(COMP[n])를 발생시킬 수 있다. 반전부(Inverter Unit, 130)는 비교 신호(COMP[n])를 수신하여, 이를 처리하고, 반전 신호(INVS[n])를 발생시킬 수 있다. 병렬 비트 테스트 회로(PBT Circuit, 100)에서 반전 신호(INVS[n])에 대응하는 판단 신호(DET[n])를 발생시킬 수 있다. 출력 버퍼(Output Buffer, 200)는 판단 신호(DET[n])를 기초로 리페어 신호(RPR)를 발생시킬 수 있다. 예를 들어, 리페어 신호(RPR) 신호는 어느 뱅크(Bank)를 리던던시 뱅크(Redundancy Bank)로 교체할지 여부에 대한 정보를 포함할 수 있다.

도 2은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100a)이다.

도 2을 참조하면, 반도체 메모리 장치의 병렬 비트 테스트 회로(100a)는 비교부(Comparator Unit, 110a)와 반전부(Inverter Unit, 130a)를 포함한다. 반도체 메모리 장치의 병렬 비트 테스트 회로(100a)의 반전부(Inverter Unit, 130a)는 반도체 메모리 장치의 병렬 비트 테스트 회로(100)의 반전부(Inverter Unit, 130)와 유사한 기능을 수행한다.

반도체 메모리 장치의 병렬 비트 테스트 회로(100a)의 비교부(Comparator Unit, 110a)는 복수의 배타적 논리합 게이트(XOR gate)를 포함할 수 있다. 배타적 논리합 게이트(XOR gate)의 개수는 독출 데이터(Rdata[n0, n1, n2, n3])가 독출되는 메모리 셀 그룹에 포함된 셀의 개수와 동일할 수 있다.

각각의 독출 데이터(Rdata[n0, n1, n2, n3])와 대응하는 각각의 원본 데이터(Odata[n0, n1, n2, n3])는 배타적 논리합(XOR) 연산 및 노어(NOR) 연산을 통하여 동일한지 여부를 판단할 수 있다. 보다 구체적으로, 원본 데이터(Odata[n0])와 독출 데이터(Rdata[n0])는 배타적 논리합 연산을 수행할 수 있다. 또한, 원본 데이터(Odata[n1])와 독출 데이터(Rdata[n1])는 배타적 논리합 연산을 수행할 수 있다. 원본 데이터(Odata[n2])와 독출 데이터(Rdata[n2])는 배타적 논리합 연산을 수행할 수 있다. 원본 데이터(Odata[n3])와 독출 데이터(Rdata[n3])는 배타적 논리합 연산을 수행할 수 있다. 이러한 배타적 논리합 연산의 결과들은 노어 게이트(NOR gate)에 입력될 수 있다. 노어 게이트의 출력은 비교 신호(COMP[n])일 수 있다. 예를 들어, 메모리 셀 그룹(Memory Cell Group)에 대해서 원본 데이터(Odata[n0, n1, n2, n3])와 독출 데이터(Rdata[n0, n1, n2, n3]가 동일하다면(불량이 없다면), 비교 신호(COMP[n])는 하이(high)로 출력될 수 있다. 반전부(130a)는 이러한 비교 신호(COMP[n])를 미리 정해진 방식으로, 반전 할지 여부를 정하여, 비교 신호(COMP[n])에 대응하는 반전신호(INVS[n])를 발생시킬 수 있다. 예를 들어, 반전부(130a)는 이러한 비교 신호(COMP[n])를 2 주기에 한번씩 반전하여, 반전신호(INVS[n])를 발생시킬 수 있다. 따라서, 반전신호들(INVS[n : n+i])는 어느 메모리 셀 그룹에 대응하는 것인지에 대한 정보를 가지고 있으므로, 어느 메모리 셀 그룹에서 불량이 발생하였는지 확인 할 수 있다.

도 3(a)은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100b)이다.

도 3(a)을 참조하면, 반도체 메모리 장치의 병렬 비트 테스트 회로(100b)는 비교부(Comparator Unit, 110b)와 반전부(Inverter Unit, 130b)를 포함한다. 반도체 메모리 장치의 병렬 비트 테스트 회로(100b)의 비교부(Comparator Unit, 110b)는 반도체 메모리 장치의 병렬 비트 테스트 회로(100)의 비교부(Comparator Unit, 110)와 유사한 기능을 수행한다.

반도체 메모리 장치의 병렬 비트 테스트 회로(100b)의 반전부(Inverter Unit, 130b)는 클럭신호생성부(Clock Unit)를 포함할 수 있다. 클럭신호생성부(Clock Unit)는 클럭신호(CLK)를 생성한다. 클럭신호(CLK)는 매 주기 마다 하이(high)와 로우(low)를 반복한다. 클럭신호생성부(Clock Unit)에서 생성된 클럭신호(CLK)와 비교 신호(COMP[n])는 배타적 부정논리합(XNOR) 게이트에 입력된다. 배타적 부정논리합(XNOR) 게이트의 출력은 반전신호(INVS[n])이다. 따라서, 2 주기에 한번씩 비교 신호(COMP[n])를 반전 시킬 수 있다. 이하의 타이밍도를 참조하여, 반전부(130b)의 구체적인 동작을 설명한다.

도 3(b)은 복수의 메모리 셀 그룹(Memory Cell Group) 가운데 불량이 발생한 셀이 없는 경우, 예시적인 비교 신호(COMP[n:n+7]), 클럭신호(CLK), 반전신호(INVS[n:n+7])의 타이밍도를 도시한다.

도 3(b)을 참조하면, 복수의 메모리 셀 그룹(Memory Cell Group) 가운데 불량이 발생한 셀이 없으므로, 비교 신호(COMP[n:n+7])는 연속적으로 하이(high)이다. 클럭신호(CLK)는 매 주기마다 하이(high)와 로우(low)를 반복한다. 반전 신호(INVS[n:n+7])는 클럭신호(CLK)와 비교 신호(COMP[n:n+7])의 배타적 부정논리합(XNOR)이므로, 반전 신호(INVS[n:n+7])는 클럭신호(CLK)와 동일 위상으로 매 주기마다 로우(low)와 하이(high)를 반복한다. 따라서, 반전 신호(INVS[n:n+7])는 비교 신호(COMP[n:n+7])와 달리, 신호의 주기가 명확하다. 따라서, 반도체 메모리 장치의 병렬 비트 테스트 회로(100b)는 메모리 셀 그룹(Memory Cell Group)에 대한 신호의 주기들 사이의 구분을 명확히 할 수 있다.

도 3(c)은 복수의 메모리 셀 그룹(Memory Cell Group) 가운데 1개의 셀 그룹에서 불량이 발생한 경우, 예시적인 비교 신호(COMP), 클럭신호(CLK), 반전신호(INVS)의 타이밍도를 도시한다.

도 3(c)을 참조하면, 복수의 메모리 셀 그룹(Memory Cell Group) 가운데 비교 신호(COMP[n+4])에 대응하는 셀에서 불량이 발생한 경우이다. 비교 신호(COMP[n:n+3]) 및 비교 신호(COMP[n+5:n+7])는 하이(high)이다. 비교 신호(COMP[n+4])는 로우(low)이다. 클럭신호(CLK)는 매 주기마다 하이(high)와 로우(low)를 반복한다. 반전 신호(INVS[n:n+7])는 클럭신호(CLK)와 비교 신호(COMP[n:n+7])의 배타적 부정논리합(XNOR)이므로, 반전 신호(INVS[n+4])를 제외하고, 도 3(b)의 경우와 유사하다. 반전 신호(INVS[n+4])는 비교 신호(COMP[n+4])에 대응하는 메모리 셀 그룹(Memory Cell Group)에서 불량이 발생하였으므로, 로우(low)가 인가된다. 따라서, 반전 신호(INVS[n:n+7])는 비교 신호(COMP[n:n+7])와 달리, 신호의 주기가 명확하다. 따라서, 반도체 메모리 장치의 병렬 비트 테스트 회로(100c)는 메모리 셀 그룹(Memory Cell Group) 간의 구분을 명확히 할 수 있다. 또한, 불량이 발생한 메모리 셀 그룹(Memory Cell Group)에 대한 정보를 가지고 있다.

도 4(a)은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100c)이다.

도 4(a)을 참조하면, 반도체 메모리 장치의 병렬 비트 테스트 회로(100c)는 비교부(Comparator Unit, 110c)와 반전부(Inverter Unit, 130c)를 포함한다. 반도체 메모리 장치의 병렬 비트 테스트 회로(100c)의 비교부(Comparator Unit, 110c)는 반도체 메모리 장치의 병렬 비트 테스트 회로(100)의 비교부(Comparator Unit, 110)와 유사한 기능을 수행한다.

반도체 메모리 장치의 병렬 비트 테스트 회로(100c)의 반전부(Inverter Unit, 130c)는 선택부(Selection Unit, 133c)를 포함할 수 있다. 선택부(Selection Unit, 133c)는 선택 신호(SEL)를 입력 받아서, 클럭 선택 신호(CSEL)를 발생시킨다. 선택부(Selection Unit, 133c)는 클럭신호생성부(Clock Unit)를 포함할 수 있다. 클럭신호생성부(Clock Unit)는 클럭신호(CLK)를 생성한다. 클럭신호생성부(Clock Unit)에서 생성된 클럭신호(CLK)는 반전되어 선택 신호(SEL)와 함께 낸드(NAND) 게이트에 입력될 수 있다. 클럭 선택 신호(CSEL)와 비교 신호(COMP[n])는 배타적 부정논리합(XNOR) 게이트에 입력된다. 따라서, 선택 신호(SEL)는 비교 신호(COMP[n])가 몇 주기에 한번씩 반전 되는지 여부를 결정할 수 있다.

도 4(b)은 복수의 메모리 셀 그룹(Memory Cell Group) 가운데 불량이 발생한 셀이 없는 경우, 예시적인 비교 신호(COMP[n:n+7]), 클럭신호(CLK), 선택 신호(SEL), 클럭 선택 신호(CSEL), 반전신호(INVS[n:n+6])의 타이밍도를 도시한다.

도 4(b)을 참조하면, 복수의 메모리 셀 그룹(Memory Cell Group) 가운데 불량이 발생한 셀이 없으므로, 비교 신호(COMP[n:n+7])는 연속적으로 하이(high)이다. 클럭신호(CLK)는 매 주기마다 하이(high)와 로우(low)를 반복한다. 선택 신호(SEL)는 4주기에 한번씩 로우(low)로 인가된다. 클럭 선택 신호(CSEL)는 4주기에 한번씩 로우(low)로 인가된다. 반전 신호(INVS[n:n+7])는 클럭신호(CLK)와 클럭 선택 신호(CSEL)의 배타적 부정논리합(XNOR)이므로, 반전 신호(INVS[n:n+7])는 4주기에 한번씩 로우(low)가 인가된다. 따라서, 반전 신호(INVS[n:n+7])는 비교 신호(COMP[n:n+7]) 보다 신호의 주기가 명확하다. 따라서, 반도체 메모리 장치의 병렬 비트 테스트 회로(100b)는 메모리 셀 그룹(Memory Cell Group)에 대한 신호의 주기들 사이의 구분을 명확히 할 수 있다.

도 4(c)은 복수의 메모리 셀 그룹(Memory Cell Group) 가운데 1개의 셀 그룹에서 불량이 발생한 경우, 예시적인 비교 신호(COMP[n:n+7]), 클럭신호(CLK), 클럭 선택 신호(CSEL), 반전신호(INVS[n:n+7])의 타이밍도를 도시한다.

도 4(c)을 참조하면, 복수의 메모리 셀 그룹(Memory Cell Group) 가운데 비교 신호(COMP[n+1])에 대응하는 셀에서 불량이 발생한 경우이다. 비교 신호(COMP[n]) 및 비교 신호(COMP[n+2:n+7])는 하이(high)이다. 비교 신호(COMP[n+1])는 로우(low)이다. 클럭신호(CLK)는 매 주기마다 하이(high)와 로우(low)를 반복한다. 클럭 선택 신호(CSEL)는 4주기에 한번씩 로우(low)로 인가된다. 반전 신호(INVS[n:n+7])는 클럭 선택 신호(CSEL)와 비교 신호(COMP[n:n+7])의 배타적 부정논리합(XNOR)이므로, 반전 신호(INVS[n+1])의 경우를 제외하고, 도 4(b) 경우와 동일하다. 반전 신호(INVS[n+1])는 비교 신호(COMP[n+1])에 대응하는 메모리 셀 그룹(Memory Cell Group)에서 불량이 발생하였으므로, 도 4(b) 경우와 달리, 로우(low)가 인가된다. 따라서, 반전 신호(INVS[n:n+7])는 비교 신호(COMP[n:n+7])와 달리, 신호의 주기가 명확하다. 따라서, 반도체 메모리 장치의 병렬 비트 테스트 회로(100c)는 메모리 셀 그룹(Memory Cell Group)에 대한 신호의 주기들 사이의 구분을 명확히 할 수 있다. 또한, 불량이 발생한 메모리 셀 그룹(Memory Cell Group)에 대한 정보를 명확히 알 수 있다.

도 5은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100d)이다.

도 5을 참조하면, 반도체 메모리 장치의 병렬 비트 테스트 회로(100d)는 비교부(Comparator Unit, 110d), 반전부(Inverter Unit, 130d) 및 판단부(Determination Unit, 150d)를 포함한다. 반도체 메모리 장치의 병렬 비트 테스트 회로(100d)의 비교부(Comparator Unit, 110d) 및 반전부(Inverter Unit, 130d)는 반도체 메모리 장치의 병렬 비트 테스트 회로(100)의 비교부(Comparator Unit, 110) 및 반전부(Inverter Unit, 130)와 유사한 기능을 수행한다.

판단부(150d)는 반전 신호(INVS[n])을 수신하여, 판단 신호(DET[n])을 발생시킨다. 판단 신호(DET[n])는 각각의 메모리 셀 그룹(Memory Cell Group)에서 오류가 발생했는지 여부에 대한 정보를 포함할 수 있다. 판단 신호(DET[n])는 반전 신호(INVS[n])의 동기화가 이루어졌는지 여부에 대한 정보를 포함할 수 있다. 또한, 판단 신호(DET[n])를 기초로 출력 버퍼(Output Buffer)는 리페어 신호(RPR)를 발생시킬 수 있다(도 1(b) 참조).

도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100e)이다.

도 6을 참조하면, 반도체 메모리 장치의 병렬 비트 테스트 회로(100e)는 비교부(Comparator Unit, 110e), 반전부(Inverter Unit, 130e) 및 판단부(Determination Unit, 150e)를 포함한다. 반도체 메모리 장치의 병렬 비트 테스트 회로(100e)의 비교부(Comparator Unit, 110e) 및 반전부(Inverter Unit, 130e)는 반도체 메모리 장치의 병렬 비트 테스트 회로(100)의 비교부(Comparator Unit, 110) 및 반전부(Inverter Unit, 130)와 유사한 기능을 수행한다.

판단부(150e)는 반전 신호(INVS[n])을 수신하여, 판단 신호(DET[n])을 발생시킨다. 반전 신호(INVS[n])는 연속되는 비교 신호(COMP[n]) 간의 구별을 명확히 해준다. 판단 신호(DET[n])는 반전 신호(INVS[n])와 스트로브 신호(STRB[n])를 연산하여 발생시킨다. 스트로브 신호(STRB[n])는 독출 대상이 되는 메모리 셀 그룹들에서 원본 데이터가 독출 데이터와 모두 일치하는 경우의 반전 신호(INVS[n])와 동일할 수 있다. 판단부(150e)는 스트로브 신호(STRB[n])와 반전 신호(INVS[n])를 배타적 노어(XNOR) 연산하여, 판단 신호(determination[n])를 발생시킬 수 있다. 판단 신호(DET[n])는 각각의 메모리 셀 그룹(Memory Cell Group)에서 오류가 발생했는지 여부에 대한 정보를 포함할 수 있다. 예를 들어, 판단 신호(DET[n])가 복수의 메모리 셀 그룹(memory cell group)에 대해서 모두 하이(high)인 경우, 복수의 메모리 셀 그룹(memory cell group)에는 불량이 발생하지 않은 것이다. 판단 신호(DET[n])는 반전 신호(INVS[n])의 동기화가 이루어졌는지 여부에 대한 정보를 포함할 수 있다.

도 6(b)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 불량이 발생한 셀이 없고, 2 주기당 한번씩 반전이 있는 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 이루어진 경우, 예시적인 반전신호(INVS[n:n+5]), 스트로브 신호(STRB[n:n+5]), 판단 신호(DET)의 타이밍도를 도시한다.

도 6(b)을 참조하면, 복수의 메모리 셀 그룹(Memory Cell Group) 중에 불량이 발생한 셀이 없으므로, 반전 신호(INVS[n:n+5])는 매 주기마다 하이(high)와 로우(low)를 반복한다. 또한, 스트로브 신호(STRB)와 반전 신호(INVS[n:n+5])는 동일하다. 따라서, 판단 신호(DET[n:n+5])는 하이(high)이다. 출력 버퍼(Output Buffer)는 판단 신호(DET[n:n+5])가 계속적으로 하이(high)으므로, 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 일치하고, 제n주기 내지 제n+5 주기에 대응하는 셀에는 불량이 발생한 셀이 없다는 것을 알 수 있다.

도 6(c)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 불량이 발생한 셀이 없고, 2 주기당 한번씩 반전이 있는 반전 신호(INVS)가 1주기 딜레이 되어 스트로브 신호(STRB)와 동기화가 이루어지지 않는 경우, 예시적인 반전신호(INVS[n:n+6]), 스트로브 신호(STRB[n+1:n+7]), 판단 신호(DET)의 타이밍도를 도시한다.

도 6(c)을 참조하면, 복수의 메모리 셀 그룹(Memory Cell Group) 중에 불량이 발생한 셀이 없으므로, 반전 신호(INVS[n:n+6])는 매 주기마다 하이(high)와 로우(low)를 반복한다. 또한, 반전 신호(INVS[n:n+6])가 1 주기 딜레이로 스트로브 신호(STRB[n+1:n+7])와 동기화가 이루어 지지 않은 상태이다. 따라서, 판단 신호(DET[n:n+6])는 로우(low)이다. 출력 버퍼(Output Buffer)는 판단 신호(DET[n:n+6])가 계속적으로 로우(low)이므로, 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 이루어 지지 않고, 불량이 발생한 셀이 없다는 것을 알 수 있다.

도 6(d)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 제n+3 주기에 대응하는 셀에서 불량이 발생하고, 2 주기당 한번씩 반전이 있는 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 이루어진 경우, 예시적인 반전신호(INVS[n:n+6]), 스트로브 신호(STRB[n:n+6]), 판단 신호(DET)의 타이밍도를 도시한다.

도 6(d)을 참조하면, 복수의 메모리 셀 그룹(Memory Cell Group) 중에 n+3에 대응하는 셀에서 불량이 발생하고, 반전 신호(INVS[n:n+2,n+4:n+6])는 매 주기마다 하이(high)와 로우(low)를 반복한다. 반전 신호(INVS[n+3])는 하이(high)이다. 또한, 스트로브 신호(STRB)는 도6(b)의 경우와 동일하다. 따라서, 판단 신호(DET)는 제 n+3 주기의 경우를 제외하고, 제n 주기 내지 제n+6 주기에서 계속적으로 하이(high)이다. 출력 버퍼(Output Buffer)는 판단 신호(DET[n:n+6])가 제n+3 주기를 제외하고, 하이(high)이므로, 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 일치하고, 불량이 제n+3 주기에 대응하는 셀에서 발생한 것을 알 수 있다.

도 6(e)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 제n+3 주기에 대응하는 셀에서 불량이 발생하고, 2 주기당 한번씩 반전이 있는 반전 신호(INVS)가 1 주기 딜레이되어, 스트로브 신호(STRB)와 동기화가 이루어지지 않는 경우, 예시적인 반전신호(INVS[n:n+6]), 스트로브 신호(STRB[n+1:n+7]), 판단 신호(DET[n:n+6])의 타이밍도를 도시한다.

도 6(e)을 참조하면, 복수의 메모리 셀 그룹(Memory Cell Group) 중에 n+3에 대응하는 셀에서 불량이 발생하고, 반전 신호(INVS[n:n+2,n+4:n+6])는 매 주기마다 하이(high)와 로우(low)를 반복한다. 반전 신호(INVS[n+3])는 도 6(c)의 경우와는 달리, 하이(high)이다. 또한, 스트로브 신호(STRB)는 도6(c)의 경우와 동일하다. 따라서, 판단 신호(DET[n:n+6])는 제 n+3 주기의 경우를 제외하고, 제n 주기 내지 제n+6 주기에서 계속적으로 로우(low)이다. 출력 버퍼(Output Buffer)는 판단 신호(DET[n:n+6])가 제n+3 주기를 제외하고 로우(low)이므로, 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 이루어 지지 않고, 불량이 제n+3 주기에 대응하는 셀에서 발생한 것을 알 수 있다.

도 7(a)은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100f)이다.

도 7(a)을 참조하면, 반도체 메모리 장치의 병렬 비트 테스트 회로(100f)는 비교부(Comparator Unit, 110f), 반전부(Inverter Unit, 130f) 및 판단부(Determination Unit, 150f)를 포함한다. 반도체 메모리 장치의 병렬 비트 테스트 회로(100f)의 비교부(Comparator Unit, 110f)는 반도체 메모리 장치의 병렬 비트 테스트 회로(100a)의 비교부(Comparator Unit, 110a)와 유사한 기능을 수행한다. 반도체 메모리 장치의 병렬 비트 테스트 회로(100f)의 반전부(Inverter Unit, 130f)는 반도체 메모리 장치의 병렬 비트 테스트 회로(100e)의 반전부(Inverter Unit, 130e)와 유사한 기능을 수행한다. 반도체 메모리 장치의 병렬 비트 테스트 회로(100f)의 판단부(Determination Unit, 150f)는 반도체 메모리 장치의 병렬 비트 테스트 회로(100e)의 판단부(Determination Unit, 150e)와 유사한 기능을 수행한다. 이하, 반도체 메모리 장치의 병렬 비트 테스트 회로(100f)의 동작에 관하여 구체적으로 설명한다.

도 7(b)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 불량이 발생한 셀이 없고, 4 주기당 한번씩 반전이 있는 반전 신호(INVS[n:n+10])와 스트로브 신호(STRB[n:n+10])의 동기화가 이루어진 경우, 예시적인 반전신호(INVS[n:n+10]), 스트로브 신호(STRB[n:n+10]), 판단 신호(DET)의 타이밍도를 도시한다.

도 7(b)을 참조하면, 복수의 메모리 셀 그룹(Memory Cell Group) 중에 불량이 발생한 셀이 없으므로, 반전 신호(INVS[n:n+10])는 4 주기마다 하이(high)가 인가된다. 또한, 스트로브 신호(STRB)와 반전 신호(INVS[n:n+10])는 동일하다. 따라서, 판단 신호(DET[n:n+10])는 계속적으로 하이(high)이다. 출력 버퍼(Output Buffer)는 판단 신호(DET[n:n+10])가 계속적으로 하이(high)이므로, 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 일치하고, 불량이 발생한 셀이 없다는 것을 알 수 있다.

도 7(c)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 불량이 발생한 셀이 없고, 스트로부신호(STRB)가 1주기 딜레이 되어, 4 주기당 한번씩 반전이 있는 반전 신호(INVS)와 동기화가 이루어지지 않는 경우, 예시적인 반전신호(INVS[n:n+10]), 스트로브 신호(STRB[n-1:n+9]), 판단 신호(DET[n:n+10])의 타이밍도를 도시한다.

도 7(c)을 참조하면, 복수의 메모리 셀 그룹(Memory Cell Group) 중에 불량이 발생한 셀이 없으므로, 반전 신호(INVS[n:n+10])는 4 주기마다 하이(high)가 인가된다. 또한, 스트로브 신호(STRB)는 반전 신호(INVS[n:n+10])와 1 주기 딜레이로 동기화가 이루어 지지 않은 상태이다. 따라서, 도시된 바와 같이, 판단 신호(DET[n,n+1,n+4,n+5,n+8,n+9])는 로우(low)이고, 판단 신호(DET[n+2,n+3,n+6,n+7,n+10])는 하이(high)이다. 출력 버퍼(Output Buffer)는 판단 신호(DET)가 일정한 패턴으로 로우(low) 및 하이(high)를 반복하므로, 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 이루어 지지 않고, 불량이 발생한 셀이 없다는 것을 알 수 있다.

도 7(d)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 제n+5 주기에 대응하는 셀에서 불량이 발생하고, 4 주기당 한번씩 반전이 있는 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 이루어진 경우, 예시적인 반전신호(INVS[n:n+10]), 스트로브 신호(STRB[n:n+10]), 판단 신호(DET[n:n+10])의 타이밍도를 도시한다.

도 7(d)을 참조하면, 복수의 메모리 셀 그룹(Memory Cell Group) 중에 n+5에 대응하는 셀에서 불량이 발생한 상태이다. 반전 신호(INVS[n:n+4,n+6:n+10])는 4 주기마다 하이(high)가 인가된다. 반전 신호(INVS[n+5])는 대응하는 셀에서 불량이 발생하였으므로, 도 7(b)의 경우와는 달리, 하이(high)이다. 또한, 스트로브 신호(STRB)는 도7(b)의 경우와 동일하다. 따라서, 판단 신호(DET[n:n+10])는 제 n+3 주기의 경우를 제외하고, 제n 주기 내지 제n+10 주기에서 계속적으로 하이(high)이다. 출력 버퍼(Output Buffer)는 판단 신호(DET[n:n+10])가 제n+5 주기를 제외하고, 하이(high)이므로, 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 일치하고, 불량이 제n+5 주기에 대응하는 셀에서 발생한 것을 알 수 있다.

도 7(e)은 복수의 메모리 셀 그룹(Memory Cell Group) 중에 제n+5 주기에 대응하는 셀에서 불량이 발생하고, 스트로브 신호(STRB)가 1 주기 딜레이되어, 4 주기당 한번씩 반전이 있는 반전 신호(INVS)와 동기화가 이루어지지 않는 경우, 예시적인 반전신호(INVS[n:n+10]), 스트로브 신호(STRB[n-1:n+9]), 판단 신호(DET[n:n+10])의 타이밍도를 도시한다.

도 7(e)을 참조하면, 복수의 메모리 셀 그룹(Memory Cell Group) 중에 제n+5주기에 대응하는 셀에서 불량이 발생한 상태이다. 반전 신호(INVS[n:n+4,n+6:n+10])는 4 주기마다 하이(high)가 인가된다. 반전 신호(INVS[n+5])는 도 7(c)의 경우와는 달리, 하이(high)이다. 또한, 스트로브 신호(STRB[n-1:n+9])는 반전 신호(INVS[n:n+10])와 1 주기 딜레이로 동기화가 이루어 지지 않은 상태이다. 따라서, 판단 신호(DET)는 제 n+5 주기의 경우를 제외하고, 제n 주기 내지 제n+10 주기에서 도 7(c)와 동일하다.출력 버퍼(Output Buffer)는 판단 신호(DET)가 제n+5주기를 제외하고 일정한 패턴으로 로우(low) 및 하이(high)를 반복하므로, 반전 신호(INVS)와 스트로브 신호(STRB)의 동기화가 이루어 지지 않고, 불량이 제n+5 주기에 대응하는 셀에서 발생한 것을 알 수 있다.

도 8은, 본 발명의 일 실시예를 포함하는 반도체 메모리 장치(800)를 도시한다. 도 8을 참조하면, 메모리 장치(800)는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로(100, 100a, 100b, 100c, 100d, 100e, 100f)를 포함할 수 있다.

타이밍 레지스터(802)는 칩 선택 신호(CS)가 비활성화 레벨(예컨대 로직 하이)에서 활성화 레벨(예컨대 로직 로우)로 변화될 때 활성화될 수 있다. 타이밍 레지스터(802)는 외부로부터 클럭 신호(Clock Unit), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 컬럼(Column) 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(command) 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다.

타이밍 레지스터(802)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(804)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(804)에 저장될 수 있다. 프로그래밍 레지스터(804)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(806)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(806)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 컬럼 버퍼(808)를 통하여 컬럼 디코더(810)나 출력 버퍼(812)로 제공할 수 있다.

어드레스 레지스터(820)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 버퍼(822)를 통하여 로우 디코더(824)로 제공될 수 있다. 또한, 컬럼 어드레스 신호는 컬럼 어드레스 버퍼(808)를 통하여 컬럼 디코더(810)로 제공될 수 있다. 로우 어드레스 버퍼(822)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(824)로 제공할 수 있다. 또한, 어드레스 레지스터(820)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(826)로 제공할 수 있다.

로우 디코더(824)는 로우 어드레스 버퍼(822)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(801)의 워드라인을 활성화시킬 수 있다. 컬럼 디코더(810)는 컬럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(801)의 비트라인에 대한 선택 동작을 수행할 수 있다. 일 예로서, 컬럼 선택 라인(Column selection Line)이 반도체 메모리 장치(800)에 적용되어, 컬럼 선택 라인을 통한 선택 동작이 수행될 수 있다.

감지 증폭기(830)는 로우 디코더(824)와 컬럼 디코더(810)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(812)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(832)를 통하여 메모리 셀 어레이(801)로 제공되며, 입출력 컨트롤러(834)는 데이터 입력 레지스터(832)를 통한 데이터 전달 동작을 제어할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims

복수의 메모리 셀 그룹에서 독출된 독출 데이터들과 상기 복수의 메모리 셀 그룹에 기입되기 전의 원본 데이터들을 비교하여, 비교 신호를 발생시키는 비교부;
상기 비교부로부터 상기 비교 신호를 수신하여, 상기 메모리 셀 그룹 각각의 비교 결과 중 미리 정해진 일부 메모리 셀 그룹에 대한 비교 신호를 반전하여 반전신호를 발생시키는 반전부를 포함하고,
상기 비교부는, 상기 메모리 셀 그룹에 속한 셀 중 적어도 하나 이상에서 상기 원본 데이터들과 상기 원본 데이터들에 대응하는 상기 독출 데이터들의 불일치가 발생하는 경우, 상기 메모리 셀 그룹에 대한 비교 결과를 불일치로 표시하는 비교 신호를 발생시키고,
상기 메모리 셀 그룹은 동일한 워드라인에 연결된 메모리 셀들의 집합 또는 동일한 뱅크에 속하는 메모리 셀들의 집합인 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 회로.
제1항에 있어서, 상기 반전부는 상기 비교부로부터 수신된 미리 정해진 개수의 연속된 상기 복수의 메모리 셀 그룹에 대응하는 비교 신호의 주기마다 하나의 주기에 대해서 반전하는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 회로.
제1항에 있어서, 상기 반전부는 상기 산출된 복수의 메모리 셀 그룹의 비교 신호와 클럭 신호를 배타적 부정논리합(XNOR) 연산을 하여, 상기 반전신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 회로.
제1항에 있어서, 상기 반전부는 선택신호를 수신하는 선택부를 포함하고,
상기 선택부는 상기 선택신호에 따라서 상기 복수의 메모리 셀 그룹 각각의 비교 신호 중 미리 정해진 부분을 반전할지 여부를 결정하는 클럭 선택 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 회로.
제1항에 있어서, 상기 반전부에서 반전하는 복수의 메모리 셀 그룹 각각의 비교 결과 중 미리 정해진 일부는 특정 워드라인에 연결된 메모리 셀들 또는 특정 뱅크에 속하는 메모리 셀들인 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 회로.
제1항에 있어서, 상기 반도체 메모리 장치의 병렬 비트 테스트 회로는 판단부를 더 포함하고,
상기 판단부는 상기 반전신호를 수신하여, 상기 복수의 메모리 셀 그룹 중 어느 메모리 셀 그룹에서 결함이 있는지를 판단한 결과에 따라서 판단 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 회로.
제6항에 있어서, 상기 판단부는 상기 반전 신호와 스트로브 신호를 배타적 부정논리합 연산하여 상기 판단신호를 발생시키고, 상기 스트로브 신호는 상기 복수의 메모리 셀 그룹에서 상기 원본 데이터가 상기 독출 데이터와 모두 일치하는 경우에 상기 반전 신호와 동일한 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 회로.
반도체 메모리 장치에 있어서,
복수의 메모리 셀 그룹을 포함하는 메모리 셀 어레이; 및
상기 메모리 셀 어레이의 불량 여부를 판단하는 병렬 비트 테스트 회로를 포함하고, 상기 병렬 비트 테스트 회로는,
상기 복수의 메모리 셀 그룹에서 독출된 독출 데이터들과 상기 복수의 메모리 셀 그룹에 기입되기 전의 원본 데이터들을 비교하여, 비교 신호를 발생시키는 비교부;
상기 비교부로부터 상기 비교 신호를 수신하여, 상기 메모리 셀 그룹 각각의 비교 결과 중 미리 정해진 일부 메모리 셀 그룹에 대한 비교 신호를 반전하여 반전신호를 발생시키는 반전부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.