KR20070036600A - 테스트 모드 제어 장치 - Google Patents

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Abstract

본 발명은 테스트 모드 제어 장치에 관한 것으로서, 특히, 신뢰성 테스트를 위한 웨이퍼 번-인 테스트와 프로그래머블 스트레스 테스트를 실시하기 위한 회로를 통합 구성하여 칩의 면적과 전류 소모량을 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 웨이퍼 번-인 테스트시 활성화되는 복수개의 입력신호를 디코딩하여 복수개의 테스트 모드 셋팅신호를 출력하는 디코더와, 테스트 모드를 선택하기 위한 복수개의 모드 선택신호와, 프로그래머블 스트레스 테스트시 활성화되는 프로그래머블 테스트 신호 및 트리거 신호에 따라 복수개의 테스트 모드 셋팅신호를 각각 래치하여 해당하는 복수개의 테스트 제어신호를 출력하는 복수개의 래치부, 및 복수개의 테스트 제어신호를 논리연산하여 테스트 동작을 수행하기 위한 출력신호를 출력하는 신호 출력부를 포함한다.
번-인, 테스트, 프로그래머블, 스트레스, 래치

Description

테스트 모드 제어 장치{Device for controlling test mode}
도 1은 종래의 웨이퍼 번-인 테스트 회로에 관한 구성도.
도 2는 도 1의 래치부에 관한 회로도.
도 3은 종래의 프로그래머블 스트레스 테스트 회로에 관한 구성도.
도 4는 종래의 신호 출력부에 관한 상세 회로도.
도 5는 본 발명에 따른 테스트 모드 제어 장치에 관한 구성도.
도 6은 도 5의 래치부에 관한 회로도.
도 7은 본 발명에 따른 신호 출력부에 관한 상세 회로도.
본 발명은 테스트 모드 제어 장치에 관한 것으로서, 특히, 신뢰성 테스트를 위한 웨이퍼 번-인 테스트와 프로그래머블 스트레스 테스트를 실시하기 위한 회로를 통합 구성하여 칩의 면적과 전류 소모량을 줄일 수 있도록 하는 기술이다.
일반적으로 테스트는 목적별로 제품 테스트와 증명(Prove) 테스트로 나눌 수 있다. 먼저, 제품 테스트는 웨이퍼 프로세스 공정, 어셈블리(Assembly) 공정 등의 제조 과정에서 발생된 결함을 발견하여 불량품을 제거(Screening) 해서 양품만을 골라내는 과정이다.
또한, 증명 테스트는 디램의 기능이나 성능이 설계 특성(Specific)과 일치하는지 여부를 확인하는 과정이다. 따라서, 제품 테스트는 출하 공정에서 다량으로 실시하며 높은 생산성(Though-Put)이 요구된다. 그리고, 증명 테스트는 연구 개발시에 세심하게 실시하여 제품의 완성도를 높이고 개발기간은 단축시키고자 함이 그 목적이다.
이러한 테스트를 통해 제조상의 결함이나 설계와 기능의 불일치가 발견되면 그 정확한 원인을 조사하기 위한 것이 분석(Analysis) 또는 불량(Failure) 분석이며, 특히 디램 내부의 불량 발생 장소를 확실히 규명하는 것이 중요하다.
디램 테스트는 메모리 테스트라는 측정 시스템을 이용하여 DC,AC 및 기능(Function)의 세 가지 특성을 측정한다. 기능 테스트의 한 방법으로 반도체 칩을 패키지(Package)한 후 번인 테스트(Burn-In test)를 수행하는데, 번인 테스트는 디램의 초기 결함을 조기에 발견하기 위해서 전체의 디램에 대해서 전압과 주위 온도를 실제 사용 조건보다도 더 높은 조건(Stress)으로 인가한다.
따라서, 상술된 테스트들을 통해서 불량으로 판정된 셀들은 정상동작을 수행하기 위해 리던던시 셀(Redundancy cell)들로 대체(Repair)하게 된다. 또한, 상술된 테스트들을 통하여 사용 가능한(Pass) 셀들을 대상으로 실험 데이터에 의해 임의로 설정된 동작 조건을 사용하여 디램을 동작시킨다.
이때, 수 비트에 해당하는 셀에 결함(Defect)이 발생하여 더 이상의 리페어가 불가능할 경우 해당 칩은 사용할 수 없게 된다. 이러한 경우 칩을 패키지하면서 소요되는 비용과 패키지한 후 번인 테스트까지의 시간이 불필요하게 소모된다.
또한, 고집적 반도체 소자에서는 상기와 같은 문제가 발생할 확률이 더욱 높아져 패키지하기 이전에 번-인 테스트에 취약한 셀들을 정확하게 검출하기 위해 웨이퍼 번-인 테스트의 중요성이 더욱 부각되고 있다. 이러한 웨이퍼 번-인 테스트는 인접한 셀들의 결함이 발생할 가능성이 있는 부분에 적절한 스트레스를 인가하는 것이 중요하다고 할 수 있다.
도 1은 종래의 웨이퍼 번-인 테스트 회로에 관한 구성도이다.
종래의 웨이퍼 번-인 테스트 회로는, 디코더(10), WBI(Wafer Burn-In;웨이퍼 번-인) 리셋부(20), 트리거 발생부(30) 및 복수개의 래치부(40~46)를 구비한다.
여기서, 디코더(10)는 입력신호 WA<8>,WA<9>,WA<10>를 디코딩하여 테스트 모드 셋팅신호 TDCOFF,TAWL,TEWL,TOWL,T2RBE,T2RBO,TSAE를 출력한다. 그리고, WBI 리셋부(20)는 디코더(10)의 출력 또는 초기 동작시 파워-업 신호 PWU_b에 따라 리셋신호 Resetb를 출력한다. 트리거 발생부(30)는 입력신호 WA<8>에 따라 트리거신호 trigp를 출력한다.
또한, 복수개의 래치부(40~46)는 리셋신호 Resetb와 트리거신호 trigp에 따라 테스트 모드 셋팅신호 TDCOFF,TAWL,TEWL,TOWL,T2RBE,T2RBO,TSAE를 래치하여 테스트 제어신호 TDCOFFW,TAWLW,TEWLW,TOWLW,T2RBEW,T2RBOW,TSAEW를 각각 출력한다.
도 2는 도 1의 래치부(40~46)에 관한 상세 회로도이다. 여기서, 래치 부(40~46)의 상세 구성은 모두 동일하므로 래치부(40)의 구성을 그 실시예로 설명한다.
래치부(40)는 낸드게이트 ND1~ND3와 인버터 IV1,IV2를 구비한다. 낸드게이트 ND1는 입력신호 IN1,IN2를 낸드연산한다. 여기서, 입력신호 IN1,IN2는 테스트 모드 셋팅신호 TDCOFF와 트리거신호 trigp를 의미한다.
그리고, 낸드게이트 ND2,ND3는 서로의 출력이 입력신호가 되는 래치로 구성된다. 낸드게이트 ND2는 낸드게이트 ND1의 출력과 낸드게이트 ND3의 출력을 낸드연산한다. 낸드게이트 ND3는 낸드게이트 ND2의 출력과 리셋신호 Resetb를 낸드연산한다. 인버터 IV1,IV2는 낸드게이트 ND2의 출력을 비반전 지연하여 출력신호 OUT를 출력한다. 여기서, 출력신호 OUT는 테스트 제어신호 TDCOFFW를 의미한다.
이러한 구성을 갖는 래치부(40)는 입력신호 IN1,IN2가 하이로 인에이블되면, 낸드게이트 ND1의 출력이 낸드게이트 ND2,ND3에 래치된다. 이에 따라, 리셋신호 Resetb가 입력되기 이전까지 출력신호 OUT를 계속해서 하이 레벨로 유지한다.
도 3은 종래의 프로그래머블 스트레스 테스트(Programmable Stress Test) 회로에 관한 구성도이다.
종래의 프로그래머블 스트레스 테스트 회로는, 복수개의 래치부(50~55)와, 리셋부(56)를 구비한다. 여기서, 복수개의 래치부(50~55)는 프로그래머블 테스트 모드가 선택될 경우 발생하는 테스트 모드 코드에 따라 생성된 프로그래머블 테스트 신호 TSET와, 각각 다른 모드를 설정하는 모드 선택신호 TRG1~TRG6 및 리셋신호 TWLRSTB를 래치하여 테스트 제어신호 TAWLT,TEWLT,TOWLT,T2RBET,T2RBOT,TSAET를 출 력한다. 그리고, 리셋신호 TWLRSTB는 프로그래머블 테스트 모드가 선택될 경우 발생하는 테스트 모드 코드에 따라 생성된 신호이다.
또한, 리셋부(56)는 프로그래머블 테스트 신호 TSET와 모드 선택신호 TRG7 및 리셋 제어신호 TRSTPB에 따라 리셋신호 TWLRSTB를 출력한다.
이러한 각각의 래치부(50~55)의 상세 구성은 도 2와 동일하다. 즉, 프로그래머블 테스트 신호 TSET와, 모드 선택신호 TRG1~TRG6가 하이로 인에이블되면, 리셋신호 Resetb가 입력되기 이전까지 출력신호 OUT를 계속해서 하이 레벨로 유지한다. 그리고, 리셋 제어신호 TRSTPB가 활성화될 경우 출력신호 OUT가 로우 레벨로 천이한다.
도 4는 종래의 신호 출력부(60)에 관한 상세 회로도이다.
신호 출력부(60)는 복수개의 노아게이트 NOR1~NOR6와, 낸드게이트 ND4,ND5 및 복수개의 인버터 IV3~IV15를 구비한다. 이러한 구성을 갖는 신호 출력부(60)는 테스트 제어신호 TAWLT,TEWLT,TOWLT,T2RBET,T2RBOT,TSAET와 테스트 제어신호 TAWLW,TEWLW,TOWLW,T2RBEW,T2RBOW,TSAEW를 논리연산하여 출력신호 TEWL,TOWL,T2RBE,T2RBO,TSAE를 출력한다.
그런데, 이러한 구성을 갖는 종래의 테스트 모드 제어 장치는 웨이퍼 번-인 테스트 모드 동작을 제어하기 위한 웨이퍼 번-인 테스트 회로와, 프로그래머블 스트레스 테스트 모드 동작을 제어하기 위한 프로그래머블 스트레스 테스트 회로 및 이들 회로의 출력을 조합하는 신호 출력부(60)를 구비하여 불필요한 회로가 중복적으로 사용된다. 이에 따라, 해당 회로에 따른 소요 면적 및 전류가 증가하게 되고 동작 속도가 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 웨이퍼 번-인 테스트와 프로그래머블 스트레스 테스트 회로의 출력신호가 비교적 간단한 구성을 갖는 회로를 거쳐 하나의 신호로 출력되고 두 회로의 래치부를 통합하여 칩의 면적과 전류 소모량을 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 테스트 모드 제어 장치는, 웨이퍼 번-인 테스트시 활성화되는 복수개의 입력신호를 디코딩하여 복수개의 테스트 모드 셋팅신호를 출력하는 디코더와, 테스트 모드를 선택하기 위한 복수개의 모드 선택신호와, 프로그래머블 스트레스 테스트시 활성화되는 프로그래머블 테스트 신호 및 트리거 신호에 따라 복수개의 테스트 모드 셋팅신호를 각각 래치하여 해당하는 복수개의 테스트 제어신호를 출력하는 복수개의 래치부, 및 복수개의 테스트 제어신호를 논리연산하여 테스트 동작을 수행하기 위한 출력신호를 출력하는 신호 출력부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 5는 본 발명에 따른 테스트 모드 제어 장치에 관한 구성도이다.
본 발명은 디코더(100), WBI(Wafer Burn-In;웨이퍼 번-인) 리셋부(200), 트리거 발생부(300), 리셋부(400) 및 복수개의 래치부(500~560)를 구비한다.
디코더(100)는 웨이퍼 번-인 테스트시 활성화되는 입력신호 WA<9>,WA<10>,WA<11>를 디코딩하여 테스트 모드 셋팅신호 TDCOFF,TAWL,TEWL,TOWL,T2RBE,T2RBO,TSAE를 출력한다.
여기서, 테스트 모드 셋팅신호 TAWL는 모든 워드라인을 테스트하기 위한 신호이고, 테스트 모드 셋팅 신호 TEWL는 짝수 워드라인(0,2,4,6...)을 테스트하기 위한 신호이며, 테스트 모드 셋팅신호 TOWL은 홀수 워드라인(1,3,5,7...)을 테스트하기 위한 신호이다.
그리고, 테스트 모드 셋팅신호 T2RBE,T2RBO는 2RB 패턴 스트레스 인가 방법으로 두 개의 단위로 짝수(2,3,6,7...) 또는 홀수(0,1,4,5...) 워드라인을 나누어 인에이블 시키기 위한 신호이다. 또한, 테스트 모드 셋팅신호 TSAE는 테스트를 수행하기 위해 센스앰프를 구동하기 위한 센스앰프 인에이블 신호를 의미한다.
그리고, WBI 리셋부(200)는 디코더(100)의 출력 또는 초기 동작시 파워-업 신호 PWU_b에 따라 리셋신호 Resetb를 출력한다. 트리거 발생부(300)는 웨이퍼 번-인 코드인 입력신호 WA<8>를 웨이퍼 번-인 명령 스트로브 신호로 사용하여 트리거신호 trigp를 출력한다.
또한, 리셋부(400)는 프로그래머블 테스트 모드가 선택될 경우 발생하는 테스트 모드 코드에 따라 생성된 프로그래머블 테스트 신호 TSET와, 각각 다른 모드를 설정하는 모드 선택신호 TRG8 및 리셋 제어신호 TRSTPB에 따라 리셋신호 TWLRSTB를 출력한다. 여기서, 리셋신호 TWLRSTB는 프로그래머블 테스트 모드가 선택될 경우 발생하는 테스트 모드 코드에 따라 생성된 신호이고, 프로그래머블 테스트 신호 TSET와, 모드 선택신호 TRG8 또는 리셋 제어신호 TRSTPB에 따라 생성된다.
또한, 복수개의 래치부(500~560)는 모드 선택신호 TRG1~TRG7와, 테스트 모드 셋팅신호 TDCOFF,TAWL,TEWL,TOWL,T2RBE,T2RBO,TSAE와, 프로그래머블 테스트 신호 TSET와, 리셋신호 Resetb와, 트리거신호 trigp 및 리셋신호 TWLRSTB를 래치하여 테스트 제어신호 TDCOFFI,TAWLI,TEWLI,TOWLI,T2RBEI,T2RBOI,TSAEI를 각각 출력한다.
즉, 래치부(500)는 모드 선택신호 TRG1와, 테스트 모드 셋팅신호 TDCOFF와, 프로그래머블 테스트 신호 TSET와, 리셋신호 Resetb와, 트리거신호 trigp 및 리셋신호 TWLRSTB를 래치하여 테스트 제어신호 TDCOFFI를 출력한다. 래치부(510)는 모드 선택신호 TRG2와, 테스트 모드 셋팅신호 TAWL와, 프로그래머블 테스트 신호 TSET와, 리셋신호 Resetb와, 트리거신호 trigp 및 리셋신호 TWLRSTB를 래치하여 테스트 제어신호 TAWLI를 출력한다.
그리고, 래치부(520)는 모드 선택신호 TRG3와, 테스트 모드 셋팅신호 TEWL와, 프로그래머블 테스트 신호 TSET와, 리셋신호 Resetb와, 트리거신호 trigp 및 리셋신호 TWLRSTB를 래치하여 테스트 제어신호 TEWLI를 출력한다. 래치부(530)는 모드 선택신호 TRG4와, 테스트 모드 셋팅신호 TOWL와, 프로그래머블 테스트 신호 TSET와, 리셋신호 Resetb와, 트리거신호 trigp 및 리셋신호 TWLRSTB를 래치하여 테스트 제어신호 TOWLI를 출력한다.
또한, 래치부(540)는 모드 선택신호 TRG5와, 테스트 모드 셋팅신호 T2RBE와, 프로그래머블 테스트 신호 TSET와, 리셋신호 Resetb와, 트리거신호 trigp 및 리셋신호 TWLRSTB를 래치하여 테스트 제어신호 T2RBEI를 출력한다. 래치부(550)는 모드 선택신호 TRG6와, 테스트 모드 셋팅신호 T2RBOI와, 프로그래머블 테스트 신호 TSET와, 리셋신호 Resetb와, 트리거신호 trigp 및 리셋신호 TWLRSTB를 래치하여 테스트 제어신호 T2RBOI를 출력한다.
또한, 래치부(560)는 모드 선택신호 TRG7와, 테스트 모드 셋팅신호 TSAE와, 프로그래머블 테스트 신호 TSET와, 리셋신호 Resetb와, 트리거신호 trigp 및 리셋신호 TWLRSTB를 래치하여 테스트 제어신호 TSAEI를 출력한다.
도 6은 도 5의 래치부(500~560)에 관한 상세 회로도이다. 여기서, 래치부(500~560)의 상세 구성은 모두 동일하므로 래치부(500)의 구성을 그 실시예로 설명한다.
래치부(500)는 낸드게이트 ND6~ND10와, 노아게이트 NOR7 및 인버터 IV16~IV18를 구비한다. 낸드게이트 ND6는 입력신호 IN1,IN2를 낸드연산한다. 낸드게이트 ND7는 입력신호 IN3,IN4를 낸드연산한다. 여기서, 입력신호 IN1~IN4는 테스트 모드 셋팅신호 TDCOFF와, 트리거신호 trigp와, 프로그래머블 테스트 신호 TSET 및 모드 선택신호 TRG6를 각각 의미한다. 낸드게이트 ND8는 낸드게이트 ND6,ND7의 출력을 낸드연산한다.
그리고, 낸드게이트 ND9,ND10는 서로의 출력이 입력신호가 되는 래치로 구성된다. 낸드게이트 ND9는 인버터 IV16에 의해 반전된 낸드게이트 ND8의 출력과 낸드게이트 ND10의 출력을 낸드연산한다. 노아게이트 NOR7는 리셋신호 Resetb와, 리 셋신호 TWLRSTB의 반전신호인 리셋신호 TWLRST를 노아연산한다.
낸드게이트 ND10는 낸드게이트 ND9의 출력과 노아게이트 NOR7의 출력을 낸드연산한다. 인버터 IV17,IV18는 낸드게이트 ND9의 출력을 비반전 지연하여 출력신호 OUT를 출력한다. 여기서, 출력신호 OUT는 테스트 제어신호 TDCOFFI를 의미한다.
도 7은 본 발명에 따른 신호 출력부(600)에 관한 상세 회로도이다.
신호 출력부(600)는 낸드게이트 ND11,ND12 및 복수개의 인버터 IV19~IV28를 구비한다. 이러한 구성을 갖는 신호 출력부(600)는 테스트 제어신호 TAWLI,TEWLI,TOWLI,T2RBEI,T2RBOI,TSAEI를 논리연산하여 출력신호 TEWL,TOWL,T2RBE,T2RBO,TSAE를 출력한다.
즉, 낸드게이트 ND11는 테스트 제어신호 TAWLI,TEWLI를 낸드연산한다. 낸드게이트 ND12는 테스트 제어신호 TAWLI,TOWLI를 낸드연산한다. 인버터 IV19,IV20는 낸드게이트 ND11의 출력을 비반전 지연하여 출력신호 TEWL를 출력한다. 인버터 IV21,IV22는 낸드게이트 ND12의 출력을 비반전 지연하여 출력신호 TOWL를 출력한다.
그리고, 인버터 IV23,IV24는 테스트 제어신호 T2RBEI를 비반전 지연하여 출력신호 T2RBE를 출력한다. 인버터 IV25,IV26는 테스트 제어신호 T2RBOI를 비반전 지연하여 출력신호 T2RBO를 출력한다. 인버터 IV27,IV28는 테스트 제어신호 TSAEI를 비반전 지연하여 출력신호 TSAE를 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
본 발명은 신뢰성 테스트를 수행하기 위한 웨이퍼 번-인 테스트 회로와 프로그래머블 스트레스 테스트를 실시하기 위한 회로의 래치부(500~560)가 통합 구성된다.
먼저, 디코더(100)는 웨이퍼 번-인 테스트시 활성화되는 입력신호 WA<9>,WA<10>,WA<11>를 디코딩하여 테스트 모드 셋팅신호 TDCOFF,TAWL,TEWL,TOWL,T2RBE,T2RBO,TSAE를 래치부(500~560)에 각각 출력한다.
여기서, 래치부(500)는 입력신호 IN1,IN2인 테스트 모드 셋팅신호 TDCOFF와, 트리거신호 trigp가 모두 하이로 인에이블되면 그 출력신호 OUT가 하이가 된다. 또한, 래치부(500)는 입력신호 IN3,IN4인 프로그래머블 테스트 신호 TSET와, 모드 선택신호 TRGn가 모두 하이로 인에이블되면 그 출력신호 OUT가 하이가 된다.
그리고, 나머지 래치부(510~560)도 래치부(500)와 그 구성이 동일하므로, 디코더(100)로부터 인가되는 각각의 입력신호를 래치하여 출력한다.
즉, 본 발명의 래치부(500)는 웨이퍼 번-인 테스트 모드 또는 프로그래머블 스트레스 모드 중 어느 하나만 하이로 인에이블될 경우에도 그 출력신호 OUT를 하이 레벨로 출력하게 된다. 이에 따라, 리셋신호 Resetb 또는 리셋신호 TWLRST가 활성화 상태로 입력되기 이전까지 출력신호 OUT를 계속해서 하이 레벨로 유지한다.
또한, 파워-업 신호 PWU_b가 활성화 되거나, 웨이퍼 번-인 동작을 위한 디코더(100)의 출력에 따라 리셋신호 Resetb가 활성화되거나, 테스트 모드 코드에 따라 생성된 프로그래머블 스트레스 리셋신호 TWLRST가 활성화되면 래치부(500)의 래치회로가 리셋 상태가 된다.
한편, 신호 출력부(600)는 상술된 래치부(500~560)로부터 각각 인가되는 테스트 제어신호 TAWLI,TEWLI,TOWLI,T2RBEI,T2RBOI,TSAEI를 논리연산하여 테스트 모드를 제어하기 위한 출력신호 TEWL,TOWL,T2RBE,T2RBO,TSAE를 생성한다.
즉, 종래기술에서와 같이 웨이퍼 번-인 테스트 모드와 프로그래머블 스트레스 모드 제어를 위해 각각 두개의 신호가 오아게이트를 거쳐서 하나로 통합되는 것과는 달리, 본 발명은 통합 구성된 래치부(500~560)로부터 이미 통합된 출력신호가 신호 출력부(600)에 인가되어 각 신호가 버퍼링되어 출력된다.
이상에서 설명한 바와 같이, 본 발명은 웨이퍼 번-인 테스트와 프로그래머블 스트레스 테스트 회로의 출력신호가 비교적 간단한 구성을 갖는 회로를 거쳐 하나의 신호로 출력되고 두 회로의 래치부를 통합하여 해당 회로가 차지하는 면적과 전류 소모량을 감소시키고, 테스트에 필요한 속도를 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (18)

  1. 웨이퍼 번-인 테스트시 활성화되는 복수개의 입력신호를 디코딩하여 복수개의 테스트 모드 셋팅신호를 출력하는 디코더;
    테스트 모드를 선택하기 위한 복수개의 모드 선택신호와, 프로그래머블 스트레스 테스트시 활성화되는 프로그래머블 테스트 신호 및 트리거 신호에 따라 상기 복수개의 테스트 모드 셋팅신호를 각각 래치하여 해당하는 복수개의 테스트 제어신호를 출력하는 복수개의 래치부; 및
    상기 복수개의 테스트 제어신호를 논리연산하여 테스트 동작을 수행하기 위한 출력신호를 출력하는 신호 출력부를 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  2. 제 1항에 있어서,
    상기 디코더의 출력과 파워-업 신호에 따라 웨이퍼 번-인 리셋신호를 출력하는 웨이퍼 번-인 리셋부;
    상기 웨이퍼 번-인 테스트시 활성화되는 제 1입력신호에 따라 상기 트리거 신호를 출력하는 트리거 발생부; 및
    상기 프로그래머블 테스트시 테스트 모드 코드에 따라 생성된 상기 프로그래머블 테스트 신호와, 제 1모드 선택신호 및 리셋 제어신호에 따라 리셋신호를 출력 하는 리셋부를 더 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 복수개의 래치부는 상기 웨이퍼 번-인 테스트시 또는 상기 프로그래머블 스트레스 테스트 중 어느 하나만 수행될 경우 상기 복수개의 테스트 제어신호 중 해당하는 테스트 제어신호를 활성화시켜 출력함을 특징으로 하는 테스트 모드 제어 장치.
  4. 제 3항에 있어서, 상기 복수개의 래치부는 상기 웨이퍼 번-인 리셋신호 또는 상기 리셋신호가 활성화 상태로 입력되기 이전까지 상기 테스트 제어신호를 하이 레벨로 유지함을 특징으로 하는 테스트 모드 제어 장치.
  5. 제 2항에 있어서, 상기 복수개의 래치부 각각은
    상기 복수개의 모드 선택신호와, 상기 복수개의 테스트 모드 셋팅신호와, 상기 프로그래머블 테스트 신호와, 상기 웨이퍼 번-인 리셋신호와, 상기 트리거 신호, 및 상기 리셋신호를 논리연산하여 상기 복수개의 테스트 제어신호를 출력하는 논리연산수단을 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  6. 제 5항에 있어서, 상기 논리연산수단은 테스트 모드 셋팅신호와, 상기 트리거 신호가 하이로 인에이블될 경우 그 출력신호를 하이 레벨로 출력하는 것을 특징으로 하는 테스트 모드 제어 장치.
  7. 제 5항에 있어서, 상기 논리연산수단은 상기 프로그래머블 테스트 신호와, 모드 선택신호가 하이로 인에이블될 경우 그 출력신호를 하이 레벨로 출력하는 것을 특징으로 하는 테스트 모드 제어 장치.
  8. 제 5항에 있어서, 상기 논리연산수단은 상기 웨이퍼 번-인 리셋신호 또는 상기 리셋신호가 활성화될 경우 그 출력이 로우 레벨로 리셋됨을 특징으로 하는 테스트 모드 제어 장치.
  9. 제 2항 또는 제 5항에 있어서, 상기 복수개의 래치부 각각은
    테스트 모드 셋팅신호와, 상기 트리거 신호를 낸드연산하는 제 1낸드게이트;
    상기 프로그래머블 테스트 신호와, 모드 선택신호를 낸드연산하는 제 2낸드게이트;
    상기 제 1낸드게이트와 상기 제 2낸드게이트의 출력을 낸드연산하는 제 3낸드게이트;
    상기 제 3낸드게이트의 출력을 반전하는 제 1인버터;
    상기 웨이퍼 번-인 리셋신호와, 상기 리셋신호를 노아연산하는 제 1노아게이트;
    상기 제 1인버터의 출력과 상기 제 1노아게이트의 출력을 래치하는 래치수단; 및
    상기 래치수단의 출력을 비반전 지연하는 제 1인버터부를 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  10. 제 9항에 있어서, 상기 래치수단은 낸드 게이트 래치를 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  11. 제 1항에 있어서, 상기 신호 출력부는
    상기 복수개의 테스트 제어신호 중 제 1 내지 제 3테스트 제어신호를 논리연산하여 제 1 및 제 2출력신호를 출력하는 제 1논리연산수단; 및
    상기 복수개의 테스트 제어신호 중 제 4 내지 제 6테스트 제어신호를 지연하여 제 3 내지 제 5출력신호를 출력하는 지연수단을 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  12. 제 11항에 있어서, 상기 제 1논리연산수단은
    상기 제 1테스트 제어신호와 상기 제 2테스트 제어신호를 낸드연산하는 제 4낸드게이트;
    상기 제 1테스트 제어신호와 상기 제 3테스트 제어신호를 낸드연산하는 제 5낸드게이트; 및
    상기 제 4낸드게이트의 출력을 비반전 지연하여 상기 제 1출력신호를 출력하는 제 2인버터부; 및
    상기 제 5낸드게이트의 출력을 비반전 지연하여 상기 제 2출력신호를 출력하는 제 3인버터부를 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  13. 제 11항 또는 제 12항에 있어서, 상기 제 1출력신호는 짝수 워드라인을 테스트하기 위한 테스트 신호임을 특징으로 하는 테스트 모드 제어 장치.
  14. 제 11항 또는 제 12항에 있어서, 상기 제 2출력신호는 홀수 워드라인을 테스트하기 위한 테스트 신호임을 특징으로 하는 테스트 모드 제어 장치.
  15. 제 11항에 있어서, 상기 지연수단은
    상기 제 4테스트 제어신호를 비반전 지연하여 상기 제 3출력신호를 출력하는 제 4인버터부;
    상기 제 5테스트 제어신호를 비반전 지연하여 상기 제 4출력신호를 출력하는 제 5인버터부; 및
    상기 제 6테스트 제어신호를 비반전 지연하여 상기 제 5출력신호를 출력하는 제 6인버터부를 포함하는 것을 특징으로 하는 테스트 모드 제어 장치.
  16. 제 15항에 있어서, 상기 제 3출력신호는 두 개 단위의 짝수 워드라인을 테스트하기 위한 테스트 신호임을 특징으로 하는 테스트 모드 제어 장치.
  17. 제 15항에 있어서, 상기 제 4출력신호는 두 개 단위의 홀수 워드라인을 테스트하기 위한 테스트 신호임을 특징으로 하는 테스트 모드 제어 장치.
  18. 제 15항에 있어서, 상기 제 5출력신호는 센스앰프 인에이블 신호임을 특징으로 하는 테스트 모드 제어 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100896463B1 (ko) * 2007-11-06 2009-05-14 주식회사 하이닉스반도체 웨이퍼 번인 테스트 모드를 가지는 반도체 메모리 소자
KR100904465B1 (ko) * 2007-11-08 2009-06-24 주식회사 하이닉스반도체 웨이퍼 번인 테스트 제어회로
KR100915812B1 (ko) * 2007-08-14 2009-09-07 주식회사 하이닉스반도체 멀티 칼럼 디코더 스트레스 테스트 회로

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100311972B1 (ko) * 1999-02-04 2001-11-02 윤종용 반도체 메모리 장치의 모드신호 발생장치
JP4421045B2 (ja) 2000-01-27 2010-02-24 富士通マイクロエレクトロニクス株式会社 半導体集積回路
KR100413242B1 (ko) * 2001-12-20 2004-01-03 주식회사 하이닉스반도체 웨이퍼 번인 테스트 모드 회로

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100915812B1 (ko) * 2007-08-14 2009-09-07 주식회사 하이닉스반도체 멀티 칼럼 디코더 스트레스 테스트 회로
US7940585B2 (en) 2007-08-14 2011-05-10 Hynix Semiconductor Inc. Multi-column decoder stress test circuit
KR100896463B1 (ko) * 2007-11-06 2009-05-14 주식회사 하이닉스반도체 웨이퍼 번인 테스트 모드를 가지는 반도체 메모리 소자
US7660174B2 (en) 2007-11-06 2010-02-09 Hynix Semiconductor Inc. Semiconductor memory device having wafer burn-in test mode
KR100904465B1 (ko) * 2007-11-08 2009-06-24 주식회사 하이닉스반도체 웨이퍼 번인 테스트 제어회로

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