KR20090047993A - 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로 - Google Patents

반도체 메모리 장치의 컬럼 어드레스 디코딩 회로 Download PDF

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KR20090047993A
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Abstract

본 발명은 데이터 입출력 모드에 따라 제어 신호를 생성하는 제어 신호 생성부, 상기 제어 신호에 따라 컬럼 어드레스를 선택적으로 디코딩하여 프리 디코딩 신호를 생성하는 프리 디코딩부, 및 상기 프리 디코딩 신호를 디코딩하여 컬럼 선택 신호를 생성하는 디코딩부를 포함한다.
데이터 입출력 모드, 컬럼 어드레스

Description

반도체 메모리 장치의 컬럼 어드레스 디코딩 회로{Circuit for Decoding Column Address of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 컬럼 어드레스 디코딩 회로에 관한 것이다.
일반적인 반도체 메모리 장치는 로우/컬럼 어드레스(row/column address)에 의해 셀(cell)을 선택하고 선택되어진 셀에 데이터를 읽거나 쓰게 된다.
로우/컬럼 어드레스는 디코딩되어 반도체 메모리 장치 내에서 사용된다. 따라서 일반적인 반도체 메모리 장치는 어드레스를 디코딩하는 디코딩 회로를 구비한다.
일반적인 반도체 메모리 장치에 구비된 컬럼 어드레스 디코딩 회로는 도 1에 도시된 바와 같이, 프리 디코딩부(10), 및 디코딩부(20)를 포함한다.
상기 프리 디코딩부(10)는 제 1 내지 제 7 프리 디코더(11~17)를 포함한다. 상기 제 1 및 제 2 프리 디코더(11, 12)는 컬럼 어드레스<2:4>(CA<2:4>)를 디코딩한다. 또한 상기 제 1 및 제 2 프리 디코더(11, 12)는 컬럼 인에이블 신호(YAE)의 인에이블 구간동안만 디코딩된 신호를 출력한다. 상기 제 3 프리 디코더(13)는 컬 럼 어드레스<5:7>(CA<5:7>)를 디코딩한다. 상기 제 4 내지 제 5 프리 디코더(14~17)는 컬럼 어드레스<8:9>(CA<8:9>)를 디코딩한다.
상기 디코딩부(20)는 제 1 내지 제 4 디코더(21~24)를 포함한다. 상기 제 1 디코더(21)는 상기 제 1 프리 디코더(11), 상기 제 3 프리 디코더(13), 및 상기 제 4 프리 디코더(14)의 출력 신호를 디코딩하여 제 1 컬럼 선택 신호(Yi_LU<0:255>)를 생성한다. 상기 제 2 디코더(22)는 상기 제 1 프리 디코더(11), 상기 제 3 프리 디코더(13), 및 상기 제 5 프리 디코더(15)의 출력 신호를 디코딩하여 제 2 컬럼 선택 신호(Yi_RU<0:255>)를 생성한다. 상기 제 3 디코더(23)는 상기 제 2 프리 디코더(12), 상기 제 3 프리 디코더(13), 및 상기 제 6 프리 디코더(16)의 출력 신호를 디코딩하여 제 3 컬럼 선택 신호(Yi_LD<0:255>)를 생성한다. 상기 제 4 디코더(24)는 상기 제 2 프리 디코더(12), 상기 제 3 프리 디코더(13), 및 상기 제 7 프리 디코더(17)의 출력 신호를 디코딩하여 제 4 컬럼 선택 신호(Yi_RD<0:255>)를 생성한다.
일반적인 반도체 메모리 장치의 뱅크와 컬럼 어드레스 디코딩 회로는 도 2에 도시된 바와 같이 구성된다. 하나의 뱅크(Bank)는 업 매트(up mat)와 다운 매트(down mat)로 나누어 지고 업 매트와 다운 매트는 각각 4개의 쿼터(Q0~Q3)로 나누어 진다. 상기 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<0:255>, Yi_RU<0:255>, Yi_LD<0:255>, Yi_RD<0:255>) 중 인에이블된 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>, Yi_LD<i>, Yi_RD<i>)는 업 매트 및 다운 매트에 입력되고 그에 해당하는 위치에 데이터를 읽거나 쓰게 된다.
반도체 메모리 장치는 4, 8, 또는 16 비트 단위의 데이터를 입출력한다. 반도체 메모리 장치는 4 비트의 데이터를 단위로 데이터를 입출력할 때 x4 모드, 8 비트의 데이터를 단위로 데이터를 입출력할 때 x8 모드, 16 비트의 데이터를 단위로 데이터를 입출력할 때 x16 모드로 동작한다.
반도체 메모리 장치가 데이터 입출력 모드로서 x4 모드로 동작할 때 상기 인에이블된 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>, Yi_LD<i>, Yi_RD<i>) 중 하나의 컬럼 선택 신호에 의해 선택되어진 데이터가 출력된다.
반도체 메모리 장치가 데이터 입출력 모드로서 x8 모드로 동작할 때 상기 인에이블된 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>, Yi_LD<i>, Yi_RD<i>) 중 상기 인에이블된 제 1 및 제 2 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>) 또는 상기 인에이블된 제 3 및 제 4 컬럼 선택 신호(Yi_LD<i>, Yi_RD<i>)에 의해 선택되어진 데이터가 출력된다.
반도체 메모리 장치가 데이터 입출력 모드로서 x16 모드로 동작할 때 상기 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>, Yi_LD<i>, Yi_RD<i>)에 의해 선택되어진 데이터가 출력된다.
일반적인 컬럼 어드레스 디코딩 회로는 상기 컬럼 어드레스<2:9>(CA<2:9>)를 디코딩하여 상기 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>, Yi_LD<i>, Yi_RD<i>)를 모두 인에이블시킨다. 하지만 반도체 메모리 장치가 몇 비트의 데이터를 단위로 데이터를 입출력하는지에 따라 상기 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>, Yi_LD<i>, Yi_RD<i>) 중 일부 또는 전부가 실제로 데이터 출력에 사용된다. 따라서 데이터 입출력 모드(x4, x8, x16)에 따라 사용되지 않는 컬럼 선택 신호가 인에이블되어 불필요한 전력 소모를 유발하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 데이터 입출력 모드에 따라 불필요한 전력 소모를 방지할 수 있도록 한 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로는 데이터 입출력 모드에 따라 제어 신호를 생성하는 제어 신호 생성부, 상기 제어 신호에 따라 컬럼 어드레스를 선택적으로 디코딩하여 프리 디코딩 신호를 생성하는 프리 디코딩부, 및 상기 프리 디코딩 신호를 디코딩하여 컬럼 선택 신호를 생성하는 디코딩부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로는 데이터 입출력 모드에 따라 컬럼 선택 신호를 선택적으로 인에이블시킬 수 있어 반도체 메모리 장치의 전력 소모를 줄이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로는 도 3에 도시된 바와 같이, 제어 신호 생성부(100), 프리 디코딩부(200), 및 디코딩부(20)를 포함한다.
상기 제어 신호 생성부(100)는 제 1 데이터 입출력 모드시 제 1 내지 제 4 제어 신호(ctrl1~ctrl4)를 활성화시킨다. 상기 제어 신호 생성부(100)는 제 2 데이터 입출력 모드시 어드레스<13>(Add<13>)에 응답하여 제 1 제어 신호(ctrl1) 또는 제 2 제어 신호(ctrl2)를 활성화시키고 제 3 및 제 4 제어 신호(ctrl3, ctrl4)를 활성화시킨다. 상기 제어 신호 생성부(100)는 제 3 데이터 입출력 모드시 어드레스<13>(Add<13>)의 레벨에 따라 상기 제 1 제어 신호(ctrl1) 또는 상기 제 2 제어 신호(ctrl2)를 활성화 시키고 어드레스<11>의 레벨에 따라 제 3 제어 신호(ctrl3) 또는 상기 제 4 제어 신호(ctrl4)를 활성화시킨다.
상기 제 1 데이터 입출력 모드는 x16 신호(x16)가 활성화된 경우로 16 비트 데이터를 단위로 데이터를 입출력하는 모드이다. 상기 제 2 데이터 입출력 모드는 상기 x16 신호(x16)와 x4 신호(x4)가 모두 비활성화된 경우로 8 비트 데이터를 단위로 데이터를 입출력하는 모드이다. 상기 제 3 데이터 입출력 모드는 상기 x4 신호(x4)가 활성화된 경우로 4 비트 데이터를 단위로 데이터를 입출력하는 모드이다.
상기 프리 디코딩부(200)는 상기 제 1 내지 제 4 제어 신호(ctrl1~ctrl4)의 인에이블 구간동안 컬럼 어드레스<2:9>(CA<2:9>)를 디코딩하여 제 1 내지 제 7 프리 디코딩 신호(pre_dec1<0:7>, pre_dec2<0:7>, pre_dec3<0:7>, pre_dec4<0:3>, pre_dec5<0:3>, pre_dec6<0:3>, pre_dec7<0:3>)를 생성한다. 상기 프리 디코딩부(200)는 제 1 내지 제 7 프리 디코더(210~270)를 포함한다.
상기 디코딩부(20)는 상기 제 1 내지 제 7 프리 디코딩 신호(pre_dec1<0:7>, pre_dec2<0:7>, pre_dec3<0:7>, pre_dec4<0:3>, pre_dec5<0:3>, pre_dec6<0:3>, pre_dec7<0:3>)에 응답하여 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<0:255>, Yi_RU<0:255>, Yi_LD<0:255>, Yi_RD<0:255>)를 생성한다. 상기 디코딩부(20)는 제 1 내지 제 4 디코더(21~24)를 포함한다.
상기 제어 신호 생성부(100)는 도 4에 도시된 바와 같이, 제 1 제어 신호 생성부(110), 및 제 2 제어 신호 생성부(120)를 포함한다.
상기 제 1 제어 신호 생성부(110)는 상기 제 1 데이터 입출력 모드시 인에이블된 상기 제 1 및 제 2 제어 신호(ctrl1, ctrl2)를 생성하고, 상기 제 2 데이터 입출력 모드시 어드레스<13>의 레벨에 따라 상기 제 1 제어 신호(ctrl1) 또는 상기 제 2 제어 신호(ctrl2)를 인에이블시킨다.
상기 제 1 제어 신호 생성부(110)는 상기 제 1 데이터 입출력 모드시 즉, x16 신호(x16)가 하이로 인에이블되면 하이로 인에이블되는 상기 제 1 및 제 2 제어 신호(ctrl1, ctrl2)를 생성한다. 상기 제 1 제어 신호 생성부(110)는 상기 제 2 데이터 입출력 모드시, 즉 상기 x16 신호(x16)가 로우로 디스에이블되면 상기 어드레스<13>(Add<13>)가 하이이면 하이로 인에이블되는 상기 제 1 제어 신호(ctrl1)를 생성하고 상기 어드레스<13>(Add<13>)가 로우이면 하이로 인에이블되는 상기 제 2 제어 신호(ctrl2)를 생성한다. 이때, 상기 제 1 및 제 2 제어 신호(ctrl1, ctrl2)는 인에이블 구간은 상기 컬럼 어드레스 인에이블 신호(YAE)의 인에이블 구간과 동일하다.
상기 제 1 제어 신호 생성부(110)는 도 4에 도시된 바와 같이, 제 1 내지 제 4 인버터(IV1~IV4), 및 제 1 내지 제 4 낸드 게이트(ND1~ND4)를 포함한다. 상기 제 1 인버터(IV1)는 상기 어드레스<13>(Add<13>)를 입력 받는다. 상기 제 2 인버 터(IV2)는 상기 x16 신호(x16)를 입력 받는다. 상기 제 1 낸드 게이트(ND1)는 상기 어드레스<13>(Add<13>), 및 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는다. 상기 제 2 낸드 게이트(ND2)는 상기 제 1 인버터(IV1), 및 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는다. 상기 제 3 낸드 게이트(ND3)는 상기 제 1 낸드 게이트(ND1)의 출력 신호와 상기 컬럼 인에이블 신호(YAE)를 입력 받는다. 상기 제 4 낸드 게이트(ND4)는 상기 제 2 낸드 게이트(ND2)의 출력 신호와 상기 컬럼 인에이블 신호(YAE)를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 제 3 낸드 게이트(ND3)의 출력 신호를 입력 받아 상기 제 1 제어 신호(ctrl1)를 생성한다. 상기 제 4 인버터(IV4)는 상기 제 4 낸드 게이트(ND4)의 출력 신호를 입력 받아 상기 제 2 제어 신호(ctrl2)를 생성한다.
상기 제 2 제어 신호 생성부(120)는 상기 제 1 데이터 입출력 모드와 상기 제 2 데이터 입출력 모드시 상기 제 3 제어 신호(ctrl3)와 상기 제 4 제어 신호(ctrl4)를 모두 활성화시킨다. 상기 제 2 제어 신호 생성부(120)는 상기 제 3 데이터 입출력 모드시 상기 어드레스<11>(Add<11>)의 레벨에 따라 상기 제 3 제어 신호(ctrl3) 또는 상기 제 4 제어 신호(ctrl4)를 활성화시킨다.
즉, 상기 제 2 제어 신호 생성부(120)는 x4 신호(x4)가 하이로 인에이블되면 상기 어드레스<11>(Add<11>)의 레벨에 따라 상기 제 3 제어 신호(ctrl3) 또는 상기 제 4 제어 신호(ctrl4)를 활성화 시킨다.
상기 제 2 제어 신호 생성부(120)는 도 5에 도시된 바와 같이, 제 5 내지 제 7 인버터(IV5, IV6, IV7), 및 제 5 내지 제 8 낸드 게이트(ND5~ND8)를 포함한다. 상기 제 5 인버터(IV5)는 어드레스<11>(Add<11>)를 입력 받는다. 상기 제 5 낸드 게이트(ND5)는 상기 어드레스<11>(Add<11>), 및 x4 신호(x4)를 입력 받는다. 상기 제 6 낸드 게이트(ND6)는 상기 제 5 인버터(IV5)의 출력 신호, 및 상기 x4 신호(x4)를 입력 받는다. 상기 제 7 낸드 게이트(ND7)는 상기 제 5 낸드 게이트(ND5)의 출력 신호 및 상기 컬럼 인에이블 신호(YAE)를 입력 받는다. 상기 제 8 낸드 게이트(ND8)는 상기 제 6 낸드 게이트(ND6)의 출력 신호 및 상기 컬럼 인에이블 신호(YAE)를 입력 받는다. 상기 제 6 인버터(IV6)는 상기 제 7 낸드 게이트(ND7)의 출력 신호를 입력 받아 상기 제 3 제어 신호(ctrl3)를 출력한다. 상기 제 7 인버터(IV7)는 상기 제 8 낸드 게이트(ND8)의 출력 신호를 입력 받아 상기 제 4 제어 신호(ctrl4)를 출력한다.
상기 제 1 및 제 2 프리 디코더(210, 220), 및 상기 제 4 내지 제 7 프리 디코더(240, 250, 260, 270)는 그 동작이 동일하고 구성 또한 동일하여 상기 제 1 프리 디코더(210)만을 도 6에 도시하여 설명한다.
상기 제 1 프리 디코더(210)는 디코딩 로직(211), 제 9 낸드 게이트(ND9), 및 제 8 인버터(IV8)를 포함한다. 상기 디코딩 로직(211)은 상기 컬럼 어드레스<2:4>(CA<2:4>)를 디코딩한다. 상기 제 9 낸드 게이트(ND9)는 상기 디코딩 로직(211)의 출력 신호, 및 상기 제 1 제어 신호(ctrl1)를 입력 받는다. 상기 제 8 인버터(IV8)는 상기 제 9 낸드 게이트(ND9)의 출력 신호를 입력 받아 상기 제 1 프리 디코딩 신호(pre_dec1<0:7>)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 어드 레스 디코딩 회로는 다음과 같이 동작한다.
제 1 데이터 입출력 모드시 즉, 16 비트 데이터를 단위로 데이터를 입출력할 경우 x16 신호(x16)가 하이로 인에이블된다. 도 4에 도시된 제 1 제어 신호 생성부(110)의 제 1 및 제 2 낸드 게이트(ND1, ND2)는 상기 x16 신호(x16)가 하이로 인에이블되면 어드레스<13>(Add<13>)의 레벨과는 무관하게 하이 레벨을 출력한다. 따라서 상기 제 1 제어 신호 생성부(110)는 컬럼 인에이블 신호(YAE)가 하이로 인에이블되어 있는 인에이블 구간동안 하이로 인에이블되는 제 1 및 제 2 제어 신호(ctrl1, ctrl2)를 생성한다.
도 5에 도시된 제 2 제어 신호 생성부(120)의 제 5 및 제 6 낸드 게이트(ND5, ND6)는 상기 x16 신호(x16)가 하이 레벨일 때 x4 신호(x4)는 로우 레벨이므로 하이 레벨을 출력한다. 따라서 상기 제 2 제어 신호 생성부(120)는 컬럼 인에이블 신호(YAE)가 하이로 인에이블되어 있는 구간동안 하이로 인에이블되는 제 3 및 제 4 제어 신호(ctrl3, ctrl4)를 생성한다.
인에이블된 상기 제 1 내지 제 4 제어 신호(ctrl1~ctrl4)가 생성되었기 때문에 제 1 및 제 2 프리 디코더(210, 220)는 제 1 및 제 2 프리 디코딩 신호(pre_dec1<0:7>, pre_dec2<0:7>)를 생성하고, 상기 제 4 내지 제 7 프리 디코더(240, 250, 260, 270)는 제 4 내지 제 7 프리 디코딩 신호(pre_dec4<0:3>, pre_dec5<0:3>, pre_dec6<0:3>, pre_dec7<0:3>)를 생성한다.
상기 제 1 내지 제 7 프리 디코딩 신호(pre_dec1<0:7>, pre_dec2<0:7>, pre_dec3<0:7>, pre_dec4<0:3>, pre_dec5<0:3>, pre_dec6<0:3>, pre_dec7<0:3>)를 입력 받는 제 1 내지 제 4 디코더(21, 22, 23, 24)는 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<0:255>, Yi_RU<0:255>, Yi_LD<0:255>, Yi_RD<0:255>)를 생성한다.
결국, 본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로는 제 1 데이터 입출력 모드일 경우, 제 1 내지 제 4 디코더(21, 22, 23, 24)가 인에이블된 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>, Yi_LD<i>, Yi_RD<i>)를 생성한다. 상기 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<0:255>, Yi_RU<0:255>, Yi_LD<0:255>, Yi_RD<0:255>)가 인에이블되었다는 것은 0부터 255 중 하나가 인에이블 즉, 활성화되었다는 것으로 이를 i로 표시하여 인에이블된 상기 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>, Yi_LD<i>, Yi_RD<i>)로 나타낸다.
제 2 데이터 입출력 모드시 상기 x16 신호(x16) 및 x4 신호(x4)는 로우 레벨이다. 이때 반도체 메모리 장치는 상기 제 2 데이터 입출력 모드시 뱅크의 업 매트에서 데이터를 입출력한다고 가정한다.
도 4에 도시된 상기 제 1 제어 신호 생성부(110)는 로우 레벨인 상기 x16 신호(x16)와 로우 레벨인 어드레스<13>(Add<13>)을 입력 받는다. 상기 제 1 낸드 게이트(ND1)는 하이 레벨을, 상기 제 2 낸드 게이트(ND2)는 로우 레벨을 출력한다. 따라서 상기 제 1 제어 신호(ctrl1)만이 상기 컬럼 인에이블 신호(YAE)가 인에이블된 구간동안 하이로 인에이블된다.
도 5에 도시된 상기 제 2 제어 신호 생성부(120)는 로우 레벨인 상기 x4 신호(x4)를 입력 받기 때문에 상기 어드레스<11>(Add<11>)의 레벨과는 무관하게 상기 컬럼 인에이블 신호(YAE)가 인에이블된 구간동안 하이로 인에이블되는 제 3 및 제 4 제어 신호(ctrl3, ctrl4)를 생성한다.
결국, 본 발명의 실시예에 따는 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로는 제 2 데이터 입출력 모드시 상기 제 1 제어 신호(ctrl1), 상기 제 3 제어 신호(ctrl3), 및 상기 제 4 제어 신호(ctrl4)를 생성함으로써, 상기 제 1 및 제 2 디코더(21, 22)가 인에이블된 상기 제 1 및 제 2 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>)를 생성한다.
제 3 데이터 입출력 모드시 상기 x16 신호(x16)는 로우 레벨, 상기 x4 신호(x4)는 하이 레벨이다. 상기 제 3 데이터 입출력 모드시 뱅크의 업 매트에 위치한 데이터를 입출력한다고 가정한다.
도 4에 도시된 상기 제 1 제어 신호 생성부(110)는 로우 레벨인 상기 x16 신호(x16)와 로우 레벨인 어드레스<13>(Add<13>)을 입력 받는다. 상기 제 1 낸드 게이트(ND1)는 하이 레벨을, 상기 제 2 낸드 게이트(ND2)는 로우 레벨을 출력한다. 따라서 상기 제 1 제어 신호(ctrl1)만이 상기 컬럼 인에이블 신호(YAE)가 인에이블된 구간동안 하이로 인에이블된다.
도 5에 도시된 상기 제 2 제어 신호 생성부(120)는 하이 레벨인 상기 x4 신호(x4)와 로우 레벨인 어드레스<11>(Add<11>)를 입력 받는다. 따라서 상기 제 5 낸드 게이트(ND5)는 하이 레벨을 출력하고 상기 제 6 낸드 게이트(ND6)는 로우 레벨을 출력한다. 결국, 상기 제 3 제어 신호(ctrl3)만이 상기 컬럼 인에이블 신호(YAE)가 인에이블된 구간동안 하이로 인에이블된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 상기 제 3 데이터 입출력 모드시 상기 제 1 제어 신호(ctrl1)와 상기 제 3 제어 신호(ctrl3)만이 인에이블됨으로써, 상기 제 1 디코더(21)만이 인에이블된 상기 제 1 컬럼 선택 신호(Yi_LU<i>)를 생성한다.
도 7을 살펴보면, 반도체 메모리 장치가 제 1 데이터 입출력 모드로 동작하는 경우 뱅크의 업 매트(up mat)와 다운 매트(down mat)에 입력되는 상기 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>, Yi_LD<i>, Yi_RD<i>)가 모두 인에이블된다는 것을 알 수 있다.
도 8을 살펴보면, 반도체 메모리 장치가 제 2 데이터 입출력 모드로 동작하는 경우 뱅크의 업 매트(up mat)에 입력되는 상기 제 1 및 제 2 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>)만 인에이블된다는 것을 알 수 있다.
도 9를 살펴보면, 반도체 메모리 장치가 제 3 데이터 입출력 모드로 동작하는 경우 뱅크의 업 매트의 상기 제 1 컬럼 선택 신호(Yi_LU<i>)만이 인에이블된다는 것을 알 수 있다. 도 7 내지 도 9에 도시된 상기 제 1 내지 제 4 컬럼 선택 신호(Yi_LU<i>, Yi_RU<i>, Yi_LD<i>, Yi_RD<i>) 중 굵은 점선은 인에이블된 상태를 나타내고 가는 점선은 디스에이블된 상태를 나타낸다.
이처럼 본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로는 데이터 입출력 모드에 따라 실제로 데이터가 입출력되는 컬럼 선택 신호만을 인에이블시킴으로써 종래의 컬럼 어드레스 디코딩 회로보다 반도체 메모리 장치의 전력 소모를 줄일 수 있는 장점이 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로의 블록도,
도 2는 일반적인 컬럼 어드레스 디코딩 회로를 구비한 반도체 메모리 장치의 블록도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로의 블록도,
도 4는 도 3의 제 1 제어 신호 생성부의 회로도,
도 5는 도 3의 제 2 제어 신호 생성부의 회로도,
도 6은 도 3의 프리 디코더의 회로도,
도 7 내지 도 9는 본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 디코딩 회로를 구비한 반도체 메모리 장치의 데이터 입출력 모드에 따른 블록도와 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제어 신호 생성부 200: 프리 디코딩부
20: 디코딩부

Claims (4)

  1. 데이터 입출력 모드에 따라 제어 신호를 생성하는 제어 신호 생성부;
    상기 제어 신호에 따라 컬럼 어드레스를 선택적으로 디코딩하여 프리 디코딩 신호를 생성하는 프리 디코딩부; 및
    상기 프리 디코딩 신호를 디코딩하여 컬럼 선택 신호를 생성하는 디코딩부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로.
  2. 제 1 항에 있어서,
    상기 제어 신호 생성부는
    복수개의 데이터 입출력 모드 신호, 컬럼 인에이블 신호, 및 외부 어드레스를 조합하여 복수개의 상기 제어 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로.
  3. 제 2 항에 있어서,
    상기 복수개의 데이터 입출력 모드 신호는 제 1 데이터 입출력 모드 신호, 및 제 2 데이터 입출력 모드 신호를 포함하며,
    상기 외부 어드레스는 제 1 외부 어드레스, 및 제 2 외부 어드레스를 포함하고
    상기 제어 신호 생성부는
    상기 제 1 데이터 입출력 모드 신호가 인에이블될 경우 인에이블된 제 1 제어 신호, 및 제 2 제어 신호를 생성하고, 상기 제 1 데이터 모드 입출력 모드 신호가 디스에이블될 경우 상기 제 1 외부 어드레스의 레벨에 따라 상기 제 1 제어 신호 또는 상기 제 2 제어 신호를 인에이블시키도록 구성된 제 1 제어 신호 생성부, 및
    상기 제 2 데이터 입출력 모드 신호가 디스에이블될 경우 인에이블된 제 3제어 신호, 및 제 4 제어 신호를 생성하고, 상기 제 2 데이터 입출력 모드 신호가 인에이블될 경우 상기 제 2 외부 어드레스의 레벨에 따라 상기 제 3 제어 신호 또는 제 4 제어 신호를 인에이블시키도록 구성된 제 2 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로.
  4. 제 3 항에 있어서,
    상기 프리 디코딩부는
    상기 제 1 제어 신호에 응답하여 디코딩 동작을 수행하는 제 1 프리 디코더,
    상기 제 2 제어 신호에 응답하여 디코딩 동작을 수행하는 제 2 프리 디코더,
    상기 제 3 제어 신호에 응답하여 디코딩 동작을 수행하는 제 3 프리 디코더, 및
    상기 제 4 제어 신호에 응답하여 디코딩 동작을 수행하는 제 4 프리 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로.
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* Cited by examiner, † Cited by third party
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KR20170100993A (ko) * 2016-02-26 2017-09-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20180020416A (ko) * 2016-08-18 2018-02-28 에스케이하이닉스 주식회사 반도체 메모리 장치

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